KR20190035280A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는, 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치 및 메모리 셀들의 소거 여부를 판단하도록 구성되는 컨트롤러를 포함할 수 있고, 컨트롤러는, 제1 리드 전압을 포함하는 리드 전압 세트가 메모리 셀들로 인가됨으로써 리드된 제1 데이터에 근거하여 메모리 셀들이 소거되지 않았다고 판단되는 때, 제1 리드 전압이 제2 리드 전압으로 대체된 리드 전압 세트가 메모리 셀들로 인가됨으로써 리드된 제2 데이터에 근거하여 메모리 셀들의 소거 여부를 판단할 수 있고, 제1 및 제2 리드 전압들은, 리드 전압 세트에 포함된 리드 전압들 중 가장 낮은 레벨의 리드 전압들일 수 있다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 데이터 저장 장치에 관한 것이다.
데이터 저장 장치는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 데이터 저장 장치는 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
본 발명의 실시 예는, 메모리 셀들의 소거 여부를 높은 정확도로 판단할 수 있는 데이터 저장 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치 및 메모리 셀들의 소거 여부를 판단하도록 구성되는 컨트롤러를 포함할 수 있고, 컨트롤러는, 제1 리드 전압을 포함하는 리드 전압 세트가 메모리 셀들로 인가됨으로써 리드된 제1 데이터에 근거하여 메모리 셀들이 소거되지 않았다고 판단되는 때, 제1 리드 전압이 제2 리드 전압으로 대체된 리드 전압 세트가 메모리 셀들로 인가됨으로써 리드된 제2 데이터에 근거하여 메모리 셀들의 소거 여부를 판단할 수 있고, 제1 및 제2 리드 전압들은, 리드 전압 세트에 포함된 리드 전압들 중 가장 낮은 레벨의 리드 전압들일 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은, 제1 리드 전압을 포함하는 리드 전압 세트를 메모리 셀들로 인가함으로써 제1 데이터를 획득하는 단계, 제1 데이터에 근거하여 메모리 셀들의 소거 여부를 판단하는 단계, 메모리 셀들이 소거되지 않았다고 판단되는 때, 제1 리드 전압이 제2 리드 전압으로 대체된 리드 전압 세트를 메모리 셀들로 인가함으로써 제2 데이터를 획득하는 단계 및 제2 데이터에 근거하여 메모리 셀들의 소거 여부를 판단하는 단계를 포함할 수 있고, 제1 및 제2 리드 전압들은, 리드 전압 세트에 포함된 리드 전압들 중 가장 낮은 레벨의 리드 전압들일 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은, 메모리 셀들에 제1 리드 전압을 포함하는 리드 전압 세트를 인가함으로써 획득된 제1 데이터에 근거하여, 메모리 셀들의 소거 여부를 판단하는 단계, 판단 결과 메모리 셀들이 소거되지 않았다고 판단되는 때, 제1 데이터에 대한 에러 정정 동작을 수행하는 단계, 에러 정정 동작이 실패한 때, 제1 리드 전압이 제2 리드 전압으로 대체된 리드 전압 세트를 인가하여 제2 데이터를 획득하는 단계 및 제2 데이터에 근거하여 메모리 셀들의 소거 여부를 판단하는 단계를 포함할 수 있고, 제1 및 제2 리드 전압들은, 리드 전압 세트에 포함된 리드 전압들 중 가장 낮은 레벨의 리드 전압들일 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 메모리 셀들의 소거 여부를 높은 정확도로 판단함으로써 FTL(Flash Translation Layer)의 안정성을 확보할 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다.
도 2a는 SLC(Single Level Cell) 메모리 셀들의 문턱 전압 분포들을 예시적으로 도시하는 도면이다.
도 2b는 MLC(Multi Level Cell) 메모리 셀들의 문턱 전압 분포들을 예시적으로 도시하는 도면이다.
도 3a는 공통의 워드라인에 연결된 소거된 메모리 셀들이 불안정한 상태에 놓여진 경우를 예시적으로 도시하는 도면이다.
도 3b는 입력된 리드 전압과 다른 전압으로 리드되는 경우를 예시적으로 도시하는 도면이다.
도 4a는 본 발명의 실시 예에 따라 SLC 메모리 셀들의 소거 여부를 판단하는 방법을 구체적으로 도시하는 도면이다.
도 4b는 본 발명의 실시 예에 따라 MLC 메모리 셀들의 소거 여부를 판단하는 방법을 구체적으로 도시하는 도면이다.
도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 6은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다.
데이터 저장 장치(100)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(100)는 메모리 시스템이라고 불릴 수 있다.
데이터 저장 장치(100)는 호스트 장치와의 전송 프로토콜을 의미하는 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(100)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(100)는 컨트롤러(200)를 포함할 수 있다. 컨트롤러(200)는 컨트롤 유닛(210) 및 랜덤 액세스 메모리(220)를 포함할 수 있다.
컨트롤 유닛(210)은 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 컨트롤 유닛(210)은 호스트 장치로부터 전송된 리퀘스트를 처리할 수 있다. 컨트롤 유닛(210)은, 리퀘스트를 처리하기 위해서, 랜덤 액세스 메모리(220)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어(FW)를 구동하고, 내부의 기능 블럭들 및 비휘발성 메모리 장치(300)를 제어할 수 있다.
랜덤 액세스 메모리(220)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 랜덤 액세스 메모리(220)는 컨트롤 유닛(210)에 의해서 구동되는 펌웨어(FW)를 저장할 수 있다. 또한, 랜덤 액세스 메모리(220)는 펌웨어(FW)의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(220)는 컨트롤 유닛(210)의 동작 메모리(working memory)로서 동작할 수 있다.
도 2a는 SLC(Single Level Cell) 메모리 셀들의 문턱 전압 분포들을 예시적으로 도시하는 도면이고, 도 2b는 MLC(Multi Level Cell) 메모리 셀들의 문턱 전압 분포들을 예시적으로 도시하는 도면이다.
도2a를 참조하면, 메모리 셀 당 1비트의 데이터가 저장될 때, 메모리 셀은 저장된 데이터에 따라 문턱 전압 분포들(VD1, VD2) 중 어느 하나에 위치할 수 있다. 라이트 동작이 수행될 때, 메모리 셀은 라이트될 1비트의 데이터에 따라 2개의 문턱 전압 분포들(VD1, VD2) 중 어느 하나에 위치하도록 제어될 수 있다. 예를 들어, 데이터 "1"이 라이트된 메모리 셀은 문턱 전압 분포(VD1)에 대응하는 문턱 전압을 가질 수 있다. 데이터 "0"이 라이트된 메모리 셀은 문턱 전압 분포(VD2)에 대응하는 문턱 전압을 가질 수 있다.
도2b를 참조하면, 메모리 셀 당 2비트의 데이터가 저장될 때, 메모리 셀은 저장된 데이터에 따라 문턱 전압 분포들(VD11~VD14) 중 어느 하나에 위치할 수 있다. 라이트 동작이 수행될 때, 메모리 셀은 라이트될 2비트의 데이터에 따라 4개의 문턱 전압 분포들(VD11~VD14) 중 어느 하나에 위치하도록 제어될 수 있다. 예를 들어, 데이터 "11"이 라이트된 메모리 셀은 문턱 전압 분포(VD11)에 대응하는 문턱 전압을 가질 수 있다. 데이터 "10"이 라이트된 메모리 셀은 문턱 전압 분포(VD12)에 대응하는 문턱 전압을 가질 수 있다. 데이터 "00"이 라이트된 메모리 셀은 문턱 전압 분포(VD13)에 대응하는 문턱 전압을 가질 수 있다. 데이터 "01"이 라이트된 메모리 셀은 문턱 전압 분포(VD14)에 대응하는 문턱 전압을 가질 수 있다. 한편, 본 발명의 실시 예에 따르면, 메모리 셀 당 저장되는 비트들의 개수는 이에 제한되지 않는다. 메모리 셀 당 k개의 비트들이 저장될 때, 메모리 셀은 저장된 데이터에 따라 2^k개의 문턱 전압 분포들 중 어느 하나에 위치할 수 있다.
한편, 공통의 워드라인에 연결된 메모리 셀들은 2개의 페이지들, 즉, LSB(Least Significant Bit) 페이지 및 MSB(Most Significant Bit) 페이지에 대응할 수 있다. 메모리 셀에 저장된 하위 비트 및 상위 비트는 LSB 페이지 및 MSB 페이지에 각각 저장될 수 있다. 즉, LSB 페이지는 공통의 워드라인에 연결된 메모리 셀들의 하위 비트들이 저장되는 영역이고, MSB 페이지는 공통의 워드라인에 연결된 메모리 셀들의 상위 비트들이 저장되는 영역일 수 있다. 메모리 셀 당 k개의 비트들이 저장될 때, 공통의 워드라인에 연결된 메모리 셀들은 k개의 페이지들에 대응할 수 있다.
메모리 셀에 대한 리드 동작을 설명하면, 우선, 메모리 셀은, 워드라인을 통해 소정의 리드 전압이 인가될 때, 문턱 전압에 따라 턴온/턴오프될 수 있다. 구체적으로, 메모리 셀은 자신의 문턱 전압보다 높은 리드 전압이 인가되면, 턴온될 수 있고, 자신의 문턱 전압보다 낮은 리드 전압이 인가되면 턴오프될 수 있다. 이러한 경우, 메모리 셀이 턴온/턴오프될 때 형성되는 커런트를 센싱함으로써 메모리 셀의 문턱 전압이 리드 전압보다 높은지 또는 낮은지가 판단될 수 있다. 따라서, 비휘발성 메모리 장치(300)는 소정 리드 전압을 메모리 셀로 인가함으로써, 리드 전압보다 낮은 문턱 전압을 가진 메모리 셀로부터 예를 들어, 데이터 "1"을 리드할 수 있고, 리드 전압보다 높은 문턱 전압을 가진 메모리 셀로부터, 예를 들어, 데이터 "0"을 리드할 수 있다.
다시 도2a를 참조하면, 비휘발성 메모리 장치(300)는 문턱 전압 분포들(VD1~VD2)의 사이에 위치하는 리드 전압(RV1)을 메모리 셀로 인가함으로써 메모리 셀에 저장된 데이터를 리드할 수 있다. 예를 들어, 문턱 전압 분포(VD1)에 위치하는 메모리 셀은 리드 전압(RV1)이 인가될 때 턴온될 것이고, 데이터 "1"이 리드될 수 있다. 그리고, 문턱 전압 분포(VD2)에 위치하는 메모리 셀은 리드 전압(RV1)이 인가될 때 턴오프될 것이고, 데이터 "0"이 리드될 수 있다.
도 2b를 참조하면, 비휘발성 메모리 장치(300)는 문턱 전압 분포들(VD11~VD14)의 사이에 위치하는 리드 전압들(RV11~RV13)을 메모리 셀로 인가함으로써 메모리 셀에 저장된 데이터를 리드할 수 있다. 예를 들어, 문턱 전압 분포(VD12)에 위치하는 메모리 셀은 리드 전압(RV11)이 인가될 때 턴오프되고 리드 전압(RV12)이 인가될 때 턴온될 것이므로, 이러한 작동에 근거하여 데이터 "10"이 리드될 수 있다.
도 3a는 공통의 워드라인에 연결된 소거된 메모리 셀들이 불안정한 상태에 놓여진 경우를 예시적으로 도시하는 도면이고, 도 3b는 입력된 리드 전압과 다른 전압으로 리드되는 경우를 예시적으로 도시하는 도면이다.
도 3a를 참조하면, 우선, 정상적으로 소거된 메모리 셀들은 문턱 전압 분포(VDE)를 형성할 수 있다. 정상적으로 소거된 메모리 셀들은 리드 전압(RV1)에 응답하여 "1"을 출력할 수 있다.
소거된 메모리 셀들 중 일부 메모리 셀들이 다양한 이유에 의해 불안정한 상태에 놓일 수 있고, 문턱 전압 분포(VDE)는 점선으로 표시된 구간처럼 퍼진 형태로 나타날 수 있다. 영역(301)에 놓인 소거된 메모리 셀들, 즉, 불안정한 메모리 셀들은 리드 전압(RV1)보다 큰 문턱 전압을 가질 수 있다. 불안정한 메모리 셀들은 예를 들어, 불완전한 소거 동작에 의해 불안정한 상태에 놓여질 수 있다. 또한, 서든 파워 오프가 발생하면 불안정한 메모리 셀들은 디스터브 영향에 의해 불안정한 상태에 놓여질 수 있다. 리드 전압(RV1)을 사용하여 리드 동작이 수행되면, 불안정한 메모리 셀들은 리드 전압(RV1)보다 높은 문턱 전압을 가지므로 턴오프되고 리드 데이터 "0"을 출력할 수 있다.
도 3b를 참조하면, 컨트롤러(200)와 비휘발성 메모리 장치(300)의 환경적 영향에 의한 노이즈 등으로 인하여 컨트롤러(200)에 의해 요청된 리드 전압(RV1)이 아닌 다른 리드 전압(RV1′)으로 리드되는 경우가 있을 수 있고, 이 경우 소거된 셀임에도 불구하고 소거되지 않은 셀로 읽히는 경우가 발생할 수 있다. 예를 들면, 영역(302)에 위치한 메모리 셀들은 요청된 리드 전압(RV1)으로 리드되었다면 "1"이 리드되어야 함에도 불구하고, 다른 리드 전압(RV1′)으로 리드됨으로써 "0"이 리드될 수 있고, 경우에 따라서는 에러 정정 오류(UECC) 상태가 발생할 수 있다.
한편, 도3a 및 도3b에서 소거된 메모리 셀들은 SLC 메모리 셀들일 수 있다. 따라서, 정상적으로 소거된 메모리 셀들은 리드 전압(RV1)에 응답하여 "1"을 출력할 수 있다. 만일 소거된 메모리 셀들이 MLC 메모리 셀들일 때, 정상적으로 소거된 메모리 셀들은 도2B의 리드 전압들(RV11~RV13)에 응답하여 "11"을 출력할 수 있다.
도 4a는 본 발명의 실시 예에 따라 SLC 메모리 셀들의 소거 여부를 판단하는 방법을 구체적으로 도시하는 도면이고, 도 4b는 본 발명의 실시 예에 따라 MLC 메모리 셀들의 소거 여부를 판단하는 방법을 구체적으로 도시하는 도면이다.
도 4a를 참조하여 설명하면, 도 3a를 참조하여 설명한 바와 같이 소거된 SLC 메모리 셀들은 문턱 전압 분포(VDE)를 형성할 수 있다. 따라서, 소거된 SLC 메모리 셀들 중 일부는 제1 리드 전압(RV1)을 인가받을 때 "1"을 출력해야 함에도 "0"을 출력할 수 있다.
이러한 경우 소거된 메모리 셀들의 정확한 판단을 위하여 제2 리드 전압(RV2)을 인가하여 얻는 데이터로부터 메모리 셀들이 소거되었다는 정보를 얻을 수 있다. 즉, 소거된 SLC 메모리 셀들로부터 제1 리드 전압(RV1)의 인가를 통하여 "0"이 리드되었더라도 제2 리드 전압(RV2)의 인가를 통하여 "1"이 리드될 수 있다.
이 때, 제2 리드 전압은 제1 리드 전압보다 높거나 동일한 레벨의 전압일 수 있다.
소거 여부가 판단되는 SLC 메모리 셀들은 공통의 워드라인에 연결될 수 있다.
또한, 제2 리드 전압(RV2)은 제1 리드 전압(RV1)의 인가를 통한 리드 동작을 수행한 뒤, 메모리 셀들이 소거되지 않았다고 판단될 때 리드 명령 또는 별도의 리드 전압 설정 명령을 통하여 비휘발성 메모리 장치(300)에 설정될 수 있다. 다만, 이에 한정되지는 아니하고 제1 리드 전압(RV1)의 인가를 통한 리드 명령 시, 메모리 셀들이 소거되지 않았다고 판단될 경우에 리드될 제2 리드 전압(RV2)도 함께 비휘발성 메모리 장치(300)에 설정될 수 있다.
도 4b를 참조하여 설명하면, 도 4a를 참조하여 설명한 바와 같이, 소거된 MLC 메모리 셀들도 문턱 전압 분포(VDE)를 형성할 수 있다. 소거된 MLC 메모리 셀들 중 일부는 리드 전압들(RV11~RV13)을 인가받을 때 "11"을 출력해야 함에도 "10"을 출력할 수 있다. 이러한 경우 소거된 메모리 셀들의 정확한 판단을 위하여 제2 리드 전압(RV21)을 포함하는 리드 전압 세트를 인가하여 얻는 데이터로부터 메모리 셀들이 소거되었다는 정보를 얻을 수 있다. 즉, 제2 리드 전압(RV21)을 포함하는 리드 전압 세트의 인가를 통하여 "11"이 리드될 수 있다.
이 때, 제2 리드 전압은 제1 리드 전압보다 높거나 동일한 레벨의 전압일 수 있다.
소거 여부가 판단되는 MLC 메모리 셀들은 공통의 워드라인에 연결될 수 있다.
또한, 제2 리드 전압(RV21)은, 제1 리드 전압(RV11)을 포함한 리드 전압 세트의 인가를 통한 리드 동작을 수행한 뒤, 메모리 셀들이 소거되지 않았다고 판단될 때 리드 명령 또는 별도의 리드 전압 설정 명령을 통하여 비휘발성 메모리 장치(300)에 설정될 수 있다. 다만, 이에 한정되지는 아니하고 제1 리드 전압(RV11)을 포함한 리드 전압 세트의 인가를 통한 리드 명령 시, 메모리 셀들이 소거되지 않았다고 판단될 경우에 리드될 제2 리드 전압도 함께 비휘발성 메모리 장치(300)에 설정될 수 있다.
다시 도 1을 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치(100)는, 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치(300) 및 메모리 셀들의 소거 여부를 판단하도록 구성되는 컨트롤러(200)를 포함할 수 있고, 컨트롤러(200)는, 제1 리드 전압을 포함하는 리드 전압 세트가 메모리 셀들로 인가됨으로써 리드된 제1 데이터에 근거하여 메모리 셀들이 소거되지 않았다고 판단되는 때, 제1 리드 전압이 제2 리드 전압으로 대체된 리드 전압 세트가 메모리 셀들로 인가됨으로써 리드된 제2 데이터에 근거하여 메모리 셀들의 소거 여부를 판단할 수 있다. 이 때 제1 및 제2 리드 전압들은, 리드 전압 세트에 포함된 리드 전압들 중 가장 낮은 레벨의 리드 전압들일 수 있다.
컨트롤러(200)는, 제1 데이터에서 소정 값을 가진 비트들의 개수가 제1 기준 값을 초과할 때 메모리 셀들이 소거되지 않았다고 판단할 수 있고, 제2 데이터에서 소정 값을 가진 비트들의 개수가 제2 기준 값을 초과할 때 메모리 셀들이 소거되지 않았다고 판단할 수 있다. 이 때, 제1 기준 값과 제2 기준 값은 동일하거나 상이할 수 있다. 즉, 메모리 셀들의 소거 여부를 판단하는 기준을 달리 설정함으로써, 메모리 셀들의 소거 여부를 명확하게 판단할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치(100)의 컨트롤러(200)는, 제1 데이터에 근거하여 메모리 셀들이 소거되지 않았다고 판단되는 때, 제1 데이터에 대해 에러 정정 동작을 수행할 수 있고, 제1 데이터에 대한 에러 정정 동작이 실패한 때, 컨트롤러(200)는 제2 리드 전압을 포함하는 리드 전압 세트를 인가하여 제2 데이터를 리드하도록 비휘발성 메모리 장치(300)를 제어할 수 있고, 제2 데이터에 근거하여 메모리 셀들이 소거되지 않았다고 판단되는 때, 제2 데이터에 대해 에러 정정 동작을 수행할 수 있다.
도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은, 제1 리드 전압을 포함하는 리드 전압 세트를 메모리 셀들로 인가함으로써 제1 데이터를 획득하는 단계(S100), 제1 데이터에 근거하여 메모리 셀들의 소거 여부를 판단하는 단계(S200, S210), 메모리 셀들이 소거되지 않았다고 판단되는 때, 제1 리드 전압이 제2 리드 전압으로 대체된 리드 전압 세트를 메모리 셀들로 인가함으로써 제2 데이터를 획득하는 단계(S300) 및 제2 데이터에 근거하여 메모리 셀들의 소거 여부를 판단하는 단계(S400)를 포함할 수 있고, 이 때 제1 및 제2 리드 전압들은, 리드 전압 세트에 포함된 리드 전압들 중 가장 낮은 레벨의 리드 전압들일 수 있다. 또한, 제2 리드 전압은, 제1 리드 전압보다 높은 레벨이거나 동일한 레벨의 전압일 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법 중 제1 데이터에 근거하여 메모리 셀들의 소거 여부를 판단하는 단계(S200, S210)는, 제1 데이터에서 소정 값을 가진 비트들의 개수가 제1 기준 값을 초과할 때 메모리 셀들이 소거되지 않았다고 판단할 수 있고, 제2 데이터에 근거하여 메모리 셀들의 소거 여부를 판단하는 단계(S400)는, 제2 데이터에서 소정 값을 가진 비트들의 개수가 제2 기준 값을 초과할 때 메모리 셀들이 소거되지 않았다고 판단할 수 있다. 이 때, 제1 기준 값과 제2 기준 값은 동일하거나 상이한 값일 수 있다.
도 6은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은, 메모리 셀들에 제1 리드 전압을 포함하는 리드 전압 세트를 인가함으로써 획득된 제1 데이터에 근거하여, 메모리 셀들의 소거 여부를 판단하는 단계(S1000, S2000, S2100), 판단 결과 메모리 셀들이 소거되지 않았다고 판단되는 때, 제1 데이터에 대한 에러 정정 동작을 수행하는 단계(S3000), 에러 정정 동작이 실패한 때, 제1 리드 전압이 제2 리드 전압으로 대체된 리드 전압 세트를 인가하여 제2 데이터를 획득하는 단계(S3100, S4000) 및 제2 데이터에 근거하여 메모리 셀들의 소거 여부를 판단하는 단계(S5000)를 포함할 수 있고, 이 때 제1 및 제2 리드 전압들은, 리드 전압 세트에 포함된 리드 전압들 중 가장 낮은 레벨의 리드 전압들일 수 있다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은, 제2 데이터에 근거하여 메모리 셀들이 소거되지 않았다고 판단되는 때, 제2 데이터에 대한 에러 정정 동작을 수행하는 단계(S6000, S6100)를 더 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법 중 제1 데이터에 근거하여, 메모리 셀들의 소거 여부를 판단하는 단계(S2000)는, 제1 데이터에서 소정 값을 가진 비트들의 개수가 제1 기준 값을 초과할 때 메모리 셀들이 소거되지 않았다고 판단할 수 있고, 제2 데이터에 근거하여 메모리 셀들의 소거 여부를 판단하는 단계(S5000)는, 제2 데이터에서 소정 값을 가진 비트들의 개수가 제2 기준 값을 초과할 때 메모리 셀들이 소거되지 않았다고 판단할 수 있다. 이 때, 제1 기준 값과 제2 기준 값은 동일하거나 상이한 값일 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 예시적으로 도시하는 순서도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은, 제2 데이터에 대한 에러 정정 동작이 실패한 때, 메모리 셀들은 소거되지 않았다고 결정하는 단계(S7000)를 더 포함할 수 있고, 이 때 제2 리드 전압은, 제1 리드 전압보다 높은 레벨이거나 동일한 레벨의 전압일 수 있다. 즉, 에러 정정 동작이 2회 진행되었음에도 에러 정정 동작이 실패하였다면, 해당 메모리 셀들은 소거되지 않았다고 결정될 수 있다. 예를 들면, 메모리 셀 당 1비트의 데이터가 저장될 때, 해당 메모리 셀들은 "1"이 라이트되지 않았다고 결정될 수 있고, 메모리 셀 당 2비트의 데이터가 저장될 때, 해당 메모리 셀들은 "11"이 라이트되지 않았다고 결정될 수 있다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 내부에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 데이터 저장 장치(2200)를 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 데이터 저장 장치(2200)는 접속 터미널(2110)에 마운트(mount)될 수 있다.
데이터 저장 장치(2200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(2200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 데이터 저장 장치(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 9에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 데이터 저장 장치(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 데이터 저장 장치(2200) 내부에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 데이터 저장 장치(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 데이터 저장 장치(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 데이터 저장 장치(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 데이터 저장 장치(2200)의 어느 한 변에 배치될 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(3200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 9에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다. 도 12를 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 데이터 저장 장치(4200)를 포함할 수 있다. 데이터 저장 장치(4200)는 도 1의 데이터 저장 장치(100), 도 9의 SSD(1200), 도 10의 데이터 저장 장치(2200), 도 11의 데이터 저장 장치(3200)로 구성될 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다. 도 13을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명의 일 실시예에 따른 방법과 관련하여서는 전술한 장치에 대한 내용이 적용될 수 있다. 따라서, 방법과 관련하여, 전술한 장치에 대한 내용과 동일한 내용에 대하여는 설명을 생략하였다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 데이터 저장 장치
200 : 컨트롤러
210 : 컨트롤 유닛
220 : 랜덤 액세스 메모리
300 : 비휘발성 메모리 장치

Claims (22)

  1. 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치; 및
    상기 메모리 셀들의 소거 여부를 판단하도록 구성되는 컨트롤러를 포함하되,
    상기 컨트롤러는, 제1 리드 전압을 포함하는 리드 전압 세트가 상기 메모리 셀들로 인가됨으로써 리드된 제1 데이터에 근거하여 상기 메모리 셀들이 소거되지 않았다고 판단되는 때, 상기 제1 리드 전압이 제2 리드 전압으로 대체된 상기 리드 전압 세트가 상기 메모리 셀들로 인가됨으로써 리드된 제2 데이터에 근거하여 상기 메모리 셀들의 소거 여부를 판단하고,
    상기 제1 및 제2 리드 전압들은, 상기 리드 전압 세트에 포함된 리드 전압들 중 가장 낮은 레벨의 리드 전압들인 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 제2 리드 전압은, 상기 제1 리드 전압보다 높은 레벨의 전압인 데이터 저장 장치.
  3. 제1항에 있어서,
    상기 제2 리드 전압은, 상기 제1 리드 전압과 동일한 레벨의 전압인 데이터 저장 장치.
  4. 제1항에 있어서,
    상기 메모리 셀들은, 공통의 워드라인에 연결되는 데이터 저장 장치.
  5. 제1항에 있어서,
    상기 컨트롤러는, 상기 제1 데이터에서 소정 값을 가진 비트들의 개수가 제1 기준 값을 초과할 때 상기 메모리 셀들이 소거되지 않았다고 판단하는 데이터 저장 장치.
  6. 제5항에 있어서,
    상기 컨트롤러는, 상기 제2 데이터에서 소정 값을 가진 비트들의 개수가 제2 기준 값을 초과할 때 상기 메모리 셀들이 소거되지 않았다고 판단하되,
    상기 제1 기준 값과 상기 제2 기준 값은 상이한 데이터 저장 장치.
  7. 제1항에 있어서,
    상기 컨트롤러는,
    상기 제1 데이터에 근거하여 상기 메모리 셀들이 소거되지 않았다고 판단되는 때, 상기 제1 데이터에 대해 에러 정정 동작을 수행하는 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 제1 데이터에 대한 에러 정정 동작이 실패한 때, 상기 컨트롤러는 상기 제2 리드 전압을 포함하는 상기 리드 전압 세트를 인가하여 상기 제2 데이터를 리드하도록 상기 비휘발성 메모리 장치를 제어하고, 상기 제2 데이터에 근거하여 상기 메모리 셀들이 소거되지 않았다고 판단되는 때, 상기 제2 데이터에 대해 에러 정정 동작을 수행하는 데이터 저장 장치.
  9. 제1 리드 전압을 포함하는 리드 전압 세트를 메모리 셀들로 인가함으로써 제1 데이터를 획득하는 단계;
    상기 제1 데이터에 근거하여 상기 메모리 셀들의 소거 여부를 판단하는 단계;
    상기 메모리 셀들이 소거되지 않았다고 판단되는 때, 상기 제1 리드 전압이 제2 리드 전압으로 대체된 상기 리드 전압 세트를 상기 메모리 셀들로 인가함으로써 제2 데이터를 획득하는 단계; 및
    상기 제2 데이터에 근거하여 상기 메모리 셀들의 소거 여부를 판단하는 단계;를 포함하되,
    상기 제1 및 제2 리드 전압들은, 상기 리드 전압 세트에 포함된 리드 전압들 중 가장 낮은 레벨의 리드 전압들인 데이터 저장 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 제2 리드 전압은, 상기 제1 리드 전압보다 높은 레벨의 전압인 데이터 저장 장치의 동작 방법.
  11. 제9항에 있어서,
    상기 제2 리드 전압은, 상기 제1 리드 전압과 동일한 레벨의 전압인 데이터 저장 장치의 동작 방법.
  12. 제9항에 있어서,
    상기 제1 데이터에 근거하여 상기 메모리 셀들의 소거 여부를 판단하는 단계는,
    상기 제1 데이터에서 소정 값을 가진 비트들의 개수가 제1 기준 값을 초과할 때 상기 메모리 셀들이 소거되지 않았다고 판단하는 데이터 저장 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 제2 데이터에 근거하여 상기 메모리 셀들의 소거 여부를 판단하는 단계는,
    상기 제2 데이터에서 소정 값을 가진 비트들의 개수가 제2 기준 값을 초과할 때 상기 메모리 셀들이 소거되지 않았다고 판단하되,
    상기 제1 기준 값과 상기 제2 기준 값은 상이한 데이터 저장 장치의 동작 방법.
  14. 제9항에 있어서,
    상기 메모리 셀들은, 공통의 워드라인에 연결되는 데이터 저장 장치의 동작 방법.
  15. 메모리 셀들에 제1 리드 전압을 포함하는 리드 전압 세트를 인가함으로써 획득된 제1 데이터에 근거하여, 상기 메모리 셀들의 소거 여부를 판단하는 단계;
    판단 결과 상기 메모리 셀들이 소거되지 않았다고 판단되는 때, 상기 제1 데이터에 대한 에러 정정 동작을 수행하는 단계;
    상기 에러 정정 동작이 실패한 때, 상기 제1 리드 전압이 제2 리드 전압으로 대체된 상기 리드 전압 세트를 인가하여 제2 데이터를 획득하는 단계; 및
    상기 제2 데이터에 근거하여 상기 메모리 셀들의 소거 여부를 판단하는 단계;를 포함하되,
    상기 제1 및 제2 리드 전압들은, 상기 리드 전압 세트에 포함된 리드 전압들 중 가장 낮은 레벨의 리드 전압들인 데이터 저장 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 제2 데이터에 근거하여 상기 메모리 셀들이 소거되지 않았다고 판단되는 때, 상기 제2 데이터에 대한 에러 정정 동작을 수행하는 단계;를 더 포함하는 데이터 저장 장치의 동작 방법.
  17. 제15항에 있어서,
    상기 제1 데이터에 근거하여, 상기 메모리 셀들의 소거 여부를 판단하는 단계는,
    상기 제1 데이터에서 소정 값을 가진 비트들의 개수가 제1 기준 값을 초과할 때 상기 메모리 셀들이 소거되지 않았다고 판단하는 데이터 저장 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 제2 데이터에 근거하여 상기 메모리 셀들의 소거 여부를 판단하는 단계는,
    상기 제2 데이터에서 소정 값을 가진 비트들의 개수가 제2 기준 값을 초과할 때 상기 메모리 셀들이 소거되지 않았다고 판단하되,
    상기 제1 기준 값과 상기 제2 기준 값은 상이한 데이터 저장 장치의 동작 방법.
  19. 제16항에 있어서,
    상기 제2 데이터에 대한 상기 에러 정정 동작이 실패한 때, 상기 메모리 셀들은 소거되지 않았다고 결정하는 단계;를 더 포함하는 데이터 저장 장치의 동작 방법.
  20. 제15항에 있어서,
    상기 제2 리드 전압은, 상기 제1 리드 전압보다 높은 레벨의 전압인 데이터 저장 장치의 동작 방법.
  21. 제15항에 있어서,
    상기 제2 리드 전압은, 상기 제1 리드 전압과 동일한 레벨의 전압인 데이터 저장 장치의 동작 방법.
  22. 제15항에 있어서,
    상기 메모리 셀들은, 공통의 워드라인에 연결되는 데이터 저장 장치의 동작 방법.
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