JP2008004160A - 半導体集積回路装置 - Google Patents

Abstract

【課題】フェイル終了するであろう全ビット書き込み終了判定動作のオーバヘッドをなくし、不揮発性半導体メモリにおけるデータの書き込み時間を大幅に短縮する。
【解決手段】書き込み１回目で書き込み対象のメモリセルに書き込みバイアスを印加した後、書き込みベリファイを行う。ＣＰＵ１９は、判定省略回数設定レジスタ１８に設定された回数分まで、全ビット書き込み完了を判定する全ビット書き込み終了判定動作を省略する。全ビット書き込み終了判定動作を３回省略する場合、３回目の書き込みまでは、メモリセルへの書き込みバイアスの印加、書き込みベリファイを繰り返し、４回目にメモリセルへの書き込みバイアスの印加、書き込みベリファイの後、全ビット書き込み終了判定動作を行う。判定がＮＧの際にはメモリセルへの書き込みバイアスの印加、書き込みベリファイ、および全ビット書き込み終了判定動作をＯＫとなるまで繰り返し行う。
【選択図】 図２

Description

本発明は、半導体メモリにおける高速動作技術に関し、特に、不揮発性半導体メモリにおけるデータ書き込み時間の短縮に有効な技術に関する。

電気的に書き換え、および消去が可能な半導体メモリとして、フラッシュメモリに例示される不揮発性半導体メモリがある。この種の不揮発性半導体メモリの書き込み動作には、書き込み対象となるメモリセルのしきい値電圧が書き込み状態になったかどうかを検証するベリファイを伴う。

このベリファイでは、まず、対象となるメモリセルに書き込みバイアスを印加する。続いて、書き込みベリファイを行い、すべてのメモリセルの電気的状態が書き込み電圧レベルに相当する所定の値に達しているか否かを判定する。

そして、すべてのビット書き込みが完了したか否かを判定する全ビット書き込み終了判定動作を行い、すべてのメモリセルの電気的状態が書き込み電圧レベルに相当する所定の値に達するまで、ベリファイ動作が繰り返し行われる。

ところが、上記のような不揮発性半導体メモリのベリファイ技術では、次のような問題点があることが本発明者により見い出された。

前述したように、ベリファイ動作において、全ビット書き込み終了判定を行っているが、個々のメモリセルには、書き込み速度のバラツキがあるため、複数回の書き込み、ベリファイ動作を繰り返す必要がある。

このばらつきのために、初めの数回の書き込みベリファイ動作では、通常全ビット書き込みが終了することはなく、この時の全ビット書き込み終了判定動作はフェイルで終わることになる。

よって、全ビット書き込み終了判定動作の時間だけオーバヘッドが生じてしまい、書き込み時間が長くなってしまうという問題がある。

本発明の目的は、フェイル終了するであろう全ビット書き込み終了判定動作のオーバヘッドをなくし、不揮発性半導体メモリにおけるデータの書き込み時間を大幅に短縮することのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、複数の不揮発性メモリセルを有するメモリアレイと、不揮発性メモリセルに情報を格納する書き込み動作、不揮発性メモリセルに格納した情報を読み出す読み出し動作、不揮発性メモリセルに格納した情報を消去する消去動作の各動作を制御する制御部とを有した半導体集積回路装置であって、該制御部は、書き込み動作において、書き込みベリファイ後のすべてのメモリセルのビット書き込みが完了したか否かを判定する全ビット書き込み終了判定動作を任意の回数行わないように設定する書き込み終了判定動作制御部を備えたものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記書き込み終了判定動作制御部が、全ビット書き込み終了判定動作を任意の回数行わない回数を設定する回数設定部と、該回数設定部と外部端子とがそれぞれ接続され、選択信号に基づいて、該回数設定部に設定された設定信号、または外部端子を介して入力された設定信号いずれか一方の信号を選択して出力する選択部と、該選択部から出力された設定信号を記憶する設定信号記憶部と、外部入力されるコマンドに基づいて、選択部に選択信号を出力し、設定信号記憶部に記憶された設定信号に基づいて、書き込み動作の際に、設定された回数となるまで全ビット書き込み終了判定動作を行わないように制御を行う全ビット書き込み終了判定動作制御部とを備えたものである。

また、本発明は、前記回数設定部が、切断することにより設定データを設定するヒューズ、配線経路を切り替えて設定データを設定するメタルスイッチ、またはメモリアレイの一部領域における不揮発性メモリセルに設定データを設定するメモリセルヒューズのいずれか１つ、あるいは２以上の組み合わせから構成されているものである。

さらに、本発明は、前記メモリアレイに設けられた不揮発性メモリセルが、ある電圧レベルのしきい値電圧が複数設定され、２ビット以上のデータを記憶するものである。

また、本発明は、前記設定信号記憶部が、不揮発性メモリセルのしきい値電圧分布を第１〜第Ｎの書き込み電圧レベル以上とする第１〜第Ｎの書き込み動作において、第１〜第Ｎの書き込み動作毎に全ビット書き込み終了判定動作を行わない回数を個別に設定可能なものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）半導体集積回路装置におけるデータ書き込み処理の時間を短縮することができる。

（２）また、データの書き込み速度のばらつきを小さくすることが可能となり、半導体集積回路装置の信頼性を向上させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による不揮発性半導体メモリのブロック図、図２は、図１の不揮発性半導体メモリに設けられたコントローラの構成例を示すブロック図、図３は、図１の不揮発性半導体メモリにおける書き込み動作の一例を示す説明図、図４は、本発明の実施の形態１におけるデータの書き込み速度のばらつき分布比較の説明図である。

本実施の形態１において、フラッシュメモリに例示される不揮発性半導体メモリ（半導体集積回路装置）１は、図１に示すように、制御信号バッファ２、制御部となるコントローラ３、マルチプレクサ４、データ入力バッファ５、ページアドレスバッファ６、入力データコントローラ７、カラムアドレスカウンタ８、データ出力バッファ９、およびメモリ回路１０から構成されている。

メモリ回路１０は、Ｘデコーダ１１、Ｙデコーダ１２、Ｙゲート１３、データレジスタ１４、およびメモリアレイ１５から構成されている。

メモリアレイ１５は、記憶の最小単位である不揮発性メモリセルが規則正しくアレイ状に並べられている。マルチプレクサ４には、各データ入出力端子Ｉ／Ｏを通じてデータが入出力される。このマルチプレクサ４で入力または出力が切り替えられる。

データ入力バッファ５は、マルチプレクサ４を介した入力データを一時的に格納し、入力データコントローラ７に出力する。制御信号バッファ２には、各入力端子を介して、チップイネーブル／ＣＥ、リードイネーブル／ＲＥ、ライトイネーブル／ＷＥ、ライトプロテクト／ＷＰ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、パワーオンオートリードイネーブルＰＲＥ、リセット／ＲＥＳなどの各制御信号が入力され、該制御信号バッファ２に一時的に格納され、コントローラ３に出力される。

また、コントローラ３から直接、制御信号出力端子Ｒ／Ｂ（レディ／ビジー）を通じて制御信号が出力される。なお、これらの各制御信号において、／ＣＥ，／ＲＥ，／ＷＥ，／ＷＰ，／ＲＥＳ，／Ｂは、図１においてスラッシュ（／）を付している通り反転信号である。

ページアドレスバッファ６には、マルチプレクサ４、コントローラ３からの制御信号が入力され、ページアドレスの制御信号がメモリ回路１０のＸデコーダ１１にそれぞれ出力される。

入力データコントローラ７には、データ入力バッファ５からのデータと、コントローラ３からの制御信号がそれぞれ入力され、入力データの制御信号がメモリ回路１０のＹゲート１３にそれぞれ出力される。

カラムアドレスカウンタ８には、コントローラ３から制御信号が入力され、カラムアドレスがメモリ回路１０のＹデコーダ１２にそれぞれ出力される。コントローラ３には、マルチプレクサ４、および制御信号バッファ２から制御信号がそれぞれ入力され、各制御信号が、マルチプレクサ４、データ入力バッファ５、ページアドレスバッファ６、入力データコントローラ７、カラムアドレスカウンタ８、制御信号バッファ２、およびデータ出力バッファ９などに出力される。

メモリ回路１０において、メモリアレイ１５には、１メモリセルに１ビットのデータを格納する不揮発性メモリセルが、ワード線とビット線との交点にアレイ状に配置されている。このメモリアレイ１５内の各メモリセルは、Ｘデコーダ１１、Ｙデコーダ１２、Ｙゲート１３により任意に選択される。

選択されたメモリセルに対するデータの読み出し、データの書き込み、データの消去が行われる。これらの読み出し、書き込み、消去のデータは、データレジスタ１４に一時的に格納され、また読み出しデータはデータ出力バッファ９に一時的に格納されて出力される。

コントローラ３は、図２に示すように、回数設定部となるスイッチ部１６、選択部となるセレクタ１７、設定信号記憶部となる判定省略回数設定レジスタ１８を含み、終了判定動作制御部となるＣＰＵ１９、データコントローラ２０、アドレスコントローラ２１、電源コントローラ２２、およびコマンドデコーダ２３から構成されている。

スイッチ部１６は、たとえば、メタルヒューズ、メタルスイッチ、または不揮発性メモリヒューズとなるフラッシュヒューズの少なくともいずれかのスイッチから構成されている。ここで、フラッシュヒューズとは、メモリアレイ１５における一部領域のメモリセルを設定データとして記録するものをいう。

セレクタ１７には、スイッチ部１６、および外部入力ピンＰが接続されている。セレクタ１７は、ＣＰＵ１９から出力される選択信号に基づいて、スイッチ部１６、または外部入力ピンＰのいずれかに接続を切り替えて、ＣＰＵ１９に接続する。

判定省略回数設定レジスタ１８は、外部入力ピンＰを介して入力された設定データ、あるいはスイッチ部１６に記憶された設定データの記憶を行う。ＣＰＵ１９は、コントローラ３のすべての制御を司るとともに、判定省略回数設定レジスタ１８に設定された設定データに基づいて、書き込みベリファイ動作毎に行われる全ビット書き込み終了判定動作を任意の回数省略する。

そして、これらスイッチ部１６、セレクタ１７、ならびに判定省略回数設定レジスタ１８を含むＣＰＵ１９により、書き込み終了判定動作制御部が構成されている。

データコントローラ２０は、ホストから入出力されるデータの入出力を制御する。アドレスコントローラ２１は、ホストから入出力されるカラムアドレスなどの入出力を制御し、電源コントローラ２２は、電源回路が生成した各種電源電圧の切り替えを行う。コマンドデコーダ２３は、外部から入力される各種の制御信号をデコードしてＣＰＵ１９に出力する。

次に、本実施の形態による不揮発性半導体メモリ１に設けられた書き込み終了判定動作制御部の作用について説明する。

図３は、不揮発性半導体メモリ１における書き込み動作の一例を示す説明図である。

この図３では、メモリセルの書き込み動作(メモリセルのしきい値電圧Ｖｔｈ分布が所望の書き込み電圧レベル以上に達する)が、たとえば、４回の書き込みバイアス印加で終了する場合を示しており、左から右にかけて、１回目〜４回目の書き込み処理を示している。また、図３の上方は、書き込み動作における状態遷移を示し、下方には、各状態におけるメモリセルのしきい値電圧Ｖｔｈの分布を示している。

この書き込み終了までの書き込みバイアスの印加回数は、個々のメモリセルの特性のばらつきによって異なる。書き込み動作は、メモリセルへの書き込みバイアス印加と、書き込みベリファイ動作、および全選択されたメモリセル書き込み終了判定からなる。

まず、書き込み１回目において、書き込み対象のメモリセルに書き込みバイアスを印加（状態Ｊ１０１）した後、書き込み電圧レベルよりもメモリセルのしきい値電圧が大きいかを判定する書き込みベリファイを行う（状態Ｊ１０２）。ここで、判定省略回数設定レジスタ１８には、データ’３’が設定されており、３回目の書き込みまでは、全ビット書き込み終了判定動作が省略される。

続いて、２回目の書き込みにおいて、書き込み対象のメモリセルに書き込みバイアスを印加（状態Ｊ１０３）した後、書き込みベリファイを行い（状態Ｊ１０４）、３回目の書き込みにおいても、同様に、書き込み対象のメモリセルに書き込みバイアスを印加（状態Ｊ１０５）した後、書き込みベリファイを行う（状態Ｊ１０６）。

その後、４回目の書き込みにおいて、書き込み対象のメモリセルに書き込みバイアスを印加（状態Ｊ１０７）し、書き込みベリファイを行う（状態Ｊ１０８）。この書き込みベリファイの終了後、すべてのビット書き込みが完了したか否かを判定する全ビット書き込み終了判定動作を行い（状態Ｊ１０９）、選択された全メモリセルが書き込まれたと判定されると終了となる。

また、Ｊ１０９の処理において、全ビット書き込み終了判定がＮＧの場合には、それ以降、４回目の書き込みと同様に、書き込み対象のメモリセルへの書き込みバイアスの印加、書き込みベリファイ、および全ビット書き込み終了判定動作を行い、選択された全メモリセルが書き込まれたと判定されるまで繰り返し行われる。

これにより、１回目から３回目の書き込み処理の間では、全ビット書き込み終了判定動作を行わないので、その動作処理に有する時間の分だけ書き込み時間の短縮を図ることができる。

また、１回目から３回目の書き込み処理において、全ビット書き込み終了判定動作を省略することにより、全ビット書き込み終了判定のタイミングを均一化することできる。

それにより、図４右側に示すように、図４左側に示した書き込みベリファイを行う毎にすべてのビット書き込みが完了したか判定する全ビット書き込み終了判定動作を行う場合に比べて不揮発性半導体メモリ１におけるデータの書き込み速度のばらつき(速度分布)を小さすることができ、不揮発性半導体メモリ１を用いて構成されたカードシステムなどの設計の容易化を図ることが可能となる。

ここで、図３では、全ビット書き込み終了判定動作を省略する回数を３回としたが、この回数は任意に設定することができる。

次に、全ビット書き込み終了判定動作を省略する回数の設定技術について説明する。

まず、判定省略回数設定レジスタ１８に設定される設定データのデフォルト値を決定する。この場合、外部入力ピンＰ、およびセレクタ１７を介して、全ビット書き込み終了判定動作を省略する回数を設定する設定データを入力し、判定省略回数設定レジスタ１８に設定する。設定データのデフォルト値の決定は、たとえば、プローブ検査時などに行う。

デフォルト値の決定の際、データ設定は、たとえば、０回から任意の回数まで行われ、各々の設定データにおいて書き込み処理のテストを行い、短縮時間が最適となる省略回数を設定データのデフォルト値とする。

たとえば、全ビット書き込み終了判定動作を省略する回数が３回で最適となる場合には、設定データのデフォルト値は’３’となる。

設定データのデフォルト値が決定されると、その設定データ’３’がスイッチ部１６に設定される。以降、たとえば、不揮発性半導体メモリ１のパワーオンリセット時などにスイッチ部１６に設定された設定データ’３’がセレクタ１７を介して判定省略回数設定レジスタ１８にロードされて設定される。

また、スイッチ部１６の構成を、たとえば、メタルヒューズとメタルスイッチを組み合わせた構成としてもよい。そして、デフォルト値をメタルヒューズで設定することで、半導体の製造過程においてメモリセルの特性ばらつきが収束してきた場合などに、最適な全ビット書き込み終了判定動作を省略する回数がデフォルト値と異なるようになってしまっても、メタルスイッチにより設定データを容易に変更することができる。

このメタルスイッチによる省略回数を設定する設定データの変更は、メタルマスクの改定などで容易に再設定することが可能になる。

また、スイッチ部１６の構成を、たとえば、メタルヒューズとフラッシュヒューズとを組み合わせた構成とし、デフォルト値をメタルヒューズで設定するようにしてもよい。この場合も、フラッシュヒューズを用いることで該省略回数を設定する設定データを容易に再設定することが可能になる。

それらの場合、セレクタ１７は、メタルヒューズからの信号とメタルスイッチ（またはフラッシュヒューズ）からの信号とを選択してＣＰＵ１９に出力する構成となる。

よって、製造プロセスのばらつきなどが生じても、容易に最適な全ビット書き込み終了判定動作を省略する回数を再設定することができる。

さらに、スイッチ部１６は、メタルヒューズ、メタルスイッチ、ならびにフラッシュヒューズのすべてを組み合わせた構成としてもよい。

それにより、本実施の形態１によれば、不揮発性半導体メモリ１における書き込み処理におけるオーバヘッドを少なくすることができるので、書き込み時間を短縮することができる。

（実施の形態２）
図５は、本発明の実施の形態２による不揮発性半導体メモリに設けられたコントローラの構成例を示すブロック図、図６は、本発明の実施の形態２による不揮発性半導体メモリにおける書き込み電圧レベルの説明図である。

本実施の形態２においては、不揮発性半導体メモリ１（図１）が、１つのメモリセルに、ある電圧レベルのしきい値を複数設定し、１ビット以上の情報を記憶させる多値記憶技術が用いられたものである。

この場合、コントローラ３は、図５に示すように、スイッチ部１６、セレクタ１７、判定省略回数設定レジスタ１８，１８ａ，１８ｂを含むＣＰＵ１９、データコントローラ２０、アドレスコントローラ２１、電源コントローラ２２、およびコマンドデコーダ２３から構成されている。

そして、スイッチ部１６、セレクタ１７、ならびに判定省略回数設定レジスタ１８，１８ａ，１８ｂを含むＣＰＵ１９により、書き込み終了判定動作制御部が構成されている。

たとえば、２ビットのデータを記憶するメモリセルでは、図６に示すように、３つの書き込み電圧レベル（１）〜（３）を有することになり、メモリセルのしきい値電圧Ｖｔｈの分布がそれら３つの書き込み電圧レベル（１）〜（３）よりも上になるように、３回の書き込み動作が行われる。

判定省略回数設定レジスタ１８，１８ａ，１８ｂは、これら書き込み電圧レベル（１）〜（３）に対応する設定データをそれぞれ個別に格納する。

この場合、スイッチ部１６は、たとえば、メタルヒューズ、メタルスイッチ、またはフラッシュヒューズの少なくともいずれかのスイッチから構成されている。これらスイッチは、各判定省略回数設定レジスタ１８，１８ａ，１８ｂに対応するようにそれぞれ設けられている。

セレクタ１７には、スイッチ部１６、および外部入力ピンＰが接続されている。セレクタ１７は、ＣＰＵ１９から出力される選択信号に基づいて、スイッチ部１６、または外部入力ピンＰのいずれかに接続を切り替えて、ＣＰＵ１９に接続する。

判定省略回数設定レジスタ１８，１８ａ，１８ｂは、外部入力ピンＰを介して入力された設定データ、あるいはスイッチ部１６に記憶された設定データの記憶を行う。判定省略回数設定レジスタ１８は、書き込み電圧レベル（１）の設定データを格納し、判定省略回数設定レジスタ１８ａは、書き込み電圧レベル（２）の設定データを格納する。判定省略回数設定レジスタ１８ｂは、書き込み電圧レベル（３）の設定データを格納する。

全ビット書き込み終了判定動作を省略する回数のデフォルト値設定は、初めに、外部入力ピンＰ、およびセレクタ１７を介して、全ビット書き込み終了判定動作を省略する回数を設定する設定データを入力し、判定省略回数設定レジスタ１８，１８ａ，１８ｂにそれぞれ設定する。

このデータ設定は、各書き込み電圧レベル（１）〜（３）毎に、０回から任意の回数まで行われ、各々の設定データにおいて書き込み処理のテストを行い、短縮時間が最適となる省略回数を設定データのデフォルト値とする。

たとえば、書き込み電圧レベル（１）における全ビット書き込み終了判定動作を省略する回数が３回で最適となり、書き込み電圧レベル（２），（３）における全ビット書き込み終了判定動作を省略する回数が４回で最適となる場合には、判定省略回数設定レジスタ１８，１８ａ，１８ｂに設定されるデフォルト値は、それぞれ’３’、’４’、’４’となる。

その後、決定された書き込み電圧レベル（１）〜（３）のデフォルト値がスイッチ部１６に設定される。以降、たとえば、不揮発性半導体メモリ１のパワーオンリセット時などにスイッチ部１６に設定された設定データがセレクタ１７を介して判定省略回数設定レジスタ１８，１８ａ，１８ｂにロードされて設定される。

それにより、本実施の形態２では、多値記憶技術が用いられた不揮発性半導体メモリ１であっても、各書き込み電圧レベル（１）〜（３）に見合った最適な全ビット書き込み終了判定動作を省略する回数を設定することができるので、書き込み処理におけるオーバヘッドを少なくすることができるので、該不揮発性半導体メモリ１の書き込み時間を短縮することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、不揮発性半導体メモリにおける書き込み処理時間を短縮する技術に適している。

本発明の実施の形態１による不揮発性半導体メモリのブロック図である。 図１の不揮発性半導体メモリに設けられたコントローラの構成例を示すブロック図である。 図１の不揮発性半導体メモリにおける書き込み動作の一例を示す説明図である。 本発明の実施の形態１におけるデータの書き込み速度のばらつき分布比較の説明図である。 本発明の実施の形態２による不揮発性半導体メモリに設けられたコントローラの構成例を示すブロック図である。 本発明の実施の形態２による不揮発性半導体メモリにおける書き込み電圧レベルの説明図である。

符号の説明

１ 不揮発性半導体メモリ（半導体集積回路装置）
２ 制御信号バッファ
３ コントローラ
４ マルチプレクサ
５ データ入力バッファ
６ ページアドレスバッファ
７ 入力データコントローラ
８ カラムアドレスカウンタ
９ データ出力バッファ
１０ メモリ回路
１１ Ｘデコーダ
１２ Ｙデコーダ
１３ Ｙゲート
１４ データレジスタ
１５ メモリアレイ
１６ スイッチ部
１７ セレクタ
１８ 判定省略回数設定レジスタ
１８ａ 判定省略回数設定レジスタ
１８ｂ 判定省略回数設定レジスタ
１９ ＣＰＵ
２０ データコントローラ
２１ アドレスコントローラ
２２ 電源コントローラ
２３ コマンドデコーダ
Ｐ 外部入力ピン

Claims (5)

1. 複数の不揮発性メモリセルを有するメモリアレイと、前記不揮発性メモリセルに情報を格納する書き込み動作、前記不揮発性メモリセルに格納した情報を読み出す読み出し動作、前記不揮発性メモリセルに格納した情報を消去する消去動作の各動作を制御する制御部とを有した半導体集積回路装置であって、
   前記制御部は、
   書き込み動作に、書き込みベリファイ後のすべてのメモリセルのビット書き込みが完了したか否かを判定する全ビット書き込み終了判定動作を任意の回数行わないように設定する書き込み終了判定動作制御部を備えたことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記書き込み終了判定動作制御部は、
   全ビット書き込み終了判定動作を任意の回数行わない回数を設定する回数設定部と、
   前記回数設定部と外部端子とがそれぞれ接続され、選択信号に基づいて、前記回数設定部に設定された設定信号、または前記外部端子を介して入力された設定信号いずれか一方の信号を選択して出力する選択部と、
   前記選択部から出力された設定信号を記憶する設定信号記憶部と、
   外部入力されるコマンドに基づいて、前記選択部に選択信号を出力し、前記設定信号記憶部に記憶された設定信号に基づいて、書き込み動作の際に、設定された回数となるまで全ビット書き込み終了判定動作を行わないように制御を行う全ビット書き込み終了判定動作制御部とを備えたことを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記回数設定部は、
   切断することにより設定データを設定するヒューズ、配線経路を切り替えて設定データを設定するメタルスイッチ、または前記メモリアレイの一部領域における不揮発性メモリセルに設定データを設定するメモリセルヒューズのいずれか１つ、あるいは２以上の組み合わせから構成されていることを特徴とする半導体集積回路装置。
4. 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
   前記メモリアレイに設けられた不揮発性メモリセルは、
   ある電圧レベルのしきい値電圧が複数設定され、２ビット以上のデータを記憶することを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記設定信号記憶部は、
   前記不揮発性メモリセルのしきい値電圧分布を第１〜第Ｎの書き込み電圧レベル以上とする第１〜第Ｎの書き込み動作において、前記第１〜第Ｎの書き込み動作毎に全ビット書き込み終了判定動作を行わない回数を個別に設定可能なことを特徴とする半導体集積回路装置。

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