KR20100059669A - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

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Abstract

데이터의 기입 및 읽기 동작의 고속화를 꾀하는 것과 동시에, 이미 확정된 낮은 반응을 일으키는 최소의 물리량 전압에 주는 영향을 최소화할 수 있는 불휘발성 반도체 기억장치를 제공한다. 2개의 그룹으로 구분되어 그룹끼리 하나의 다수 데이터를 할당해 기억하도록 구성된 다수 메모리 셀을 포함하는 다수 데이터 기억용 메모리 셀 어레이, 상기 다수 데이터 기억용 메모리 셀 어레이로부터 데이터를 읽어내는 리드 동작 및 상기 다수 데이터 기억용 메모리 셀 어레이에 대해서 데이터를 기입하는 프로그램 동작을 실시하는 데이터 처리 회로, 상기 데이터 처리 회로의 동작을 제어하는 제어 회로를 포함하는 제어 회로는, 1회째의 기입에 의한 반응을 일으키는 최소의 물리량 전압의 이동과 두 번째의 기입에 의한 반응을 일으키는 최소의 물리량 전압의 이동이, 기입 순서에 의하지 않고 동일하게 되도록 다수 메모리 셀의 반응을 일으키는 최소의 물리량 전압 분포와 대응하는 데이터의 할당을 정해 프로그램 동작을 제어한다.
불휘발성 반도체 기억장치, 멀티 레벨 셀, 쓰기 회수, 쓰기 순서

Description

불휘발성 반도체 기억장치{Non-volatile Memory Device}
본 발명은 불휘발성 반도체 기억장치와 관련된 것으로, 더욱 구체적으로는 메모리의 기입 속도와 읽기 속도를 향상시킬 수 있는 불휘발성 반도체 기억장치에 관한 것이다.
불휘발성 반도체 기억장치, 특히 플래쉬 메모리는, 전기적으로 데이터의 수정이 가능하고, 전원을 끈 상태에서도 데이터를 보관 유지할 수가 있기 때문에, 예를 들면, 휴대 전화, 디지털 카메라 등의 휴대 기기의 데이터 저장용 기억장치로서 넓게 사용되고 있다. 또 대용량화와 저비용화를 실현하기 위해서, 하나의 메모리 셀에 2 비트 이상의 다수 데이터를 저장하는 플래쉬 메모리의 연구개발이 활발히 행해지고 있다. 예를 들면, 하나의 메모리 셀에 2 비트의 데이터, 즉, 하나의 메모리 셀에 4개가 서로 다른 반응을 일으키는 최소의 물리량 전압을 가지는 불휘발성 반도체 기억장치가 제안되고 있다.
도 6a 및 도 6b는 불휘발성 반도체 기억장치의 메모리 셀의 반응을 일으키는 최소의 물리량 전압 분포와 데이터와의 관계 및 쓰기, 읽기 방법을 나타내는 도면이다. 도 6a 및 도 6b를 참조하면, 한 번에 기입하는 데이터의 단위를 제 1 페이지 와 제 2 페이지로 나누어 어느 페이지부터든지 먼저 기입할 수 있도록 구성되어져 있다. 더욱, 제 1 페이지에의 기입 유무의 정보를 다른 기억장치에 기억시키는 것으로 리드 동작을 고속화시키고 있다.
또, 상기 발명에서는 기입 페이지의 차례에 따라 반응을 일으키는 최소의 물리량 전압의 쉬프트 방법을 바꾸고 있다. 도 6a에 나타내는 제 2 페이지로부터 제 1 페이지로의 프로그램의 반응을 일으키는 최소의 물리량 전압의 쉬프트에 대해서 도 6b에 나타내는 제 1 페이지로부터 제 2 페이지로의 프로그램의 반응을 일으키는 최소의 물리량 전압의 이동량은 크게 차이가 난다. 따라서 기입 속도는 도 6b의 경우 두 번째의 기입 시에 최대가 된다. 따라서 평균적인 기입 속도는 향상해도 스펙 상의 기입 속도는 그만큼 향상되지 않는 문제가 있다.
본 발명은 상술한 종래 기술의 문제점을 해소하기 위한 것으로, 반응을 일으키는 최소의 물리량 전압의 이동량을 작게 해, 스펙 상의 기입 속도를 향상시킬 수 있는 불휘발성 반도체 기억장치를 제공하는 것을 목적으로 한다. 또한, 본 발명은 프로세스의 미세화에 의해, 보다 큰 반응을 일으키는 최소의 물리량 전압의 기입 시에 이미 확정하고 있는 다른 낮은 반응을 일으키는 최소의 물리량 전압의 변동을 막을 수 있는 불휘발성 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명의 실시예에 따르면, 2개의 그룹으로 구분되어 그룹끼리 하나의 다수 데이터를 할당해 기억하도록 구성된 다수 메모리 셀을 포함하는 다수 데이터 기억용 메모리 셀 어레이, 상기 2개 그룹의 어느 쪽이 먼저 기입을 실시했는지의 기입 순서를 기억하는 기입 순서 기억용 메모리 셀 어레이, 상기 다수 메모리 셀에의 기입 회수를 기억하는 기입 회수 기억용 메모리 셀 어레이, 상기 다수 데이터 기억용 메모리 셀 어레이로부터 데이터를 읽어내는 리드 동작 및 상기 다수 데이터 기억용 메모리 셀 어레이에 데이터를 기입하는 프로그램 동작을 실시하는 데이터 처리 회로, 상기 데이터 처리 회로의 동작을 제어하는 제어 회로를 포함한다.
상기 제어 회로는, 첫 번째의 기입에 의한 반응을 일으키는 최소의 물리량 전압의 이동과 두 번째의 기입에 의한 반응을 일으키는 최소의 물리량 전압의 이동이, 상기 기입 순서에 의하지 않고 동일하도록 다수 메모리 셀의 반응을 일으키는 최소의 물리량 전압 분포와 대응하는 데이터의 할당을 정해 프로그램 동작을 제어하는 것을 특징으로 한다. 이와 같이 구성하는 것으로써 반응을 일으키는 최소의 물리량 전압의 이동량이 평균화되어 기입 속도가 향상된다.
예시적인 실시예에 있어서, 상기 각 그룹에는, 한 번에 기입할 수 있는 최대 워드 수 이상의 데이터를 기억할 수 있는 것을 특징으로 한다. 이와 같이 구성하는 것으로써 각 그룹마다 워드 단위로 데이터의 기입을 할 수 있다.
본 발명의 다른 실시예에 따르면, 반응을 일으키는 최소의 물리량 전압이 차례차례 높아지도록 설정된 “상태 0”, “상태 1”, “상태 2”, “상태 3”의 반응을 일으키는 최소의 물리량 전압이 다르고, 2개의 그룹으로 구분되어 그룹끼리 하나의 다수 데이터를 할당해 기억하도록 구성된 다수 메모리 셀을 포함하는 다수 데이터 기억용 메모리 셀 어레이, 상기 2개 그룹의 어느 쪽이 먼저 데이터의 기입을 실시했는지 기입 순서를 기억하는 기입 순서 기억용 메모리 셀 어레이, 상기 다수 메모리 셀에의 기입 회수를 기억하는 기입 회수 기억용 메모리 셀 어레이, 상기 다수 데이터 기억용 메모리 셀 어레이로부터 데이터를 읽어내는 리드 동작 및 상기 다수 데이터 기억용 메모리 셀 어레이에 데이터를 기입하는 프로그램 동작을 실시하는 데이터 처리 회로, 상기 데이터 처리 회로의 동작을 제어하는 제어 회로를 포함한다.
상기 제어 회로는, 첫 번째의 기입 시의 목표로 하는 반응을 일으키는 최소의 물리량 전압의 폭을, 두 번째의 기입 시의 “상태 1” 및 “상태 2”의 반응을 일으키는 최소의 물리량 전압의 폭보다 커지도록 설정하여, 두 번째의 “상태 3”에의 기입 시에, “상태 2”의 반응을 일으키는 최소의 물리량 전압이 이동하지 않도록 상기 목표로 하는 반응을 일으키는 최소의 물리량 전압을“상태 2”의 반응을 일으키는 최소의 물리량 전압보다 낮게 설정하여 프로그램 동작을 제어하는 것을 특징으로 한다. 이와 같이 구성하는 것으로써 1회째의 기입을 종래의 기입 방법에 비해 빠르게 기입할 수가 있다. 또 프로세스의 미세화에 의해 “상태 3”에의 기입 시에 “상태 2”의 반응을 일으키는 최소의 물리량 전압이 변동하는 문제점을 해결할 수가 있다.
예시적인 실시예에 있어서, 두 번째의 기입은, “상태 3”, “상태 2”, “상태 1”의 순서로 실시하는 것을 특징으로 한다. 이와 같이 구성하는 것으로써 낮은 반응을 일으키는 최소의 물리량 전압을 가지는 메모리 셀의 데이터의 파괴를 막 을 수가 있다.
예시적인 실시예에 있어서, 기입 데이터는, “상태 0”에 논리“11”을, “상태 1”에 논리“01”을, “상태 2”에 논리“00”을, “상태 3”에 논리“10”을 할당하는 것을 특징으로 한다. 이와 같이 하는 것으로써 반응을 일으키는 최소의 물리량 전압의 이동량을 작게 할 수가 있다.
본 발명의 실시예에 따르면, 데이터의 기입 및 읽기 동작의 고속화를 꾀하는 것과 동시에 두 번째의 최대 전압 기입 시에 이미 확정된 낮은 반응을 일으키는 최소의 물리량 전압에 주는 영향을 최소화할 수 있다.
이하, 본 발명과 관련되는 실시의 형태에 대해 도면을 참조해 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 불휘발성 반도체 기억장치(100)의 개략 구성을 나타내는 도이다.
다수 데이터 기억용 메모리 셀 어레이(102)는 복수의 워드 선(Word Line)과 복수의 비트 선(Bit Line)을 포함해 복수의 워드 선과 복수의 비트 선의 교차부에 다수 메모리 셀이 매트릭스 형태로 배치된다. 다수 데이터 기억용 메모리 셀 어레이(102)에는 워드 선 제어 회로(110) 및 비트 선 제어 회로(108)가 접속된다.
다수 데이터 기억용 메모리 셀 어레이(102)는, 복수의 그룹으로 구분되어 있어 각 그룹의 대응하는 다수 메모리 셀들끼리 1개의 다수 데이터를 할당하여 기억 하도록 구성되어 있다. 다수 데이터가 4개의 경우에는 2개의 그룹으로 구분되어 그룹을 선택하기 위한 식별 주소가 첨부되고 있다.
또, 본 발명의 불휘발성 반도체 기억장치에서는 기입 단위마다 순서를 기억하는 기입 순서 기억용 메모리 셀 어레이(106) 및 다수 메모리 셀에의 기입 회수를 기억하는 기입 회수 기억용 메모리 셀 어레이(104)가 다수 데이터 기억용 메모리 셀 어레이(102)에 인접해 배치되고 있다. 워드 선 제어 회로(110)는 메모리 셀 어레이(102) 중의 소정의 워드 선을 선택해, 읽기(리드), 기입(프로그램), 소거에 필요한 전압을 인가하는 회로이다.
로 디코더(112)는 워드 선 제어 회로(110)를 제어하는 것으로 소정의 워드 선을 선택하는 회로이다. 비트 선 제어 회로(108)는 도시하지 않는 복수의 데이터 래치 회로를 포함해, 비트 선을 개입시켜 메모리 셀 어레이(102) 중의 다수 메모리 셀의 데이터를 읽어내거나 비트 선을 개입시켜 메모리 셀 어레이(102) 중의 다수 메모리 셀 상태를 검출(베리파이)하거나 비트 선을 개입시켜 메모리 셀 어레이(102) 중의 다수 메모리 셀에 기입 전압을 인가해 기입을 실시한다.
또, 비트 선 제어 회로(108)에는 컬럼 게이트(114), 컬럼 디코더(116), 데이터 입출력 회로(118)가 접속되고 있다. 비트 선 제어 회로(108) 내의 데이터 래치 회로는 컬럼 디코더(116)에 의해 선택되어 데이터 래치 회로에 읽어내진 다수 메모리 셀의 데이터를 컬럼 게이트(114) 및 데이터 입출력 회로(118)를 개입시켜 데이터 입출력 단자 I/O로부터 외부에 출력된다.
또, 외부로부터 데이터 입출력 단자 I/O에 입력된 기입 데이터는, 데이터 입 출력 회로(118)를 개입시켜, 컬럼 게이트(114), 컬럼 디코더(116)에 의해 선택된 데이터 래치 회로에 입력된다. 제어 회로(120)는 불휘발성 반도체 기억장치(100) 전체의 제어를 실시하는 회로이며, 워드 선 제어 회로(110), 로 디코더(112), 비트 선 제어 회로(108), 컬럼 게이트(114), 컬럼 디코더(116), 데이터 입출력 회로(118), 고전압 발생 회로(122)를 제어하는 것으로, 읽기, 기입, 소거 동작 등의 각종 제어를 실시한다.
또, 제어 회로(120)는 메모리 셀 어레이(102) 중의 다수 메모리 셀에 기입을 실시한 회수를 메모리 셀 어레이(104)에 기입한다. 또한, 복수의 그룹으로 구분된 다수 데이터 기억용 메모리 셀 어레이(102)의 어느 그룹으로부터 기입을 실시했는지의 순서를 메모리 셀 어레이(106)에 기입한다. 또 읽기 동작 시에 메모리 셀 어레이(106)에 기억되고 있는 기입 순서와 메모리 셀 어레이(104)에 기억되고 있는 기입 회수를 참조해 각각의 그룹의 다수 데이터를 읽어낸다.
제어 회로(120)에는, 외부로부터 입력되는 칩 인에이블(Chip Enable) 신호(/CE), 라이트 인에이블(Write Enable) 신호(/WE), 리드 인에이블(Read Enable) 신호(/RE), 커멘드 래치 인에이블(Command Latch Enable) 신호(CLE), 어드레스 래치 인에이블(Address Latch Enable) 신호(ALE), 라이트 프로텍트(Write Protect) 신호(/WP)가 입력되고 레디/비지(Ready/Busy) 신호(RY/BY)가 출력된다.
또, 데이터 입출력 단자 I/O로부터 입력되는 주소, 데이터, 및 커멘드가 데이터 입출력 회로(118)를 개입시켜 제어 회로(120)에 입력된다. 고전압 발생 회로(122)는, 불휘발성 반도체 기억장치(100)가 읽기, 기입, 소거 동작을 실행하는데 필요한 전압을 발생하는 회로이다. 이러한 불휘발성 반도체 기억장치(100)에 대해, 메모리 셀 어레이(102) 중의 다수 메모리 셀에 데이터를 프로그램하여 저장하는 경우에는, 메모리 셀의 플로팅 게이트에 전자를 주입한다. 이 경우, 통상, 플로팅 게이트에 전자가 모이지 않은 상태를 논리“1”로, 주입에 의해 전자가 모여 있는 상태를 논리“0”으로서 인식하고 있다.
또한 다수 데이터, 예를 들면, 4개 데이터의 경우에는 4개의 “상태 0”, “상태 1”, “상태 2”, “상태 3”을 반응을 일으키는 최소의 물리량 전압에 따라, “상태 0”에 논리“11”을 “상태 1”에 논리“01”을 “상태 2”에 논리“00”을 “상태 3”에 논리“10”을 각각 할당한다. 또한 상태와 논리와의 할당은 상술한 할당으로 한정되는 것은 아니고, 적당히 변경하여 할당하는 일도 가능하다.
다음에, 본 발명의 불휘발성 반도체 기억장치에 기입(프로그램)을 실시하는 방법을 설명한다.
우선 다수(예로서 4개)의 데이터를 보관 유지하는 메모리 셀 어레이(102)를 2개의 그룹으로 구분해, 그룹끼리 1개의 다수 데이터를 할당하여 기억하도록 구성한다. 이 경우, 각 그룹에는 한 번에 기입할 수 있는 최대 워드 수 이상의 데이터를 기억할 수 있도록 해 둔다. 즉, 물리적으로 분리된 각 그룹의 메모리 셀들이 1개의 다수 데이터를 기억할 수 있다. 이 경우, 각 그룹에는 한 번에 기입할 수 있는 최대 워드 수 이상의 데이터를 기억할 수 있도록 한다. 여기서, 구분된 2개의 그룹을 각각 그룹 A와 그룹 B라고 부르기로 한다.
도 2는 기입에 의한 반응을 일으키는 최소의 물리량 전압의 변동을 나타내는 그림이다. 기입의 순서는 그룹 A로부터 그룹 B의 순서에 기입하는 경우와 그룹 B로부터 그룹 A의 순서에 기입하는 경우의 2가지이지만, 어느 쪽으로부터 기입해도 첫 번째의 기입에 의한 반응을 일으키는 최소의 물리량 전압의 이동과 두 번째의 기입에 의한 반응을 일으키는 최소의 물리량 전압의 이동은 도 2에 나타낸 것과 같이 동일하게 된다.
도 2의 R1~R3는 읽기 전압의 레벨을, V1~V4는 베리파이 전압의 레벨을 각각 가리키고 있다. 첫 번째에 기입을 실시해 기입을 한 상태를 논리“10”으로 한다. 이 때의 논리“10”의 베리파이 전압은 V2로 한다. 또 첫 번째의 기입 시의 목표로 하는 반응을 일으키는 최소의 물리량 전압의 폭은 두 번째의 기입 시의 “상태 1” 및 “상태 2”의 반응을 일으키는 최소의 물리량 전압의 폭보다 커지도록 설정한다. 이와 같이 하면, 첫 번째의 기입 시의 논리“10”이 기입 해진 상태의 반응을 일으키는 최소의 물리량 전압의 폭이 두 번째의 기입 시의 논리“01”, “00”의 반응을 일으키는 최소의 물리량 전압의 폭과 비교해 어렵지 않기 때문에 상세한 기입은 필요없고, 엉성하게 기입할 수가 있다. 따라서 첫 번째의 기입은 특허 문헌 1에 기재되어 있는 것 같은 종래의 기입에 비해 빠르게 기입할 수가 있다.
또, 두 번째의 “상태 3”에의 기입 시에 “상태 2”의 반응을 일으키는 최소의 물리량 전압이 이동하지 않게 목표로 하는 반응을 일으키는 최소의 물리량 전압을 “상태 2”의 반응을 일으키는 최소의 물리량 전압 V3보다 낮게 V2로 설정한다. 이것은 인접하는 메모리 셀의 기입에 의해 반응을 일으키는 최소의 물리량 전압이 낮은 메모리 셀의 데이터가 파괴되는 것을 방지하기 위해서이다.
프로세스의 미세화에 의해 메모리 셀간의 거리가 짧아져 이러한 문제가 발생하고 있는 것으로부터 본 발명의 기입 방법을 이용하면 이러한 문제를 해결할 수가 있다.
두 번째의 기입으로 “상태 1”에 논리“01”의 데이터를 기입할 때의 베리파이 전압은 V1, “상태 2”에 논리“00”데이터를 기입할 때의 베리파이 전압은 V3, “상태 3”에 논리“10”데이터를 기입할 때의 베리파이 전압은 V4이다. 두 번째의 기입 시간은 종래의 기입 시간과 비교해 늦어지지만, 첫 번째와 두 번째의 기입 시간의 합계는 종래의 기입의 경우와 동일해진다. 두 번째의 기입에서는 처음에 제일 높은 반응을 일으키는 최소의 물리량 전압을 가지는 논리“10”을“상태 3”에 할당하도록 기입하고, 그 다음에 논리“00”, 논리“01”의 순서로 기입을 실시한다.
이것은 전술한 것처럼, 낮은 반응을 일으키는 최소의 물리량 전압의 메모리 셀의 데이터의 파괴를 막기 때문에 있다. 제어 회로(120)는 기입 순서 기억 메모리 셀 어레이(106)에 그룹 A로부터 기입을 실시했을 경우에는 논리“11”, 그룹 B로부터 기입을 실시했을 경우에는 논리“10”을 각각 기입해 둔다. 또 기입 회수 기억용 메모리 셀 어레이(104)에 첫 번째의 데이터 밖에 기입되지 않은 경우는 논리“11”을, 두 번째의 데이터가 기입되었을 경우는 논리“10”혹은 논리“00”을 기입해 둔다.
다음에 다수 데이터의 읽기에 대해 설명한다. 다수로써 4개 경우의 읽기에 대해 설명한다. 본 발명의 경우, 같은 주소의 데이터를 4개로서 저장했을 경우는, 3회의 읽기 회수가 필요하다. 특허 문헌 1에 기재되어 있는 것 같은 종래의 읽기 방법에서는, 기입 단위 외의 다른 주소의 데이터를 4개로서 저장하고 있기 때문에 주소의 상위는 1회의 읽기, 주소의 하위는 2회의 읽기로 출력 데이터를 판단할 수가 있다.
그러나, 본 발명에서는 읽기 회수는 읽기 주소와는 관계없는 것으로 기입 회수에 의해 결정한다. 즉, 첫 번째의 기입 후의 읽기 회수는 1회, 두 번째의 기입 후의 읽기는 2회가 된다. 또, 2개의 그룹 A와 B의 읽기 데이터는, 읽어내는 그룹, 기입의 순서, 기입 회수의 차이에 의해 판단한다. 1회째의 읽기 전압은 R1으로, 1회 기입의 경우는 1회의 읽기로 출력 데이터를 판단한다. 2회 기입의 경우로, 읽어내고 싶은 그룹이 최초로 쓰여졌을 때는 두 번째의 읽기 전압 R3로 읽어내, 첫 번째와 두 번째의 데이터로부터 출력 데이터를 판단한다. 2회 기입의 경우로, 읽어내고 싶은 그룹이 후에 쓰여졌을 때는, 두 번째의 읽기 전압 R2로 읽어내, 두 번째의 데이터로 출력 데이터를 판단한다. 덧붙여 읽기 그룹과 기입 순서, 기입 회수의 차이에 의한 출력 데이터의 판별 방법을 정리해 도 3에 나타낸다.
도 4 및 도 5는 읽기 방법을 더욱 상세하게 설명하는 플로차트(flow chart)이다.
도 4는 그룹 A의 읽기 플로우를, 도 5는 그룹 B의 읽기 플로우를 각각 가리키고 있다. 그룹 A의 읽기가 스타트 하면(스텝 400), 전압 R1으로 읽기를 실시한다(스텝 402). 그리고 기입 회수를 기입한 회수 기억용 메모리 셀 어레이(104)에 액세스하고 체크하여(스텝 404), 1회인 경우에는 스텝 406으로 이행하고, 2회의 경 우에는 스텝 416으로 이행한다. 그리고 스텝 406에 대해 기입 순서 기억용 메모리 셀 어레이(106)에 액세스하여, 그룹 A와 그룹 B의 어느 쪽이 먼저 기입을 했는지를 체크한다.
그룹 B로부터 먼저 기입을 하고 있는 경우에는, 논리 1(H)이 출력된다(스텝 408). 또 그룹 A로부터 기입을 했을 경우에는, 첫 번째의 읽기(스텝 410)로 읽어내진 논리에 따라 H와 L를 읽어낸다(스텝 412, 414). 스텝 404로 기입 회수가 2회이라고 판별되었을 경우에는, 스텝 416으로 기입 순서를 판별한다. 그룹 B로부터 기입을 했을 경우에는, 스텝 418에 대해 전압 R2로 읽기를 실시한다.
그리고, 두 번째의 읽기 결과의 논리에 응해(스텝 420) 논리 H와 논리 L를 각각 읽어낸다(스텝 422, 424). 스텝 416에 대해 그룹 A로부터 기입을 했던 것이 판명되면, 스텝 426에 대해 전압 R3로 읽기를 실시해, 그것이 첫 번째의 읽기의 경우에는(스텝 428) 논리 H가 출력된다(스텝 430). 첫 번째의 읽기에 의해 논리 L가 읽어졌을 경우에는, 두 번째의 읽기를 실시하고(스텝 432), 논리 H가 읽어졌을 경우는 논리 L라고 인식한다(스텝 434). 논리 L가 읽어졌을 경우는 논리 H라고 인식한다(스텝 436).
도 5에 나타내는 그룹 B의 읽기에 대해서도 도 4의 경우와 같게 스텝 500으로부터 스텝 536에 따라 읽기를 한다. 또한 도 5에 나타내는 그룹 B의 읽기 방법에 대해서는, 도 4의 그룹 A의 읽기 방법에 대해 그룹 A와 그룹 B를 바꿔 넣으면 동일하기 때문에 그 상세 설명은 생략하기로 한다.
본 발명의 실시예에 따른 “상태 2”에 논리 “00”데이터를 읽는 방법을 도 3 내지 도 5를 참조하여 설명한다. 논리 “00”데이터를 그룹 A가 하위 논리 “0”, 그룹 B가 상위 논리 “0”을 할당해 기억할 수 있다.
도 3 및 도 4를 참조하면, 그룹 A부터 기입을 한 경우, 스텝 400에서, 그룹 A의 읽기를 시작한다. 스텝 402에서, 전압 R1으로 읽기를 실행한다. 스텝 404에서, 기입 회수를 기입한 회수 기억용 메모리 셀 어레이(104)에 액세스하여 몇 회에 걸쳐 기입되었는지 확인한다. “상태 2”에 논리 “00”데이터를 기입하였으므로 두 번째의 데이터가 기입해졌기 때문에 기입 회수는 2회가 된다.
스텝 416에서, 기입 순서를 기입한 기입 순서 기억용 메모리 셀 어레이(106)에 액세스하여 그룹 A와 그룹 B의 어느 쪽이 먼저 기입되었는지 확인한다. 그룹 A부터 기입을 실시하였으므로 스텝 426으로 이행한다. 스텝 426에서, 전압 R3로 읽기를 실행한다. 스텝 428에서, 스텝 402의 전압 R1으로 읽기를 실행한 첫 번째 읽기 값이 논리 0(L)이므로 스텝 432로 이행한다. 스텝 432에서, 스텝 426의 전압 R3로 읽기를 실행한 두 번째 읽기 값이 논리 1(H)이므로 스텝 434로 이행한다. 스텝 434에서, 그룹 A의 읽기 값은 논리 0(L)이 된다.
도 3 및 도 5를 참조하면, 스텝 500에서, 그룹 B의 읽기를 시작한다. 스텝 502에서, 전압 R1으로 읽기를 실행한다. 스텝 504에서, 기입 회수를 기입한 회수 기억용 메모리 셀 어레이(104)에 액세스하여 몇 회에 걸쳐 기입되었는지 확인한다. “상태 2”에 논리 “00”데이터를 기입하였으므로 두 번째의 데이터가 기입해졌기 때문에 기입 회수는 2회가 된다.
스텝 516에서, 기입 순서를 기입한 기입 순서 기억용 메모리 셀 어레이(106) 에 액세스하여 그룹 A와 그룹 B의 어느 쪽이 먼저 기입되었는지 확인한다. 그룹 A부터 기입을 실시하였으므로 스텝 518으로 이행한다. 스텝 518에서, 전압 R2로 읽기를 실행한다. 스텝 520에서, 스텝 518의 전압 R2로 읽기를 실행한 두 번째 읽기 값이 논리 0(L)이므로 스텝 524로 이행한다. 스텝 524에서, 그룹 B의 읽기 값은 논리 0(L)이 된다.
전술한 바와 같이 그룹 A는 논리 “0”, 그룹 B는 논리 “0”을 할당해 기록하고 있으므로 메모리 셀들에 저장된 다수 데이터는 논리 “00”이 된다.
도 3 내지 도 5를 참조하여, “상태 2”에 논리 “00”데이터를 그룹 B부터 기입을 한 경우, 읽기 동작을 설명한다.
도 3 및 도 4를 참조하면, 스텝 400에서, 그룹 A의 읽기를 시작한다. 스텝 402에서, 전압 R1으로 읽기를 실행한다. 스텝 404에서, 기입 회수를 기입한 회수 기억용 메모리 셀 어레이(104)에 액세스하여 몇 회에 걸쳐 기입되었는지 확인한다. “상태 2”에 논리 “00”데이터를 기입하였으므로 두 번째의 데이터가 기입해졌기 때문에 기입 회수는 2회가 된다.
스텝 416에서, 기입 순서를 기입한 기입 순서 기억용 메모리 셀 어레이(106)에 액세스하여 그룹 A와 그룹 B의 어느 쪽이 먼저 기입되었는지 확인한다. 그룹 B부터 기입을 실시하였으므로 스텝 418으로 이행한다. 스텝 418에서, 전압 R2로 읽기를 실행한다. 스텝 420에서, 스텝 418의 전압 R2로 읽기를 실행한 두 번째 읽기 값이 논리 0(L)이므로 스텝 424로 이행한다. 스텝 424에서, 그룹 A의 읽기 값은 논리 0(L)이 된다.
도 3 및 도 5를 참조하면, 스텝 500에서, 그룹 B의 읽기를 시작한다. 스텝 502에서, 전압 R1으로 읽기를 실행한다. 스텝 504에서, 기입 회수를 기입한 회수 기억용 메모리 셀 어레이(104)에 액세스하여 몇 회에 걸쳐 기입되었는지 확인한다. “상태 2”에 논리 “00”데이터를 기입하였으므로 두 번째의 데이터가 기입해졌기 때문에 기입 회수는 2회가 된다.
스텝 516에서, 기입 순서를 기입한 기입 순서 기억용 메모리 셀 어레이(106)에 액세스하여 그룹 A와 그룹 B의 어느 쪽이 먼저 기입되었는지 확인한다. 그룹 B부터 기입을 실시하였으므로 스텝 526으로 이행한다. 스텝 526에서, 전압 R3로 읽기를 실행한다. 스텝 528에서, 스텝 502의 전압 R1으로 읽기를 실행한 첫 번째 읽기 값이 논리 0(L)이므로 스텝 532로 이행한다. 스텝 532에서, 스텝 526의 전압 R3로 읽기를 실행한 두 번째 읽기 값이 논리 1(H)이므로 스텝 534로 이행한다. 스텝 534에서, 그룹 B의 읽기 값은 논리 0(L)이 된다.
전술한 바와 같이 그룹 A는 논리 “0”, 그룹 B는 논리 “0”을 할당해 기록하고 있으므로 메모리 셀들에 저장된 다수 데이터는 논리 “00”이 된다.
이상 상세하게 설명한 것처럼, 본 발명에서는 다수 데이터의 상위와 하위의 할당을 한 번에 기입할 수 있는 단위의 2개의 그룹을 설정해, 기입의 순서와 회수를 기억하는 메모리 셀 어레이를 마련한 것에 의해 기입 순서에 관계없이 기입 속도를 향상시킬 수가 있다. 또 첫 번째의 기입의 반응을 일으키는 최소의 물리량 전압을 종래보다 낮게 하는 것으로써 첫 번째의 기입의 속도를 향상시킬 수가 있다. 게다가 두 번째의 기입에 의한 데이터의 파괴를 막을 수가 있어 메모리 셀의 신뢰 성을 향상시킬 수가 있다. 또한 기입의 순서와 회수를 기억하는 메모리 셀 어레이를 가지는 것으로 기입의 회수에 의해, 1회 혹은 2회의 읽기로 출력 데이터를 판별할 수가 있다.
도 1은 본 발명의 실시예에 따른 불휘발성 반도체 기억장치의 개략 구성을 나타내는 도이다.
도 2는 기입에 의한 반응을 일으키는 최소의 물리량 전압의 이동을 나타내는 도이다.
도 3은 읽기 그룹, 기입 순서, 기입 회수의 차이에 의한 출력 데이터의 판별 방법을 나타낸다.
도 4는 읽기 방법을 더욱 상세하게 설명하는 플로차트(Flow Chart)이다.
도 5는 읽기 방법을 더욱 상세하게 설명하는 플로차트(Flow Chart)이다.
도 6a 및 도 6b는 종래의 메모리 셀의 데이터와 메모리 셀의 반응을 일으키는 최소의 물리량 전압 분포와의 관계를 나타내는 도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 다수 데이터 기억용 메모리 셀 어레이
104 : 기입 회수 기억용 메모리 셀 어레이
106 : 기입 순서 기억용 메모리 셀 어레이
120 : 제어 회로

Claims (5)

  1. 2개의 그룹으로 구분되어 그룹끼리 하나의 다수 데이터를 할당해 기억하도록 구성된 다수 메모리 셀을 포함하는 다수 데이터 기억용 메모리 셀 어레이;
    상기 2개 그룹의 어느 쪽이 먼저 기입을 실시했는지의 기입 순서를 기억하는 기입 순서 기억용 메모리 셀 어레이;
    상기 다수 메모리 셀에의 기입 회수를 기억하는 기입 회수 기억용 메모리 셀 어레이;
    상기 다수 데이터 기억용 메모리 셀 어레이로부터 데이터를 읽어내는 리드 동작 및 상기 다수 데이터 기억용 메모리 셀 어레이에 데이터를 기입하는 프로그램 동작을 실시하는 데이터 처리 회로;
    상기 데이터 처리 회로의 동작을 제어하는 제어 회로를 포함하되,
    상기 제어 회로는,
    첫 번째의 기입에 의한 반응을 일으키는 최소의 물리량 전압의 이동과 두 번째의 기입에 의한 반응을 일으키는 최소의 물리량 전압의 이동이, 상기 기입 순서에 의하지 않고 동일하도록 다수 메모리 셀의 반응을 일으키는 최소의 물리량 전압 분포와 대응하는 데이터의 할당을 정해 프로그램 동작을 제어하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 각 그룹에는, 한 번에 기입할 수 있는 최대 워드 수 이상의 데이터를 기억할 수 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 반응을 일으키는 최소의 물리량 전압이 차례차례 높아지도록 설정된 “상태 0”, “상태 1”, “상태 2”, “상태 3”의 반응을 일으키는 최소의 물리량 전압이 다르고, 2개의 그룹으로 구분되어 그룹끼리 하나의 다수 데이터를 할당해 기억하도록 구성된 다수 메모리 셀을 포함하는 다수 데이터 기억용 메모리 셀 어레이;
    상기 2개 그룹의 어느 쪽이 먼저 데이터의 기입을 실시했는지의 기입 순서를 기억하는 기입 순서 기억용 메모리 셀 어레이;
    상기 다수 메모리 셀의 기입 회수를 기억하는 기입 회수 기억용 메모리 셀 어레이;
    상기 다수 데이터 기억용 메모리 셀 어레이로부터 데이터를 읽어내는 리드 동작 및 상기 다수 데이터 기억용 메모리 셀 어레이에 데이터를 기입하는 프로그램 동작을 실시하는 데이터 처리 회로;
    상기 데이터 처리 회로의 동작을 제어하는 제어 회로를 포함하되,
    상기 제어 회로는,
    첫 번째의 기입 시의 목표로 하는 반응을 일으키는 최소의 물리량 전압의 폭을, 두 번째의 기입 시의 “상태 1” 및 “상태 2”의 반응을 일으키는 최소의 물리량 전압의 폭보다 커지도록 설정하여,
    두 번째의 “상태 3”에의 기입 시에, “상태 2”의 반응을 일으키는 최소의 물리량 전압이 이동하지 않도록 상기 목표로 하는 반응을 일으키는 최소의 물리량 전압을 “상태 2”의 반응을 일으키는 최소의 물리량 전압보다 낮게 설정하여 프로그램 동작을 제어하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 제 3 항에 있어서,
    두 번째의 기입은, “상태 3”, “상태 2”, “상태 1”의 순서로 실시하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    기입 데이터는, “상태 0”에 논리“11”을, “상태 1”에 논리“01”을, “상태 2”에 논리“00”을, “상태 3”에 논리“10”을 할당하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
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