JP6444475B1 - 半導体記憶装置 - Google Patents

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Abstract

【課題】 リセット動作時にマスタ側のメモリチップとスレーブ側のメモリチップ間のビジー状態の不一致を防止する。
【解決手段】 本発明のフラッシュメモリデバイス１００は、マスタ側のメモリチップ２００と、少なくとも１つのスレーブ側のメモリチップ３００とを含む。マスタ側のメモリチップ２００のコントローラ２３０は、外部から入力されたアドレスに基づきマスタ側のメモリチップまたはスレーブ側のメモリチップを選択し、リセットコマンドが入力されたとき、選択されているメモリチップのリセットを行い、かつマスタ側のメモリチップのメモリセルアレイの特定領域から読み出したデータをレジスタに設定する。コントローラ２３０は、選択されているメモリチップのリセットに要する時間よりもレジスタへのデータ設定に要する時間が長くなるようにリセットの読出しを制御する。
【選択図】 図１

Description

本発明は、複数のダイまたはチップをスタックした半導体記憶装置に関し、シリアルペリフェラルインターフェース（ＳＰＩ）機能を搭載したフラッシュメモリに関する。
マルチチップパッケージは、１つのパッケージ内に同種または異種のダイまたはチップを複数スタックするものであり、例えば、同種のメモリチップをスタックすることでメモリ容量を拡大したり、異種のメモリチップをスタックすることで異なるストレージ機能を提供することができる。例えば、特許文献１の不揮発性半導体記憶装置は、複数のメモリアレイチップと、メモリアレイチップの制御を行う制御チップとを積層し、メモリアレイチップの貫通電極と制御チップの貫通電極とを位置合わせし、両貫通電極の電気的な接続を行っている。また、特許文献２の半導体デバイスは、マスタフラッシュメモリチップと、スレーブフラッシュメモリチップとを積層し、スレーブフラッシュメモリチップの非コア回路を欠如させ、マスタフラッシュメモリチップからスレーブフラッシュメモリチップにデバイス動作のための必要な信号および電圧を供給している。
特開２００８−３００４６９号公報 特開２０１４−５７０７７号公報
複数のメモリチップをスタックしたメモリデバイスには、個々のメモリチップがホストコンピュータから出力されるアドレスをモニタし、自身が選択されたメモリチップであるか否かを検出するものがある。ホストコンピュータは、メモリチップを選択するための特定のコマンドを必要とせず、あたかもモノリシックなメモリチップを扱うようにメモリデバイスにコマンドやアドレスを出力すればよい。
また、スタックされたメモリチップの一方をマスタに、他方をスレーブに設定し、マスタチップまたはスレーブチップの識別を行うことも可能である。マスタ／スレーブの設定は、例えば、フューズやメタルオプションによって行うことができる。例えば、マスタ側のメモリチップのＩＤを「００」、スレーブ側のメモリチップのＩＤを「０１」に設定し、マスタ側のメモリチップは、ＢＡ１０＝Ｌ（ブロックアドレス「１０」がＬのとき選択され）、スレーブ側のメモリチップは、ＢＡ１０＝Ｈのときに選択されるようにすることができる。
しかしながら、このようなモノリシックスタックのフラッシュメモリにおいて、マスタ側のメモリチップがビジーである期間とスレーブ側のメモリチップがビジーである期間とが一致しない場合が生じ得る。例えば、マスタ側のメモリチップがビジー状態でないにもかかわらず、スレーブ側のメモリチップがビジー状態であると、ホストコンピュータからのアドレスによってスレーブ側のメモリチップが選択されても、ホストコンピュータから指示された動作をスレーブ側のメモリチップにおいて実行することができない、という課題がある。
本発明は、このような従来の課題を解決するものであり、マスタ側のメモリチップとスレーブ側のメモリチップ間のビジー状態の不一致を防止する半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、マスタ側のメモリチップと、少なくとも１つのスレーブ側のメモリチップとを含み、マスタ側のメモリチップとスレーブ側のメモリチップとが電気的に接続されたものであって、マスタ側のメモリチップは、スレーブ側のメモリチップが選択され、かつ外部から特定のコマンドが入力された場合には、フラグ情報を設定する設定手段と、リセットコマンドが入力されたとき、選択されているメモリチップのリセットを行い、かつマスタ側のメモリチップのメモリセルアレイの特定領域から読み出したデータをレジスタに設定するリセット手段と、前記フラグ情報が設定された場合、外部からリセットコマンドが入力されたか否かを検出する検出手段と、前記リセットコマンドの入力が検出された場合、選択されているメモリチップのリセットに要する時間よりも前記レジスタへのデータ設定に要する時間が長くなるように前記リセット手段の読出しを制御する制御手段と、を有する。
ある実施態様では、前記制御手段は、予め決められた時間の経過後に前記リセット手段の読出しを開始させる。ある実施態様では、前記制御手段は、前記リセットコマンドと異なるコマンドの入力が検出された場合、前記フラグ情報の設定をクリアする。ある実施態様では、前記特定のコマンドは、消去コマンドである。ある実施態様では、前記リセット手段は、選択されているメモリチップについてのパワーダウンシーケンスを実行する。ある実施態様では、前記リセット手段の読出しは、メモリチップの動作条件に関するパラメータ情報を読み出す。ある実施態様では、マスタ側のメモリチップおよびスレーブ側のメモリチップは、外部から供給されるクロック信号に同期してデータの入出力をすることが可能なシリアルインターフェース機能を搭載する。
本発明に係る半導体記憶装置は、マスタ側のメモリチップと、少なくとも１つのスレーブ側のメモリチップとを含み、マスタ側のメモリチップとスレーブ側のメモリチップとが電気的に接続されたものであって、マスタ側のメモリチップは、外部から入力されたリセットコマンドに応答してマスタ側のメモリチップで第１の動作を実行させ、かつ動作中のスレーブ側のメモリチップにおいて第２の動作を実行させるリセット手段と、前記第１の動作に要する時間が第２の動作に要する時間よりも長くなるように前記リセット手段を制御する制御手段と、を有する。
本発明に係るリセット方法は、マスタ側のメモリチップと、少なくとも１つのスレーブ側のメモリチップとを含み、マスタ側のメモリチップとスレーブ側のメモリチップとが電気的に接続された半導体記憶装置に関するものであり、マスタ側のメモリチップは、スレーブ側のメモリチップが選択され、かつ外部から特定のコマンドが入力された場合には、フラグ情報を設定するステップと、前記フラグ情報が設定された場合、外部からリセットコマンドが入力されたか否かを検出するステップと、前記リセットコマンドの入力が検出された場合、選択されているメモリチップのリセットを行い、かつマスタ側のメモリチップのメモリセルアレイの特定領域から読み出したデータをレジスタに設定するとき、選択されているメモリチップのリセットに要する時間よりも前記レジスタへのデータ設定に要する時間が長くなるようにデータの読出しを制御するステップと、を有する法。
本発明に係るリセット方法は、マスタ側のメモリチップと、少なくとも１つのスレーブ側のメモリチップとを含み、マスタ側のメモリチップとスレーブ側のメモリチップとが電気的に接続された半導体記憶装置に関するものであり、マスタ側のメモリチップは、外部から入力されたリセットコマンドに応答してマスタ側のメモリチップで第１の動作を実行させ、かつ動作中のスレーブ側のメモリチップにおいて第２の動作を実行させるとき、前記第１の動作に要する時間を第２の動作に要する時間よりも長くするステップを含む。
本発明によれば、スレーブ側のメモリチップが選択され、かつ外部から特定のコマンドが入力された場合にはフラグ情報を設定し、フラグ情報が設定されている場合には、マスタ側のメモリチップにおいて読み出されたデータをレジスタに設定するために要する時間がスレーブ側のメモリチップにおけるリセットに要する時間よりも長くなるようにしたので、スレーブ側のメモリチップがビジー状態であるにもかかわらず、マスタ側のメモリチップのビジー状態でないという事象の発生を防止することができる。
本発明の実施例に係るモノリシックスタックのフラッシュメモリデバイスの概略構成を示す図である。 本発明の実施例に係るマスタ側のメモリチップの概略構成を示すブロック図である。 本発明の実施例に係るモノリシックスタックにおけるチップ選択を説明する動作フローである。 本発明の実施例に係るモノリシックスタックにおけるリセット動作を説明するフローである。 本発明の実施例に係るマスタ側のメモリチップのリセット動作を説明するフローチャートである。 本発明の実施例に係るリセット動作時の各部の動作を示すタイミングチャートである。 本発明の他の実施例に係るモノリシックスタックのフラッシュメモリデバイスの概略構成を示す図である。 本発明の他の実施例に係るＳＰＩ機能を搭載したモノリシックスタックのフラッシュメモリデバイスの概略構成を示す図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。好ましい態様では、本発明に係る半導体記憶装置は、マスタ側のメモリチップと、１つまたは複数のスレーブ側のメモリチップとをスタックしたＮＡＮＤ型のフラッシュメモリである。但し、本発明に係る半導体記憶装置は、ＮＡＮＤ型のメモリチップと異種のＮＯＲ型のメモリチップやＤＲＡＭ等のメモリチップを包含するものであってもよい。さらに、ＮＡＮＤ型のフラッシュメモリは、クロック信号に同期してデータの入出力が可能なシリアルインターフェース機能を搭載することも可能である。
図１に、本発明の実施例に係るモノリシックスタックのフラッシュメモリデバイスの概略構成を示す。フラッシュメモリデバイス１００は、マスタ側のメモリチップ２００（以下、マスタチップという）と、少なくとも１つのスレーブ側のメモリチップ３００（以下、スレーブチップという）とを含む。本例では、１つのスレーブチップ３００を例示しているが、フラッシュメモリデバイス１００は、２つ以上のスレーブチップを含むものであってもよい。フラッシュメモリデバイス１００は、例えば、ＢＧＡまたはＣＳＰパッケージから構成される。例えば、ＢＧＡパッケージは、スタックされたマスタチップとスレーブチップがフレキシブル回路基板上にフリップチップ実装され、あるいはワイヤボンディングにより回路基板に接続される。スタックされたマスタチップとスレーブチップとがシリコン貫通ビア（ＴＳＶ）によって相互に電気的に接続される。
マスタチップ２００は、複数のＮＡＮＤストリングユニットを含むメモリセルアレイ２１０、メモリセルアレイの行や列の選択を行うデコーダやページバッファ／センス回路等を含む周辺回路２２０、マスタチップ２００の全体の動作を制御するコントローラ２３０、複数の外部端子を含みホストコンピュータ１０との間で信号等の送受の外部インターフェースを構成する入出力回路２４０を含む。スレーブチップ３００は、マスタチップ２００と同一の構成を有し、すなわち、複数のＮＡＮＤストリングユニットを含むメモリセルアレイ３１０、メモリセルアレイの行や列の選択を行うデコーダやページバッファ／センス回路等を含む周辺回路３２０、スレーブチップ３００の全体の動作を制御するコントローラ３３０、複数の外部端子を含みホストコンピュータ１０との間で信号等の送受の外部インターフェースを構成する入出力回路３４０を含む。
マスタチップ２００の入出力回路２４０およびスレーブチップ３００の入出力回路３４０は、例えば、データ入出力用の外部端子、制御信号（アドレスラッチイネーブル、コマンドラッチイネーブル等）を入力するための外部端子、ビジー信号／レディ信号を出力する外部端子、クロック信号を入力するための端子などを含むことができる。但し、ＳＰＩ機能を搭載したフラッシュメモリデバイスは、ＮＯＲ型フラッシュメモリとの互換性で動作するため、データを入力する入力端子、データを出力する出力端子、クロックを入力するクロック端子、チップセレクト端子、ライトプロテクト端子等を含み、必ずしも、ビジー信号やレディ信号を出力する端子は備えていない点に留意すべきである。マスタチップ２００およびスレーブチップ３００は、入出力回路２４０および３４０を介してホストコンピュータ１０に接続され、ホストコンピュータ１０は、フラッシュメモリデバイス１００に対して読出し、プログラム、消去等の指示を与える。マスタチップ２００およびスレーブチップ３００は、ホストコンピュータ１０から入出力回路２４０および３４０を介して入力されるアドレスを監視し、自身が選択されたか否かを判定する。マスタチップ２００またはスレーブチップ３００は、自身が選択されたとき、ホストコンピュータ１０から与えられた指示を実行する。
図２は、本実施例のマスタチップの内部構成を示す図である。マスタチップ２００は、複数のメモリセルが行列状に配列されたメモリアレイ２１０と、周辺回路２２０と、コントローラ２３０と、入出力回路２４０とを含む。なお、スレーブチップ３００は、マスタチップ２００と同一の構成を有するため、ここでは、マスタチップ２００の内部構成のみを説明する。
周辺回路２２０は、入出力回路２４０を介してアドレスデータを受け取るアドレスレジスタ２２１と、アドレスレジスタ２２１から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路２２２と、ワード線選択回路２２２によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路２２３と、アドレスレジスタ２２１から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路２２３内の列アドレスのデータを選択する列選択回路２２４と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路２２５とを含む。コントローラ２３０は、入出力回路２４０からコマンドデータ等を受け取り、マスタチップ２００の動作を制御する。
メモリアレイ２１０は、列方向にｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットが複数形成される。１つのＮＡＮＤストリングユニットは、直列に接続された複数のメモリセルと、ビット線側選択トランジスタと、ソース線側選択トランジスタとを含む。ビット線側選択トランジスタのドレインは、対応する１つのグローバルビット線GBLに接続され、ソース線側選択トランジスタのソースは、共通のソース線SLに接続される。
メモリセルのコントロールゲートは、ワード線WLに接続され、ビット線側選択トランジスタ、ソース線側選択トランジスタの各ゲートは、選択ゲート線SGD、SGSに接続される。ワード線選択回路２２２は、行アドレスＡｘに基づき選択ゲート信号SGS、SGDを介してビット線側選択トランジスタおよびソース線側選択トランジスタを駆動し、ブロックやワード線を選択する。
読出し動作では、ビット線に正の電圧を印加し、選択ワード線に例えば０Ｖを印加し、非選択ワード線にパス電圧を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgmを印加し、非選択のワード線に中間電位を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
次に、マスタチップまたはスレーブチップの選択動作について説明する。ホストコンピュータ１０は、フラッシュメモリデバイス１００に所望の動作を実行させるとき、フラッシュメモリデバイス１００に命令やアドレス等を出力する。マスタチップ２００およびスレーブチップ３００には、ホストコンピュータ１０からアドレスが入力され（Ｓ１００）、コントローラ２３０／３３０は、自身が選択されたか否かを判定する（Ｓ１１０）。コントローラ２３０／３３０は、自身が選択されたと判定すると、ホストコンピュータ１０からの命令を実行する（Ｓ１２０）。
フラッシュメモリデバイス１００には、デバイスを初期化するためのリセット機能が搭載されている。ホストコンピュータ１０からフラッシュメモリデバイス１００にリセットコマンドが発せられると、コントローラ２３０は、リセットコマンドを解読し、選択中のチップのリセットを行う。リセットは、異常な状態でチップの動作を終了させないようにするため、予め決められたパワーダウンシーケンスを実行する。例えば、プログラム動作や消去動作の途中にリセットが実行されると、パワーダウンシーケンスに従いチャージポンプ回路が停止される。さらにリセットが実行されると、コンフィギュレーションレジスタ等に格納されているデバイスの動作条件等を表すパラメータ情報も初期化する必要があるため、コンフィギュレーションレジスタにはパラメータ情報がリロードされる。パラメータ情報は、マスタチップ２００のメモリセルアレイ２１０のユーザーが利用することできる特定の領域、例えば、ブロック「０」のページ「０」に格納されたり、あるいは、ユーザーによって利用することができないメモリセルアレイ２１０の特定の領域に格納される。リセットコマンドが入力された場合には、マスタチップ２００のメモリセルアレイ２１０に格納されたパラメータ情報を読出し、これをコンフィギュレーションレジスタにリロードするために、コントローラ２３０は、チップの選択を自動的にマスタチップ２００に切替える。
図４は、リセットコマンドが入力されたときの動作フローを示す図である。コントローラ２３０は、ホストコンピュータ１０からリセットコマンドが入力されると（Ｓ２００）、選択されているチップにおいてパワーダウンシーケンスを実行させる（Ｓ２１０）。これとほぼ同じタイミングで、コントローラ２３０は、チップの選択をマスタチップに切替え、メモリセルアレイ２１０の特定の領域からパラメータ情報を読出し（Ｓ２２０）、読み出したパラメータ情報をコンフィギュレーションレジスタにリロードする（Ｓ２３０）。もし、フラッシュメモリデバイス１００がビジー信号を出力する外部端子を備えているならば、コントローラ２３０がパラメータ情報の読出しを行っている期間中、ビジー信号がホストコントローラ１０に通知される。
ここで、スレーブチップのリセットが行われるとき、スレーブチップのリセットに要する時間ｔＲＳＴよりも、マスタチップにおけるパラメータ情報のリロードに要する時間ｔＲＤが短いと、スレーブチップがビジー状態であるにもかかわらず、マスタチップがビジーでない状態になってしまう。リセットに要する時間ｔＲＳＴは、選択されたチップが動作しているときの状況によって異なり、例えば、選択されたチップが読出し動作を行っている最中のリセットであれば、ｔＲＳＴは約５マイクロ秒である。プログラム動作中のリセットであれば、ｔＲＳＴは約１０マイクロ秒であり、消去動作中のリセットであれば、ｔＲＳＴは約５００マイクロ秒である。これに対し、パラメータ情報のリロードに要する時間ｔＲＤは、約２５〜３０マイクロ秒である。仮に、ＥＣＣを行っても、約５０マイクロ秒である。それ故、選択されたスレーブチップにおいて消去が行われているときに、リセットコマンドが入力されると、スレーブチップにおいてリセットが終了する前に、マスタチップでのパラメータ情報のリロードが終了してしまうという事態が生じる。もし、フラッシュメモリデバイス１００がビジー信号／レディ信号を出力する外部端子を備えている場合には、スレーブチップがビジー状態であるにもかかわらず、フラッシュメモリデバイス１００は、レディ信号を出力してしまう。いずれにせよ、このような状態でホストコンピュータ１０がフラッシュメモリデバイス１００をアクセスしても、ビジー状態のスレーブチップに所望の動作を行わせることができない。
本実施例では、このような事態を解消するため、コントローラ２３０は、図５に示す動作フロー、図６に示すタイミングチャートに従いリセット時の動作を制御する。コントローラ２３０は、スレーブチップが選択され（Ｓ３００）、かつホストコンピュータ１０から消去コマンドが入力された場合には（Ｓ３１０）、フラグをセットする（Ｓ３２０）。図６に示すように、時刻ｔ１において、消去コマンドおよび消去するブロックのアドレスが入力されたとき、消去するブロックのアドレスがスレーブチップのアドレスである場合には、コントローラ２３０は、フラグを、例えばＨにセットする。
フラグがセットされると、コントローラ２３０は、以後、ホストコンピュータ１０から入力されるコマンドを監視し（Ｓ３３０）、リセットコマンドの入力の有無を検出する（Ｓ３４０）。リセットコマンドの入力が検出された場合には、コントローラ２３０は、予め設定された時間ｔＷＡＩＴを待った後に（Ｓ３５０）、パラメータ情報の読出しを行い（Ｓ３６０）、読み出したパラメータ情報をコンフィギュレーションレジスタに設定する（Ｓ３７０）。図６に示すように、時刻ｔ２でリセットコマンドが入力されると、コントローラ２３０は、チップの選択をマスタチップの選択に自動的に切替え、時間ｔＷＡＩＴが経過した時刻ｔ３でパラメータ情報のリロードを行う。例えば、時間ｔＷＡＩＴは、リセットに要する時間ｔＲＳＴと等しい時間に設定されている。時刻ｔ４は、リロードが終了した時刻である。このように、マスタチップは、リセットコマンドが入力された時刻ｔ２からリロードが終了する時刻ｔ４の期間、ビジー状態になる。
他方、スレーブチップは、時刻ｔ２でリセットが開始され、ｔＲＳＴ時間が経過した時刻ｔ３でリセットが終了する。スレーブチップは、リセットコマンドが入力された時刻ｔ２から時刻ｔ３までがビジー状態であり、スレーブチップのビジー状態は、必ずマスタチップのビジー状態よりも前に終了する。
図５のステップＳ３４０において、リセットコマンド以外のコマンドの入力が検出された場合には（Ｓ３４０）、コントローラ２３０は、フラグセットをＬにクリアする（Ｓ３８０）。これにより、他の動作に影響が生じないようにする。
このように本実施例によれば、リセットコマンドを実行するときのパラメータ情報のリロードを一定時間遅延させることで、スレーブチップのリセット終了後に、マスタチップのリロードを終了させることができる。それ故、リセットを行ったときに、マスタチップのビジー状態がスレーブチップのビジー状態より先に終了することを防止することができる。なお、時間ｔＷＡＩＴは、必ずしもリセットに要する時間ｔＲＳＴと同じである必要はなく、要は、（時間ｔＷＡＩＴ＋読出し時間ｔＲＤ）＞ｔＲＳＴの関係を満足するように時間ｔＷＡＩＴを設定するようにすればよい。
また、ＳＰＩ機能を搭載したフラッシュメモリデバイスでは、ビジー信号／レディ信号を出力するための外部端子は必須ではないため、外部端子からホストコンピュータ１０にビジー信号は出力されない。他方、フラッシュメモリデバイス１００がビジー信号／レディ信号を出力する外部端子を備えている場合には、マスタチップのビジー状態に応じたビジー信号が外部端子からホストコンピュータ１０に出力される。
なお、上記の実施例では、消去動作時のリセットに要する時間ｔＲＳＴがリセットによるパラメータ情報のリロードに要する時間ｔＲＤよりも大きくなる関係を例示したが、本発明は、この関係に限定されるものではない。もし、プログラム動作時のリセットに要する時間ｔＲＳＴがパラメータ情報のリロードに要する時間ｔＲＤよりも大きくなる場合には、本発明を同様に適用することができる。
さらに上記実施例では、スレーブチップが選択され、かつ消去コマンドが入力された場合には、フラグを設定する例を示したが、これは一例であって、スレーブチップが選択され、かつ消去コマンドが入力されたことを識別できるような情報であれば、どのようなものであってもよい。さらに上記実施例では、マスタチップおよびスレーブチップがともにＮＡＮＤ型フラッシュメモリを例示したが、本発明は、ＮＡＮＤ型のフラッシュメモリ以外のマスタチップおよびスレーブチップにも適用可能であり、そのようなメモリチップにおいてリセットを行った場合に、マスタチップとスレーブチップとの間で異なる動作が実行されることにより両者のビジー時間が相違する場合には、少なくともマスタチップのビジー時間がスレーブチップのビジー時間よりも長くなるようにリセット動作が制御される。
上記実施例では、ホストコンピュータ１０がマスタチップ２００およびスレーブチップ３００の双方に接続され、ホストコンピュータ１０からのアドレスや命令が双方のチップに入力される例を示したが、これに限らず、フラッシュメモリデバイス１００Ａは、図７に示すように、ホストコンピュータ１０がマスタチップ２００に接続され、マスタチップ２００が内部バス２５０を介してスレーブチップ３００に接続されるようにしてもよい。この場合、マスタチップ２００のコントローラ２３０がホストコンピュータ１０からのアドレスに基づきチップの選択を行い、スレーブチップ３００を選択する場合には、内部バス２５０を介してチップ選択信号がスレーブチップ３００に出力される。また、マスタチップ２００のコントローラ２３０が内部バス２５０を介してスレーブチップの各種動作を制御するための信号を出力する。さらにマスタチップ２００がスレーブチップ３００の制御を行う場合には、スレーブチップ３００のコントローラ３３０を削除するようにしてもよい。
図８は、シリアルインターフェース機能を搭載したフラッシュメモリデバイス１００Ｂの構成例を示している。マスタチップ２００Ａは、スレーブチップ３００＃１、３００＃２２、３００＃３のそれぞれにクロック信号ＣＬＫを出力し、スレーブチップは、マスタチップのクロック信号ＣＬＫと同期した動作が可能になる。さらにマスタチップ２００Ａは、スレーブチップ＃１、３００＃２、３００＃３のいずれかを選択するためのチップ選択信号ＣＬを各スレーブチップに出力する。スレーブチップは、チップ選択信号ＣＬがアクティブにされたとき、動作可能な状態にイネーブルになる。マスタチップ２００Ａは、マスタチップに含まれるメモリセルアレイ、各スレーブチップに含まれるメモリセルアレイのアドレス空間を線形に管理し、ホストコンピュータ１０から入力されたアドレスに該当するアドレス空間を持つチップを選択する。マスタチップ２００Ａと、各スレーブチップ３００＃１、３００＃２、３００＃３との間は、データや制御信号を送受する内部バス２５０によって接続される。例えば、スレーブチップ３００＃１が選択されると、スレーブチップ３００＃１が動作可能な状態になり、スレーブチップ３００＃１は、内部バス２５０および内部Ｉ／Ｆ３３０を介して、スレーブチップ３００＃１の動作に必要なデータ、制御信号、高電圧（プログラム電圧、消去電圧、ベリファイ電圧）等を供給する。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
１０：ホストコンピュータ １００：フラッシュメモリデバイス
２００、２００Ａ：マスタチップ ２１０：メモリセルアレイ
２２０：周辺回路 ２３０：コントローラ
２４０：内部インターフェース ２５０：内部バス
２６０：入出力回路 ３００：スレーブチップ
３１０：メモリセルアレイ ３２０：周辺回路
３３０：内部インターフェース

Claims (12)

  1. マスタ側のメモリチップと、少なくとも１つのスレーブ側のメモリチップとを含み、マスタ側のメモリチップとスレーブ側のメモリチップとが電気的に接続された半導体記憶装置であって、
    マスタ側のメモリチップは、
    スレーブ側のメモリチップが選択され、かつ外部から特定のコマンドが入力された場合には、フラグ情報を設定する設定手段と、
    リセットコマンドが入力されたとき、選択されているメモリチップの動作を所定のシーケンスで終了させ、かつマスタ側のメモリチップのレジスタに動作条件に関するパラメータ情報をリロードするリセット手段と、
    前記フラグ情報が設定された場合、外部からリセットコマンドが入力されたか否かを検出する検出手段と、
    前記リセットコマンドの入力が検出された場合、スレーブ側のメモリチップの所定のシーケンスの終了後に前記レジスタへの前記パラメータ情報のリロードが終了するように前記リセット手段を制御する制御手段とを有し、
    マスタ側のメモリチップのパラメータ情報のリロード終了後にスレーブ側のメモリチップへの外部からのアクセスを可能にする、半導体記憶装置。
  2. 前記制御手段は、予め決められた時間の経過後に前記リセット手段のリロードを開始させる、請求項１に記載の半導体記憶装置。
  3. 前記制御手段は、前記リセットコマンドと異なるコマンドの入力が検出された場合、前記フラグ情報の設定をクリアする、請求項１に記載の半導体記憶装置。
  4. 前記特定のコマンドは、消去コマンドである、請求項１に記載の半導体記憶装置。
  5. 前記リセット手段は、選択されているメモリチップの動作を終了させるためパワーダウンシーケンスを実行する、請求項１に記載の半導体記憶装置。
  6. 前記リセット手段は、メモリチップのメモリセルアレイの特定領域から前記パラメータ情報を読み出す、請求項１に記載の半導体記憶装置。
  7. マスタ側のメモリチップおよびスレーブ側のメモリチップは、外部から供給されるクロック信号に同期してデータの入出力をすることが可能なシリアルインターフェース機能を搭載する、請求項１ないし６いずれか１つに記載の半導体記憶装置。
  8. マスタ側のメモリチップと、少なくとも１つのスレーブ側のメモリチップとを含み、マスタ側のメモリチップとスレーブ側のメモリチップとが電気的に接続された半導体記憶装置であって、
    マスタ側のメモリチップは、
    外部から入力されたリセットコマンドに応答してマスタ側のメモリチップで第１のリセット動作を実行させ、かつ動作中のスレーブ側のメモリチップにおいて第２のリセット動作を実行させるリセット手段と、
    前記第１のリセット動作に要する時間が第２のリセット動作に要する時間よりも長くなるように前記リセット手段を制御する制御手段とを有し、
    マスタ側のメモリチップの第１のリセット動作の終了後にスレーブ側のメモリチップへのアクセスを可能にする、半導体記憶装置。
  9. マスタ側のメモリチップと、少なくとも１つのスレーブ側のメモリチップとを含み、マスタ側のメモリチップとスレーブ側のメモリチップとが電気的に接続された半導体記憶装置のリセット方法であって、
    マスタ側のメモリチップは、
    スレーブ側のメモリチップが選択され、かつ外部から特定のコマンドが入力された場合には、フラグ情報を設定するステップと、
    前記フラグ情報が設定された場合、外部からリセットコマンドが入力されたか否かを検出するステップと、
    前記リセットコマンドの入力が検出された場合、スレーブ側のメモリチップのリセットを行い、かつマスタ側のメモリチップのレジスタに動作条件に関するパラメータ情報をリロードするとき、スレーブ側のメモリチップのリセットの終了後に前記レジスタへのリロードが終了するようにリセット動作を制御するステップとを有し、
    マスタ側のメモリチップのパラメータ情報のリロード終了後にスレーブ側のメモリチップへの外部からのアクセスを可能にする、リセット方法。
  10. 前記制御するステップは、予め決められた時間の経過後に前記パラメータ情報の読出しを開始させる、請求項９に記載のリセット方法。
  11. 前記制御するステップは、前記リセットコマンドと異なるコマンドの入力が検出された場合、前記フラグ情報の設定をクリアする、請求項９に記載のリセット方法。
  12. マスタ側のメモリチップと、少なくとも１つのスレーブ側のメモリチップとを含み、マスタ側のメモリチップとスレーブ側のメモリチップとが電気的に接続された半導体記憶装置のリセット方法であって、
    マスタ側のメモリチップは、
    外部から入力されたリセットコマンドに応答してマスタ側のメモリチップで第１のリセット動作を実行させ、かつ動作中のスレーブ側のメモリチップにおいて第２のリセット動作を実行させるとき、前記第１のリセット動作に要する時間を第２のリセット動作に要する時間よりも長くするステップを含み、
    マスタ側のメモリチップの第１のリセット動作の終了後にスレーブ側のメモリチップへのアクセスを可能にする、リセット方法。
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