TWI489473B - 半導體記憶體裝置與其測試方法 - Google Patents

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Description

半導體記憶體裝置與其測試方法
本發明係關於半導體記憶體裝置，更特定而言係關於一種與一外部時脈同步進行測試的半導體記憶體裝置。
半導體記憶體裝置通常被測試來檢查其正常運作。因為半導體記憶體裝置典型地接收一時脈信號，並與該時脈信號同步運作，藉由自一測試設備輸入一時脈信號至該半導體記憶體裝置完成該半導體記憶體裝置的測試，然後自該半導體記憶體裝置輸出測試資料或將測試資料輸入該半導體記憶體裝置。測試半導體記憶體裝置包括檢查一記憶胞正常運作的測試、檢查相鄰金屬線之間的耦合效應之測試、及利用時間特性檢查信號之間一裕度的測試。
近年來半導體記憶體裝置皆以高速運作。這種半導體記憶體裝置之高速運作在測試這些裝置時可能會造成問題。特別是半導體記憶體裝置可能於晶圓層級進行測試，其中晶片在彼此分離之前係以晶圓狀態設置，或者可於封裝層級進行測試，其中晶圓已被分離，並耦合至一封裝狀態。在晶圓層級測試中，由一舊型測試設備輸入至一半導體記憶體晶片之時脈信號的最高頻率值通常低於，該半導體記憶體裝置將以封裝狀態運作時的該頻率值(稱之為「目標頻率」)，其係由於該半導體記憶體裝置之高速運作。因此，於晶圓層級下目標頻率之半導體記憶體裝置的特性可能無法適當地測試。為了處理此問題，習知的半導體記憶體裝置通常測試兩次：一次是在晶圓層級中對於一記憶胞正常運作及其基本特性，例如電流性能要求，其可在低頻下測試，而第二次測試在封裝層級中進行，其中輸入/輸出線耦合效應與管路閂鎖選通信號時間裕度可藉由輸入一高速時脈而在目標頻率下檢查。然而，在此例中缺乏在晶圓層級中目標頻率下運作特性之可行性評估措施，代表其運作特性無法滿足性能要求的不合格記憶體晶片不能事先篩選出來，對於這種不合格記憶體晶片必須再次執行封裝程序。因此造成封裝件的製造良率降低，並增加製造成本。另外，對於像是TSV(直通矽晶穿孔，Through-silicon via)產品的案例，其中複數晶圓晶片並聯連接時，由於不良晶圓晶片的存在並未事先在晶圓層級當中篩選出來，複數良好的晶圓晶片可能被分類成不良晶圓晶片。再者，當考慮到半導體記憶體裝置可能未經歷封裝程序，並可能當做晶圓級產品在市場上販售，如果特性無法如前述般在晶圓層級中完整地評估，該產品之品質可靠度有可能劣化。因此，該半導體記憶體裝置必須使用另一種即使在晶圓層級中也能夠以目標頻率執行測試的測試設備來測試，因而增加製造周期與製造成本。
第1圖為例示在習知半導體記憶體裝置中產生DLL(延遲鎖定迴路，“Delay-locked loop”)輸入時脈與AC輸入時脈(即一位址與命令(Address and command)輸入時脈)的組件之示意方塊圖。該習知半導體記憶體裝置透過一時脈緩衝器1接收一外部時脈clk_ex，並產生一正常時脈clk_n做為一內部時脈信號。該正常時脈clk_n被輸入至一DLL電路單元2及一AC電路單元3。DLL電路單元2與AC(位址/命令)電路單元3與該輸入的正常時脈clk_n同步地執行作業。DLL電路單元2係為一種包括延遲鎖定迴路電路的組件，且配置成根據該輸入的正常時脈clk_n產生一DLL時脈，並決定一資料輸出時序。AC電路單元3係為一種配置成自外部接收一位址信號與一命令信號，並產生一內部位址信號與一內部命令信號的組件。
在本發明一具體實施例中，一種半導體記憶體裝置包括：一時脈控制單元，其配置成當一致能信號被啟動時接收一第一時脈，並產生一第二時脈，其循環的長度比該第一時脈更靠近於一預定時脈循環；以及一位址/命令輸入時脈產生單元，其配置成根據該致能信號輸出該第一時脈與該第二時脈其中之一做為一位址/命令輸入時脈。
在本發明另一具體實施例中，一種半導體記憶體裝置包括：一時脈控制單元，其配置成當一致能信號被啟動時接收一第一時脈，並產生一第二時脈，其時脈循環要短於該第一時脈；及一DLL輸入時脈產生單元，其配置成根據一DLL選擇信號輸出該第一時脈與該第二時脈其中之一做為一DLL輸入時脈。
在本發明另一具體實施例中，一種半導體記憶體裝置包括：一時脈控制單元，其配置成當一致能信號被啟動時接收一第一時脈，並產生一第二時脈，其循環的長度比該第一時脈更靠近一預定時脈循環；一DLL輸入時脈產生單元，其配置成根據一DLL選擇信號輸出該第一時脈與該第二時脈其中之一做為一DLL輸入時脈；以及一位址/命令輸入時脈產生單元，其配置成根據該致能信號輸出該第一時脈與該第二時脈其中之一做為一位址/命令輸入時脈。
在本發明另一具體實施例中，一種半導體記憶體裝置包括：一時脈控制單元，其配置成接收一第一時脈，並產生一第二時脈，其循環的長度比該第一時脈更靠近一目標時脈循環；一DLL輸入時脈產生單元，其配置成輸出該第一時脈做為一DLL輸入時脈；一位址/命令輸入時脈產生單元，其配置成輸出該第二時脈做為一位址/命令輸入時脈；以及一叢發長度交換器，其配置成改變叢發長度信號的序列。
在本發明另一具體實施例中，一種用於測試半導體記憶體裝置之方法，該方法包括以下步驟：接收一第一時脈，並產生一第二時脈，其循環的長度要比該第一時脈更靠近一預定時脈循環；以及輸出該第二時脈做為一DLL輸入時脈與一位址/命令輸入時脈。
在本發明另一具體實施例中，一種用於測試半導體記憶體裝置之方法，該方法包括以下步驟：接收一第一時脈，並產生一第二時脈，其循環的長度比該第一時脈更靠近一預定時脈循環；以及輸出該第二時脈做為一位址/命令輸入時脈並輸出該第一時脈做為該DLL輸入時脈。
以下將透過示例性具體實施例參照該等所附圖式說明根據本發明之半導體記憶體裝置及其測試方法。
根據本發明一具體實施例的半導體記憶體裝置配置成接收一正常時脈(以下稱之為「第一時脈」)，其循環要比該半導體記憶體裝置在封裝狀態下運作時的目標時脈的循環還長，且產生一高速時脈(以下稱之為「第二時脈」)，其循環的長度比該外部時脈更靠近該目標時脈，且適當地傳遞該第一時脈與該第二時脈至一DLL電路單元與一AC電路單元，所以該半導體記憶體裝置之目標頻率運作特性可藉由一舊型晶圓測試設備進行評估。
第2圖為例示根據本發明一具體實施例之半導體記憶體裝置回應於讀取/寫入命令而運作之整體作業流程的方塊圖。
在根據本發明之具體實施例的半導體記憶體裝置中，除了一內部時脈產生單元100、一DQS脈衝控制單元200與一叢發長度交換器300之外的該等組件可利用與習知半導體記憶體裝置相同的方式設置。內部時脈產生單元100配置成接收一第一時脈clk_n，其由已經接收一外部時脈clk_ex的一時脈緩衝器1所產生，且產生一DLL輸入時脈clk_dllin與一AC輸入時脈clk_acin，其分別被輸入至一DLL電路單元2與一AC電路單元3。不同於第1圖所示之習知技術中第一時脈clk_n被輸入至DLL電路單元2與AC電路單元3，在第2圖所示之根據本發明之具體實施例的半導體記憶體裝置中，內部時脈產生單元100產生該DLL輸入時脈clk_dllin與該AC輸入時脈clk_acin，並分別提供該產生的DLL輸入時脈clk_dllin與AC輸入時脈clk_acin至DLL電路單元2與AC電路單元3。內部時脈產生單元100、DQS脈衝控制單元200與叢發長度交換器300之操作與結構將在稍後參照第3圖做說明。
如果對於該半導體記憶體裝置的讀取作業輸入一讀取命令，AC電路單元3接收由外部輸入的一輸出命令及輸出位址信號，並透過同步於該AC輸入時脈clk_acin的算術運算而產生一內部輸出命令與內部輸出位址信號。該半導體記憶體裝置回應於該內部輸出命令與該等內部輸出位址信號而輸出儲存在一核心單元4中的資料至一位元線配對BL與BLB。載入到該位元線配對BL與BLB之資料透過一區段輸入/輸出線配對SIO與SIOB，及一局部輸入/輸出線配對LIO與LIOB被施加至一總體輸入/輸出線配對GIO與GIOB。一輸出MUX單元5輸出被施加至該總體輸入/輸出線配GIO與GIOB的資料至一管路閂鎖單元6。管路閂鎖單元6當一管路閂鎖選通信號PINSTB被啟動時接收並閂鎖該等資料，並傳遞該等資料至一觸發單元7做為第一資料RDO與第二資料FDO。考量一DDR(雙重資料速率，Double data rate)結構，藉由管路閂鎖單元6執行該等複數資料RDO與FDO之輸出。
當該讀取命令被輸入時，DLL電路單元2根據該輸入的DLL輸入時脈clk_dllin產生一第一DLL時脈RCLK_DLL與一第二DLL時脈FCLK_DLL。考量該DDR結構，亦藉由DLL電路單元2執行該等DLL時脈RCLK_DLL與FCLK_DLL之產生。該第一DLL時脈RCLK_DLL與該第二DLL時脈FCLK_DLL被輸入至一輸出時脈產生單元8，並被轉換成一第一輸出時脈RCLKDOB與一第二輸出時脈FCLKDOB，其具有資料輸出時序的資訊。輸出時脈產生單元8傳遞該第一輸出時脈RCLKDOB與該第二輸出時脈FCLKDOB至觸發單元7用於資料輸出。另外，輸出時脈產生單元8輸出給管路閂鎖單元6一輸出開始信號SOSEB，其為用於控制管路閂鎖單元6來輸出該第一資料RDO與該第二資料FDO至觸發單元7的信號。
如上所述，藉由該讀取命令，用於該資料輸出時序的該第一輸出時脈RCLKDOB與該第二輸出時脈FCLKDOB由輸出時脈產生單元8輸入至觸發單元7，且該第一資料RDO與該第二資料FDO由管路閂鎖單元6輸入至觸發單元7做為輸出資料。觸發單元7同步於該第一輸出時脈RCLKDOB與該第二輸出時脈FCLKDOB而輸出該第一資料RDO與該第二資料FDO至一輸出驅動器單元9做為第一輸出資料DATAR與第二輸出資料DATAF。輸出驅動器單元9包括用於輸出資料DQ的一資料輸出驅動器，及用於輸出一資料選通信號DQS的一資料選通信號輸出驅動器(以下稱之為「DQS輸出驅動器」)9-1(參見第4B圖)。一資料墊單元10包括一資料墊與一資料選通信號墊10-1(參見第4B圖)。因此，輸出驅動器單元9根據該第一輸出資料DATAR與該第二輸出資料DATAF輸出該資料DQ至該資料墊，並輸出該資料選通信號DQS。該資料選通信號DQS透過DQS脈衝控制單元200輸入至資料選通信號墊10-1，或直接輸入至資料選通信號墊10-1。DQS脈衝控制單元200係為一種根據本發明之組態而可省略的組件，並將參照第4B圖詳細說明。
如果對於該半導體記憶體裝置的寫入作業輸入一寫入命令，被串列輸入至資料墊單元10的資料被施加於一輸入閂鎖單元11且儲存在其中。儲存在輸入閂鎖單元11中的資料藉由通過或不通過一叢發長度交換器300而被平行地施加至一總體輸入/輸出線輸入驅動器(以下稱之為「GIO輸入驅動器」)12。叢發長度交換器300為一種根據測試領域所需要的組件，並可根據測試領域的組態而省略，其將參照第6A圖與第6B圖詳細說明。GIO輸入驅動器12施加該輸入的平行資料至該總體輸入/輸出線配對GIO與GIOB。相反於上述之讀取作業，該資料經由該總體輸入/輸出線配對GIO與GIOB、該局部輸入/輸出線配對LIO與LIOB、該區段輸入/輸出線配對SIO與SIOB、及該位元線配對BL與BLB而儲存在核心單元4中。
第3圖為詳細說明第2圖所示之內部時脈產生單元100、DLL電路單元2與AC電路單元3整體的方塊圖。
內部時脈產生單元100可包括一時脈控制區段110、一DLL輸入時脈產生區段120與一AC輸入時脈產生區段130。該半導體記憶體裝置具有對應於其在一封裝狀態下運作的頻率之時脈。為了方便解釋的緣故，該時脈將稱之為一目標時脈。
時脈控制區段110在當一致能信號clk2en被啟動時接收自時脈緩衝器1輸出的該第一時脈clk_n(與習知技術中的正常時脈相同)，並產生一第二時脈clk_f，其循環的長度要比該第一時脈clk_n更靠近該目標時脈。
DLL輸入時脈產生區段120配置成根據一DLL選擇信號sel_dll輸出該第一時脈clk_n與該第二時脈clk_f其中之一做為該DLL輸入時脈clk_dllin。DLL輸入時脈產生區段120可包括一MUX電路，其配置成根據該DLL選擇信號sel_dll選擇並輸出該第一時脈clk_n與該第二時脈clk_f其中之一。
AC輸入時脈產生區段130配置成根據該致能信號clk2en輸出該第一時脈clk_n與該第二時脈clk_f其中之一做為該AC輸入時脈clk_acin。AC輸入時脈產生區段130可包括一MUX電路，其配置成根據該致能信號clk2en選擇並輸出該第一時脈clk_n與該第二時脈clk_f其中之一。
根據選擇的是該第一時脈clk_n與該第二時脈clk_f中的何者，並由DLL輸入時脈產生區段120與AC輸入時脈產生區段130之每一者所輸出，DLL電路單元2與AC電路單元3之每一者運作的速率會變化，且用於測試該半導體記憶體裝置的設備可檢查在每一案例中的特性。因此，第3圖所示之半導體記憶體裝置可根據該DLL選擇信號sel_dll與該致能信號clk2en在不同模式下運作，且用於測試該半導體記憶體裝置之設備可以檢查個別模式中的特性。該半導體記憶體裝置所運作的模式如以下之說明。
該半導體記憶體裝置可在一DLL特性測試模式下運作。當DLL輸入時脈產生區段120輸出該第二時脈clk_f做為該DLL輸入時脈clk_dllin，且AC輸入時脈產生區段130輸出該第二時脈clk_f做為該AC輸入時脈clk_acin時，該半導體記憶體裝置在該DLL特性測試模式下運作。因為該DLL輸入時脈clk_dllin與該AC輸入時脈clk_acin皆為該第二時脈clk_f，其速率高於第一時脈clk_n，所以DLL電路單元2與AC電路單元3皆以高速運作。在DLL特性測試模式下，用於測試半導體記憶體裝置的設備可以檢查相關於第一DLL時脈RCLK_DLL與第二DLL時脈FCLK_DLL的特性，第一DLL時脈RCLK_DLL與第二DLL時脈FCLK_DLL係當DLL電路單元2以高速運作時所產生。因為用於測試半導體記憶體裝置的設備會造成該資料選通信號DQS(其時序係根據該等第一DLL時脈RCLK_DLL與第二DLL時脈FCLK_DLL決定)藉由擺盪而輸出，透過資料選通信號墊10-1(參見第4B圖)接收該資料選通信號DQS，並比較該資料選通信號DQS與該外部時脈clk_ex，所以用於測試該半導體記憶體裝置的設備可檢查當DLL電路單元2以高速運作時的特性。
如上所述，在該DLL特性測試模式中，用於測試該半導體記憶體裝置的設備透過資料選通信號墊10-1接收該資料選通信號DQS。在此，本技術專業人士在當DLL電路單元2以高速運作時，必須檢查用於測試該半導體記憶體裝置之設備是否可以辨識由資料選通信號墊10-1輸出的資料選通信號DQS。第4A圖為一資料選通信號(以下稱之為「高速資料選通信號」)DQS_f的波形圖，其輸出係藉由根據當DLL電路單元2接收該第二時脈clk_f做為該DLL輸入時脈clk_dllin並以高速運作時所產生的第一DLL時脈RCLK_DLL與第二DLL時脈FCLK_DLL來決定其時序；並為一資料選通信號(以下稱之為「正常資料選通信號」)DQS_n的波形圖，其輸出係藉由根據當DLL電路單元2接收該第一時脈clk_n做為該DLL輸入時脈clk_dllin並以低速運作時所產生的第一DLL時脈RCLK_DLL與第二DLL時脈FCLK_DLL來決定其時序。用於測試該半導體記憶體裝置之設備以一指定的時序感測輸入到其中的資料選通信號DQS。被設定至用於測試該半導體記憶體裝置之設備的指定時序之準確度稱之為OTA(整體時序準確度，Overall timing accuracy)。為了使得用於測試該半導體記憶體裝置的設備可正常辨識該高速資料選通信號DQS_f，該高速資料選通信號DQS_f的脈衝寬度必須匹配OTA。如果OTA與該高速資料選通信號DQS_f的脈衝寬度彼此匹配，用於測試該半導體記憶體裝置的設備即可測試該DLL特性而不會有任何問題。相反地，如果OTA與該高速資料選通信號DQS_f之脈衝寬度彼此不匹配，如第4A圖所示，該高速資料選通信號DQS_f之脈衝寬度可被控制(例如被控制成與第4A圖之正常資料選通信號DQS_n相同的型式)，其控制方式使得其可由用於測試該半導體記憶體裝置之設備所辨識。該資料選通信號DQS的控制藉由額外地提供DQS脈衝控制單元200至該半導體記憶體裝置而致能。藉由控制該資料選通信號DQS的脈衝寬度以允許用於測試該半導體記憶體裝置的設備可辨識該資料選通信號DQS，即可致能在該DLL特性測試模式下的作業。
第4B圖為例示DQS脈衝控制單元200連同DQS輸出驅動器9-1與資料選通信號墊10-1的示意方塊圖，用以解釋DQS脈衝控制單元200之作業。DQS脈衝控制單元200可配置成連接於產生該資料選通信號DQS的DQS輸出驅動器9-1與資料選通信號墊10-1之間。當DLL電路單元2以高速運作時，被輸入至DQS脈衝控制單元200之資料選通信號DQS係為該高速資料選通信號DQS_f，而當DLL電路單元2以低速運作時，則為該正常資料選通信號DQS_n。因此，DQS脈衝控制單元200配置成根據該DLL選擇信號sel_dll，藉由控制或不控制其脈衝寬度而輸出被輸入到其中的該資料選通信號DQS_f或DQS_n。因為當該DLL選擇信號sel_dll被啟動時，該資料選通信號DQS係為該高速資料選通信號DQS_f，DQS脈衝控制單元200可配置成藉由控制其脈衝寬度而輸出該輸入的高速資料選通信號DQS_f，使得用於測試該半導體記憶體裝置之設備可以辨識該高速資料選通信號DQS_f而不會有任何問題。相反地，因為當該DLL選擇信號sel_dll被停用時，該資料選通信號DQS係為該正常資料選通信號DQS_n，DQS脈衝控制單元200可配置成以其原樣輸出該輸入的正常資料選通信號DQS_n，而不需要控制其脈衝寬度。DQS脈衝控制單元200可包括一正反器電路，其配置成接收該資料選通信號DQS_n或DQS_f。特別是，DQS脈衝控制單元200控制該資料選通信號DQS之脈衝寬度的比例可被決定成相同於該第二時脈clk_f的循環及該第一時脈clk_n的循環之間的比例。此係要辨識其脈衝寬度對應於自用於測試該半導體記憶體裝置的設備所輸入的該第一時脈clk_n之資料選通信號DQS。例如，如果該第一時脈clk_n之循環為該第二時脈clk_f之循環的兩倍，DQS脈衝控制單元200可配置成增加該資料選通信號DQS之脈衝寬度為兩倍。
另外，該半導體記憶體裝置可在一時序裕度測試模式下運作。當DLL輸入時脈產生區段120輸出該第一時脈clk_n做為該DLL輸入時脈clk_dllin，且AC輸入時脈產生區段130輸出該第二時脈clk_f做為該AC輸入時脈clk_acin時，該半導體記憶體裝置在該時序裕度測試模式下運作。因為該AC輸入時脈clk_acin為該第二時脈clk_f，也就是說，其係比該第一時脈clk_n要更高速的時脈，AC電路單元3以高速運作。因為該DLL輸入時脈clk_dllin為該第一時脈clk_n，也就是說，其係比該第二時脈clk_f要更低速的時脈，DLL電路單元2以低速運作。如上所述，在該半導體記憶體裝置的讀取作業中，儲存在核心單元4中的資料經由該總體輸入/輸出線GIO被載入到輸出MUX單元5上，且在當該管路閂鎖選通信號PINSTB被啟動時被傳遞至管路閂鎖單元6。一時序裕度測試係為一種用於檢查該管路閂鎖選通信號PINSTB的啟動有多精確之測試。在該時序裕度測試中，用於測試該半導體記憶體裝置的設備檢查該管路閂鎖選通信號PINSTB在當AC電路單元3以高速運作時是否精確地啟動，且以高速施加的資料是否被傳遞至管路閂鎖單元6而沒有任何問題。在該時序裕度測試中，因為DLL電路單元2以低速運作，也就是比高速更為有利的情況下，該時序裕度測試為一種集中在檢查該管路閂鎖選通信號PINSTB與施加至資料MUX單元5之資料之間的時序裕度之測試。在該時序裕度測試中，因為DLL電路單元2以低速運作，用於測試該半導體記憶體裝置的設備可以辨識該資料，而不需要考慮根據上述DLL電路單元2之高速作業而控制OTA與該脈衝寬度。因此，在該時序裕度測試中，並不需要在DLL特性測試中所需要的DQS脈衝控制單元200。因為該時序特性測試為AC電路單元3以高速運作下的測試，由一有效信號至下一個有效信號之時間的特性(也就是tAC)亦可被檢查。
同時，當該半導體記憶體裝置在該時序裕度測試模式之下運作時，可以測試一輸入/輸出線耦合效應特性。因為當AC輸入時脈產生區段130產生該第二時脈clk_f時，AC電路單元3以高速運作，施加至輸入/輸出線的該等信號亦以高速傳遞。當該半導體記憶體裝置包括叢發長度交換器300，如第2圖所示，該輸入/輸出線耦合效應特性可以更靈敏的方式測試。當相鄰輸入/輸出線的電壓位準彼此相反，且當該等相鄰輸入/輸出線的電壓位準更為快速地擺盪時的情況下，該輸入/輸出線耦合效應會更顯著地發生。由於此事實，當測試該輸入/輸出線耦合效應時，所輸入資料的叢發長度被控制，且施加於該等相鄰輸入/輸出線的該等信號之波形具有高位準與低位準之不同的電壓位準，藉此可能在最壞的情況下檢查該耦合效應。當該叢發長度被控制時該輸入/輸出線耦合效應測試的最壞狀況是如何產生，以及根據叢發長度交換器300之一具體實施例的電路圖將在稍後參照第6A圖與第6B圖做說明。
此外，該半導體記憶體裝置可在一正常測試模式下運作。當DLL輸入時脈產生區段120輸出該第一時脈clk_n做為該DLL輸入時脈clk_dllin，且AC輸入時脈產生區段130輸出該第一時脈clk_n做為該AC輸入時脈clk_acin時，該半導體記憶體裝置在該正常特性測試模式下運作。在該正常特性測試模式中，因為該DLL輸入時脈clk_dllin與該AC輸入時脈clk_acin皆為第一時脈clk_n，DLL電路單元2與AC電路單元3之作業係以低速執行，如同根據習知技術中之DLL電路單元2與AC電路單元3之作業。該正常測試包括一核心測試、一用於非同步特性且實質上無關於時脈速率之測試，例如tRCD、tPR、tWR及tAA(其皆根據一產品的規格來管理)、一IDD測試等等。
第5圖為第3圖所示之時脈控制區段110的一具體實施例之電路圖。
第5圖所示之時脈控制區段110配置成產生其循環對應於該第一時脈clk_n的循環之一半的一時脈信號，如同該第二時脈clk_f。時脈控制區段110可包括第一反向器IV1到第八反向器IV8、第一通過閘極PG1及第二通過閘極PG2、及一第一NAND閘極ND1。第5圖所示之一延遲時脈clk_n1為相較於該第一時脈clk_n在相位上延遲90°的時脈。
如果該致能信號clk2en被啟動，該第一時脈clk_n的一倒反信號被施加至一第一節點n1。同時，如果該致能信號clk2en被啟動，該第一時脈clk_n被施加至一第二節點n2。該延遲的時脈clk_n1之一倒反信號被施加至一第三節點n3。該延遲時脈clk_n1被施加至一第四節點n4。做為三狀態反向器的第五反向器IV5與第六反向器IV6可分別根據該延遲時脈clk_n1與該延遲時脈clk_n1之倒反信號而交替地啟動。施加至該第一節點n1之第一時脈clk_n的倒反信號或是施加至該第二節點n2之第一時脈clk_n，係根據該延遲時脈clk_n1之位準而被施加至一第五節點n5。施加至第五節點n5之信號藉由傳送通過由該致能信號clk2en啟動的第八反向器IV8而輸出做為該第二時脈clk_f。當時脈控制區段110在運作時，該第二時脈clk_f成為其循環對應於該第一時脈clk_n之循環的一半之信號。
第6A圖為例示叢發長度交換器300之一具體實施例的電路圖，而第6B圖為例示根據叢發長度交換器300之作業而被施加至輸入/輸出線的信號之波形的示意圖。
請參照第6A圖，叢發長度交換器300包括第三通過閘極PG3與第四通過閘極PG4、及一第九反向器IV9。第三通過閘極PG3接收一第一輸入in1，並在當該致能信號clk2en被停用時啟動。第四通過閘極PG4接收一第二輸入in2，並在當該致能信號clk2en被啟動時啟動。叢發長度交換器300根據該致能信號clk2en選擇該第一輸入in1與該第二輸入in2其中之一，並輸出該選擇的一輸入做為一輸出信號「out」。
請參照第6B圖，波形(a)顯示由該測試設備輸入至該半導體記憶體裝置的資料之波形。由波形(a)可瞭解到該資料由高位準擺盪到低位準，藉以檢查在不良情況之下該等輸入/輸出線之耦合效應。波形(b)顯示當該半導體記憶體裝置在該時序裕度測試模式下運作時資料的波形，其狀態為叢發長度交換器300並未包括在該半導體記憶體裝置中。因為AC電路單元3在該時序裕度測試模式中以高速運作，如(b)所示之資料波形可藉由接收兩次的如(a)所示之輸入的信號之一脈衝而取得。由波形(b)可瞭解到該等第一叢發長度BL0到第八叢發長度BL7藉由重複兩個高位準與兩個低位準來擺盪。波形(c)顯示當該半導體記憶體裝置在該時序裕度測試模式下運作時資料的波形，其狀態為如第3圖所示之半導體記憶體裝置包括複數叢發長度交換器300。在波形(c)中，波形(b)的第二叢發長度BL1與第三叢發長度BL2彼此交換，並以該等第三叢發長度BL2與第二叢發長度BL1的序列輸出。波形(b)的第六叢發長度BL5與第七叢發長度BL6亦藉由彼此交換而被施加至波形(c)。透過這些交換，波形(c)藉由重複一個高位準與一個低位準而擺盪。當相鄰線之電壓位準成為彼此相反時，如果波形(c)的叢發長度資料被載入到輸入線上，將產生對於耦合效應而言為不良的情況。為了實現像是波形(c)的波形，如第6A圖所示的複數叢發長度交換器300可並聯連接而設置在輸入閂鎖單元11與GIO輸入驅動器12之間，如第2圖所示，使得儲存在輸入閂鎖單元11中的平行資料之第二叢發長度BL1與第三叢發長度BL2係根據該致能信號clk2en而接收做為該第一輸入in1與該第二輸入in2，並輸出至GIO輸入驅動器12之一第二叢發長度終端，且第三叢發長度BL2與第二叢發長度BL1被接收做為該第一輸入in1與該第二輸入in2，並被輸出至GIO輸入驅動器12的一第三叢發長度終端。第六叢發長度BL5與第七叢發長度BL6可用與第二叢發長度BL1及第三叢發長度BL2相同的方式配置。
由以上說明可瞭解，根據本發明具體實施例之半導體記憶體裝置可在一DLL特性測試模式、一時序裕度測試模式與一正常測試模式下運作。由於此事實，即使當用於測試該半導體記憶體裝置的設備輸入一低速時脈(對應於本發明具體實施例中的第一時脈clk_n)來執行一測試時，一高速時脈(對應於本發明具體實施例中的第二時脈clk_f)可在內部產生以執行該測試。換言之，即使在不支援高速時脈的舊型半導體記憶體測試設備中，亦可同時測試具有一做為目標時脈的高速時脈之半導體記憶體裝置之高速運作特性與低速運作特性。此特徵可達到改善與增加一半導體記憶體裝置製造設備之相容性與使用壽命，藉此可分別增加一半導體記憶體裝置的產量並降低其製造成本。
雖然以上已經說明一些具體實施例，本技術專業人士將瞭解所述的該等具體實施例僅為範例。因此，此處所述的該半導體記憶體裝置與其測試方法不應受限於所述的該等具體實施例。而是搭配以上說明及所附圖式時，此處所述的該半導體記憶體裝置與其測試方法必須僅受限於後附的該等申請專利範圍。
1．．．時脈緩衝器
2．．．DLL電路單元
3．．．位址/命令電路單元
4．．．核心單元
5．．．輸出MUX單元
6．．．管路閂鎖單元
7．．．觸發單元
8．．．輸出時脈產生單元
9．．．輸出驅動器單元
9-1．．．DQS輸出驅動器
10．．．資料墊單元
10-1．．．資料選通信號墊
11．．．輸入閂鎖單元
12．．．GIO輸入驅動器
100．．．內部時脈產生單元
110．．．時脈控制區段
120．．．延遲鎖定迴路輸入時脈產生區段
130．．．位址/命令輸入時脈產生區段
200．．．DQS脈衝控制單元
300．．．叢發長度交換器
BL0-BL7．．．叢發長度
BL與BLB．．．位元線配對
clk_n．．．第一時脈
clk_n1．．．延遲時脈
clk_ex．．．外部時脈
clk_dllin．．．DLL輸入時脈
clk_acin．．．AC輸入時脈
clk2en．．．致能信號
clk_f．．．第二時脈
DATAR．．．第一輸出資料
DATAF．．．第二輸出資料
DQ．．．輸出資料
DQS．．．資料選通信號
DQS_f．．．高速資料選通信號
DQS_n．．．正常資料選通信號
FCLKDOB．．．第二輸出時脈
FCLK_DLL．．．第二DLL時脈
FDO．．．第二資料
GIO與GIOB．．．總體輸入/輸出線配對
RDO．．．第一資料
in1．．．第一輸入
in2．．．第二輸入
IV1-IV9．．．第一反向器-第九反向器
LIO與LIOB．．．局部輸入/輸出線配對
n1-n5．．．第一節點-第五節點
ND1．．．第一NAND閘極
PG1-PG4．．．第一通過閘極-第四通過閘極
PINSTB．．．管路閂鎖選通信號
RCLK_DLL．．．第一DLL時脈
RCLKDOB．．．第一輸出時脈
sel_dll．．．DLL選擇信號
SIO與SIOB．．．區段輸入/輸出線配對
SOSEB．．．輸出開始信號
第1圖為例示在習知半導體記憶體裝置中產生DLL輸入時脈與AC輸入時脈之組件的示意方塊圖。
第2圖為根據本發明一具體實施例之半導體記憶體裝置回應於讀取/寫入命令而運作之整體作業流程的方塊圖。
第3圖為詳細說明第2圖所示之內部時脈產生單元、DLL電路單元與AC電路單元整體的方塊圖。
第4A圖為根據DLL電路單元之作業速率之資料選通信號的波形示意圖。
第4B圖為同時例示DQS脈衝控制單元、DQS輸出驅動器與資料選通信號墊的方塊圖。
第5圖為第3圖所示之時脈控制區段的一具體實施例之電路圖。
第6A圖為例示叢發長度交換器之一具體實施例的電路圖。
第6B圖為根據該叢發長度交換器之作業被施加至輸入/輸出線之信號的波形示意圖。
1．．．時脈緩衝器
2．．．DLL電路單元
3．．．AC電路單元
4．．．核心單元
5．．．輸出MUX單元
6．．．管路閂鎖單元
7．．．觸發單元
8．．．輸出時脈產生單元
9．．．輸出驅動器單元
10．．．資料墊單元
11．．．輸入閂鎖單元
12．．．GIO輸入驅動器
100．．．內部時脈產生單元
200．．．DQS脈衝控制單元
300．．．叢發長度交換器
clk_n．．．第一時脈
clk_ex．．．外部時脈
clk_dllin．．．DLL輸入時脈
clk_acin．．．AC輸入時脈
BL與BLB．．．位元線配對
SIO與SIOB．．．區段輸入/輸出線配對
LIO與LIOB．．．局部輸入/輸出線配對
GIO與GIOB．．．總體輸入/輸出線配對
PINSTB．．．管路閂鎖選通信號
RDO．．．第一資料
FDO．．．第二資料
RCLK_DLL．．．第一DLL時脈
FCLK_DLL．．．第二DLL時脈
SOSEB．．．輸出開始信號
RCLKDOB．．．第一輸出時脈
FCLKDOB．．．第二輸出時脈
DATAR．．．第一輸出資料
DATAF．．．第二輸出資料
DQ．．．輸出資料
DQS．．．資料選通信號

Claims (37)

  1. 一種半導體記憶體裝置，其包含：一時脈控制單元，其配置成當一致能信號被啟動時接收一第一時脈，並產生一第二時脈，其循環的長度比該第一時脈更靠近目標時脈循環；一位址/命令輸入時脈產生單元，其配置成根據該致能信號輸出該第一時脈與該第二時脈其中之一做為一位址/命令輸入時脈；以及一叢發長度交換器，其配置成接收該致能信號，並改變叢發長度信號的序列。
  2. 如申請專利範圍第1項所述之半導體記憶體裝置，其中當該位址/命令輸入時脈產生單元輸出該第二時脈做為該位址/命令輸入時脈時執行該半導體記憶體裝置之一測試作業。
  3. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該叢發長度交換器配置成改變該等叢發長度信號之該序列，使得相鄰的叢發長度信號具有相反的電壓位準。
  4. 如申請專利範圍第1項所述之半導體記憶體裝置，其中在一正常作業中，該預定時脈循環與該半導體記憶體裝置自外部接收的一時脈信號之循環相同。
  5. 如申請專利範圍第4項所述之半導體記憶體裝置，其中該第二時脈的循環對應於該第一時脈之循環的一半。
  6. 一種半導體記憶體裝置，其包含：一時脈控制單元，其配置成當一致能信號被啟動時接 收一第一時脈，並產生一第二時脈，其循環比該第一時脈更靠近一目標時脈循環；一延遲鎖定迴路輸入時脈產生單元，其配置成根據一延遲鎖定迴路選擇信號輸出該第一時脈與該第二時脈其中之一做為一延遲鎖定迴路輸入時脈；以及一資料選通信號脈衝控制單元，其配置成回應於該延遲鎖定迴路選擇信號而控制一資料選通信號的一脈衝寬度，並輸出所得到的資料選通信號。
  7. 如申請專利範圍第6項所述之半導體記憶體裝置，其中決定該資料選通信號脈衝控制單元控制該資料選通信號之脈衝寬度的比例相同於該第二時脈的循環及該第一時脈的循環之間的比例。
  8. 如申請專利範圍第6項所述之半導體記憶體裝置，其中在一正常作業中，該目標時脈循環與該半導體記憶體裝置自外部接收的一時脈信號之循環相同。
  9. 如申請專利範圍第8項所述之半導體記憶體裝置，其中該第二時脈的循環對應於該第一時脈之循環的一半。
  10. 一種半導體記憶體裝置，其包含：一時脈控制單元，其配置成當一致能信號被啟動時接收一第一時脈，並產生一第二時脈，其循環的長度比該第一時脈更靠近一預定時脈循環；一延遲鎖定迴路輸入時脈產生單元，其配置成根據一延遲鎖定迴路選擇信號輸出該第一時脈與該第二時脈其中之一做為一延遲鎖定迴路輸入時脈；以及 一位址/命令輸入時脈產生單元，其配置成根據該致能信號輸出該第一時脈與該第二時脈其中之一做為一位址/命令輸入時脈，其中該延遲鎖定迴路選擇信號及該致能信號係分別被配置來於不同的模式下運作。
  11. 如申請專利範圍第10項所述之半導體記憶體裝置，其中當該延遲鎖定迴路輸入時脈產生單元與該位址/命令輸入時脈產生單元分別輸出該第二時脈做為該延遲鎖定迴路輸入時脈及該位址/命令輸入時脈時執行該半導體記憶體裝置之一測試作業。
  12. 如申請專利範圍第11項所述之半導體記憶體裝置，更包含：一資料選通信號脈衝控制單元，其配置成回應於該延遲鎖定迴路選擇信號而控制一資料選通信號的一脈衝寬度，並輸出所得到的資料選通信號。
  13. 如申請專利範圍第12項所述之半導體記憶體裝置，其中決定該資料選通信號脈衝控制單元控制該資料選通信號之脈衝寬度的比例相同於該第二時脈的循環及該第一時脈的循環之間的比例。
  14. 如申請專利範圍第10項所述之半導體記憶體裝置，其中當該位址/命令輸入時脈產生單元輸出該第二時脈做為該位址/命令輸入時脈，且該延遲鎖定迴路輸入時脈產生單元輸出該第一時脈做為該延遲鎖定迴路輸入時脈時執行一測試。
  15. 如申請專利範圍第10項所述之半導體記憶體裝置，更包含：一叢發長度交換器，其配置成接收該致能信號，並改變叢發長度信號的序列。
  16. 如申請專利範圍第15項所述之半導體記憶體裝置，其中該叢發長度交換器配置成改變該等叢發長度信號之序列，使得相鄰的叢發長度信號具有相反的電壓位準。
  17. 如申請專利範圍第15項所述之半導體記憶體裝置，其中當該位址/命令輸入時脈產生單元輸出該第二時脈做為該位址/命令輸入時脈，且該延遲鎖定迴路輸入時脈產生單元輸出該第一時脈做為該延遲鎖定迴路輸入時脈時，額外地執行一輸入/輸出線耦合測試作業。
  18. 如申請專利範圍第10項之半導體記憶體裝置，其中當該第一時脈被輸出成該位址/命令輸入時脈，且該第一時脈被輸出成該延遲鎖定迴路輸入時脈時，根據該延遲鎖定迴路選擇信號與該致能信號執行該半導體記憶體裝置之一測試作業。
  19. 如申請專利範圍第10項所述之半導體記憶體裝置，其中在一正常作業中，該預定時脈循環與該半導體記憶體裝置自外部接收的一時脈信號之循環相同。
  20. 如申請專利範圍第19項所述之半導體記憶體裝置，其中該第二時脈的循環對應於該第一時脈之循環的一半。
  21. 一種半導體記憶體裝置，其包含：一時脈控制單元，其配置成接收一第一時脈，並產 生一第二時脈，其循環的長度比該第一時脈更靠近一目標時脈循環；一延遲鎖定迴路輸入時脈產生單元，其配置成輸出該第一時脈做為一延遲鎖定迴路輸入時脈；一位址/命令輸入時脈產生單元，其配置成輸出該第二時脈做為一位址/命令輸入時脈；以及一叢發長度交換器，其配置成改變叢發長度信號之序列。
  22. 如申請專利範圍第21項所述之半導體記憶體裝置，其中該叢發長度交換器配置成改變該等叢發長度信號之序列，使得相鄰的叢發長度信號具有相反的電壓位準。
  23. 如申請專利範圍第21項所述之半導體記憶體裝置，其中在一正常作業中，該目標時脈循環與該半導體記憶體裝置自外部接收的一時脈信號的循環相同。
  24. 如申請專利範圍第23項所述之半導體記憶體裝置，其中該第二時脈的循環對應於該第一時脈之循環的一半。
  25. 一種用於測試半導體記憶體裝置的方法，該方法包括以下步驟：接收一第一時脈，並產生一第二時脈，其循環的長度比該第一時脈更靠近一預定時脈循環；輸出該第二時脈做為一延遲鎖定迴路輸入時脈與一位址/命令輸入時脈；以及控制一資料選通信號的一脈衝寬度並輸出所得到的資料選通信號。
  26. 如申請專利範圍第25項所述之方法，其中產生該第二時脈的該步驟之執行係藉由結合該第一時脈與使該第一時脈的相位偏移90°所得到的一時脈，以產生該第二時脈。
  27. 如申請專利範圍第25項所述之方法，其中在控制該資料選通信號之脈衝寬度並輸出所得到的資料選通信號之該步驟中，控制該資料選通信號之脈衝寬度的比例相同於該第二時脈之循環及該第一時脈之循環之間的比例。
  28. 如申請專利範圍第25項所述之方法，其中輸出該第二時脈做為該延遲鎖定迴路輸入時脈與該位址/命令輸入時脈的該步驟之執行係回應於一延遲鎖定迴路選擇信號而輸出該第二時脈做為該延遲鎖定迴路輸入時脈；以及其中控制該資料選通信號之脈衝寬度及輸出所得到的資料選通信號的該步驟之執行係回應於該延遲鎖定迴路選擇信號而控制該資料選通信號之脈衝寬度。
  29. 如申請專利範圍第25項所述之方法，其中控制該資料選通信號的脈衝寬度並輸出所得到的資料選通信號的該步驟係透過一資料選通信號脈衝控制單元來執行；以及其中該資料選通信號脈衝控制單元被連接於該半導體記憶體裝置的一資料選通信號輸出驅動器與一資料選通信號墊之間。
  30. 如申請專利範圍第25項所述之方法，其中在一正常作業中，該預定時脈循環與該半導體記憶體裝置自外部接收 的一時脈信號之循環相同。
  31. 如申請專利範圍第30項所述之方法，其中該第二時脈的循環對應於該第一時脈之循環的一半。
  32. 一種用於測試一半導體記憶體裝置的方法，該方法包括以下步驟：接收一第一時脈，並產生一第二時脈，其循環的長度要比該第一時脈更靠近一預定時脈循環；輸出該第二時脈做為一位址/命令輸入時脈，並輸出該第一時脈做為該延遲鎖定迴路輸入時脈；以及改變叢發長度信號之序列。
  33. 如申請專利範圍第32項所述之方法，其中產生該第二時脈的該步驟之執行係藉由結合該第一時脈與使該第一時脈的相位偏移90°所得到的一時脈，以產生該第二時脈。
  34. 如申請專利範圍第32項所述之方法，其中改變該等叢發長度信號之該序列的步驟被執行，使得被傳遞至相鄰輸入/輸出線之資料的邏輯值彼此相反。
  35. 如申請專利範圍第32項所述之方法，其中改變該等叢發長度信號之序列的該步驟係透過一叢發長度交換器來執行；以及其中該叢發長度交換器設置在該半導體記憶體裝置之一輸入閂鎖單元與一總體輸入/輸出線輸入驅動器之間，並由一寫入命令啟動。
  36. 如申請專利範圍第32項所述之方法，其中在一正常作業中，該預定時脈循環相同於該半導體記憶體裝置自外部 接收的一時脈信號之循環相同。
  37. 如申請專利範圍第36項所述之方法，其中該第二時脈的循環對應於該第一時脈之循環的一半。
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