KR20090094604A - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

Info

Publication number
KR20090094604A
KR20090094604A KR1020080019660A KR20080019660A KR20090094604A KR 20090094604 A KR20090094604 A KR 20090094604A KR 1020080019660 A KR1020080019660 A KR 1020080019660A KR 20080019660 A KR20080019660 A KR 20080019660A KR 20090094604 A KR20090094604 A KR 20090094604A
Authority
KR
South Korea
Prior art keywords
data
strobe signal
signal
output
unit
Prior art date
Application number
KR1020080019660A
Other languages
English (en)
Inventor
변희진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080019660A priority Critical patent/KR20090094604A/ko
Publication of KR20090094604A publication Critical patent/KR20090094604A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 반도체 메모리장치의 병렬 테스트시 데이터를 압축한 결과가 칩 외부로 올바르게 출력되게 하는 기술에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 병렬 테스트모드시 메모리 셀들로부터 리드된 데이터들을 압축해 압축결과를 출력하는 데이터 압축부; 및 상기 데이터 압축부와 동일하게 모델링되며, 노멀 모드시의 핀스트로브 신호를 지연시켜 병렬 테스트 모드시의 핀스트로브 신호를 생성하는 레플레카 지연부를 포함한다.
Figure P1020080019660
메모리장치, 병렬 테스트, 핀스트로브 신호

Description

반도체 메모리장치{Semiconductor Memory Device}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 메모리장치의 병렬 테스트시 핀스트로브 신호의 타이밍이 어긋나 올바른 압축결과가 출력되지 못하는 문제점을 해결하기 위한 것이다.
본 발명은 반도체 메모리장치의 병렬 테스트시 핀스트로브 신호의 타이밍을 어떻게 제어할 것인가에 관한 것이므로, 우선 메모리장치의 병렬 테스트란 무엇인가에 대하여 알아보기로 한다.
공정 기술의 발달과 더불어 반도체 메모리장치가 고직접화되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트장비로 장시간에 걸쳐 테스트를 하게 된다.
소자 테스트 기술은 신뢰성있게 테스트하는 것도 중요하지만, 수천만개의 메모리 셀(cell)에 대하여 고속으로 테스트 가능하여야 한다, 특히, 반도체 메모리소자의 개발기간의 단축과 아울러 제품 출하까지 테스트시간의 단축 여부가 곧 바로 제품 제조비용에 영향을 미치기 때문에 테스트시간의 단축은 생산의 효율성 및 제조업체 간의 경쟁에서 매우 중요한 이슈로 작용하고 있다.
일반적으로 반도체 메모리장치에서는, 메모리 칩(memory chip)을 생산하여 우량/불량(pass/fail) 여부를 가리고자 할 때 1개의 셀씩 테스트를 할 경우, 고집적화된 메모리장치의 테스트시간은 오래 걸릴 뿐만이 아니라 비용의 증가를 가져온다.
따라서, 테스트 시간을 줄이고자 하는 목적으로 병렬 테스트 모드를 사용한다.
병렬 테스트(parallel test)는 다수의 셀에 같은 데이터를 라이트한 후 리드시에 배타적 오아 논리 게이트를 사용하여 압축해, 다수의 셀에서 같은 데이터가 읽혀지면 '1'로서 우량 판정을 내리고, 하나라도 다른 데이터가 읽혀지면 '0'으로 불량 처리함으로써 테스트시간을 줄인다.
즉, 다수개의 동일한 데이터를 쓰고 이를 한번에 읽으면서 모두 동일한 데이터가 올바로 쓰여졌는지를 확인해 불량 셀의 유무를 테스트하는 것을 병렬 테스트라 한다.
이제, 메모리장치에서의 핀스트로브 신호에 대해 알아본다.
동기식 반도체 메모리장치(SDRAM: Synchronous Dynamic Random Access Memory)가 SDR(Single Data Rate)에서 DDR(Double Data Rate), DDR2, DDR3 등으로 발전함에 따라 프리패치 스킴(prefetch scheme)을 사용하고 있다.
프리패치 스킴이란 메모리장치의 코어(core) 영역의 동작 스피드를 늘리는데 따르는 제약을 극복하기 위한 것인데, 동작 스피드를 늘리기 힘든 코어 영역에서는 데이터를 병렬(parallel)로 처리하고, 데이터의 입/출력 시에는 직렬(serial)로 빠르게 데이터를 입/출력하는 방식을 말한다.
그 예로, DDR2 메모리장치의 경우는 4비트 프리패치 스킴을 사용하고 있는데, 이는 리드(read) 명령에 의해 4비트의 데이터를 메모리 셀로부터 병렬로 리드하고, 리드된 4비트의 데이터를 2클럭 사이클(cycle) 동안 동일한 데이터 핀(DQ pin)을 통해 직렬로 출력하는 방식이다.
잘 알려진 바와 같이, 프리패치 스킴을 사용하기 위해서는 데이터 핀을 통해 데이터를 직렬로 연속적으로 출력해주기 위한 장치가 필요한데, 이러한 장치를 파이프래치(pipe latch)라고 한다. 그리고 데이터가 파이프래치에 실리는 타이밍을 결정해주는 신호가 필요한데 이러한 신호를 핀스트로브 신호 또는 파이프래치 입력신호라고 하며 보통 기호로 PIN 또는 PINB와 같이 표현한다.
도 1은 종래의 반도체 메모리장치에서 데이터가 글로벌 입/출력 라인(GIO) 또는 테스트용 글로벌 입/출력 라인(TGIO)으로 전달되는 부분을 도시한 도면이다.
로컬 입/출력 라인들(LIO/LIOB)을 통해 전달된 데이터들은 입/출력 스트로브 신호(IOSASTBP)에 의해 스트로빙(strobing)되는 입/출력 센스앰프들(110, IOSA: Input/Output Sense Amplifier)에 의해 증폭되어 글로벌 입출력 라인(GIO: Global Input/Output line)으로 전달되거나 압축부(140)로 전달된다.
GIO 드라이버들(120)은 입/출력 센스앰프들(110)에 의해 증폭된 데이터들을 글로벌 입/출력 라인들(GIO)에 실어주는 드라이버이며, 글로벌 입/출력 라인 들(GIO)에 실린 데이터들은 글로벌 입/출력 라인(GIO)을 통해 데이터 핀(DQ pin) 부근의 파이프래치까지 전달되어 칩(chip) 외부로 출력된다.
TGO 드라이버들(130)은 PT 신호가 인에이블되는 병렬 테스트 모드시에 동작해 입/출력 센스앰프들(110)에 의해 증폭된 데이터들을 압축부(140)로 전달한다.
압축부(140)는 데이터들이 서로 동일한 논리값을 가지는지 아닌지를 판별하여 그 압축결과를 테스트용 글로벌 입/출력 라인(TGIO)으로 출력한다. 도면을 보면 압축부(140)로 입력되는 데이터들은 다수 개이지만(도면의 경우 16개) 압축부(140)로부터 압축결과는 하나만이 출력됨을 확인할 수 있다. 이는 압축결과는 여러 개의 데이터가 서로 동일한지 아닌지만을 판단한 결과이기 때문이다. 압축부(140)가 압축결과를 테스트용 글로벌 입/출력 라인(TGIO)에 실어주는 타이밍은 테스트 스트로브 신호(IOSASTBPT)에 의해 결정된다. 테스트 스트로브 신호(IOSASTBPT)는 입/출력 스트로브 신호(IOSASTBP)를 지연시켜 만들어지는 신호이다. 참고로, 병렬 테스트 모드가 아닐 시에는 압축결과가 테스트용 글로벌 입/출력 라인(TGIO)에 실릴 필요가 없기 때문에 테스트 스트로브 신호(IOSASTBPT)는 항상 디스에이블된다.
도 2는 도 1의 압축부(140)의 상세 도면이다.
압축부(140)는 앞서 설명한 바와 같이, 다수의 데이터들(TGO<0:15>)이 서로 동일한 논리값을 가지는지 아닌지를 판별한다.
압축부(140)가 한번에 압축하는 데이터의 갯수는 설계에 따라 달라질 수 있으나, 이하에서는 도면과 같이 압축부(140)가 16개의 데이터(TGO<0:15>)를 압축하는 것으로 가정하고 설명하기로 한다. 압축부(140)는 크게 조합부(210)와 출력 부(220)로 구성된다. 조합부(210)는 데이터들(TGO<0:15>)을 압축하고, 출력부(220)는 조합부(210)에 의해 압축된 결과를 적절한 타이밍에 테스트용 글로벌 입/출력 라인(TGIO)으로 전달한다.
압축부(140)로 입력된 16개의 데이터(TGO<0:15>)는 4개의 배타적 노아게이트들(211)에 각각 4개씩 입력된다. 데이터들(TGO<0:3>, TGO<4:7>, TGO<8:11>, TGO<12:15>)이 서로 동일한 경우 배타적 노아게이트들(211)은 '하이'를 출력하지만, 하나라도 다른 데이터가 있는 경우에는 '로우'를 출력한다.
배타적 노아게이트들(211)의 출력은 앤드게이트(212+213)로 입력된다. 배타적 노아게이트들(211)의 출력이 모두 '하이'인 경우 앤드게이트(212+213)의 출력은 '하이'가 되지만 배타적 노아게이트들(211)의 출력중 하나라도 '로우'가 있는 경우 앤드게이트(212+213)의 출력은 '로우'가 된다. 즉, 앤드게이트(212+213)의 출력이 '하이'라 함은 압축부(140)로 입력된 16개의 데이터(TGO<0:15>)가 모두 동일하다는 것을 의미하게 되고, 이는 곧 16개의 데이터(TGO<0:15>) 중에는 잘못된 데이터가 없음을 의미한다. 앤드게이트(212+213)의 출력이 '로우'라 함은 압축부(140)로 입력된 16개의 데이터(TGO<0:15>) 중 적어도 하나 이상의 다른 데이터가 있다는 것을 의미하게 되고, 이는 곧 16개의 데이터(TGO<0:15>) 중 잘못된 데이터가 적어도 하나 이상 있다는 것을 의미하게 된다.
이렇게 조합부(210)에 의해 압축된 압축결과는 출력부(220)에 의해 출력된다. 출력부(220)가 조합부(210)의 압축결과를 출력하는 타이밍은 테스트 스트로브 신호(IOSASTBPT)에 의해 결정된다.
출력부(220)는 테스트 스트로브 신호(IOSASTBPT)와 조합부(210)의 압축결과를 반전하여 입력받아 풀업 트랜지스터(225)를 구동하는 낸드게이트(222)와, 테스트 스트로브 신호를 반전한 신호(IOSASTBPTB)와 조합부(210)의 압축결과를 반전하여 입력받아 풀다운 트랜지스터(226)를 구동하는 노아게이트(224)를 포함하여 구성된다.
테스트 스트로브 신호가 디스에이블된 동안(IOSASTBPT='로우', IOSASTBPTB='하이')에는 낸드게이트(222)와 노아게이트(224)는 풀업 및 풀다운 트랜지스터(225, 226)를 구동하지 못한다. 그러나 테스트 스트로브 신호가 인에이블된 동안(IOSASTBPT='하이', IOSASTBPTB='로우')에는 앤드게이트(212+213)의 출력값이 '하이'이면 풀다운 트랜지스터(226)가 온되어 테스트용 글로벌 입/출력 라인(TGIO)으로 '로우'가 전달된다. 그리고 앤드게이트(212+213)의 출력값이 '로우'이면 풀업 트랜지스터(225)가 온 되어 테스트용 글로벌 입/출력 라인(TGIO)으로 '하이'가 전달된다.
즉, 출력부(220)는 테스트 스트로브 신호(IOSASTBPT)에 의해 스트로빙(strobing)되며, 앤드게이트(212+213)의 출력값을 반전하여 테스트용 글로벌 입/출력 라인(TGIO)으로 출력한다.
도 3은 종래의 반도체 메모리장치에서 노멀모드 또는 병렬 테스트 모드에 따라 핀스트로브 신호를 선택하는 부분을 도시한 도면이다.
도면의 PINBN 신호는 노멀 모드시의 핀스트로브 신호로서, 입/출력 센스앰프(110)를 스트로빙하는 입/출력 스트로브 신호(IOSASTBP)를 이용해 만들어지는 신 호이다. 그리고 입/출력 스트로브 신호(IOSASTBP)는 데이터가 로컬 입/출력 라인(LIO/LIOB)으로부터 글로벌 입출력 라인(GIO)으로 실리는 시점(노멀 모드시) 또는 데이터가 로컬 입/출력 라인(LIO/LIOB)으로부터 압축부(140)로 전달되는 시점을 결정하는 신호이다.
따라서 입/출력 스트로브 신호(IOSASTBP)가 인에이블되는 시점에 PINBN 신호가 인에이블 되게 하고, 이를 핀 스트로브 신호로 사용하는 것이다. 데이터가 입/출력 스트로브 신호(IOSASTBP)에 의해 스트로빙되어 글로벌 입/출력 라인(GIO)에 실리는 것과 동시에 PINBN 신호를 인에이블하여 전달한다면, 데이터와 PINBN 신호가 같은 시점에 출발하여 비슷한 거리를 달리게 되기 때문에 데이터가 파이프래치에 입력되어야 할 시점을 맞추는 것이 가능하기 때문이다.
물론 입/출력 스트로브 신호(IOSASTBP)에 의해 PINBN 신호가 생성되어 전달되면서 약간의 딜레이 튜닝 또는 펄스 폭의 조절은 있을 수 있지만, 기본적으로 PINBN 신호는 입/출력 스트로브 신호(IOSASTBP)와 동일한 타이밍에 인에이블되어 전달되는 신호이다. 일반적으로, 입/출력 스트로브 신호(IOSASTBP)는 '하이'로 인에이블되는 반면에 PINBN 신호는 '로우'로 인에이블되기 때문에 PINBN 신호는 입/출력 스트로브 신호(IOSASTBP)를 반전하여 생성하게 된다.
도면을 참조하면, 노멀 모드시에는 병렬 테스트모드 신호(PT)가 '로우'레벨을 가지기 때문에 패스게이트 PG1이 온되어 PINBN 신호가 그대로 핀스트로브 신호(PINB)로서 전달된다. 핀스트로브 신호(PINB)는 쉬프트부(320)로 입력되는데 쉬프트부(320)에서는 핀스트로브 신호(PINSTB)를 반클럭씩 쉬프트시켜 PINB<0:3>을 생성한다. PINB<0>는 PINB 신호이고, PINB<1>, PINB<2>, PINB<3>은 각각 반클럭씩 쉬프트된 신호에 해당한다.
PINB<0>는 파이프래치에 첫번째로 도착하는 데이터를 입력하는 핀스트로브 신호이며, PINB<1>은 두번째로 도착하는 데이터를 입력하는 핀스트로브 신호, PINB<2>는 세번째로 도착하는 데이터를 입력하는 핀스트로브 신호, PINB<3>은 네번째로 도착하는 데이터를 입력하는 핀스트로브 신호이다. 프리패치를 4비트씩 하는 경우 파이프래치는 4개의 데이터를 프리패치하여 직렬로 출력하기 때문이다. 프리패치 스킴에 따라(몇 비트씩 하느냐에 따라) 핀스트로브 신호의 갯수는 PINB<0:N>과 같이 변경될 수 있다.
병렬 테스트 모드시에는 병렬 테스트 모드 신호(PT)가 '하이'레벨을 가지기 때문에 패스게이트 PG2가 온된다. 따라서 PINBN 신호는 노멀 모드시와는 다르게 지연라인(310)를 더 거치게 된다. 병렬 테스트 모드시에는 데이터가 바로 출력되지 아니하며 도 3에 도시된 것과 같은 압축부(140)를 통해 압축이 된 후에 압축결과가 출력된다. 따라서 노멀 모드시보다 데이터가 출력되는데 더 많은 시간이 걸리며, 지연라인(310)는 이 지연값을 반영하기 위해 존재한다.
데이터는 병렬 테스트 모드시에 노멀 모드시보다 도 3의 압축부(140)의 지연값만큼 지연되어 출력되는 것이기 때문에, 지연라인(310)는 데이터가 압축부(140)를 통과하는데 걸리는 시간만큼의 지연 값을 갖도록 설계된다.
도 4는 도 3에서 설명한 것과 같은 방식으로 노멀 모드시의 핀스트로브 신호와 병렬 테스트 모드시의 핀스트로브 신호를 생성할 때의 문제점을 도시한 도면이 다.
앞서 설명한 것과 같이, 병렬 테스트 모드시에는 데이터가 압축부(140)를 거쳐서 출력되어야 한다. 따라서 핀스트로브 신호(PINB)도 노멀 모드시보다는 더 지연되어야 하는데 이 지연값을 지연라인(310)를 통해 반영하고 있다. 이러한 지연라인(310)은 긴 길이(long length)를 갖는 인버터와 캐패시터 등으로 구성되어 전원전압의 변동과 같은 칩 내의 여러 가지 요소의 영향에 따른 스큐 변화(skew variation)가 크다. 따라서 지연라인(310)은 병렬 테스트 모드시 데이터가 압축부(140)를 통과하는데 걸리는 시간을 정확하게 반영하지 못한다.
도면의 상단은 노멀 모드시에 데이터(GIO)와 핀스트로브 신호(PINB) 사이의 타이밍을 도시하고 있다. 이때는 빠른 조건(FF, 칩의 PVT 조건 등이 빠른 특성을 가질 때)에서나 느린 조건(SS)에서나 핀 스트로브 신호(PINB)가 데이터(GIO)의 범위 내에서 인에이블되기 때문에, 데이터(GIO)가 올바르게 파이프래치에 입력되는 것이 가능하다. 노멀 모드시에는 데이터(GIO)와 핀스트로브 신호(PINB) 사이에 스큐 변화가 생길 요소가 적기 때문이다.
도면의 하단은 병렬 테스트 모드시에 데이터(TGIO, 병렬 테스트 모드시이므로 정확하게는 데이터를 압축한 결과)와 핀스트로브 신호(PINB) 사이의 타이밍을 도시하고 있다. 앞서 설명한 바와 같이, 지연라인(310)은 칩 내의 조건에 따라 지연값이 달라질 수밖에 없으며, 지연라인(310)의 지연값 변화량은 압축부(140)의 지연값 변화량과는 차이가 나기 마련이다. 따라서 칩 내의 조건이 변화하면 핀스트로브 신호(PINB)가 데이터(TGIO)의 범위를 벗어나서 인에이블 될 수 있다. 도면을 보 면, 빠른 조건(FF)에서는 핀스트로브 신호(PINB)가 데이터(TGIO)의 범위 내에서 인에이블 되지만, 느린 조건(SS)에서는 핀스트로브 신호(PINB)가 데이터(TGIO)의 범위를 벗어나 인에이블되는 것을 확인할 수 있다. 이렇게 되면 데이터(TGIO)는 파이프래치에 올바르게 입력되는 것이 불가능 하다는 문제가 생긴다.
즉, 종래의 반도체 메모리장치에서는 병렬 테스트 모드시와 노멀 모드시의 데이터(TGIO, GIO)가 출력되는 지연값의 차이를 보상하기 위해, 병렬 테스트 모드시에는 지연라인(310)를 사용하고 노멀 모드시에는 지연라인(310)을 사용하지 않는 방법을 사용하고 있다. 그러나 지연라인(310)은 칩 내의 조건에 따라 지연값이 변할 수밖에 없으며, 이에 따라 병렬 테스트 모드시에 핀스트로브 신호(PINB)가 데이터(TGIO)의 범위를 벗어날 수도 있다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 병렬 테스트 모드시에 인에이블되는 핀스트로브 신호의 타이밍을 개선하여, 칩 내의 조건이 변하더라도 핀스트로브 신호가 데이터(압축결과)의 범위 내에서 인에이블될 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 병렬 테스트모드시 메모리 셀들로부터 리드된 데이터들을 압축해 압축결과를 출력하는 데이터 압축부; 및 상기 데이터 압축부와 동일하게 모델링되며, 노멀 모드시의 핀스트로브 신호를 지연시켜 병렬 테스트 모드시의 핀스트로브 신호를 생성하는 레플레카 지연부를 포함한다.
상기 레플리카 지연부는, 상기 노멀 모드시의 핀스트로브 신호가 상기 데이터 압축부의 데이터들이 지나는 경로와 동일한 경로를 지나도록 구성되는 것을 특징으로 할 수 있다.
상기 데이터 압축부는, 상기 데이터들을 압축 연산하기 위한 노아게이트들 및 앤드게이트를 포함하며, 상기 레플리카 지연부도 상기 데이터 압축부와 동일한 노아게이트 및 앤드게이트를 포함하는 것을 특징으로 할 수 있다.
본 발명은 노멀 모드시의 핀스트로브 신호를 데이터 압축부와 동일하게 설계된 레플리카 지연부를 이용해 지연시켜 병렬 테스트 모드시의 핀스트로브 신호를 생성한다. 따라서 칩 내의 조건들이 변해 데이터 압축부의 지연값이 변하더라도, 레플리카 지연부의 지연값도 동일하게 변경되기 때문에 병렬 테스트 모드시의 핀스트로브 신호가 압축된 데이터의 범위를 벗어나 인에이블되는 문제가 생기지 않으며, 압축된 데이터가 파이프래치에 안정적으로 입력될 수 있다는 장점이 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명에 따른 반도체 메모리장치의 일실시예 구성도이다.
본 발명에 따른 반도체 메모리장치는, 병렬 테스트 모드시 메모리 셀들로부터 리드된 데이터들을 압축해 압축결과를 출력하는 데이터 압축부(540); 및 데이터 압축부(540)와 동일하게 모델링(modeling)되며, 노멀 모드시의 핀스트로브 신호(PINBN)를 지연시켜 병렬 테스트 모드시의 핀스트로브 신호(PINBT)를 생성하는 레플리카 지연부(550)를 포함한다.
병렬 테스트 모드시에는 데이터가 그대로 칩 외부로 출력되지 않고, 데이터 압축부(540)에 의해 압축이 된 후에 압축결과가 출력된다. 반면에 노멀 모드시에는 데이터가 압축이 되는 과정이 없이 그대로 칩 외부로 출력된다. 따라서 노멀 모드시 데이터가 출력되는데 걸리는 시간과 병렬 테스트 모드시 압축결과가 출력되는데 걸리는 시간 사이에는, 데이터가 데이터 압축부(540)를 통과하는데 걸리는 시간만큼의 차이가 있다.
핀스트로브 신호(PINB)는 데이터 또는 데이터의 압축결과가 파이프래치에 입력되는 시간을 결정하는 신호이다. 따라서, 노멀 모드시의 핀스트로브 신호(PINBN)보다 병렬 테스트 모드시의 핀스트로브 신호(PINBT)가 데이터 압축부(540)의 지연값만큼 늦게 인에이블 된다면, 데이터의 압축결과가 파이프래치에 입력되는 타이밍을 맞출 수 있게 된다. 본 발명은 이러한 노멀 모드시의 핀스트로브 신호(PINBN)와 병렬 테스트 모드시의 핀스트로브 신호(PINBT) 사이의 지연값을 조절하기 위해 레플리카 지연부(550)를 사용한다.
레플리카 지연부(550)는 데이터 압축부(540)와 동일하게 모델링되어 노멀 테스트모드시의 핀스트로브 신호(PINBN)를 지연시켜, 그 결과 병렬 테스트 모드시의 핀스트로브 신호(PINBT)를 생성한다. 레플리카 지연부(550)는 데이터가 데이터 압축부(540)를 거쳐 압축결과로서 출력되는 경로와, 노멀 모드시의 핀스트로브 신호(PINBN)가 테스트 모드시의 핀스트로브 신호(PINBT)가 되기까지의 경로가 서로 동일하게 될 수 있도록 설계된다. 레플리카 지연부(550)의 구성에 대한 보다 상세한 설명은 도 6과 함께 후술하기로 한다.
종래에는 노멀 모드시의 핀스트로브 신호(PINBN)를 지연시켜 테스트 모드시의 핀스트로브 신호(PINBT)를 생성하기 위해 일반적인 지연라인(도 3의 310)을 사 용했었다. 이러한 지연라인(310)은 긴 길이(long length)의 인버터와 캐패시터로 구성되어 칩 내의 조건이 변하면 지연값이 상당히 변하게 된다. 그리고 병렬 테스트시 데이터가 거치게 되는 데이터 압축부(540)와 게이트의 갯수 및 구성 등이 서로 다르기 때문에 칩 내의 조건이 변하면 데이터 압축부(540)의 지연량을 정확히 반영하는 것이 불가능하다.
본 발명에서와 같이, 데이터 압축부(540)와 동일하게 구성되는 레플리카 지연부(550)를 사용해 테스트 모드시의 핀스트로브 신호(PINBT)를 생성한다면, 칩 내의 조건 변화에 따른 데이터 압축부(540)의 지연값 변화량과 레플리카 지연부(550)의 지연값 변화량을 동일하게 할 수 있다. 따라서 칩 내의 조건이 변하더라도 병렬 테스트시의 핀스트로브 신호(PINBT)는 데이터의 압축결과를 안정적으로 파이프래치에 입력시킬 수 있게 된다.
선택부(560)는 노멀 모드냐 병렬 테스트 모드냐에 따라 노멀 모드시의 핀스트로브 신호(PINBN)와 병렬 테스트 모드시의 핀스트로브 신호(PINBT) 중 하나를 선택하여 메모리장치에서 사용할 핀스트로브 신호(PINB)로서 출력한다. 선택부(560)에 의해 선택된 핀스트로브 신호(PINB)는 쉬프터부(도 3의 320참조, 도 5에 미도시)에 입력되 반클럭씩 쉬프트된 PINB<0>(PINB와 동일), PINB<1>(PINB에서 0.5클럭 쉬프트), PINB<2>(PINB에서 1클럭 쉬프트), PINB<3>(PINB에서 1.5클럭 쉬프트)신호로 변경되어 파이프래치에 순서대로 입력되는 데이터의 입력 타이밍을 결정해준다.
도면에 도시된 입/출력 센스앰프(510), GIO드라이버(520), TGO드라이버(530) 등에 대해서는 상기 배경기술 부분에서 상세히 설명하였으므로 여기서는 더 이상의 상세한 설명은 생략하기로 한다.
도 6은 도 5의 레플리카 지연부(550)의 일실시예 구성도이다.
레플리카 지연부(550)는, 데이터 압축부(540)의 조합부(도 2의 210참조), 출력부(도 2의 220참조)와 동일하게 구성된다. 레플리카 지연부(550)는 데이터 압축부(540)와 동일한 조합부(610)와 출력부(620)를 구비한다. 조합부(610)는 데이터 압축부(540)의 조합부(210)와 동일한 배타적 노아게이트(611) 및 앤드게이트(612+613)를 포함하며, 데이터 압축부(540)의 출력부(220)와 동일한 출력부(620)를 포함한다.
데이터 압축부(540)의 조합부(210)는 4개의 배타적 노아게이트를 포함하지만 레플리카 지연부(550)의 조합부(610)는 도면과 같이 하나의 배타적 노아게이트(611)만을 포함할 수 있다. 레플리카 지연부(550)는 어차피 노멀 모드시의 핀스트로브 신호(PINBN)를 데이터 압축부(540)의 지연값과 똑같이 지연시키기 위한 것이므로 노멀 모드시의 핀스트로브 신호(PINBN)가 통과하지 않는 경로까지 데이터 압축부(540)와 동일하게 설계할 필요는 없기 때문이다. 물론, 노멀 모드시의 핀스트로브 신호(PINBN)가 통과하지 않는 경로까지 동일하게 설계해도 상관은 없다(배타적 노아게이트 4개 포함해도 된다).
조합부(610)와 출력부(620) 모두 노멀 모드시의 핀스트로브 신호 이외의 신호는 '하이(VDD)' 또는 '로우(VSS)'로 고정된다. 레플리카 지연부(550)는 데이터를 압축하기 위한 것이 아니라 데이터 압축부(540)와 동일한 지연값을 주기 위한 것이기 때문이다.
동작에 대해 간단히 살펴보면, 노멀 모드시의 핀스트로브 신호(PINBN)가 '하이'값을 가질때 배타적 노아게이트(611)에서는 '로우'의 값이 출력되고, 이에 따라 앤드게이트(612+613)에서는 '로우'의 값이 출력된다. 이는 낸드게이트(615)의 출력을 '로우'로 만들고 결국 트랜지스터(618)을 턴온시켜 병렬 테스트 모드시의 핀스트로브 신호(PINBT)를 '하이'값으로 만든다.
노멀 모드시의 핀스트로브 신호(PINBN)가 '로우'값을 가지면 배타적 노아게이트(611)에서는 '하이'의 값이 출력되고, 이에 따라 앤드게이트(621+613)에서는 '하이'의 값이 출력된다. 이는 노아게이트(617)의 출력을 '하이'로 만들고 결국 트랜지스터(619)를 턴온시켜 병렬 테스트 모드시의 핀스트로브 신호(PINBT)를 '로우'값으로 만든다.
즉, 레플리카 지연부(550)로 노멀 모드시의 핀스트로브 신호(PINBN)가 입력되면 이와 동일한 논리레벨을 가지는 병렬 테스트 모드시의 핀스트로브 신호(PINBT)가 출력된다. 다만, 병렬 테스트 모드시의 핀스트로브 신호(PINBT)는 레플리카 지연부(550)의 지연값 만큼만 노멀 모드시의 핀스트로브 신호(PINBN)보다 인에이블/디스에이블 타이밍이 늦어지게 된다.
도 7은 본 발명에 따른 반도체 메모리장치에서 데이터(압축결과)와 핀스트로브 신호의 타이밍을 도시한 도면이다.
병렬 테스트 모드시의 타이밍을 보면, 칩 내의 조건이 빠른 조건(FF)이던지 느린 조건(SS)이던지 핀스트로브 신호(병렬 테스트 모드이므로 PINB=PINBT)가 압축 결과(TGIO)의 범위 내에서 인에이블되는 것을 확인할 수 있다. 이는 칩 내의 조건 에 변함에 따라 데이터 압축부(540)의 지연 값이 변하더라도 이와 동일하게 설계된 레플리카 지연부(550)의 지연 값도 동일하게 변하기 때문에, 압축 결과(TGIO)와 핀스트로브 신호(PINB) 사이에 타이밍의 변화가 생길 여지가 없어졌기 때문이다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 반도체 메모리장치에서 데이터가 글로벌 입/출력 라인(GIO) 또는 테스트용 글로벌 입/출력 라인(TGIO)으로 전달되는 부분을 도시한 도면.
도 2는 도 1의 압축부(140)의 상세 도면.
도 3은 종래의 반도체 메모리장치에서 노멀모드 또는 병렬 테스트 모드에 따라 핀스트로브 신호를 선택하는 부분을 도시한 도면.
도 4는 도 3에서 설명한 것과 같은 방식으로 노멀 모드시의 핀스트로브 신호와 병렬 테스트 모드시의 핀스트로브 신호를 생성할 때의 문제점을 도시한 도면.
도 5는 본 발명에 따른 반도체 메모리장치의 일실시예 구성도.
도 6은 도 5의 레플리카 지연부(550)의 일실시예 구성도.
도 7은 본 발명에 따른 반도체 메모리장치에서 데이터(압축결과)와 핀스트로브 신호의 타이밍을 도시한 도면.

Claims (5)

  1. 병렬 테스트모드시 메모리 셀들로부터 리드된 데이터들을 압축해 압축결과를 출력하는 데이터 압축부; 및
    상기 데이터 압축부와 동일하게 모델링되며, 노멀 모드시의 핀스트로브 신호를 지연시켜 병렬 테스트 모드시의 핀스트로브 신호를 생성하는 레플레카 지연부
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 레플리카 지연부는,
    상기 노멀 모드시의 핀스트로브 신호가 상기 데이터 압축부에서 데이터들이 지나는 경로와 동일한 경로를 지나도록 구성되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1항에 있어서,
    상기 데이터 압축부는,
    상기 데이터들을 압축 연산하기 위한 배타적 노아게이트들 및 앤드게이트 포함하며,
    상기 레플리카 지연부도 상기 데이터 압축부와 동일한 노아게이트 및 앤드게이트를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 1항에 있어서,
    상기 반도체 메모리장치는,
    노멀 모드이냐 병렬 테스트 모드이냐에 따라 상기 노멀 모드시의 핀스트로브 신호와 상기 병렬 테스트 모드시의 핀스트로브 신호 중 하나를 선택해 파이프래치로 공급하기 위한 선택부를
    더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 1항에 있어서,
    상기 데이터 압축부는,
    로컬 입/출력 라인들로부터 상기 데이터들을 입력받아 상기 압축결과를 테스트용 글로벌 입/출력 라인으로 출력하는 것을 특징으로 하는 반도체 메모리장치.
KR1020080019660A 2008-03-03 2008-03-03 반도체 메모리장치 KR20090094604A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080019660A KR20090094604A (ko) 2008-03-03 2008-03-03 반도체 메모리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080019660A KR20090094604A (ko) 2008-03-03 2008-03-03 반도체 메모리장치

Publications (1)

Publication Number Publication Date
KR20090094604A true KR20090094604A (ko) 2009-09-08

Family

ID=41294986

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080019660A KR20090094604A (ko) 2008-03-03 2008-03-03 반도체 메모리장치

Country Status (1)

Country Link
KR (1) KR20090094604A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110479A (zh) * 2009-12-28 2011-06-29 海力士半导体有限公司 包括数据压缩测试电路的半导体存储装置
US8917572B2 (en) 2012-08-20 2014-12-23 SK Hynix Inc. Semiconductor memory device and method of testing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110479A (zh) * 2009-12-28 2011-06-29 海力士半导体有限公司 包括数据压缩测试电路的半导体存储装置
CN102110479B (zh) * 2009-12-28 2015-01-28 海力士半导体有限公司 包括数据压缩测试电路的半导体存储装置
US8917572B2 (en) 2012-08-20 2014-12-23 SK Hynix Inc. Semiconductor memory device and method of testing the same

Similar Documents

Publication Publication Date Title
US6385129B1 (en) Delay locked loop monitor test mode
US8024627B2 (en) Semiconductor memory device, operating method thereof, and compression test method thereof
US20020009004A1 (en) Semiconductor memory device enabling test of timing standard for strobe signal and data signal with ease, and subsidiary device and testing device thereof
JP4870325B2 (ja) テストモードのために選択的にイネーブルされる出力回路を有するメモリ装置及びそのテスト方法
US20090024882A1 (en) Method for monitoring an internal control signal of a memory device and apparatus therefor
US9911507B2 (en) Semiconductor device, semiconductor system including the same and test method thereof
US8737158B2 (en) Semiconductor device and method of controlling the same
US8125843B2 (en) Semiconductor memory device and method for testing the same
US11056171B1 (en) Apparatuses and methods for wide clock frequency range command paths
US8897081B2 (en) Semiconductor memory device
US7619433B2 (en) Test circuit for a semiconductor integrated circuit
KR101180405B1 (ko) 반도체 메모리 장치 및 이의 테스트 방법
US7835204B2 (en) Semiconductor memory device for generating column address
KR100906644B1 (ko) 반도체 메모리장치
KR20080043498A (ko) 글로벌 입출력 라인의 제어장치 및 제어방법
US8050135B2 (en) Semiconductor memory device
KR100936791B1 (ko) 반도체 메모리장치 및 이의 병렬 테스트방법
US7586798B2 (en) Write circuit of memory device
KR20090094604A (ko) 반도체 메모리장치
US8289794B2 (en) Integrated circuit
KR20150012759A (ko) 반도체 장치
US8929173B1 (en) Data strobe control device
US20240212741A1 (en) Main Wordline Decoding Circuitry
US20060171218A1 (en) Semiconductor memory device having N-bit prefetch type and method of transferring data thereof
US8149636B2 (en) Semiconductor memory device with pulse width determination

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination