KR101180405B1 - 반도체 메모리 장치 및 이의 테스트 방법 - Google Patents

반도체 메모리 장치 및 이의 테스트 방법 Download PDF

Info

Publication number
KR101180405B1
KR101180405B1 KR1020100086491A KR20100086491A KR101180405B1 KR 101180405 B1 KR101180405 B1 KR 101180405B1 KR 1020100086491 A KR1020100086491 A KR 1020100086491A KR 20100086491 A KR20100086491 A KR 20100086491A KR 101180405 B1 KR101180405 B1 KR 101180405B1
Authority
KR
South Korea
Prior art keywords
clock
input
period
dll
semiconductor memory
Prior art date
Application number
KR1020100086491A
Other languages
English (en)
Other versions
KR20120025047A (ko
Inventor
윤태식
이형동
최준기
변상진
신상훈
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100086491A priority Critical patent/KR101180405B1/ko
Priority to US12/948,874 priority patent/US8300496B2/en
Priority to TW100101765A priority patent/TWI489473B/zh
Priority to JP2011012892A priority patent/JP2012059344A/ja
Publication of KR20120025047A publication Critical patent/KR20120025047A/ko
Application granted granted Critical
Publication of KR101180405B1 publication Critical patent/KR101180405B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명의 반도체 메모리 장치는 인에이블 신호가 활성화되면 제 1 클럭을 입력 받아 상기 제 1 클럭보다 목표 클럭 주기에 가까운 주기를 가지는 제 2 클럭을 생성하는 클럭 조절부 및 인에이블 신호에 따라 상기 제 1 클럭 및 상기 제 2 클럭 중 하나를 AC 입력 클럭으로서 출력하는 AC 입력 클럭 생성부를 포함한다.

Description

반도체 메모리 장치 및 이의 테스트 방법{Semiconductor Memory Apparatus And Test Method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 외부 클럭에 동기화되어 테스트가 수행되는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 정상동작 여부를 알기 위해 테스트를 거치게 된다. 일반적으로 반도체 메모리 장치는 클럭 신호를 입력받아 동기화하여 동작을 하기 때문에, 반도체 메모리 테스트도 테스트 장비에서 클럭 신호를 반도체 메모리 장치로 입력하고, 테스트 데이터를 입출력 하여 진행된다. 반도체 메모리 테스트에는 셀의 정상 동작 여부를 가리는 테스트, 인접한 금속 선들 간의 커플링 효과를 확인하는 테스트, 시간적 특성을 가지는 신호들간의 마진을 확인하는 테스트 등이 있다.
반도체 메모리 장치는 점차 고속화 되어가고 있다. 이에 따라 반도체 메모리 장치의 고속 동작 테스트에 문제점들이 발생하고 있다. 좀더 자세히 설명하면, 반도체 메모리 장치는 칩들이 분리되기 이전에 웨이퍼 상태로 존재하는 웨이퍼 단계에서 테스트 될 수도 있고 칩들이 분리되어 패키지 상태로 결합된 패키지 단계에서 테스트 될 수도 있다. 이러한 웨이퍼 단계에서의 테스트에서, 반도체 메모리 장치의 고속화에 따라 구형 테스트 장비들에 의해 반도체 메모리 칩으로 입력하는 클럭 신호의 최대 주파수 값이 반도체 메모리 장치가 패키지 상태에서 동작하는 주파수(목표 주파수라고 칭한다) 값보다 작아지는 경우가 발생하고 있다. 이에 따라, 웨이퍼 단계에서 반도체 메모리 장치가 목표 주파수로 동작할 때의 특성을 테스트 할 수 없게 된다. 이러한 문제점을 해결하기 위하여, 종래기술에 따른 반도체 메모리 장치는 웨이퍼 단계에서는 셀의 정상 동작 유무, 전류 규격 등 저속 주파수에서도 테스트 가능한 기본적인 특성들을 평가 하고, 패키지 단계에서 고속 클럭을 입력하여 목표 주파수에서 입출력 라인 커플링 효과 확인, 파이프 래치 스트로브 신호 타이밍 마진 체크 등을 실시한다. 하지만 이처럼 웨이퍼 단계에서 목표 주파수에서의 동작 특성을 평가하지 못하게 되면, 동작 특성이 규격에 미달되는 메모리 칩을 미리 필터링 할 수 없으므로 규격에 미달되는 메모리 칩들도 패키지 공정을 진행해야 된다. 이러한 점은 패키지 수율 하락으로 이어지고, 원가 상승의 요인이 된다. 또한 TSV(Through Silicon Via) 제품처럼 복수개의 웨이퍼 칩들을 병렬로 연결하는 제품의 경우, 웨이퍼 단계에서 충분히 걸러지지 못한 불량 웨이퍼 칩 때문에 다수의 정상 웨이퍼 칩들도 불량 처리되는 상황이 발생한다. 또한 반도체 메모리 장치는 패키지 공정을 진행하지 않고 웨이퍼 단계의 제품으로 판매되기도 하는데 위에서 설명한 것처럼 웨이퍼 단계에서 충분히 특성 평가를 하지 못하는 점은 제품의 품질 신뢰성을 하락시키는 요인이 된다. 그러므로 웨이퍼 단계에서 목표 주파수로 테스트가 가능한 신형 테스트 장비를 사용하여 반도체 메모리 장치를 테스트 해야 하고, 이러한 점은 생산 기간 및 비용의 증가를 초래한다.
도 1은 종래 기술에 따른 반도체 메모리 장치에서 지연 고정 루프(Delayed Locked Loop, 이하 DLL) 입력 클럭 및 AC 입력 클럭을 생성하는 구성부의 개략적인 블록도이다. 종래 기술에 따른 반도체 메모리 장치는 외부 클럭(clk_ex)를 클럭 버퍼(1)로 입력받아 내부 클럭 신호인 노멀 클럭(clk_n)을 생성한다. 이러한 노멀 클럭(clk_n)은 DLL 회로부(2) 및 AC 회로부(3)로 입력된다. DLL 회로부(2) 및 AC 회로부(3)는 입력받은 노멀 클럭(clk_n)에 동기화하여 동작을 수행한다. DLL 회로부(2)는 딜레이 고정 루프(Delay Lock Loop) 회로를 포함하고, 입력 받은 노멀 클럭(clk_n)에 따라 DLL 클럭을 생성함으로써 데이터 출력 타이밍을 결정하는 구성부이고, AC 회로부(3)는 외부로부터 어드레스(Address) 신호 및 커맨드(Command) 신호를 입력받아 내부 어드레스 신호 및 내부 커맨드 신호를 생성하는 구성부이다.
본 발명은 상술한 문제점을 해결하기 위해 도출된 것으로서, 저속 클럭을 입력받아고속 동작 테스트 특성을 확인할 수 있는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 인에이블 신호가 활성화되면 제 1 클럭을 입력 받아 상기 제 1 클럭보다 목표 클럭 주기에 가까운 주기를 가지는 제 2 클럭을 생성하는 클럭 조절부 및 인에이블 신호에 따라 상기 제 1 클럭 및 상기 제 2 클럭 중 하나를 AC 입력 클럭으로서 출력하는 AC 입력 클럭 생성부를 포함한다.
또한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 인에이블 신호가 활성화되면 제 1 클럭을 입력 받아 상기 제 1 클럭보다 목표 클럭 주기에 가까운 주기를 가지는 제 2 클럭을 생성하는 클럭 조절부 및 DLL 선택 신호에 따라 상기 제 1 클럭 및 상기 제 2 클럭 중 하나를 DLL 입력 클럭으로서 출력하는 DLL 입력 클럭 생성부를 포함한다.
또한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 인에이블 신호가 활성화되면 제 1 클럭을 입력 받아 상기 제 1 클럭보다 목표 클럭 주기에 가까운 주기를 가지는 제 2 클럭을 생성하는 클럭 조절부, DLL 선택 신호에 따라 상기 제 1 클럭 및 상기 제 2 클럭 중 하나를 DLL 입력 클럭으로서 출력하는 DLL 입력 클럭 생성부 및 상기 인에이블 신호에 따라 상기 제 1 클럭 및 상기 제 2 클럭 중 하나를 AC 입력 클럭으로서 출력하는 AC 입력 클럭 생성부를 포함한다.
또한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제 1 클럭을 입력 받아 상기 제 1 클럭보다 목표 클럭 주기에 가까운 주기를 가지는 제 2 클럭을 생성하는 클럭 조절부, 상기 제 1 클럭을 DLL 입력 클럭으로서 출력하는 DLL 입력 클럭 생성부, 상기 제 2 클럭을 AC 입력 클럭으로서 출력하는 AC 입력 클럭 생성부 및 버스트 렝스 신호들의 순서를 변경하는 버스트 렝스 교환기를 포함한다.
또한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법은 제 1 클럭을 입력받아 상기 제 1 클럭보다 목표 클럭 주기에 가까운 주기를 갖는 제 2 클럭을 생성하는 단계 및 상기 제 2 클럭을 DLL 입력 클럭 및 AC 입력 클럭으로서 출력하는 단계를 포함한다.
또한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법은 제 1 클럭을 입력받아 상기 제 1 클럭보다 목표 클럭 주기에 가까운 주기를 갖는 제 2 클럭을 생성하는 단계 및 상기 제 2 클럭을 AC 입력 클럭으로서 출력하고 상기 제 1 클럭을 DLL클럭으로서 출력하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 외부 클럭으로 저속 클럭을 제공하는 반도체 메모리 테스트 장비에서 고속 동작 특성을 테스트할 수 있게 하는 효과를 창출한다.
도 1은 종래 기술에 따른 반도체 메모리 장치에서 DLL 입력 클럭 및 AC 입력 클럭을 생성하는 구성부의 개략적인 블록도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 리드/라이트 명령에 의해 전체적으로 동작하는 흐름을 도시하는 블록도,
도 3은 도 2에 도시된 내부 클럭 생성부(100), DLL 회로부(2) 및 AC 회로부(3)를 함께 보여주는 보다 상세한 블록도
도 4a는 DLL 회로부의 동작 속도에 따른 데이터 스트로브 신호의 파형도,
도 4b는 DQS 펄스 조절부(200) 및 DQS 출력 드라이버(9-1) 및 데이터 스트로브 신호 패드(10-1)를 함께 보여주는 블록도,
도 5는 도 3에서 도시된 클럭 조절부(110)의 일 실시예에 따른 회로도,
도 6a는 버스트 렝스 교환기의 일 실시예에 따른 회로도,
도 6b는 버스트 렝스 교환기의 동작에 따라 입출력 라인에 인가되는 신호의 파형도이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 패키지 상태에서 동작하고자 하는 목표 클럭보다 주기가 긴 노멀 클럭(제 1 클럭이라고 칭한다)을 입력받아, 상기 외부 클럭보다 목표 클럭에 가까운 주기를 가지는 고속 클럭(제 2 클럭이라고 칭한다)을 생성하고, 상기 제 1 클럭 및 제 2 클럭을 DLL 회로부 및 AC 회로부에 적절히 전달함으로써, 구형 웨이퍼 테스트 장비에서 목표 주파수 동작 특성을 평가할 수 있도록 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 리드/라이트 명령에 의해 전체적으로 동작하는 흐름을 도시하는 블록도이다.
내부 클럭 생성부(100), DQS 펄스 조절부(200) 및 버스트 렝스 교환기(300)를 제외한 나머지 블록들은 종래 기술에 따른 반도체 메모리 장치와 동일하게 구성될 수 있다. 상기 내부 클럭 생성부(100)는 클럭 버퍼(1)가 외부 클럭(clk_ex)를 입력받아 생성하는 제 1 클럭(clk_n)을 입력받아 DLL 회로부(2) 및 AC 회로부(3)에 각각 입력되는 DLL 입력 클럭(clk_dllin) 및 AC 입력 클럭(clk_acin)을 생성한다. 도 1에 도시된 종래 기술에서 상기 제 1 클럭(clk_n)이 상기 DLL 회로부(2) 및 상기 AC 회로부(3)로 입력된 것과 달리, 도 2에 도시된 본 발명의 일 실시예에 따른 반도체 메모리 장치는 상기 내부 클럭 생성부(100)를 통해 상기 DLL 입력 클럭(clk_dllin) 및 상기 AC 입력 클럭(clk_acin)을 생성하고 상기 DLL 회로부(2) 및 상기 AC 회로부(3)로 제공한다. 상기 내부 클럭 생성부(100), 상기 DQS 펄스 조절부(200) 및 상기 버스트 렝스 교환기(300)의 동작 및 구성은 아래에서 도 3 이하의 도면들을 참조하여 기술하기로 한다.
상기 반도체 메모리 장치의 리드(Read) 동작을 위해 리드 커맨드가 입력되면, 상기 AC 회로부(3)는 외부에서 입력되는 출력 커맨드 및 출력 어드레스 신호를 입력받아 상기 AC 입력 클럭(clk_acin)에 동기화된 연산을 통해 내부 출력 커맨드, 내부 출력 어드레스 신호를 생성한다. 상기 반도체 메모리 장치는 상기 내부 출력 커맨드, 내부 출력 어드레스 신호에 응답하여 코어부(4)에 저장되어있던 데이터를 비트라인 쌍(BL, BLB)으로 출력한다. 상기 비트라인 쌍(BL, BLB)에 실린 데이터는 세그먼트 입출력 라인 쌍(SIO, SIOB) 및 로컬 입출력 라인 쌍(LIO, LIOB)을 거쳐 글로벌 입출력 라인 쌍(GIO, GIOB)에 인가된다. 출력 먹스부(5)는 상기 글로벌 입출력 라인 쌍(GIO, GIOB)에 인가된 데이터를 파이프 래치부(6)으로 출력하고, 상기 파이프 래치부(6)는 파이프 래치 스트로브 신호(PINSTB)가 활성화되면 상기 데이터들을 수신하여 래치하고 상기 데이터들을 제 1 데이터(RDO) 및 제 2 데이터(FDO)로서 트리거부(7)로 전달한다. 상기 파이프 래치부(6)가 복수 개의 데이터(RDO, FDO)를 출력하는 것은 DDR(Double Data Rate) 구조를 감안한 것이다.
상기 리드 커맨드의 입력에 따라 상기 DLL 회로부(2)는 입력되는 DLL 입력 클럭(clk_dllin)에 따라 제 1 DLL 클럭(RCLK_DLL) 및 제 2 DLL 클럭(FCLK_DLL)을 생성한다. 상기 DLL 회로부(2)가 복수 개의 DLL 클럭(RCLK_DLL, FCLK_DLL)을 생성하는 것 또한 DDR(Double Data Rate) 구조를 감안한 것이다. 상기 제 1 DLL 클럭(RCLK_DLL) 및 상기 제 2 DLL 클럭(FCLK_DLL)은 출력 클럭 생성부(8)로 입력되어 데이터 출력 타이밍의 정보를 가진 제 1 출력 클럭(RCLKDOB) 및 제 2 출력 클럭(FCLKDOB)으로 변환된다. 상기 출력 클럭 생성부(8)는 데이터 출력을 위해 상기 제 1 출력 클럭(RCLKDOB) 및 상기 제 2 출력 클럭(FCLKDOB)을 상기 트리거부(7)로 전달한다. 또한 상기 출력 클럭 생성부(8)는 상기 파이프 래치부(6)가 상기 트리거부로 상기 제 1 데이터(RDO) 및 상기 제 2 데이터(FDO)를 출력하도록 관장하는 신호인 출력 시작 신호(SOSEB)를 상기 파이프 래치부(6)로 출력한다.
위에서 설명한 것처럼, 상기 리드 커맨드에 의해 상기 트리거부(7)에 데이터 출력 타이밍을 위한 상기 제 1 출력 클럭(RCLKDOB) 및 상기 제 2 출력 클럭(FCLKDOB)이 상기 출력 클럭 생성부(8)로부터 입력되고 출력 데이터로서 상기 제 1 데이터(RDO) 및 상기 제 2 데이터(FDO)가 상기 파이프 래치부(6)로부터 입력된다. 상기 트리거부(7)는 상기 제 1 출력 클럭(RCLKDOB) 및 상기 제 2 출력 클럭(FCLKDOB)에 동기화되어 상기 제 1 데이터(RDO) 및 상기 제 2 데이터(FDO)를 출력 드라이버부(9)에 제 1 출력 데이터(DATAR) 및 제 2 출력 데이터(DATAF)로서 출력한다. 상기 출력 드라이버부(9)는 데이터(DQ)를 출력하는 데이터 출력 드라이버 및 데이터 스트로브 신호(DQS)를 출력하는 데이터 스트로브 신호 출력 드라이버(이하 DQS 출력 드라이버, 9-1, 도 4b 참조)를 포함한다. 또한 상기 데이터 패드부(10)는 데이터 패드 및 데이터 스트로브 신호 패드(10-1, 도 4b 참조)를 포함한다. 따라서 상기 출력 드라이버부(9)는 상기 제 1 출력 데이터(DATAR) 및 상기 제 2 출력 데이터(DATAF)에 따라 데이터(DQ)를 상기 데이터 패드로 출력하고, 또한 상기 데이터 스트로브 신호(DQS)를 출력한다. 상기 데이터 스트로브 신호(DQS)는 상기 DQS 펄스 조절부(200)를 거쳐 상기 데이터 스트로브 신호 패드로 입력되거나 또는 상기 데이터 스트로브 신호 패드로 바로 입력된다. 상기 DQS 펄스 조절부(200)는 발명의 구성에 따라 삭제될 수 있는 구성부이며, 상세한 설명은 도 4b를 참조하여 아래에서 하도록 한다.
라이트(Write) 동작을 위해 라이트(Write) 커맨드가 입력되면, 상기 데이터 패드부(10)로 직렬로 입력된 데이터들이 입력 래치부(11)로 인가되어 저장된다. 상기 입력 래치부(11)에 저장된 데이터들은 버스트 렝스 교환기(300)를 거치거나 또는 거치지 않고 글로벌 입출력 라인 입력 드라이버(이하 GIO 입력 드라이버, 12)에 병렬로 인가된다. 상기 버스트 렝스 교환기(300)는 테스트 항목에 따라 필요 유무가 달라지는 구성부로서, 테스트 항목의 구성에 따라 삭제될 수 있는 구성부이며, 상세한 설명은 도 6a 및 도 6b를 참조하여 아래에서 하도록 한다. 상기 GIO 입력 드라이버(12)는 입력받은 병렬 데이터들을 상기 글로벌 입출력 라인 쌍(GIO, GIOB)으로 인가하고, 상기 데이터들은 위에서 설명된 상기 리드 동작의 경우와 반대로, 상기 글로벌 입출력 라인 쌍(GIO, GIOB), 상기 로컬 입출력 라인 쌍(LIO, LIOB), 상기 세그먼트 입출력 라인 쌍(SIO, SIOB) 및 상기 비트라인 쌍(BL, BLB)을 거쳐 상기 코어부(4)로 저장된다.
도 3은 도 2에 도시된 상기 내부 클럭 생성부(100), 상기 DLL 회로부(2) 및 상기AC 회로부(3)를 함께 보여주는 보다 상세한 블록도이다.
상기 내부 클럭 생성부(100)는 클럭 조절부(110), DLL 입력 클럭 생성부(120) 및 AC 입력 클럭 생성부(130)를 포함하여 구성될 수 있다. 반도체 메모리 장치는 패키지 상태에서 동작하고자 하는 주파수에 해당하는 클럭이 존재하는데, 설명을 용이하게 하기 위해 이러한 클럭을 목표 클럭이라고 칭한다.
상기 클럭 조절부(110)는 인에이블 신호(clk2en)가 활성화되면 상기 클럭 버퍼(1)에서 출력된 제 1 클럭(clk_n, 종래 기술의 노멀 클럭과 동일)을 입력받아 상기 제 1 클럭(clk_n)보다 상기 목표 클럭에 가까운 주기를 갖는 제 2 클럭(clk_f)을 생성한다.
상기 DLL 입력 클럭 생성부(120)는 DLL 선택 신호(sel_dll)에 따라 상기 제 1 클럭(clk_n) 및 상기 제 2 클럭(clk_f) 중 하나를 DLL 입력 클럭(clk_dllin)으로서 출력한다. 상기 DLL 입력 클럭 생성부(120)는 상기 DLL 선택 신호(sel_dll)에 따라 상기 제 1 클럭(clk_n) 및 상기 제 2 클럭(clk_f) 중 하나를 선택하여 출력하는 먹스 회로를 포함하여 구성될 수 있다.
상기 AC 입력 클럭 생성부(130)는 상기 인에이블 신호(clk2en)에 따라 상기 제 1 클럭(clk_n) 및 상기 제 2 클럭(clk_f) 중 하나를 AC 입력 클럭(clk_acin)으로서 출력한다. 상기 AC 입력 클럭 생성부(120)는 상기 인에이블 신호(clk2en)에 따라 상기 제 1 클럭(clk_n) 및 상기 제 2 클럭(clk_f) 중 하나를 선택하여 출력하는 먹스 회로를 포함하여 구성될 수 있다.
상기 DLL 입력 클럭 생성부(120) 및 상기 AC 입력 클럭 생성부(130)가 상기 제 1 클럭(clk_n) 및 상기 제 2 클럭(clk_f) 중 어느 클럭을 각각 선택하여 출력하느냐에 따라 상기 DLL 회로부(2) 및 상기 AC 회로부(3)가 어떠한 속도로 동작하는지가 달라지게 되고, 반도체 메모리 테스트 장비는 각각의 경우에 따른 특성을 확인할 수 있다. 따라서 도 3의 도시된 반도체 메모리 장치는 상기 DLL 선택 신호(sel_dll) 및 상기 인에이블 신호(clk2en)에 따라 서로 다른 모드로 동작하게 되고, 반도체 메모리 테스트 장비는 각각의 모드에 따른 특성을 확인할 수 있다. 상기 반도체 메모리 장치가 동작하는 모드들은 다음과 같다.
상기 반도체 메모리 장치는 DLL 특성 테스트 모드로서 동작될 수 있다. 상기 DLL 입력 클럭 생성부(120)가 상기 제 2 클럭(clk_f)을 상기 DLL 입력 클럭(clk_dllin)으로서 출력하고, 상기 AC 입력 클럭 생성부(130) 또한 상기 제 2 클럭(clk_f)을 상기 AC 입력 클럭(clk_acin)으로서 출력하면, 상기 반도체 메모리 장치는 상기 DLL 특성 테스트 모드로서 동작한다. 상기 DLL 입력 클럭(clk_dllin) 및 상기 AC 입력 클럭(clk_acin)이 모두 상기 제 2 클럭(clk_f), 즉 상기 제 1 클럭(clk_n)보다 고속 클럭이기 때문에 상기 DLL 회로부(2) 및 상기 AC 회로부(3)는 모두 고속으로 동작된다. 상기 DLL 특성 테스트 모드에서, 반도체 메모리 테스트 장비는 상기 DLL 회로부(2)가 고속 동작할 때 생성되는 상기 제 1 및 제 2 DLL 클럭(RCLK_DLL, FCLK_DLL)에 관련된 특성을 확인할 수 있다. 상기 반도체 메모리 테스트 장비는 상기 제 1 및 제 2 DLL 클럭(RCLK_DLL, FCLK_DLL)에 따라 타이밍이 결정되는 데이터 스트로브 신호(DQS)를 스윙하여 출력하도록 하고, 상기 데이터 스트로브 신호(DQS)를 데이터 스트로브 신호 패드(10-1, 도 4b 참조)로 입력받아 상기 외부 클럭(clk_ex)과 서로 비교함으로써 상기 DLL 회로부(2)가 고속 동작할 때의 특성을 확인할 수 있다.
위에서 설명한 것처럼 상기 DLL 특성 테스트 모드에서, 상기 반도체 메모리 테스트 장비는 상기 데이터 스트로브 신호(DQS)를 상기 데이터 스트로브 신호 패드를 통해 입력 받는다. 여기서, 당업자는 상기 DLL 회로부(2)가 고속 동작을 할 때 데이터 스트로브 신호 패드에서 출력되는 상기 데이터 스트로브 신호(DQS)를 상기 반도체 메모리 테스트 장비가 인식할 수 있는지 확인하여야 한다. 도 4a는 상기 DLL 회로부(2)가 상기 제 2 클럭(clk_f)을 상기 DLL 입력 클럭(clk_dllin)으로 입력받아 고속 동작하였을 때 생성되는 상기 제 1 및 제 2 DLL 클럭(RCLK_DLL, FCLK_DLL)에 따라 타이밍이 결정되어 출력되는 데이터 스트로브 신호(DQS_f, 이하 고속 스트로브 신호) 및 상기 DLL 회로부(2)가 상기 제 1 클럭(clk_n)을 상기 DLL 입력 클럭(clk_dllin)으로 입력받아 저속 동작하였을 때 생성되는 상기 제 1 및 제 2 DLL 클럭(RCLK_DLL, FCLK_DLL)에 따라 타이밍이 결정되어 출력되는 상기 데이터 스트로브 신호(DQS_n, 이하 노멀 스트로브 신호)의 파형도이다. 상기 반도체 메모리 테스트 장비는 입력 받는 데이터 스트로브 신호(DQS)를 특정 타이밍에 센싱한다. 상기 반도체 메모리 테스트 장비가 가진 상기 특정 타이밍의 정확도를 OTA(Overall Timing Accuracy)라고 한다. 상기 고속 데이터 스트로브 신호(DQS_f)를 상기 반도체 메모리 테스트 장비가 정상적으로 인식하려면 상기 고속 데이터 스트로브 신호(DQS_f)의 펄스 폭이 상기 OTA와 매치되어야 한다. 상기 OTA가 상기 고속 데이터 스트로브 신호(DQS_f)의 펄스 폭이 매치된다면 상기 반도체 메모리 테스트 장비는 상기 DLL특성 테스트를 문제없이 할 수 있지만, 반대로 상기 OTA가 상기 고속 데이터 스트로브 신호(DQS_f)의 펄스 폭이 도 4a에 도시된 것처럼 미스매치된다면 상기 고속 데이터 스트로브 신호(DQS_f)의 펄스 폭을 상기 반도체 메모리 테스트 장비가 인식할 수 있도록 조절(예를 들어 도 4a의 노멀 데이터 스트로브 신호(DQS_n)와 같은 형태로)하는 것이 바람직하다. 이러한 상기 데이터 스트로브 신호(DQS)의 조절은 DQS 펄스 조절부(200)를 상기 반도체 메모리 장치에 추가로 포함시킴으로써 가능해지고, 상기 데이터 스트로브 신호(DQS)를 상기 반도체 메모리 테스트 장비가 인식할 수 있도록 펄스 폭을 조절함에 따라 상기 DLL 특성 테스트 모드로서의 동작을 가능하게 할 수 있다.
도 4b는 상기 DQS 펄스 조절부(200)의 동작을 설명하기 위해 상기 DQS 출력 드라이버(9-1) 및 데이터 스트로브 신호 패드(10-1)와 함께 도시된 개략적인 블록도이다. 상기 DQS 펄스 조절부(200)는 상기 데이터 스트로브 신호(DQS)를 생성하는 DQS 출력 드라이버(9-1) 및 데이터 스트로브 신호 패드(10-1) 사이에 연결되어 구성될 수 있다. 상기 DQS 펄스 조절부(200)로 입력되는 상기 데이터 스트로브 신호(DQS)는 상기 DLL 회로부(2)가 고속 동작 시, 상기 고속 데이터 스트로브 신호(DQS_f)이고 상기 DLL 회로부(2)가 저속 동작 시, 상기 노멀 데이터 스트로브 신호(DQS_n)이다. 그러므로 상기 DQS 펄스 조절부(200)는 상기 DLL 선택 신호(sel_dll)에 따라 입력되는 데이터 스트로브 신호(DQS_f or DQS_n)를 펄스 폭을 조절하여 출력하도록 또는 펄스 폭을 조절하지 않고 출력하도록 구성하면 되겠다. 상기 DLL 선택 신호(sel_dll)가 활성화되면 상기 데이터 스트로브 신호(DQS)는 상기 고속 데이터 스트로브 신호(DQS_f)이므로 상기 DQS 펄스 조절부(200)는 입력되는 상기 고속 데이터 스트로브 신호(DQS_f)의 펄스 폭을 상기 반도체 메모리 테스트 장치가 문제없이 인식할 수 있도록 조절하여 출력하도록 구성하는 것이 바람직하다. 반대로, 상기 DLL 선택 신호(sel_dll)가 비활성화되면 상기 데이터 스트로브 신호(DQS)는 상기 노멀 데이터 스트로브 신호(DQS_n)이므로 상기 DQS 펄스 조절부(200)는 입력되는 상기 노멀 데이터 스트로브 신호(DQS_n)를 펄스 폭의 조절 없이, 그대로 출력하도록 구성하는 것이 바람직하다. 상기 DQS 펄스 조절부(200)는 상기 데이터 스트로브 신호(DQS_n or DQS_f)를 입력 받는 플립플롭 회로를 포함하여 구성될 수 있다. 상기 DQS 펄스 조절부(200)가 상기 데이터 스트로브 신호(DQS)의 펄스 폭을 조절하는 비율은 상기 제 2 클럭clk_f) 및 상기 제 1 클럭(clk_n)의 비율과 같도록 구성하는 것이 바람직하다. 상기 반도체 메모리 테스트 장비에서 입력되는 상기 제 1 클럭(clk_n)에 해당하는 펄스 폭을 가진 상기 데이터 스트로브 신호(DQS)를 인식할 수 있기 때문이다. 예를 들어, 상기 제 1 클럭(clk_n)의 주기가 상기 제 2 클럭(clk_f)의 주기의 두 배 값을 갖는다면 상기 DQS 펄스 조절부(200)는 상기 데이터 스트로브 신호(DQS)의 펄스 폭을 두 배 늘리도록 구성하는 것이 바람직하다.
또한 상기 반도체 메모리 장치는 타이밍 마진 테스트 모드로서 동작될 수 있다. 상기 DLL 입력 클럭 생성부(120)가 상기 제 1 클럭(clk_n)을 상기 DLL 입력 클럭(clk_dllin)으로서 출력하고, 상기 AC 입력 클럭 생성부(130)는 상기 제 2 클럭(clk_f)을 상기 AC 입력 클럭(clk_acin)으로서 출력하면, 상기 반도체 메모리 장치는 상기 타이밍 마진 테스트 모드로서 동작한다. 상기 AC 입력 클럭(clk_acin)이 상기 제 2 클럭(clk_f), 즉 상기 제 1 클럭(clk_n)보다 고속 클럭이기 때문에 상기 AC 회로부(3)는 고속으로 동작된다. 또한 상기 DLL 입력 클럭(clk_dllin)이 상기 제 1 클럭(clk_n), 즉 상기 제 2 클럭(clk_f)보다 저속 클럭이기 때문에 상기 DLL 회로부(2)는 저속으로 동작된다. 위에서 설명한 것처럼, 반도체 메모리 장치는 리드 동작 시 상기 코어부(4)에 저장되어있던 데이터들이 글로벌 입출력 라인(GIO)를 거쳐 상기 출력 먹스부(5)에 실려있다가 상기 파이프 래치 스트로브 신호(PINSTB)가 활성화되면 상기 파이프 래치부(6)로 전달된다. 상기 타이밍 마진 테스트는 상기 파이프 래치 스트로브 신호(PINSTB)가 얼마나 정확하게 활성화되는 지를 확인하는 테스트이다. 상기 반도체 테스트 장비는 상기 타이밍 마진 테스트에서, 상기 AC 회로부(3)가 고속으로 동작함에 따라 상기 출력 먹스부(5)에 고속으로 인가되는 데이터들을 상기 파이프 래치 스트로브 신호(PINSTB)가 정확하게 활성화되어 문제 없이 상기 파이프 래치부(6)에 전달할 수 있는지를 확인한다. 상기 타이밍 마진 테스트에서, 상기 DLL 회로부(2)는 저속으로, 즉 고속보다 더 유리한 조건에서 동작하기 때문에 상기 타이밍 마진 테스트는 상기 파이프 래치 스트로브 신호(PINSTB) 및 상기 데이터 먹스부(5)에 인가되는 데이터들 사이의 타이밍 마진 확인에 집중된 테스트이다. 상기 타이밍 마진 테스트에서, 상기 DLL 회로부(2)는 저속으로 동작하기 때문에 상기 반도체 테스트 장비는 위에서 설명된 상기 DLL 회로부(2)의 고속 동작에 따른 OTA 및 펄스 폭 조절에 대한 고려 없이 데이터들을 인식할 수 있다. 따라서 상기 타이밍 마진 테스트에서는 상기 DLL 특성 테스트에서 필요할 수 있는 상기 DQS 펄스 조절부(200)가 필요하지 않다. 또한 상기 타이밍 특성 테스트는 상기 AC 회로부(3)가 고속 동작하는 테스트이기 때문에 액티브 신호에서 다음 액티브 신호까지의 시간, 즉 tAC의 특성도 확인할 수 있다.
또한 상기 반도체 메모리 장치는 타이밍 마진 테스트 모드로서 동작 시 입출력 라인 커플링 효과 특성도 테스트가 가능하다. 상기 AC 입력 클럭 생성부(130)가 상기 제 2 클럭(clk_f)을 생성함에 따라 상기 AC 회로부(3)가 고속으로 동작하기 때문에 입출력 라인에 인가되는 신호 또한 고속으로 전달된다. 상기 반도체 메모리 장치는 도 2에 도시된 것처럼 버스트 렝스 교환기(300)를 포함하여 구성되면 상기 입출력 라인 커플링 효과 특성을 더 민감하게 테스트할 수 있다. 상기 입출력 라인 커플링 효과는 인접한 입출력 라인의 전압 레벨이 서로 반대인 경우, 또 상기 인접한 입출력 라인의 전압 레벨이 더욱 빠르게 스윙할수록 더 크게 일어난다. 때문에 입출력 라인 커플링 효과 테스트 시, 입력되는 데이터의 버스트 렝스(Burst Lenth)를 조절하여 인접한 입출력 라인에 인가되는 신호 파형을 하이 및 로우 레벨로 서로 다른 전압 레벨을 가지게 함으로써 가장 악조건에서의 커플링 효과를 확인할 수 있다. 상기 버스트 렝스를 조절함에 따라 어떻게 입출력 라인 커플링 효과 테스트의 악조건을 만드는 지와, 상기 버스트 렝스 교환기(300)의 일 실시예에 따른 회로도는 도 6a 및 도 6b를 참조하여 아래에서 기술하도록 한다.
또한 상기 반도체 메모리 장치는 노멀 테스트 모드로서 동작할 수 있다. 상기 DLL 입력 클럭 생성부(120)가 상기 제 1 클럭(clk_n)을 상기 DLL 입력 클럭(clk_dllin)으로서 출력하고, 상기 AC 입력 클럭 생성부(130) 또한 상기 제 1 클럭(clk_n)을 상기 AC 입력 클럭(clk_acin)으로서 출력하면, 상기 반도체 메모리 장치는 상기 노멀 특성 테스트 모드로서 동작한다. 상기 노멀 특성 테스트 모드에서 상기 DLL 입력 클럭(clk_dllin) 및 상기 AC 입력 클럭(clk_acin)은 모두 상기 제 1 클럭(clk_n)이기 때문에, 상기 노멀 특성 테스트 모드에서 상기 DLL 회로부(2) 및 상기 AC 회로부(3)의 동작은 저속 동작이고, 이는 종래 기술에 따른 상기 DLL 회로부(2) 및 상기 AC 회로부(3)의 동작과 같다. 상기 노멀 테스트는 코어 테스트, 제품 규격으로 관리되는 tRCD, tRP, tWR, tAA 등 클럭 속도와 큰 관련이 없는 비동기적(asynchronous) 특성에 대한 테스트, IDD 테스트 등을 포함한다.
도 5는 도 3에서 도시된 상기 클럭 조절부(110)의 일 실시예에 따른 회로도이다.
도 5에 도시된 상기 클럭 조절부(110)는 상기 제 1 클럭(clk_n)에 비해 주기가 절반인 클럭 신호를 상기 제 2 클럭(clk_f)로서 생성하도록 구성되었다. 상기 클럭 조절부(110)는 제 1 내지 제 8 인버터(IV1~IV8), 제 1 및 제 2 패스 게이트(IV1, IV2), 제 1 낸드 게이트(ND1)를 포함하여 구성될 수 있다. 도 5에 도시된 지연 클럭(clk_n1)은 상기 제 1 클럭(clk_n)에 비해 위상이 90˚ 지연된 클럭 이다.
상기 인에이블 신호(clk2en)가 활성화되면, 제 1 노드(n1)에는 상기 제 1 클럭(clk_n)의 반전된 신호가 인가된다. 또 상기 인에이블 신호(clk2en)가 활성화되면 제 2 노드(n2)에는 상기 제 1 클럭(clk_n)이 인가된다. 또 제 3 노드(n3)에는 상기 지연 클럭(clk_n1)의 반전된 신호가 인가된다. 또 제 4 노드(n4)에는 상기 지연 클럭(clk_n1)이 인가된다. 상기 제 5 및 제 6 인버터(IV5, IV6)는 삼상 인버터(Tri-State Inverter)로서 상기 지연 클럭(clk_n1) 및 상기 지연 클럭(clk_n1)의 반전된 신호에 따라 각각 교대로 활성화된다. 제 5 노드에는 상기 지연 클럭(clk_n1)의 레벨에 따라 상기 제 1 노드(n1)에 인가되는 상기 제 1 클럭(clk_n)의 반전된 신호 또는 제 2 노드(n2)에 인가되는 상기 제 1 클럭(clk_n)이 인가된다. 제 5 노드에 인가된 신호는 상기 인에이블 신호(clk2en)에 의해 활성화되는 제 8 인버터(IV8)를 통과하여 상기 제 2 클럭(clk_f)로서 출력된다. 이에 따라 상기 제 2 클럭(clk_f)는 상기 제 1 클럭(clk_n)에 비해 주기가 절반인 클럭 신호가 된다.
도 6a 및 도 6b는 상기 버스트 렝스 교환기(300)의 회로도 및 상기 버스트 렝스 교환기(300)의 동작에 따라 입출력 라인에 인가되는 신호 파형도이다.
도 6a를 참조하면, 상기 버스트 렝스 교환기(300)는 제 3 및 제 4 패스 게이트(PG3, PG4) 및 제 9 인버터(IV9)를 포함한다. 상기 제 3 패스 게이트(PG3)는 제 1 입력(in1)을 입력 받고 상기 인에이블 신호(clk2en)가 비활성화되면 활성화된다. 상기 제 4 패스 게이트(PG4)는 제 2 입력(in2)을 입력 받고 상기 인에이블 신호(clk2en)가 활성화되면 활성화된다. 상기 버스트 렝스 교환기(300)는 인에이블 신호(clk2en)에 따라 상기 제 1 입력(in1) 및 상기 제 2 입력(in2) 중 하나를 선택하여 출력 신호(out)로서 출력한다.
도 6b를 참조하면, (a)는 테스트 장비가 반도체 메모리 장치에 입력하는 데이터의 파형이다. (a) 파형을 보면, 입출력 라인의 커플링 효과를 악조건에서 확인하기 위해 하이 및 로우 레벨로 스윙하고 있음을 알 수 있다. (b)는 도 3에 도시된 상기 반도체 메모리 장치가 상기 버스트 렝스 교환기(300)를 포함하지 않은 상태에서 상기 타이밍 마진 테스트 모드로서 동작할 때의 파형이다. 상기 타이밍 마진 테스트 모드에서는 상기 AC 회로부(3)가 고속 동작하게 되므로, (a)와 같이 입력되는 신호의 한 펄스를 두 번 입력받아 (b)와 같은 데이터 파형을 얻게 된다. (b) 파형을 확인하면, 제 1 내지 제 8 버스트 렝스(BL0~BL8)가 두 번의 하이 레벨 및 두 번의 로우 레벨을 반복하여 스윙함을 알 수 있다. (c)는 도 3에 도시된 상기 반도체 메모리 장치가 상기 버스트 렝스 교환기(300)를 복수 개 포함한 상태에서 상기 타이밍 마진 테스트 모드로서 동작할 때의 파형이다. (b) 파형의 제 2 및 제 3 버스트 렝스(BL1, BL2)가 서로 바뀌어 (c) 파형에서는 제 3 및 제 2 버스트 렝스(BL2, BL1) 순으로 출력된다. (b) 파형의 제 6 및 제 7 버스트 렝스(BL5, BL6) 또한 서로 바뀌어 (c) 파형에 적용된다. 이러한 교환을 통해 (c) 파형은 한 번의 하이 레벨 및 한번의 로우 레벨을 반복하여 스윙한다. (c) 파형의 버스트 렝스 데이터가 입력 라인에 실리면, 인접한 라인의 전압 레벨이 각각 서로 반대인 커플링 효과에 악조건인 환경이 된다. (c) 파형과 같은 구현을 위해서, 도 6a에 도시된 상기 버스트 렝스 교환기(300)를 도 2에 도시된 것처럼 상기 입력 래치부(11) 및 상기 GIO 입력 드라이버(12) 사이에 복수 개 병렬로 연결되도록 구성하여, 상기 인에이블 신호(clk2en)에 따라 상기 입력 래치부(11)에 저장된 병렬 데이터의 상기 제 2 및 제 3 버스트 렝스(BL1, BL2)를 각각 상기 제 1 입력(in) 및 제 2 입력(in2)으로 받아 상기 GIO 입력 드라이버(12)의 제 2 버스트 렝스 단자에 출력하고, 제 3 및 제 2 버스트 렝스(BL2, BL1)를 각각 상기 제 1 입력(in) 및 제 2 입력(in2)으로 받아 상기 GIO 입력 드라이버(12)의 제 3 버스트 렝스 단자에 출력하도록 구성함이 바람직하다. 상기 제 6 및 제 7 버스트 렝스(BL5, BL6) 역시 상기 제 2 및 상기 제 3 버스트 렝스(BL1, BL2)와 동일하게 구성함이 바람직하다.
위에서 설명한 것처럼, 본 발명의 일 실시예에 따른 반도체 메모리 장치가 상기 DDL 특성 테스트 모드, 타이밍 마진 테스트 모드 및 노멀 테스트 모드로 동작할 수 있다. 이에 따라 반도체 메모리 테스트 장비가 저속 클럭(본 발명의 상기 제 1 클럭(clk_n)에 해당)을 입력하여 테스트하더라도 내부에서 고속 클럭(본 발명의 상기 제 2 클럭(clk_f)에 해당)을 생성하여 테스트할 수 있다. 다시 말해 고속 클럭을 지원하지 않는 구형 반도체 메모리 테스트 장비에서도, 고속 클럭을 목표 클럭으로 갖는 반도체 메모리 장치의 고속 동작 특성 및 저속 동작 특성 모두를 테스트할 수 있다. 이러한 점은 반도체 메모리 장치 생산 장비의 범용성 및 수명을 늘리는 효과를 창출하여, 반도체 메모리 생산량 증가, 비용 감소의 효과를 또한 창출한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 클럭버퍼 2: DLL 회로부
3: AC 회로부 4: 코어부
5: 출력 먹스부 6: 파이프 래치부
7: 트리거부 8: 출력 클럭 생성부
9: 출력 드라이버부 9-1: DQS 출력 드라이버
10: 데이터 패드부 10-1: 데이터 스트로브 신호 패드
11: 입력 래치부 12: GIO 입력 드라이버
100: 내부 클럭 생성부 110: 클럭 조절부
120: DLL 입력 클럭 생성부 130: AC 입력 클럭 생성부
200: DQS 펄스 조절부 300: 버스트 렝스 교환기

Claims (41)

  1. 인에이블 신호가 활성화되면 제 1 클럭을 입력 받아 상기 제 1 클럭보다 목표 클럭 주기에 가까운 주기를 가지는 제 2 클럭을 생성하는 클럭 조절부;
    상기 인에이블 신호에 따라 상기 제 1 클럭 및 상기 제 2 클럭 중 하나를 AC 입력 클럭으로서 출력하는 AC 입력 클럭 생성부; 및
    상기 인에이블 신호를 입력받아 버스트 렝스 신호들의 순서를 변경하는 버스트 렝스 교환기를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 AC 입력 클럭 생성부가 상기 제 2 클럭을 AC 입력 클럭으로서 출력함으로써 테스트가 수행되는 반도체 메모리 장치.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 버스트 렝스 교환기는 인접한 상기 버스트 렝스 신호가 서로 반대 레벨의 전압 레벨을 갖도록 상기 버스트 렝스 신호들의 순서를 변경하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 목표 클럭 주기는 노멀 동작 시 상기 반도체 메모리 장치가 외부로부터 입력 받는 클럭 신호의 주기와 같은 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 클럭의 주기는 상기 제 1 클럭의 주기의 절반인 것을 특징으로 하는 반도체 메모리 장치.
  7. 인에이블 신호가 활성화되면 제 1 클럭을 입력 받아 상기 제 1 클럭보다 목표 클럭 주기에 가까운 주기를 가지는 제 2 클럭을 생성하는 클럭 조절부;
    DLL 선택 신호에 따라 상기 제 1 클럭 및 상기 제 2 클럭 중 하나를 DLL 입력 클럭으로서 출력하는 DLL 입력 클럭 생성부; 및
    상기 DLL 선택 신호에 응답하여 데이터 스트로브 신호의 펄스 폭을 조절하여 출력하는 데이터 스트로브 신호 펄스 조절부를 포함하는 반도체 메모리 장치.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 데이터 스트로브 신호 펄스 조절부에 의해 조절되는 상기 데이터 스트로브 신호의 펄스 폭 변동 비율은 상기 제 2 클럭 및 상기 제 1 클럭 주기의 비율과 같은 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 목표 클럭 주기는 노멀 동작 시 상기 반도체 메모리 장치가 외부로부터 입력 받는 클럭 신호의 주기와 같은 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 2 클럭의 주기는 상기 제 1 클럭의 주기의 절반인 것을 특징으로 하는 반도체 메모리 장치.
  12. 인에이블 신호가 활성화되면 제 1 클럭을 입력 받아 상기 제 1 클럭보다 목표 클럭 주기에 가까운 주기를 가지는 제 2 클럭을 생성하는 클럭 조절부;
    DLL 선택 신호에 따라 상기 제 1 클럭 및 상기 제 2 클럭 중 하나를 DLL 입력 클럭으로서 출력하는 DLL 입력 클럭 생성부;
    상기 인에이블 신호에 따라 상기 제 1 클럭 및 상기 제 2 클럭 중 하나를 AC 입력 클럭으로서 출력하는 AC 입력 클럭 생성부; 및
    상기 DLL 선택 신호에 응답하여 데이터 스트로브 신호의 펄스 폭을 조절하여 출력하는 데이터 스트로브 신호 펄스 조절부를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 DLL 입력 클럭 생성부 및 상기 AC 입력 클럭 생성부가 상기 제 2 클럭을 각각 상기 DLL 입력 클럭 및 상기 AC 입력 클럭으로서 출력함으로써 테스트가 수행되는 반도체 메모리 장치.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 데이터 스트로브 신호 펄스 조절부에 의해 조절되는 상기 데이터 스트로브 신호의 펄스 폭 변동 비율은 상기 제 2 클럭 및 상기 제 1 클럭 주기의 비율과 같은 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 AC 입력 클럭 생성부가 상기 제 2 클럭을 상기 AC 입력 클럭으로서 출력하고 상기 DLL 입력 클럭 생성부가 상기 제 1 클럭을 상기 DLL 입력 클럭으로서 출력함으로써 테스트가 수행되는 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 인에이블 신호를 입력받아 버스트 렝스 신호들의 순서를 변경하는 버스트 렝스 교환기를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 버스트 렝스 교환기는 인접한 상기 버스트 렝스 신호가 서로 반대 레벨의 전압 레벨을 갖도록 상기 버스트 렝스 신호들의 순서를 변경하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 AC 입력 클럭 생성부가 상기 제 2 클럭을 상기 AC 입력 클럭으로서 출력하고 상기 DLL 입력 클럭 생성부가 상기 제 1 클럭을 상기 DLL 입력 클럭으로서 출력하면 입출력 라인 커플링 테스트 동작을 추가로 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 12 항에 있어서,
    상기 DLL 선택 신호 및 상기 인에이블 신호에 따라 상기 제 1 클럭을 상기 AC 입력 클럭으로서 출력하고 상기 제 1 클럭을 상기 DLL 입력 클럭으로서 출력함으로써 테스트가 수행되는 반도체 메모리 장치.
  21. 제 12 항에 있어서,
    상기 목표 클럭 주기는 노멀 동작 시 상기 반도체 메모리 장치가 외부로부터 입력 받는 클럭 신호의 주기와 같은 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제 2 클럭의 주기는 상기 제 1 클럭의 주기의 절반인 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 1 클럭을 입력 받아 상기 제 1 클럭보다 목표 클럭 주기에 가까운 주기를 가지는 제 2 클럭을 생성하는 클럭 조절부;
    상기 제 1 클럭을 DLL 입력 클럭으로서 출력하는 DLL 입력 클럭 생성부;
    상기 제 2 클럭을 AC 입력 클럭으로서 출력하는 AC 입력 클럭 생성부; 및
    버스트 렝스 신호들의 순서를 변경하는 버스트 렝스 교환기를 포함하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 버스트 렝스 교환기는 인접한 상기 버스트 렝스 신호가 서로 반대 레벨의 전압 레벨을 갖도록 상기 버스트 렝스 신호들의 순서를 변경하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 23 항에 있어서,
    상기 목표 클럭 주기는 노멀 동작 시 상기 반도체 메모리 장치가 외부로부터 입력 받는 클럭 신호의 주기와 같은 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 25 항에 있어서,
    상기 제 2 클럭의 주기는 상기 제 1 클럭의 주기의 절반인 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 1 클럭을 입력받아 상기 제 1 클럭보다 목표 클럭 주기에 가까운 주기를 갖는 제 2 클럭을 생성하는 단계;
    상기 제 2 클럭을 DLL 입력 클럭 및 AC 입력 클럭으로서 출력하는 단계; 및
    데이터 스트로브 신호의 펄스 폭을 조절하여 출력하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  28. 제 27 항에 있어서,
    상기 제 2 클럭을 생성하는 단계는 상기 제 1 클럭 및 상기 제 1 클럭의 위상을 90도 시프트한 클럭을 조합하여 상기 제 2 클럭을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  29. 삭제
  30. 제 27 항에 있어서,
    상기 데이터 스트로브 신호의 펄스 폭을 조절하여 출력하는 단계에서 상기 데이터 스트로브 신호의 펄스 폭을 조절하는 비율은 상기 제 2 클럭 및 상기 제 1 클럭 주기의 비율과 같은 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  31. 제 27 항에 있어서,
    상기 제 2 클럭을 DLL 입력 클럭 및 AC 입력 클럭으로서 출력하는 단계는 DLL 선택 신호에 응답하여 상기 제 2 클럭을 상기 DLL 입력 클럭으로서 출력하고,
    상기 데이터 스트로브 신호의 펄스 폭을 조절하여 출력하는 단계는 상기 DLL 선택 신호에 응답하여 상기 데이터 스트로브 신호의 펄스 폭을 조절하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  32. 제 27 항에 있어서,
    상기 스트로브 신호의 펄스 폭을 조절하여 출력하는 단계는 데이터 스트로브 신호 펄스 조절부를 통해 수행되고,
    상기 데이터 스트로브 신호 펄스 조절부는 상기 반도체 메모리 장치의 데이터 스트로브 신호 출력 드라이버 및 데이터 스트로브 신호 패드 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  33. 제 27 항에 있어서,
    상기 목표 클럭 주기는 노멀 동작 시 상기 반도체 메모리 장치가 외부로부터 입력 받는 클럭 신호의 주기와 같은 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  34. 제 33 항에 있어서,
    상기 제 2 클럭의 주기는 상기 제 1 클럭의 주기의 절반인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  35. 제 1 클럭을 입력받아 상기 제 1 클럭보다 목표 클럭 주기에 가까운 주기를 갖는 제 2 클럭을 생성하는 단계;
    상기 제 2 클럭을 AC 입력 클럭으로서 출력하고 상기 제 1 클럭을 DLL클럭으로서 출력하는 단계; 및
    버스트 렝스 신호의 순서를 변경하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  36. 제 35 항에 있어서,
    상기 제 2 클럭을 생성하는 단계는 상기 제 1 클럭 및 상기 제 1 클럭의 위상을 90도 시프트한 클럭을 조합하여 상기 제 2 클럭을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  37. 삭제
  38. 제 35 항에 있어서,
    상기 버스트 렝스 신호의 순서를 변경하는 단계는 인접한 입출력 라인에 전달되는 데이터의 논리 값이 서로 반대가 되도록 하는 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  39. 제 35 항에 있어서,
    상기 버스트 렝스 신호의 순서를 변경하는 단계는 버스트 렝스 교환기를 통해 수행되고,
    상기 버스트 렝스 교환기는 상기 반도체 메모리 장치의 입력 래치부 및 GIO 입력 드라이버 사이에 위치하여 라이트 명령 시 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  40. 제 35 항에 있어서,
    상기 목표 클럭 주기는 노멀 동작 시 상기 반도체 메모리 장치가 외부로부터 입력 받는 클럭 신호의 주기와 같은 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  41. 제 40 항에 있어서,
    상기 제 2 클럭의 주기는 상기 제 1 클럭의 주기의 절반인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
KR1020100086491A 2010-09-03 2010-09-03 반도체 메모리 장치 및 이의 테스트 방법 KR101180405B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020100086491A KR101180405B1 (ko) 2010-09-03 2010-09-03 반도체 메모리 장치 및 이의 테스트 방법
US12/948,874 US8300496B2 (en) 2010-09-03 2010-11-18 Semiconductor memory apparatus and test method thereof
TW100101765A TWI489473B (zh) 2010-09-03 2011-01-18 半導體記憶體裝置與其測試方法
JP2011012892A JP2012059344A (ja) 2010-09-03 2011-01-25 半導体メモリ装置及びそのテスト方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100086491A KR101180405B1 (ko) 2010-09-03 2010-09-03 반도체 메모리 장치 및 이의 테스트 방법

Publications (2)

Publication Number Publication Date
KR20120025047A KR20120025047A (ko) 2012-03-15
KR101180405B1 true KR101180405B1 (ko) 2012-09-10

Family

ID=45770644

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100086491A KR101180405B1 (ko) 2010-09-03 2010-09-03 반도체 메모리 장치 및 이의 테스트 방법

Country Status (4)

Country Link
US (1) US8300496B2 (ko)
JP (1) JP2012059344A (ko)
KR (1) KR101180405B1 (ko)
TW (1) TWI489473B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9026870B2 (en) 2012-07-27 2015-05-05 Samsung Electronics Co., Ltd. Memory module and a memory test system for testing the same
KR102641515B1 (ko) * 2016-09-19 2024-02-28 삼성전자주식회사 메모리 장치 및 그것의 클록 분배 방법
US10873324B2 (en) * 2018-07-03 2020-12-22 Arm Limited Pulse stretcher circuitry
US11049584B2 (en) 2019-01-15 2021-06-29 Samsung Electronics Co., Ltd. Integrated circuit memory devices having buffer dies and test interface circuits therein that support testing and methods of testing same
US11551746B2 (en) 2020-11-19 2023-01-10 Micron Technology, Inc. Apparatuses including memory regions having different access speeds and methods for using the same
KR20220121385A (ko) 2021-02-25 2022-09-01 삼성전자주식회사 어플리케이션 프로세서 및 이를 포함하는 전자 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933379A (en) 1996-11-18 1999-08-03 Samsung Electronics, Co., Ltd. Method and circuit for testing a semiconductor memory device operating at high frequency
US6247138B1 (en) * 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
US6646953B1 (en) * 2000-07-06 2003-11-11 Rambus Inc. Single-clock, strobeless signaling system
JP2003059298A (ja) * 2001-08-09 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置
KR101043379B1 (ko) 2004-10-29 2011-06-21 주식회사 하이닉스반도체 반도체 메모리 장치
JP2006252656A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp マルチポートメモリ装置
US8230143B2 (en) * 2005-04-01 2012-07-24 Lsi Corporation Memory interface architecture for maximizing access timing margin
US20070226567A1 (en) 2006-03-23 2007-09-27 Gorman Kevin W High speed bist utilizing clock multiplication
KR100809690B1 (ko) 2006-07-14 2008-03-07 삼성전자주식회사 저속 테스트 동작이 가능한 반도체 메모리 장치 및 반도체메모리 장치의 테스트 방법
KR100805698B1 (ko) * 2006-08-31 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치
US7502267B2 (en) * 2006-09-22 2009-03-10 Winbond Electronics Corporation Clock frequency doubler method and apparatus for serial flash testing
KR100825779B1 (ko) 2006-09-28 2008-04-29 삼성전자주식회사 반도체 메모리장치 및 이에 대한 웨이퍼 레벨 테스트 방법
US7675797B2 (en) * 2006-10-31 2010-03-09 Samsung Electronics Co., Ltd. CAS latency circuit and semiconductor memory device including the same
JP4919768B2 (ja) * 2006-11-10 2012-04-18 株式会社東芝 集積回路装置
KR100968459B1 (ko) * 2008-11-10 2010-07-07 주식회사 하이닉스반도체 반도체 메모리 장치
KR101046722B1 (ko) * 2009-07-01 2011-07-05 주식회사 하이닉스반도체 반도체 장치

Also Published As

Publication number Publication date
KR20120025047A (ko) 2012-03-15
JP2012059344A (ja) 2012-03-22
TWI489473B (zh) 2015-06-21
TW201212034A (en) 2012-03-16
US8300496B2 (en) 2012-10-30
US20120057413A1 (en) 2012-03-08

Similar Documents

Publication Publication Date Title
KR101046273B1 (ko) 반도체 장치
US6489819B1 (en) Clock synchronous semiconductor memory device allowing testing by low speed tester
WO2019160583A1 (en) Write level arbiter circuitry
KR101180405B1 (ko) 반도체 메모리 장치 및 이의 테스트 방법
KR101286666B1 (ko) 반도체 메모리 장치, 테스트 회로 및 테스트 방법
US20080205170A1 (en) Ddr-sdram interface circuitry, and method and system for testing the interface circuitry
KR100930401B1 (ko) 반도체 메모리 장치
US9911507B2 (en) Semiconductor device, semiconductor system including the same and test method thereof
KR20120078571A (ko) 반도체 메모리 장치, 테스트 회로 및 테스트 방법
TWI627422B (zh) 半導體測試裝置
KR20090071893A (ko) 반도체 메모리 장치의 데이터 입력 회로 및 그 제어 방법
US6452849B1 (en) Semiconductor device with test mode for performing efficient calibration of measuring apparatus
KR101062856B1 (ko) 스큐 검출 회로와 이를 이용한 반도체 메모리 장치
KR101046272B1 (ko) 반도체 장치
KR102010963B1 (ko) 반도체 장치
US7679969B2 (en) Semiconductor memory device utilizing data mask signal for sharing an input/output channel in a test mode and data output method using the same
KR20120078570A (ko) 반도체 메모리 장치, 테스트 회로 및 테스트 방법
KR20110130883A (ko) 라이트 레벨라이제이션 스킴을 포함하는 메모리 장치
KR20130049658A (ko) 반도체메모리장치 및 반도체시스템
US20240144984A1 (en) Loopback circuit for low-power memory devices
JP2010198715A (ja) 半導体記憶装置
KR20090094604A (ko) 반도체 메모리장치
KR20090126774A (ko) 반도체 메모리 소자
JP6500693B2 (ja) 可変遅延制御回路の縮退故障診断方法および可変遅延制御回路を有するメモリコントローラ
KR101226276B1 (ko) 뱅크인에이블신호 생성회로를 포함하는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150721

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160721

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170724

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180725

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190724

Year of fee payment: 8