JP2012059344A - 半導体メモリ装置及びそのテスト方法 - Google Patents

Abstract

【課題】本発明は、低速クロックを受信して高速のテスト特性を確認することができる半導体メモリ装置を提供することにある。
【解決手段】本発明の半導体メモリ装置は、イネーブル信号がアクティブになったとき第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するクロック調節部及びイネーブル信号により前記第１クロック及び前記第２クロックのうちひとつをＡＣ入力クロックとして出力するＡＣ入力クロック生成部を含む。
【選択図】図２

Description

本発明は半導体メモリ装置に関するもので、さらに詳しくは、外部クロックに同期化されてテストが行われる半導体メモリ装置に関するものである。

半導体メモリ装置は正常動作の可否を知るためにテストを経る。一般的に半導体メモリ装置はクロック信号を受信して同期化して動作をするために、半導体メモリテストもテスト装備からクロック信号を半導体メモリ装置に入力して、テストデータを入出力して進行される。半導体メモリテストにはセルの正常動作の可否を判断するテスト、隣接した金属線等間のカップリング効果を確認するテスト、時間的な特性を有する信号等間のマージンを確認するテストなどがある。

半導体メモリ装置はだんだん高速化に成りつつある。これに伴い半導体メモリ装置の高速動作テストに問題点等が発生している。もう少し詳しく説明すると、半導体メモリ装置は、チップ等が分離される前にウエハー状態で存在するウエハー段階でテストされることもありうるし、チップ等が分離されてパッケージ状態で結合されたパッケージ段階でテストされることもありうる。このようなウエハー段階でのテストにおいては、半導体メモリ装置の高速化によって、旧型テスト装備等により半導体メモリチップに入力されるクロック信号の最大周波数の値が半導体メモリ装置がパッケージ状態で動作する周波数（目標周波数と称する）の値より小さくなる場合が発生している。これに伴い、ウエハー段階においては半導体メモリ装置が目標周波数に動作する時の特性をテスト出来なくなる。

このような問題点を解決するために、従来技術に係る半導体メモリ装置は、ウエハー段階ではセルの正常動作の可否、電流規格など低速周波数でもテスト可能な基本的な特性を評価して、パッケージ段階で高速クロックを入力して目標周波数で入出力ラインのカップリング効果確認、パイプラッチストローブ信号のタイミングマージンチェックなどを実施する。しかし、このようにウエハー段階で目標周波数での動作特性を評価できなくなれば、動作特性が規格に達しないメモリチップをあらかじめフィルターリング出来なくなるので規格に達しないメモリチップ等もパッケージ工程を進行することになる。このような点はパッケージ歩留まりの下落を引き起こし、原価上昇の要因になる。また、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：シリコン貫通電極）製品のように複数個のウエハーチップを並列に連結する製品の場合、ウエハー段階で十分に選び出されない不良ウエハーチップのために多数の正常ウエハーチップ等も不良処理される状況が発生する。

また、半導体メモリ装置はパッケージ工程を行わずにウエハー段階の製品で販売されることもあるが、先に説明したようにウエハー段階で十分な特性評価がなされなかった点は製品の品質信頼性を下落させる要因になる。したがってウエハー段階において目標周波数でテストが可能な新型テスト装備を使って半導体メモリ装置をテストしなければならず、このような点は生産期間及び費用の増加を招く。

図１は従来技術に係る半導体メモリ装置において遅延固定ループ（Ｄｅｌａｙｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ、以下ＤＬＬ）、入力クロック及びＡＣ入力クロックを生成する構成部の概略的なブロック図である。従来技術に係る半導体メモリ装置は外部クロック（ｃｌｋ＿ｅｘ）をクロックバッファー１で受信して内部クロック信号であるノーマルクロック（ｃｌｋ＿ｎ）を生成する。このようなノーマルクロック（ｃｌｋ＿ｎ）はＤＬＬ回路部２及びＡＣ回路部３に入力される。ＤＬＬ回路部２及びＡＣ回路部３は受信されたノーマルクロック（ｃｌｋ＿ｎ）に同期化して動作を行う。ＤＬＬ回路部２はディレー固定ループ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）回路を含んでおり、受信されたノーマルクロック（ｃｌｋ＿ｎ）によりＤＬＬクロックを生成することによってデータ出力タイミングを決定する構成であり、ＡＣ回路部３は外部からアドレス（Ａｄｄｒｅｓｓ）信号及びコマンド（Ｃｏｍｍａｎｄ）信号を受信して内部アドレス信号及び内部コマンド信号を生成する構成部である。

米国特許第７７３４９６７号明細書

本発明は前述した問題点を解決するために提案されたもので、その目的は、低速クロックを受信して高速のテスト特性を確認することができる半導体メモリ装置及びそのテスト方法を提供することにある。

本発明の一態様に係る半導体メモリ装置は、イネーブル信号がアクティブになったとき第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するクロック調節部及びイネーブル信号により前記第１クロック及び前記第２クロックのうちひとつをＡＣ入力クロックとして出力するＡＣ入力クロック生成部とを含む。

また、本発明の他の態様に係る半導体メモリ装置は、イネーブル信号がアクティブになると第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するクロック調節部及びＤＬＬ選択信号により前記第１クロック及び前記第２クロックのうちひとつをＤＬＬ入力クロックとして出力するＤＬＬ入力クロック生成部を含む。

また、本発明の他の態様に係る半導体メモリ装置は、イネーブル信号がアクティブになったとき第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するクロック調節部、ＤＬＬ選択信号により前記第１クロック及び前記第２クロックのうちひとつをＤＬＬ入力クロックとして出力するＤＬＬ入力クロック生成部及び前記イネーブル信号により前記第１クロック及び前記第２クロックのうちひとつをＡＣ入力クロックとして出力するＡＣ入力クロック生成部とを含む。

また、本発明の他の態様に係る半導体メモリ装置は、第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するクロック調節部、前記第１クロックをＤＬＬ入力クロックとして出力するＤＬＬ入力クロック生成部、前記第２クロックをＡＣ入力クロックとして出力するＡＣ入力クロック生成部及びバースト長信号の順序を変更するバースト長（Ｂｕｒｓｔ Ｌｅｎｇｔｈ）交換機を含む。

また、本発明の他の態様に係る半導体メモリ装置のテスト方法は、第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するステップ及び前記第２クロックをＤＬＬ入力クロック及びＡＣ入力クロックとして出力するステップを含む。

また、本発明の他の態様に係る半導体メモリ装置のテスト方法は、第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するステップ及び前記第２クロックをＡＣ入力クロックとして出力して前記第１クロックをＤＬＬクロックとして出力するステップを含む。

本発明の一態様に係る半導体メモリ装置は外部クロックで低速クロックを提供する半導体メモリテスト装備で高速動作特性をテストできるという効果を奏する。

従来技術に係る半導体メモリ装置においてＤＤＬ入力クロック及びＡＣ入力クロックを生成する構成部の概略的なブロック図である。 本発明の一実施形態に係る半導体メモリ装置がリード／ライト命令によって全体的に動作する流れを図示するブロック図である。 図２に図示された内部クロック生成部、ＤＬＬ回路部、ＡＣ回路部を詳しく図示するブロック図である。 （ａ）ＤＬＬ回路部の動作速度によるデータストローブ信号の波形図および（ｂ）ＤＱＳパルス調節部、ＤＱＳ出力ドライバー及びデータストローブ信号パッドを図示するブロック図である。 図３で図示されたクロック調節部を詳しく図示した回路図である。 （ａ）バースト長交換機を詳しく図示した回路図および（ｂ）バースト長交換機の動作により入出力ラインに印可される信号の波形図である。

本発明の一実施形態に係る半導体メモリ装置はパッケージ状態で、動作しようとする目標クロックより周期が長いノーマルクロック（第１クロックとして称する）を受信して前記外部クロックより目標クロックに近い周期を有する高速クロック（第２クロックとして称する）を生成して、前記第１クロック及び第２クロックをＤＬＬ回路部及びＡＣ回路部に適切に伝達することによって、旧型ウエハーテスト装備で目標周波数動作特性を評価できるようにする。

図２は、本発明の一実施形態に係る半導体メモリ装置がリード／ライト命令により全体的に動作する流れを図示するブロック図である。

内部クロック生成部１００、ＤＱＳパルス調節部（データストローブ信号のパルス調節部）２００及びバースト長交換機３００を除いた残りのブロック等は従来技術に係る半導体メモリ装置と同一に構成されることができる。前記内部クロック生成部１００は、クロックバッファー１が外部クロック（ｃｌｋ＿ｅｘ）を受信して生成する第１クロック（ｃｌｋ＿ｎ）を受信して、ＤＬＬ回路部２及びＡＣ回路部３に各々入力されるＤＬＬ入力クロック（ｃｌｋ＿ｄｌｌｉｎ）及びＡＣ入力クロック（ｃｌｋ＿ａｃｉｎ）を生成する。

図１に図示された従来技術で前記第１クロック（ｃｌｋ＿ｎ）が前記ＤＬＬ回路部２及び前記ＡＣ回路部３に入力されるのとは異なり、図２に図示された本発明の一実施形態に係る半導体メモリ装置は前記内部クロック生成部１００を通し前記ＤＬＬ入力クロック（ｃｌｋ＿ｄｌｌｉｎ）及び前記ＡＣ入力クロック（ｃｌｋ＿ａｃｉｎ）を生成して前記ＤＬＬ回路部２及び前記ＡＣ回路部３に提供する。前記内部クロック生成部１００、前記ＤＱＳパルス調節部２００及び前記バースト長交換機３００の動作及び構成は図３以下の図面を参照して記述する。

前記半導体メモリ装置のリード（Ｒｅａｄ）動作のためにリードコマンドが入力されると、前記ＡＣ回路部３は外部から入力される出力コマンド及び出力アドレス信号を受信して前記ＡＣ入力クロック（ｃｌｋ＿ａｃｉｎ）に同期化された演算を通し内部出力コマンド、内部出力アドレス信号を生成する。前記半導体メモリ装置は前記内部出力コマンド、内部出力アドレス信号に応答してコア部４に保存されていたデータをビットライン対（ＢＬ、ＢＬＢ）に出力する。前記ビットライン対（ＢＬ、ＢＬＢ）に伝送されたデータはセグメント入出力ライン対（ＳＩＯ、ＳＩＯＢ）及びローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）を経てグローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）に印可される。

出力マルチプレクサ５は前記グローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）に印可されたデータをパイプラッチ部６に出力して、前記パイプラッチ部６はパイプラッチストローブ信号（ＰＩＮＳＴＢ）がアクティブになると、前記データを受信してラッチし、前記データを第１データ（ＲＤＯ）及び第２データ（ＦＤＯ）としてトリガー部７に伝達する。前記パイプラッチ部６が複数のデータ（ＲＤＯ、ＦＤＯ）を出力することはＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）構造を勘案したものである。

前記リードコマンドの入力によって前記ＤＬＬ回路部２は入力されるＤＬＬ入力クロック（ｃｌｋ＿ｄｌｌｉｎ）によって第１ＤＬＬクロック（ＲＣＬＫ＿ＤＬＬ）及び第２ＤＬＬクロック（ＦＣＬＫ＿ＤＬＬ）を生成する。前記ＤＬＬ回路部２が複数のＤＬＬクロック（ＲＣＬＫ＿ＤＬＬ、ＦＣＬＫ＿ＤＬＬ）を生成することもＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）構造を勘案したものである。

前記第１ＤＬＬクロック（ＲＣＬＫ＿ＤＬＬ）及び前記第２ＤＬＬクロック（ＦＣＬＫ＿ＤＬＬ）は、出力クロック生成部８に入力されてデータ出力タイミングの情報を有する第１出力クロック（ＲＣＬＫＤＯＢ）及び第２出力クロック（ＦＣＬＫＤＯＢ）に変換される。前記出力クロック生成部８はデータ出力のために前記第１出力クロック（ＲＣＬＫＤＯＢ）及び前記第２出力クロック（ＦＣＬＫＤＯＢ）を前記トリガー部７に伝達する。また、前記出力クロック生成部８は前記パイプラッチ部６が前記トリガー部７に前記第１データ（ＲＤＯ）及び前記第２データ（ＦＤＯ）を出力するように管掌する信号である出力開始信号（ＳＯＳＥＢ）を前記パイプラッチ部６に出力する。

先に説明したように、前記リードコマンドにより前記トリガー部７にデータ出力タイミングのための前記第１出力クロック（ＲＣＬＫＤＯＢ）及び前記第２出力クロック（ＦＣＬＫＤＯＢ）が前記出力クロック生成部８から入力されて、出力データとして前記第１データ（ＲＤＯ）及び前記第２データ（ＦＤＯ）が前記パイプラッチ部６から入力される。前記トリガー部７は、前記第１出力クロック（ＲＣＬＫＤＯＢ）及び前記第２出力クロック（ＦＣＬＫＤＯＢ）に同期化されて前記第１データ（ＲＤＯ）及び前記第２データ（ＦＤＯ）を出力ドライバー部９に第１出力データ（ＤＡＴＡＲ）及び第２出力データ（ＤＡＴＡＦ）として出力する。

前記出力ドライバー部９は、データ（ＤＱ）を出力するデータ出力ドライバー及びデータストローブ信号（ＤＱＳ）を出力するデータストローブ信号出力ドライバー（以下ＤＱＳ出力ドライバー、９−１、図４（ｂ）参照）を含む。また、前記データパッド部１０は、データパッド及びデータストローブ信号パッド（１０−１、図４（ｂ）参照）を含む。したがって前記出力ドライバー部９は、前記第１出力データ（ＤＡＴＡＲ）及び前記第２出力データ（ＤＡＴＡＦ）によってデータ（ＤＱ）を前記データパッドに出力して、また、前記データストローブ信号（ＤＱＳ）を出力する。

前記データストローブ信号（ＤＱＳ）は前記ＤＱＳパルス調節部２００を経て前記データストローブ信号パッドに入力され、または、前記データストローブ信号パッドに直接に入力される。前記ＤＱＳパルス調節部２００は発明の構成によって削除されることができる構成部であり、詳細な説明は図４（ｂ）を参照して下記で説明する。

ライト（Ｗｒｉｔｅ）動作のためにライト（Ｗｒｉｔｅ）コマンドが入力されると、前記データパッド部１０に直列に入力されたデータが入力ラッチ部１１に印可されて保存される。前記入力ラッチ部１１に保存されたデータはバースト長交換機３００を経て、または経ずにグローバル入出力ライン入力ドライバー（以下ＧＩＯ入力ドライバー、１２）に並列で印可される。前記バースト長交換機３００はテスト項目によって必要の有無が変わる構成部であって、テスト項目の構成により削除されることもできる構成部であり、詳細な説明は図６（ａ）及び図６（ｂ）を参照して下記で説明する。

前記ＧＩＯ入力ドライバー１２は受信された並列データを前記グローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）に印可して、前記データは先に説明された前記リード動作の場合と反対に、前記グローバル入出力ライン対（ＧＩＯ、ＧＩＯＢ）、前記ローカル入出力ライン対（ＬＩＯ、ＬＩＯＢ）、前記セグメント入出力ライン対（ＳＩＯ、ＳＩＯＢ）及び前記ビットライン対（ＢＬ、ＢＬＢ）を経て前記コア部４に保存される。

図３は、図２に図示された前記内部クロック生成部１００、前記ＤＬＬ回路部２及び前記ＡＣ回路部３を詳細に図示するブロック図である。

前記内部クロック生成部１００はクロック調節部１１０、ＤＬＬ入力クロック生成部１２０及びＡＣ入力クロック生成部１３０を含んで構成されることができる。半導体メモリ装置はパッケージ状態で動作しようとする周波数に該当するクロックが存在するが、説明を容易にするためにこのようなクロックを目標クロックとして称する。

前記クロック調節部１１０はイネーブル信号（ｃｌｋ２ｅｎ）がアクティブ（活性化）されると、前記クロックバッファー１で出力された第１クロック（ｃｌｋ＿ｎ、従来技術のノーマルクロックと同じ）を受信して前記第１クロック（ｃｌｋ＿ｎ）より前記目標クロックに近い周期を有する第２クロック（ｃｌｋ＿ｆ）を生成する。

前記ＤＬＬ入力クロック生成部１２０は、ＤＬＬ選択信号（ｓｅｌ＿ｄｌｌ）によって前記第１クロック（ｃｌｋ＿ｎ）及び前記第２クロック（ｃｌｋ＿ｆ）のうち、ひとつをＤＬＬ入力クロック（ｃｌｋ＿ｄｌｌｉｎ）として出力する。前記ＤＬＬ入力クロック生成部１２０は、前記ＤＬＬ選択信号（ｓｅｌ＿ｄｌｌ）によって前記第１クロック（ｃｌｋ＿ｎ）及び前記第２クロック（ｃｌｋ＿ｆ）のうち、ひとつを選択して出力するマルチプレクサ回路を含んで構成されることができる。

前記ＡＣ入力クロック生成部１３０は、前記イネーブル信号（ｃｌｋ２ｅｎ）によって前記第１クロック（ｃｌｋ＿ｎ）及び前記第２クロック（ｃｌｋ＿ｆ）のうち、ひとつをＡＣ入力クロック（ｃｌｋ＿ａｃｉｎ）として出力する。前記ＡＣ入力クロック生成部１３０は、前記イネーブル信号（ｃｌｋ２ｅｎ）によって前記第１クロック（ｃｌｋ＿ｎ）及び前記第２クロック（ｃｌｋ＿ｆ）のうち、ひとつを選択して出力するマルチプレクサ回路を含んで構成されることができる。

前記ＤＬＬ入力クロック生成部１２０及び前記ＡＣ入力クロック生成部１３０が前記第１クロック（ｃｌｋ＿ｎ）及び前記第２クロック（ｃｌｋ＿ｆ）のうち、いずれのクロックを各々選択して出力するかによって、前記ＤＬＬ回路部２及び前記ＡＣ回路部３がいかなる速度で動作するのかが異なるようになり、半導体メモリテスト装備はそれぞれの場合による特性を確認することができる。したがって図３に図示された半導体メモリ装置は前記ＤＬＬ選択信号（ｓｅｌ＿ｄｌｌ）及び前記イネーブル信号（ｃｌｋ２ｅｎ）により互いに異なるモードで動作するようになり、半導体メモリテスト装備はそれぞれのモードによる特性を確認することができる。前記半導体メモリ装置が動作するモードは次のとおりである。

前記半導体メモリ装置はＤＬＬ特性テストモードとして動作されることができる。前記ＤＬＬ入力クロック生成部１２０が前記第２クロック（ｃｌｋ＿ｆ）を前記ＤＬＬ入力クロック（ｃｌｋ＿ｄｌｌｉｎ）として出力して、前記ＡＣ入力クロック生成部１３０も前記第２クロック（ｃｌｋ＿ｆ）を前記ＡＣ入力クロック（ｃｌｋ＿ａｃｉｎ）として出力すると、前記半導体メモリ装置は前記ＤＬＬ特性テストモードとして動作する。前記ＤＬＬ入力クロック（ｃｌｋ＿ｄｌｌｉｎ）及び前記ＡＣ入力クロック（ｃｌｋ＿ａｃｉｎ）が全て前記第２クロック（ｃｌｋ＿ｆ）、すなわち前記第１クロック（ｃｌｋ＿ｎ）より高速クロックであるので、前記ＤＬＬ回路部２及び前記ＡＣ回路部３は全て高速で動作させられる。

前記ＤＬＬ特性テストモードにおいて、半導体メモリテスト装備は、前記ＤＬＬ回路部２が高速動作する時生成される前記第１及び第２ＤＬＬクロック（ＲＣＬＫ＿ＤＬＬ、ＦＣＬＫ＿ＤＬＬ）に関連した特性を確認することができる。前記半導体メモリテスト装備は、前記第１及び第２ＤＬＬクロック（ＲＣＬＫ＿ＤＬＬ、ＦＣＬＫ＿ＤＬＬ）によってタイミングが決定されるデータストローブ信号（ＤＱＳ）をスイングして出力するようにして、前記データストローブ信号（ＤＱＳ）をデータストローブ信号パッド（１０−１、図４（ｂ）参照）で受信して前記外部クロック（ｃｌｋ＿ｅｘ）と互いに比較することによって前記ＤＬＬ回路部２が高速動作する時の特性を確認することができる。

先に説明したように前記ＤＬＬ特性テストモードにおいて、前記半導体メモリテスト装備は、前記データストローブ信号（ＤＱＳ）を前記データストローブ信号パッドを通し受信する。ここで、当業者は前記ＤＬＬ回路部２が高速動作をする時データストローブ信号パッドから出力される前記データストローブ信号（ＤＱＳ）を前記半導体メモリテスト装備が認識できるのかを確認しなければならない。

図４（ａ）は、前記ＤＬＬ回路部２が前記第２クロック（ｃｌｋ＿ｆ）を前記ＤＬＬ入力クロック（ｃｌｋ＿ｄｌｌｉｎ）として受信して、高速動作した時生成される前記第１及び第２ＤＬＬクロック（ＲＣＬＫ＿ＤＬＬ、ＦＣＬＫ＿ＤＬＬ）によりタイミングが決定されて出力されるデータストローブ信号（ＤＱＳ＿ｆ、以下高速データストローブ信号）、並びに、前記ＤＬＬ回路部２が前記第１クロック（ｃｌｋ＿ｎ）を前記ＤＬＬ入力クロック（ｃｌｋ＿ｄｌｌｉｎ）として受信して、低速動作した時生成される前記第１及び第２ＤＬＬクロック（ＲＣＬＫ＿ＤＬＬ、ＦＣＬＫ＿ＤＬＬ）によってタイミングが決定されて出力される前記データストローブ信号（ＤＱＳ＿ｎ、以下ノーマルデータストローブ信号）の波形図である。

前記半導体メモリテスト装備は受信されるデータストローブ信号（ＤＱＳ）を特定タイミングでセンシングする。前記半導体メモリテスト装備が有する前記特定タイミングの正確度をＯＴＡ（Ｏｖｅｒａｌｌ Ｔｉｍｉｎｇ Ａｃｃｕｒａｃｙ）という。前記高速データストローブ信号（ＤＱＳ＿ｆ）を前記半導体メモリテスト装備が正常に認識しようとすると前記高速データストローブ信号（ＤＱＳ＿ｆ）のパルス幅が前記ＯＴＡとマッチされなければならない。

前記ＯＴＡと前記高速データストローブ信号（ＤＱＳ＿ｆ）のパルス幅とがマッチされると、前記半導体メモリテスト装備は前記ＤＬＬ特性テストを問題なく行うことができるが、反対に前記ＯＴＡと前記高速データストローブ信号（ＤＱＳ＿ｆ）のパルス幅とが図４（ａ）に示されたようにミスマッチになると、前記高速データストローブ信号（ＤＱＳ＿ｆ）のパルス幅を前記半導体メモリテスト装備が認識できるように調節（例えば図４（ａ）のノーマルデータストローブ信号（ＤＱＳ＿ｎ）のような形態で）することが望ましい。このような前記データストローブ信号（ＤＱＳ）の調節はＤＱＳパルス調節部２００を前記半導体メモリ装置に追加で含めることによって可能になり、前記データストローブ信号（ＤＱＳ）を前記半導体メモリテスト装備が認識できるようにパルス幅を調節するによって前記ＤＬＬ特性テストモードとしての動作を可能にすることができる。

図４（ｂ）は、前記ＤＱＳパルス調節部２００の動作を説明するために前記ＤＱＳ出力ドライバー９−１及びデータストローブ信号パッド１０−１を図示する概略的なブロック図である。前記ＤＱＳパルス調節部２００は、前記データストローブ信号（ＤＱＳ）を生成するＤＱＳ出力ドライバー９−１とデータストローブ信号パッド１０−１との間に連結されて構成されることができる。前記ＤＱＳパルス調節部２００に入力される前記データストローブ信号（ＤＱＳ）は、前記ＤＬＬ回路部２が高速動作の時、前記高速データストローブ信号（ＤＱＳ＿ｆ）であり、前記ＤＬＬ回路部２が低速動作の時、前記ノーマルデータストローブ信号（ＤＱＳ＿ｎ）である。したがって前記ＤＱＳパルス調節部２００は、前記ＤＬＬ選択信号（ｓｅｌ＿ｄｌｌ）により入力されるデータストローブ信号（ＤＱＳ＿ｆ ｏｒ ＤＱＳ＿ｎ）のパルス幅を調節して出力するようにまたは、パルス幅を調節せずに出力するように構成すればよい。

前記ＤＬＬ選択信号（ｓｅｌ＿ｄｌｌ）がアクティブされると、前記データストローブ信号（ＤＱＳ）は前記高速データストローブ信号（ＤＱＳ＿ｆ）であるから、前記ＤＱＳパルス調節部２００は入力される前記高速データストローブ信号（ＤＱＳ＿ｆ）のパルス幅を前記半導体メモリテスト装備が問題なく認識できるように調節して出力するように構成することが望ましい。反対に、前記ＤＬＬ選択信号（ｓｅｌ＿ｄｌｌ）が非活性化されると、前記データストローブ信号（ＤＱＳ）は前記ノーマルデータストローブ信号（ＤＱＳ＿ｎ）であるから、前記ＤＱＳパルス調節部２００は入力される前記ノーマルデータストローブ信号（ＤＱＳ＿ｎ）をパルス幅の調節無くそのまま出力するように構成することが望ましい。

前記ＤＱＳパルス調節部２００は前記データストローブ信号（ＤＱＳ＿ｎ ｏｒ ＤＱＳ＿ｆ）を受信するフリップフロップ回路を含んで構成されることができる。前記ＤＱＳパルス調節部２００が前記データストローブ信号（ＤＱＳ）のパルス幅を調節する割合は前記第２クロック（ｃｌｋ＿ｆ）及び前記第１クロック（ｃｌｋ＿ｎ）の割合と同じになるように構成することが望ましい。前記半導体メモリテスト装備から入力される前記第１クロック（ｃｌｋ＿ｎ）に該当するパルス幅を有する前記データストローブ信号（ＤＱＳ）を認識することができるからである。例えば、前記第１クロック（ｃｌｋ＿ｎ）の周期が前記第２クロック（ｃｌｋ＿ｆ）の周期の２倍の値を有する場合、前記ＤＱＳパルス調節部２００は前記データストローブ信号（ＤＱＳ）のパルス幅を２倍増やすように構成することが望ましい。

また、前記半導体メモリ装置はタイミングマージンテストモードとして動作されることができる。前記ＤＬＬ入力クロック生成部１２０が前記第１クロック（ｃｌｋ＿ｎ）を前記ＤＬＬ入力クロック（ｃｌｋ＿ｄｌｌｉｎ）として出力して、前記ＡＣ入力クロック生成部１３０は前記第２クロック（ｃｌｋ＿ｆ）を前記ＡＣ入力クロック（ｃｌｋ＿ａｃｉｎ）として出力すると、前記半導体メモリ装置は前記タイミングマージンテストモードとして動作する。前記ＡＣ入力クロック（ｃｌｋ＿ａｃｉｎ）が前記第２クロック（ｃｌｋ＿ｆ）、すなわち前記第１クロック（ｃｌｋ＿ｎ）より高速クロックであるから、前記ＡＣ回路部３は高速に動作される。また、前記ＤＬＬ入力クロック（ｃｌｋ＿ｄｌｌｉｎ）が前記第１クロック（ｃｌｋ＿ｎ）、すなわち前記第２クロック（ｃｌｋ＿ｆ）より低速クロックであるから、前記ＤＬＬ回路部２は低速に動作される。

先に説明したように、半導体メモリ装置はリード動作の時、前記コア部４に保存されていたデータがグローバル入出力ライン（ＧＩＯ）を経て前記出力マルチプレクサ５に伝送されていたが、前記パイプラッチストローブ信号（ＰＩＮＳＴＢ）がアクティブになると、前記パイプラッチ部６に伝えられる。前記タイミングマージンテストは前記パイプラッチストローブ信号（ＰＩＮＳＴＢ）がどれくらい正確にアクティブされるのかを確認するテストである。

前記半導体メモリテスト装備は前記タイミングマージンテストで、前記ＡＣ回路部３が高速に動作することによって前記出力マルチプレクサ５に高速で印可されるデータを、前記パイプラッチストローブ信号（ＰＩＮＳＴＢ）が正確にアクティブされて問題なく前記パイプラッチ部６に伝達できるのかを確認する。前記タイミングマージンテストで、前記ＤＬＬ回路部２は低速に、すなわち高速よりもっと有利な条件で動作するから、前記タイミングマージンテストは前記パイプラッチストローブ信号（ＰＩＮＳＴＢ）及び前記データマルチプレクサ部５に印可されるデータ等間のタイミングマージンの確認に集中されたテストである。

前記タイミングマージンテストで、前記ＤＬＬ回路部２は低速で動作するから、前記半導体メモリテスト装備は先に説明された前記ＤＬＬ回路部２の高速動作によるＯＴＡ及びパルス幅調節に対する考慮なくデータを認識できる。したがって前記タイミングマージンテストでは、前記ＤＬＬ特性テストで必要でありえる前記ＤＱＳパルス調節部２００が必要でない。また、前記タイミング特性テストは前記ＡＣ回路部３が高速動作するテストであるからアクティブ信号から次のアクティブ信号までの時間、すなわちｔＡＣの特性も確認することができる。

また、前記半導体メモリ装置はタイミングマージンテストモードとして動作する時、入出力ラインのカップリング効果特性もテストが可能である。前記ＡＣ入力クロック生成部１３０が前記第２クロック（ｃｌｋ＿ｆ）を生成することによって前記ＡＣ回路部３が高速で動作するから、入出力ラインに印可される信号も高速で伝えられる。前記半導体メモリ装置は、図２に図示されたように、バースト長交換機３００を含んで構成されると、前記入出力ラインのカップリング効果特性をもっと敏感にテストすることができる。

前記入出力ラインのカップリング効果は隣接した入出力ラインの電圧レベルが互いに反対である場合、また、前記隣接した入出力ラインの電圧レベルがより一層早くスイングできるようにもっと大きく起こる。したがって、入出力ラインのカップリング効果のテストの時、入力されるデータのバースト長（Ｂｕｒｓｔ Ｌｅｎｇｔｈ）を調節して隣接した入出力ラインに印可される信号波形をハイ及びローレベルで互いに異なる電圧レベルを有するようにすることで最も悪条件でのカップリング効果を確認することができる。前記バースト長を調節することによってどのように入出力ラインのカップリング効果のテストの悪条件を生じさせるのかということと、前記バースト長交換機３００の詳しい回路図を、図６（ａ）及び図６（ｂ）を参照して下記で記述する。

また、前記半導体メモリ装置はノーマルテストモードとして動作することができる。前記ＤＬＬ入力クロック生成部１２０が前記第１クロック（ｃｌｋ＿ｎ）を前記ＤＬＬ入力クロック（ｃｌｋ＿ｄｌｌｉｎ）として出力して、前記ＡＣ入力クロック生成部１３０も前記第１クロック（ｃｌｋ＿ｎ）を前記ＡＣ入力クロック（ｃｌｋ＿ａｃｉｎ）として出力すると、前記半導体メモリ装置は前記ノーマル特性テストモードとして動作する。

前記ノーマル特性テストモードにおいて、前記ＤＬＬ入力クロック（ｃｌｋ＿ｄｌｌｉｎ）及び前記ＡＣ入力クロック（ｃｌｋ＿ａｃｉｎ）は全て前記第１クロック（ｃｌｋ＿ｎ）であるから、前記ノーマル特性テストモードで前記ＤＬＬ回路部２及び前記ＡＣ回路部３の動作は低速動作であり、これは従来技術に係る前記ＤＬＬ回路部２及び前記ＡＣ回路部３の動作と同じである。前記ノーマルテストはコアテスト、製品規格で管理されるｔＲＣＤ、ｔＲＰ、ｔＷＲ、ｔＡＡなどクロック速度と大きな関連のない非同期的（ａｓｙｎｃｈｒｏｎｏｕｓ）特性に対するテスト、ＩＤＤテストなどを含む。

図５は、図３で図示された前記クロック調節部１１０の詳しい回路図である。

図５に図示された前記クロック調節部１１０は、前記第１クロック（ｃｌｋ＿ｎ）に比べて周期が半分であるクロック信号を前記第２クロック（ｃｌｋ＿ｆ）として生成するように構成されている。前記クロック調節部１１０は、第１ないし第８インバータ（ＩＶ１〜ＩＶ８）、第１及び第２パスゲート（ＰＧ１、ＰＧ２）、第１ナンドゲート（ＮＤ１）を含んで構成されることができる。図５に図示された遅延クロック（ｃｌｋ＿ｎ１）は前記第１クロック（ｃｌｋ＿ｎ）に比べて位相が９０゜遅延されたクロックである。

前記イネーブル信号（ｃｌｋ２ｅｎ）がアクティブになると、第１ノード（ｎ１）には前記第１クロック（ｃｌｋ＿ｎ）の反転された信号が印可される。また、前記イネーブル信号（ｃｌｋ２ｅｎ）がアクティブになると、第２ノード（ｎ２）には前記第１クロック（ｃｌｋ＿ｎ）が印可される。また、第３ノード（ｎ３）には前記遅延クロック（ｃｌｋ＿ｎ１）の反転された信号が印可される。また、第４ノード（ｎ４）には前記遅延クロック（ｃｌｋ＿ｎ１）が印可される。

前記第５及び第６インバータ（ＩＶ５、ＩＶ６）は三相インバータ（Ｔｒｉ−Ｓｔａｔｅ ｉｎｖｅｒｔｅｒ）として前記遅延クロック（ｃｌｋ_１）及び前記遅延クロック（ｃｌｋ＿ｎ１）の反転された信号により各々交代でアクティブになる。第５ノード（ｎ５）には前記遅延クロック（ｃｌｋ＿ｎ１）のレベルにより前記第１ノード（ｎ１）に印可される前記第１クロック（ｃｌｋ＿ｎ）の反転された信号または、第２ノード（ｎ２）に印可される前記第１クロック（ｃｌｋ＿ｎ）が印可される。第５ノード（ｎ５）に印可された信号は、前記イネーブル信号（ｃｌｋ２ｅｎ）によってアクティブされる第８インバータ（ＩＶ８）を通過して前記第２クロック（ｃｌｋ＿ｆ）として出力される。これに伴い前記第２クロック（ｃｌｋ＿ｆ）は前記第１クロック（ｃｌｋ＿ｎ）に比べて周期が半分であるクロック信号になる。

図６（ａ）及び図６（ｂ）は、前記バースト長交換機３００の回路図及び前記バースト長交換機３００の動作により入出力ラインに印可される信号の波形図である。
図６（ａ）を参照すると、前記バースト長交換機３００は第３及び第４パスゲート（ＰＧ３、ＰＧ４）及び第９インバータ（ＩＶ９）を含む。前記第３パスゲート（ＰＧ３）は第１入力（ｉｎ１）を受信して、前記イネーブル信号（ｃｌｋ２ｅｎ）が非活性化されるとアクティブになる。前記第４パスゲート（ＰＧ４）は第２入力（ｉｎ２）を受信して、前記イネーブル信号（ｃｌｋ２ｅｎ）がアクティブされるとアクティブになる。前記バースト長交換機３００はイネーブル信号（ｃｌｋ２ｅｎ）により前記第１入力（ｉｎ１）及び前記第２入力（ｉｎ２）のうち、ひとつを選択して出力信号（out）として出力する。

図６（ｂ）を参照すると、（ａ）はテスト装備が半導体メモリ装置に入力するデータの波形である。（ａ）波形を見ると、入出力ラインのカップリング効果を悪条件で確認するためにハイ及びローレベルでスイングしていることが分かる。（ｂ）は図３に図示された前記半導体メモリ装置が前記バースト長交換機３００を含まない状態で前記タイミングマージンテストモードとして動作する時の波形である。前記タイミングマージンテストモードでは前記ＡＣ回路部３が高速動作するようになるので、（ａ）のように入力される信号のひとつのパルスを２回受信して（ｂ）のようなデータ波形を得るようになる。（ｂ）波形を確認すると、第１ないし第８バースト長（ＢＬ０〜ＢＬ７）が２回のハイレバル及び２回のローレベルを繰り返してスイングすることがわかる。

（ｃ）は図３に図示された前記半導体メモリ装置が前記バースト長交換機３００を複数個含んだ状態で前記タイミングマージンテストモードとして動作する時の波形である。（ｂ）波形の第２及び第３バースト長（ＢＬ１、ＢＬ２）が互いに変わって（ｃ）波形では第３及び第２バースト長（ＢＬ２、ＢＬ１）順に出力される。（ｂ）波形の第６及び第７バースト長（ＢＬ５、ＢＬ６）も互いに変わって（ｃ）波形に適用される。このような交換を通して（ｃ）波形は１回のハイレバル及び１回のローレベルを繰り返してスイングする。（ｃ）波形のバースト長データが入力ラインに伝送されると、隣接したラインの電圧レベルが各々互いに反対であるカップリング効果に悪条件である環境になる。

（ｃ）波形と同じ具現のために、図６（ａ）に図示された前記バースト長交換機３００を、図２に図示されたように、前記入力ラッチ部１１及び前記ＧＩＯ入力ドライバー１２の間に複数個を並列で連結するように構成して、前記イネーブル信号（ｃｌｋ２ｅｎ）により前記入力ラッチ部１１に保存された並列データの前記第２及び第３バースト長（ＢＬ１、ＢＬ２）を各々前記第１入力（ｉｎ）及び第２入力（ｉｎ２）に受けて前記ＧＩＯ入力ドライバー１２の第２バースト長の端子に出力して、第３及び第２バースト長（ＢＬ２、ＢＬ１）を各々前記第１入力（ｉｎ）及び第２入力（ｉｎ２）に受けて前記ＧＩＯ入力ドライバー１２の第３バースト長の端子に出力するように構成することが望ましい。前記第６及び第７バースト長（ＢＬ５、ＢＬ６）も前記第２及び前記第３バースト長（ＢＬ１、ＢＬ２）と同一に構成することが望ましい。

先に説明したように、本発明の一実施形態に係る半導体メモリ装置は、前記ＤＬＬ特性テストモード、タイミングマージンテストモード及びノーマルテストモードで動作することができる。これに伴い半導体メモリテスト装備が低速クロック（本発明の前記第１クロック（ｃｌｋ＿ｎ）に該当）を入力してテストしても内部で高速クロック（本発明の前記第２クロック（ｃｌｋ＿ｆ）に該当）を生成してテストすることができる。換言すれば高速クロックを支援しない旧型半導体メモリテスト装備でも、高速クロックを目標クロックとして有する半導体メモリ装置の高速動作特性及び低速動作特性の全てをテストすることができる。このような点は半導体メモリ装置生産装備の汎用性及び寿命を延ばすという効果を創出して、半導体メモリ生産量増加、費用減少の効果も創出する。

本発明が属する技術分野の当業者は、本発明が、その技術的思想や必須的な特徴を変更しなくて他の具体的な形態で実施することができるので、以上で記述した実施形態等はあらゆる面で例示的なものであり限定的なことでないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲そしてその等価概念から導出されるあらゆる変更または変形された形態が本発明の範囲に含まれることと解析されなければならない。

１ クロックバッファー
２ ＤＬＬ回路部
３ ＡＣ回路部
４ コア部
５ 出力マルチプレクサ部
６ パイプラッチ部
７ トリガー部
８ 出力クロック生成部
９ 出力ドライバー部
９−１ ＤＱＳ出力ドライバー
１０ データパッド部
１０−１ データストローブ信号パッド
１１ 入力ラッチ部
１２ ＧＩＯ入力ドライバー
１００ 内部クロック生成部
１１０ クロック調節部
１２０ ＤＬＬ入力クロック生成部
１３０ ＡＣ入力クロック生成部
２００ ＤＱＳパルス調節部
３００ バースト長交換機

Claims (41)

1. イネーブル信号がアクティブになったとき第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するクロック調節部と、
   イネーブル信号により前記第１クロック及び前記第２クロックのうちひとつをＡＣ入力クロックとして出力するＡＣ入力クロック生成部とを含むことを特徴とする、半導体メモリ装置。
2. 前記ＡＣ入力クロック生成部が前記第２クロックをＡＣ入力クロックとして出力することでテストが行われることを特徴とする、請求項１に記載の半導体メモリ装置。
3. 前記イネーブル信号を受信してバースト長信号の順序を変更するバースト長交換機をさらに含むことを特徴とする、請求項２に記載の半導体メモリ装置。
4. 前記バースト長交換機は隣接した前記バースト長信号が互いに反対レベルの電圧レベルを有するように前記バースト長信号の順序を変更することを特徴とする、請求項３に記載の半導体メモリ装置。
5. 前記目標クロック周期はノーマル動作の時前記半導体メモリ装置が外部から受信させられるクロック信号の周期と同じであることを特徴とする、請求項１に記載の半導体メモリ装置。
6. 前記第２クロックの周期は前記第１クロックの周期の半分であることを特徴とする、請求項５に記載の半導体メモリ装置。
7. イネーブル信号がアクティブになったとき、第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するクロック調節部と、
   ＤＬＬ選択信号により前記第１クロック及び前記第２クロックのうちひとつをＤＬＬ入力クロックとして出力するＤＬＬ入力クロック生成部とを含むことを特徴とする、半導体メモリ装置。
8. ＤＬＬ選択信号に応答してデータストローブ信号のパルス幅を調節して出力するデータストローブ信号のパルス調節部をさらに含むことを特徴とする、
   請求項７に記載の半導体メモリ装置。
9. 前記データストローブ信号のパルス調節部によって調節される前記データストローブ信号 のパルス幅の変動割合は前記第２クロック及び前記第１クロック周期の割合と同じであることを特徴とする、請求項８に記載の半導体メモリ装置。
10. 前記目標クロックの周期はノーマル動作の時、前記半導体メモリ装置が外部から受信するクロック信号の周期と同じであることを特徴とする、請求項７に記載の半導体メモリ装置。
11. 前記第２クロックの周期は前記第１クロックの周期の半分であることを特徴とする、請求項１０に記載の半導体メモリ装置。
12. イネーブル信号がアクティブになったとき、第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するクロック調節部と、
    ＤＬＬ選択信号により前記第１クロック及び前記第２クロックのうちひとつをＤＬＬ入力クロックとして出力するＤＬＬ入力クロック生成部と、
    前記イネーブル信号により前記第１クロック及び前記第２クロックのうちひとつをＡＣ入力クロックとして出力するＡＣ入力クロック生成部とを含むことを特徴とする、半導体のメモリ装置。
13. 前記ＤＬＬ入力クロック生成部及び前記ＡＣ入力クロック生成部が前記第２クロックを各々前記ＡＣ入力クロックおよび前記ＤＬＬ入力クロックとして出力することでテストが行われることを特徴とする、請求項１２に記載の半導体メモリ装置。
14. 前記ＤＬＬ選択信号に応答してデータストローブ信号のパルス幅を調節して出力するデータストローブ信号のパルス調節部をさらに含むことを特徴とする、請求項１３に記載の半導体メモリ装置。
15. 前記データストローブ信号のパルス調節部によって調節される前記データストローブ信号のパルス幅の変動割合は前記第２クロック及び前記第１クロック周期の割合と同じであることを特徴とする、請求項１４に記載の半導体メモリ装置。
16. 前記ＡＣ入力クロック生成部が前記第２クロックを前記ＡＣ入力クロックとして出力して、前記ＤＬＬ入力クロック生成部が前記第１クロックを前記ＤＬＬ入力クロックとして出力することでテストを行うことを特徴とする、請求項１２に記載の半導体メモリ装置。
17. 前記イネーブル信号を受信してバースト長信号の順序を変更するバースト長交換機をさらに含むことを特徴とする、請求項１２に記載の半導体メモリ装置。
18. 前記バースト長交換機は隣接した前記バースト長信号が互いに反対レベルの電圧レベルを有するように前記バースト長信号の順序を変更することを特徴とする、請求項１７に記載の半導体メモリ装置。
19. 前記ＡＣ入力クロック生成部が前記第２クロックを前記ＡＣ入力クロックとして出力して、前記ＤＬＬ入力クロック生成部が前記第１クロックを前記ＤＬＬ入力クロックとして出力することにより、入出力ラインのカップリングテスト動作をさらに行うことを特徴とする、請求項１７に記載の半導体メモリ装置。
20. 前記ＤＬＬ選択信号及び前記イネーブル信号により前記第１クロックを前記 ＡＣ入力クロックとして出力して、前記第１クロックを前記ＤＬＬ入力クロックとして出力することでテストが行われることを特徴とする、請求項１２に記載の半導体メモリ装置。
21. 前記目標クロック周期はノーマル動作の時前記半導体メモリ装置が外部から受信させられるクロック信号の周期と同じであることを特徴とする、請求項１２に記載の半導体メモリ装置。
22. 前記第２クロックの周期は前記第１クロックの周期の半分であることを特徴とする、請求項２１に記載の半導体メモリ装置。
23. 第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するクロック調節部と、
    前記第１クロックをＤＬＬ入力クロックとして出力するＤＬＬ入力クロック生成部と、
    前記第２クロックをＡＣ入力クロックとして出力するＡＣ入力クロック生成部と、
    バースト長信号の順序を変更するバースト長交換機とを含むことを特徴とする、半導体メモリ装置。
24. 前記バースト長交換機は隣接した前記バースト長信号が互いに反対レベルの電圧レベルを有するように前記バースト長信号の順序を変更することを特徴とする、請求項２３に記載の半導体メモリ装置。
25. 前記目標クロック周期はノーマル動作の時前記半導体メモリ装置が外部から受信させられるクロック信号の周期と同じであることを特徴とする、請求項２３に記載の半導体メモリ装置。
26. 前記第２クロックの周期は前記第１クロックの周期の半分であることを特徴とする、請求項２５に記載の半導体メモリ装置。
27. 第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するステップと、
    前記第２クロックをＤＬＬ入力クロック及びＡＣ入力クロックとして出力するステップを含むことを特徴とする、半導体メモリ装置のテスト方法。
28. 前記第２クロックを生成するステップは前記第１クロック及び前記第１クロックの位相を９０°シフトしたクロックを組み合わせて前記第２クロックを生成することを特徴とする、請求項２７に記載の半導体メモリ装置のテスト方法。
29. データストローブ信号のパルス幅を調節して出力するステップをさらに含むことを特徴とする、請求項２７に記載の半導体メモリ装置のテスト方法。
30. 前記データストローブ信号のパルス幅を調節して出力するステップで、前記データストローブ信号のパルス幅を調節する割合は前記第２クロック及び前記第１クロック周期の割合と同じであることを特徴とする、請求項２９に記載の半導体メモリ装置のテスト方法。
31. 前記第２クロックをＤＬＬ入力クロック及びＡＣ入力クロックとして出力するステップはＤＬＬ選択信号に応答して前記第２クロックを前記ＤＬＬ入力クロックとして出力して、
    前記データストローブ信号のパルス幅を調節して出力するステップは前記ＤＬＬ選択信号に応答して前記データストローブ信号のパルス幅を調節することを特徴とする、請求項２９に記載の半導体メモリ装置のテスト方法。
32. 前記データストローブ信号のパルス幅を調節して出力するステップはデータストローブ信号のパルス調節部を通して行われて、
    前記データストローブ信号のパルス調節部は前記半導体メモリ装置のデータストローブ信号の出力ドライバー及びデータストローブ信号パッドの間に連結されることを特徴とする、請求項２９に記載の半導体メモリ装置のテスト方法。
33. 前記目標クロック周期はノーマル動作の時前記半導体メモリ装置が外部から受信させられるクロック信号の周期と同じであることを特徴とする、請求項２７に記載の半導体メモリ装置のテスト方法。
34. 前記第２クロックの周期は前記第１クロックの周期の半分であることを特徴とする、請求項３３に記載の半導体メモリ装置のテスト方法。
35. 第１クロックを受信して前記第１クロックより目標クロック周期に近い周期を有する第２クロックを生成するステップと、
    記第２クロックをＡＣ入力クロックとして出力して前記第１クロックをＤＬＬクロックとして出力するステップとを含むことを特徴とする、半導体メモリ装置のテスト方法。
36. 前記第２クロックを生成するステップは前記第１クロック及び前記第１クロックの位相を９０°シフトしたクロックを組み合わせて前記第２クロックを生成することを特徴とする、請求項３５に記載の半導体メモリ装置のテスト方法。
37. 前記バースト長信号の順序を変更するステップをさらに含むことを特徴とする、請求項３５に記載の半導体メモリ装置のテスト方法。
38. 前記バースト長信号の順序を変更するステップは隣接した入出力ラインに伝達されるデータの論理値が互いに反対になるようにする動作を行うことを特徴とする、請求項３７に記載の半導体メモリ装置のテスト方法。
39. 前記バースト長信号の順序を変更するステップはバースト長交換機を通して行われて、
    前記バースト長交換機は前記半導体メモリ装置の入力ラッチ部及びＧＩＯ入力ドライバーの間に位置してライトの命令の時アクティブされることを特徴とする、
    請求項３７に記載の半導体メモリ装置のテスト方法。
40. 前記目標クロック周期はノーマル動作の時前記半導体メモリ装置が外部から受信させられるクロック信号の周期と同じであることを特徴とする、請求項３５に記載の半導体メモリ装置のテスト方法。
41. 前記第２クロックの周期は前記第１クロックの周期の半分であることを特徴とする、請求項４０に記載の半導体メモリ装置のテスト方法。

Images