KR100968459B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는, 클럭을 부지연시켜 DLL 클럭을 생성하는 DLL(Delay Locked Loop) 회로; 상기 DLL 클럭을 입력 받아 상기 DLL 클럭의 주파수에 응답하여 제어 전압을 생성하고, 상기 제어 전압의 레벨에 대응되는 주파수의 PLL 클럭을 생성하는 PLL(Phase Locked Loop) 회로; 상기 제어 전압의 레벨에 따라 상기 DLL 클럭의 주파수를 판별하여 주파수 판별 신호를 생성하는 주파수 판별 수단; 및 상기 PLL 클럭 또는 상기 DLL 클럭을 입력 받아 출력 데이터를 버퍼링하는 데이터 출력 버퍼;를 포함한다.
Figure R1020080110892
DLL 회로, 부지연, PLL 회로, 주파수 판별

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 클럭 생성 회로 및 데이터 출력 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로와 같은 클럭 생성 회로를 구비하며, 이러한 클럭 생성 회로로부터 생성되는 내부 클럭을 이용하여 출력 데이터를 동기시킴으로써, 그 동작 속도를 향상시켜 왔다. DLL 회로는 외부 클럭이 클럭 입력 버퍼를 통해 입력되면 이 클럭에 대해 부지연(Negative Delay)을 제공하고, 이에 따라 소정 시간 위상이 앞서는 클럭을 생성하여 데이터 출력 회로에 전송하도록 구성된다. 반면에, PLL 회로는 입력되는 클럭의 주파수 및 위상을 판별하고, 발진기를 이용하여 상기 주파수 및 위상에 대응하는 클럭을 재생성하여 상기 데이터 출력 회로에 전송하도록 하는 구성을 갖는다.
상기 DLL 회로는 저주파 동작시 PVT(Process, Voltage, Temperature : 공정, 전압, 온도)에 대한 적응력이 우수하고, 지터(Jitter) 성분에 대한 안정성이 뛰어나다는 장점을 가지고 있으나, 고주파 동작에 적합하지 않다는 단점을 가지고 있 다. 반면에, 상기 PLL 회로는 고주파 동작에 적합하나 저주파 동작에는 그 안정성이 저하된다. 최근의 반도체 메모리 장치는 점점 더 고속화 구현되어 가고 있고, 이에 따라 고주파의 클럭을 사용하는 환경에 배치되는데, 따라서 많은 반도체 메모리 장치들이 PLL 회로를 구비하도록 설계되고 있다. 여기에서, 데이터 출력 동작에 사용되는 PLL 회로는 부지연 회로를 구비하여 출력 클럭의 위상을 제어하여야만 하는데, 이처럼 부지연 회로를 구비하게 되면 PLL 회로는 그 성능이 저하된다는 문제점이 발생하게 된다.
종래에 DLL 회로만을 구비하거나 PLL 회로만을 구비하는 반도체 메모리 장치는 고정적인 주파수 환경에만 적응할 수 있었다. 이를 개선하기 위해, DLL 회로 또는 PLL 회로를 선택적으로 사용하여 보다 넓은 주파수 대역에 적응 가능한 반도체 메모리 장치가 개발되었으나, 이 경우에도 PLL 회로는 부지연 회로를 구비하여야 하였으므로 우수한 성능을 담보하지는 못하였다. 결과적으로, 종래의 반도체 메모리 장치는 고속의 데이터 출력 동작을 수행하는 경우, 그 동작의 안정성이 저하된다는 문제점을 가지고 있었고, 이에 따라 데이터 출력 동작의 신뢰성을 크게 확보하지 못하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 고주파 클럭 환경에서도 우수한 특성의 내부 클럭을 생성할 수 있는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
또한, 본 발명은 안정성이 뛰어난 고주파의 클럭을 이용하여 데이터 출력 동작을 수행함에 따라, 데이터 출력 동작의 신뢰도를 향상시키는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 클럭을 부지연시켜 DLL 클럭을 생성하는 DLL 회로; 상기 DLL 클럭을 입력 받아 상기 DLL 클럭의 주파수에 응답하여 제어 전압을 생성하고, 상기 제어 전압의 레벨에 대응되는 주파수의 PLL 클럭을 생성하는 PLL 회로; 상기 제어 전압의 레벨에 따라 상기 DLL 클럭의 주파수를 판별하여 주파수 판별 신호를 생성하는 주파수 판별 수단; 및 상기 PLL 클럭 또는 상기 DLL 클럭을 입력 받아 출력 데이터를 버퍼링하는 데이터 출력 버퍼;를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 클럭을 부지연시켜 DLL 클럭을 생성하는 DLL 회로; 주파수 판별 신호의 인에이블 여부에 따라 동작 여부가 결정되며, 상기 DLL 클럭에 응답하여 제어 전압과 PLL 클럭을 생성하는 PLL 회로; 상기 제어 전압과 기준 전압의 레벨을 비교하여 상기 주파수 판별 신호 를 인에이블 또는 디스에이블 시키는 주파수 판별 수단; 및 상기 주파수 판별 신호에 응답하여 상기 DLL 클럭 또는 상기 PLL 클럭을 선택적으로 내부 클럭으로서 출력하는 클럭 선택 수단;을 포함한다.
본 발명의 반도체 메모리 장치는, PLL 회로가 직접 부지연 회로를 구비하지 않고 DLL 회로의 부지연 동작을 이용함에 따라, 고주파 클럭 환경에서도 우수한 특성의 내부 클럭을 생성할 수 있는 효과를 창출한다.
아울러, 본 발명의 반도체 메모리 장치는, 고속의 데이터 출력 동작시 안정성이 뛰어난 고주파의 클럭을 이용할 수 있으므로, 데이터 출력 동작의 신뢰도를 향상시키는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도로서, 내부 클럭을 생성하여 데이터 출력 동작을 수행하는 회로 구성을 개략적으로 나타낸 것이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 외부 클럭(clk_ext)을 부지연시켜 DLL 클럭(clk_dll)을 생성하는 DLL 회로(10); 상기 DLL 클럭(clk_dll)을 입력 받고 그 주파수에 응답하여 제어 전압(Vctrl)을 생성하며, 상기 제어 전압(Vctrl)의 레벨에 대응되는 주파수의 PLL 클럭(clk_pll)을 생성 하는 PLL 회로(20); 상기 제어 전압(Vctrl)의 레벨에 따라 상기 DLL 클럭(clk_dll)의 주파수를 판별하여 주파수 판별 신호(fqdtg)를 생성하는 주파수 판별 수단(30); 상기 주파수 판별 신호(fqdtg)에 응답하여 상기 DLL 클럭(clk_dll) 또는 상기 PLL 클럭(clk_pll)을 선택적으로 내부 클럭(clk_int)으로서 출력하는 클럭 선택 수단(40); 및 상기 내부 클럭(clk_int)을 입력 받아 출력 데이터(d_out)를 버퍼링하는 데이터 출력 버퍼(50);를 포함한다.
여기에서, 상기 DLL 회로(10)는 부지연 회로를 구비하여 상기 외부 클럭(clk_ext)에 대해 소정 시간 앞서는 상기 DLL 클럭(clk_dll)을 생성하는 일반적인 형태의 DLL 회로이다.
상기 PLL 회로(20)는 상기 주파수 판별 신호(fqdtg)가 인에이블 되는 경우에만 활성화되도록 구성된다. 상기 PLL 회로(20)는 상기 주파수 판별 신호(fqdtg)가 인에이블 되면 상기 DLL 클럭(clk_dll)에 대한 위상 고정 동작을 수행하여 상기 PLL 클럭(clk_pll)을 생성한다. 따라서, 이 경우 상기 PLL 클럭(clk_pll)은 주기적으로 토글(Toggle)하는 클럭 신호의 형태로서 구현되지만, 상기 주파수 판별 신호(fqdtg)가 디스에이블 되는 경우, 상기 PLL 클럭(clk_pll)은 로우 레벨(Low Level)의 전위를 갖는 무의미한 신호가 된다.
상기 주파수 판별 수단(30)은 일반적인 형태의 비교기 회로를 통해 구현될 수 있다. 상기 주파수 판별 수단(30)은 상기 PLL 회로(20)에서 생성되는 상기 제어 전압(Vctrl)을 입력 받고, 상기 제어 전압(Vctrl)의 레벨을 기준 전압(Vref)의 레벨과 비교하는 동작을 수행하여 상기 주파수 판별 신호(fqdtg)를 생성한다. 상기 제어 전압(Vctrl)은 그 레벨이 낮을수록 상기 PLL 클럭(clk_pll)의 주파수를 높이고, 그 레벨이 높을수록 상기 PLL 클럭(clk_pll)의 주파수를 낮추는 기능을 하는 전압이다.
그러므로, 상기 주파수 판별 수단(30)은 상기 제어 전압(Vctrl)의 레벨이 상기 기준 전압(Vref)의 레벨보다 낮은 경우, 즉 상기 DLL 클럭(clk_dll)이 상대적으로 높은 주파수를 갖는 경우에는 상기 주파수 판별 신호(fqdtg)를 인에이블 시킨다. 이 경우, 상술한 것처럼 상기 PLL 회로(20)는 활성화될 수 있다. 반면에, 상기 제어 전압(Vctrl)의 레벨이 상기 기준 전압(Vref)의 레벨보다 높은 경우, 즉 상기 DLL 클럭(clk_dll)이 상대적으로 낮은 주파수를 갖는 경우에는 상기 주파수 판별 신호(fqdtg)를 디스에이블 시킨다. 이 경우, 상술한 것처럼 상기 PLL 회로(20)는 활성화되지 않는다.
상기 클럭 선택 수단(40)은 상기 주파수 판별 신호(fqdtg)가 인에이블 되면 상기 PLL 클럭(clk_pll)을 상기 내부 클럭(clk_int)으로서 출력하고, 상기 주파수 판별 신호(fqdtg)가 디스에이블 되면 상기 DLL 클럭(clk_dll)을 상기 내부 클럭(clk_int)으로서 출력한다.
결과적으로, 상기 DLL 클럭(clk_dll)의 주파수가 기준 주파수를 초과하는 경우에는 상기 PLL 회로(20)가 활성화되며, 상기 PLL 클럭(clk_pll)이 상기 내부 클럭(clk_int)으로서 출력된다. 반면에, 상기 DLL 클럭(clk_dll)의 주파수가 상기 기준 주파수에 미달하는 경우에는 상기 PLL 회로(20)는 활성화되지 않으며, 상기 DLL 클럭(clk_dll)이 상기 내부 클럭(clk_int)으로서 출력된다.
상기 데이터 출력 버퍼(50)는 이러한 과정을 통해 생성되는 상기 내부 클럭(clk_int)을 이용하여 상기 출력 데이터(d_out)에 대한 버퍼링 동작을 수행한다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치에서는, 상기 DLL 클럭(clk_dll)의 주파수에 따라 상기 DLL 클럭(clk_dll) 또는 상기 PLL 클럭(clk_pll)을 선택적으로 이용하여, 상기 데이터 출력 버퍼(50)에서 출력 데이터(d_out)를 버퍼링하기 위해 사용하는 상기 내부 클럭(clk_int)을 생성한다. 따라서, 상기 내부 클럭(clk_int)은 주파수 환경에 무관하게 우수한 특성을 갖는 클럭으로서 구현될 수 있다. 게다가, 상기 PLL 회로(20)는 그 내부에 부지연 회로를 구비하지 않으며, 상기 DLL 회로(10)의 내부에서 부지연 회로를 거쳐 생성된 상기 DLL 클럭(clk_dll)을 입력 받아 상기 PLL 클럭(clk_pll)을 생성하므로, 보다 우수한 특성을 갖는 상기 PLL 클럭(clk_pll)을 생성할 수 있다. 또한, 상기 PLL 회로(20)는 저주파 동작시에는 그 동작이 활성화되지 않으므로, 상기 DLL 회로(10)와 상기 PLL 회로(20)가 동시에 구비됨에 따른 전류 소비 증가를 억제할 수 있다.
도 2는 도 1에 도시한 PLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 PLL 회로(20)는, 상기 DLL 클럭(clk_dll)과 상기 PLL 클럭(clk_pll)의 위상을 비교하여 풀업 제어 신호(plup)와 풀다운 제어 신호(pldn)를 생성하는 위상 검출기(210); 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압(Vpmp)을 생성하는 차지 펌프(220); 상기 펌핑 전압(Vpmp)을 여과하여 상기 제어 전압(Vctrl)을 생성하는 저역 통과 필터(230); 상기 주파수 판별 신호(fqdtg), 상기 제어 전 압(Vctrl) 및 상기 기준 전압(Vref)에 응답하여 바이어스 전압(Vbias)을 생성하는 바이어스 생성부(240); 및 상기 주파수 판별 신호(fqdtg), 상기 제어 전압(Vctrl) 및 상기 바이어스 전압(Vbias)에 응답하여 상기 PLL 클럭(clk_pll)을 발진시키는 전압 제어 발진기(250);을 포함한다.
상기 바이어스 생성부(240)는 상기 기준 전압(Vref)을 입력 받고, 상기 제어 전압(Vctrl)에 응답하여 상기 바이어스 전압(Vbias)을 생성한다. 상기 바이어스 전압(Vbias)은 상기 제어 전압(Vctrl)의 레벨이 소정 레벨 변화하더라도 일정한 레벨을 유지할 수 있으며, 이에 따라 상기 전압 제어 발진기(250)의 안정적인 동작을 지원할 수 있다.
상기 제어 전압(Vctrl)은 상기 위상 검출기(210)에 입력되는 상기 DLL 클럭(clk_dll)의 주파수에 따라 그 레벨이 연속적으로 변동된다. 즉, 상기 DLL 클럭(clk_dll)의 주파수가 높을수록 상기 제어 전압(Vctrl)의 레벨은 낮아지고, 상기 DLL 클럭(clk_dll)의 주파수가 낮을수록 상기 제어 전압(Vctrl)의 레벨은 높아진다. 상기 전압 제어 발진기(250)는 상기 주파수 판별 신호(fqdtg)가 인에이블 되는 경우에만 활성화되며, 상기 제어 전압(Vctrl)의 레벨에 대응되는 주파수를 갖는 상기 PLL 클럭(clk_pll)을 생성한다.
상기 전압 제어 발진기(250)는 차동 증폭기 형태의 지연 셀을 복수 개 구비하는 형태로 구성된다. 여기에서, 각각의 지연 셀은 상기 주파수 판별 신호(fqdtg)가 디스에이블 되는 경우에는 내부의 전류 경로를 차단함에 의해 비활성화되도록 구성되며, 이에 따라 상기 PLL 클럭(clk_pll)이 활용되지 않는 경우에 상기 전압 제어 발진기(250)는 불필요한 전류의 흐름을 발생시키지 않을 수 있다.
도 3은 도 2에 도시한 바이어스 생성부의 상세 구성도이다.
도시한 바와 같이, 상기 바이어스 생성부(240)는 정 입력단(I)에 그라운드 전원(VSS)을 입력 받고 부 입력단(/I)에 상기 외부 공급전원(VDD)을 입력 받으며, 상기 제어 전압(Vctrl), 상기 주파수 판별 신호(fqdtg) 및 피드백 되는 상기 바이어스 전압(Vbias)에 응답하여 지연 동작을 수행하여 정 출력단(O)을 통해 출력 신호를 출력하는 지연 셀(DCELL); 및 상기 기준 전압(Vref)과 상기 지연 셀(DCELL)의 출력 신호의 레벨을 비교하여 상기 바이어스 전압(Vbias)을 생성하는 비교기(CMP);를 포함한다.
상기 바이어스 생성부(240)에 구비된 상기 지연 셀(DCELL)은, 이후에 살펴보겠지만, 상기 전압 제어 발진기(250) 내에 구비되는 지연 셀들과 같은 구성을 갖는다. 상기 지연 셀(DCELL)로부터 출력되는 신호의 전위 레벨은 상기 제어 전압(Vctrl)의 레벨 변동에 따라 변동될 수 있다. 그러나 상기 지연 셀(DCELL)의 정상 동작시 출력 신호가 가질 수 있는 최저 레벨을 상기 기준 전압(Vref)보다 높은 레벨로 설정하면, 상기 비교기(CMP)로부터 출력되는 상기 바이어스 전압(Vbias)의 레벨은 일정하게 유지될 수 있다.
도 4는 도 2에 도시한 전압 제어 발진기의 상세 구성도이다.
도시한 바와 같이, 상기 전압 제어 발진기(250)는 각각 상기 주파수 판별 신호(fqdtg), 상기 제어 전압(Vctrl) 및 상기 바이어스 전압(Vbias)에 응답하여 앞단의 출력 신호 쌍을 지연시켜 생성한 출력 신호 쌍을 뒷단에 전달하는 제 1 내지 제 4 지연 셀(DCELL<1:4>)을 포함한다.
여기에서, 상기 제 1 내지 제 4 지연 셀(DCELL<1:4>)의 입출력 클럭들은 각각 클럭 쌍의 형태로 구현될 수 있다. 여기에서, 상기 제 1 지연 셀(DCELL<1>)은 그 입력 신호로서, 상기 클럭 쌍 형태의 PLL 클럭(clk_pll, /clk_pll)을 입력 받는데, 부 PLL 클럭(/clk_pll)은 정 입력 단자(I)를 통해 입력되고, 정 PLL 클럭(clk_pll)은 부 입력 단자(/I)를 통해 입력된다.
상기 주파수 판별 신호(fqdtg)가 인에이블 되면 상기 전압 제어 발진기(250)는 발진 동작을 개시하게 되며, 이에 따라 상기 PLL 클럭(clk_pll)은 토글하게 된다. 이 때, 상기 PLL 클럭(clk_pll)은 상기 제어 전압(Vctrl)의 레벨에 대응하는 주파수를 갖게 되며, 상기 제어 전압(Vctrl)의 레벨이 변동하면 상기 PLL 클럭(clk_pll)의 주파수 또한 이에 대응하여 변동하게 된다.
도 5는 도 4에 도시한 지연 셀의 상세 구성도로서, 4개의 지연 셀(DCELL<1:4>)은 모두 같은 형태로 구성되므로, 그 중 어느 하나(DCELL<i>)를 예로 들어 나타낸 것이다.
도시한 바와 같이, 상기 지연 셀(DCELL<i>)은, 입력 단자 쌍(I, /I); 출력 단자 쌍(O, /O); 상기 출력 단자 쌍(O, /O)에 접속된 출력 노드 쌍(Nout, /Nout); 제 1 노드(N1); 상기 제어 전압(Vctrl)에 응답하여 상기 출력 노드 쌍(Nout, /Nout)에 인가되는 신호의 주파수를 제어하는 주파수 제어부(252); 상기 입력 단자 쌍(I, /I)을 통해 입력되는 신호들에 응답하여 상기 출력 노드 쌍(Nout, /Nout)의 전위를 제어하는 입력부(254); 및 상기 주파수 판별 신호(fqdtg) 및 상기 바이어스 전압(Vbias)에 응답하여 상기 주파수 제어부(252) 및 상기 입력부(254)의 동작 여부를 제어하는 동작 제어부(256);를 포함한다.
상기 주파수 제어부(252)는, 게이트 단에 상기 제어 전압(Vctrl)이 인가되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 부 출력 노드(/Nout)에 접속되는 제 1 트랜지스터(TR1); 게이트 단과 드레인 단이 상기 부 출력 노드(/Nout)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 2 트랜지스터(TR2); 게이트 단과 드레인 단이 상기 정 출력 노드(Nout)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 3 트랜지스터(TR3); 및 게이트 단에 상기 제어 전압(Vctrl)이 인가되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 정 출력 노드(Nout)에 접속되는 제 4 트랜지스터(TR4);를 포함한다.
상기 입력부(254)는, 게이트 단이 정 입력 단자(I)에 접속되고 드레인 단이 상기 부 출력 노드(/Nout)에 접속되며 소스 단이 상기 제 1 노드(N1)에 접속되는 제 5 트랜지스터(TR5); 및 게이트 단이 부 입력 단자(/I)에 접속되고 드레인 단이 상기 정 출력 노드(Nout)에 접속되며 소스 단이 상기 제 1 노드(N1)에 접속되는 제 6 트랜지스터(TR6);를 포함한다.
상기 동작 제어부(256)는, 게이트 단에 상기 주파수 판별 신호(fqdtg)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 7 트랜지스터(TR7); 및 게이트 단에 상기 바이어스 전압(Vbias)이 인가되고 드레인 단이 상기 제 7 트랜지스터(TR7)의 소스 단에 접속되며 소스 단이 접지되는 제 8 트랜지스터(TR8);를 포함 한다.
이와 같이 구성된 상기 지연 셀(DCELL<i>)은, 상기 동작 제어부(256)에 입력되는 상기 주파수 판별 신호(fqdtg)가 인에이블 되면 동작을 시작할 수 있다. 앞서 설명하였듯이, 상기 동작 제어부(256)에 입력되는 상기 바이어스 전압(Vbias)의 레벨이 일정하게 유지되므로, 상기 지연 셀(DCELL<i>)은 안정적으로 동작할 수 있다.
상기 입력부(254)는 상기 정 입력 단자(I)에 하이 레벨(High Level)의 신호가 입력되고 상기 부 입력 단자(/I)에 로우 레벨의 신호가 입력되면, 상기 정 출력 노드(Nout)의 전위가 하이 레벨이 되게 하고, 상기 부 출력 노드(/Nout)의 전위가 로우 레벨이 되게 한다. 같은 원리로, 상기 정 입력 단자(I)에 로우 레벨의 신호가 입력되고 상기 부 입력 단자(/I)에 하이 레벨의 신호가 입력되면, 상기 정 출력 노드(Nout)의 전위가 로우 레벨이 되게 하고, 상기 부 출력 노드(/Nout)의 전위가 하이 레벨이 되게 한다.
상기 출력 노드 쌍(Nout, /Nout)과 상기 출력 단자 쌍(O, /O)을 통해 출력되는 신호 쌍의 주파수는 상기 제어 전압(Vctrl)의 레벨에 대응된다. 즉, 상기 제어 전압(Vctrl)의 레벨이 낮을수록 출력 신호 쌍의 주파수는 높아지며, 상기 제어 전압(Vctrl)의 레벨이 높을수록 출력 신호 쌍의 주파수는 낮아진다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치는 DLL 클럭의 주파수에 따라 DLL 클럭 또는 PLL 클럭을 선택적으로 이용하여 데이터 출력 버퍼를 동작시키며, 이에 따라 데이터 출력 동작의 안정성을 향상시킬 수 있다. 특히, PLL 회로는 그 내부에 부지연 회로를 구비하지 않고, DLL 회로의 부지연 기능을 이용하여 동작하므로, 고주파 동작시 활용되는 PLL 클럭의 특성으로 보다 우수하게 구현할 수 있다. 또한, PLL 회로는 저주파 동작시에는 그 동작이 활성화되지 않으므로, DLL 회로와 PLL 회로가 동시에 구비됨에 따른 전류 소비 증가를 억제할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 PLL 회로의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 바이어스 생성부의 상세 구성도,
도 4는 도 2에 도시한 전압 제어 발진기의 상세 구성도,
도 5는 도 4에 도시한 지연 셀의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : DLL 회로 20 : PLL 회로
30 : 주파수 판별 수단 40 : 클럭 선택 수단
50 : 데이터 출력 버퍼

Claims (13)

  1. 클럭을 부지연시켜 DLL 클럭을 생성하는 DLL(Delay Locked Loop) 회로;
    상기 DLL 클럭을 입력 받아 상기 DLL 클럭의 주파수에 응답하여 제어 전압을 생성하고, 상기 제어 전압의 레벨에 대응되는 주파수의 PLL 클럭을 생성하는 PLL(Phase Locked Loop) 회로;
    상기 제어 전압의 레벨에 따라 상기 DLL 클럭의 주파수를 판별하여 주파수 판별 신호를 생성하는 주파수 판별 수단; 및
    상기 PLL 클럭 또는 상기 DLL 클럭을 입력 받아 출력 데이터를 버퍼링하는 데이터 출력 버퍼;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 PLL 회로는 상기 주파수 판별 신호가 인에이블 되면 활성화되고, 상기 주파수 판별 신호가 디스에이블 되면 비활성화되도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 PLL 회로는,
    상기 DLL 클럭과 상기 PLL 클럭의 위상을 비교하여 풀업 제어 신호와 풀다운 제어 신호를 생성하는 위상 검출기;
    상기 풀업 제어 신호와 상기 풀다운 제어 신호에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압을 생성하는 차지 펌프;
    상기 펌핑 전압을 여과하여 상기 제어 전압을 생성하는 저역 통과 필터;
    상기 주파수 판별 신호, 상기 제어 전압 및 기준 전압에 응답하여 바이어스 전압을 생성하는 바이어스 생성부; 및
    상기 주파수 판별 신호, 상기 제어 전압 및 상기 바이어스 전압에 응답하여 상기 PLL 클럭을 발진시키는 전압 제어 발진기;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 전압 제어 발진기는 각각 상기 주파수 판별 신호, 상기 제어 전압 및 상기 바이어스 전압에 응답하여 앞단의 출력 신호 쌍을 지연시켜 생성한 출력 신호 쌍을 뒷단에 전달하는 복수 개의 지연 셀을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 복수 개의 지연 셀 각각은,
    입력 단자 쌍;
    출력 단자 쌍;
    상기 출력 단자 쌍에 접속된 출력 노드 쌍;
    상기 제어 전압에 응답하여 상기 출력 노드 쌍에 인가되는 신호의 주파수를 제어하는 주파수 제어부;
    상기 입력 단자 쌍을 통해 입력되는 신호들에 응답하여 상기 출력 노드 쌍의 전위를 제어하는 입력부; 및
    상기 주파수 판별 신호 및 상기 바이어스 전압에 응답하여 상기 주파수 제어부 및 상기 입력부의 동작 여부를 제어하는 동작 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 주파수 판별 수단은 비교기 회로를 포함하여 상기 제어 전압의 레벨을 기준 전압의 레벨과 비교하는 동작을 수행하며, 상기 DLL 클럭이 소정 주파수보다 높으면 상기 주파수 판별 신호를 인에이블 시키고, 상기 DLL 클럭이 상기 소정 주파수보다 낮으면 상기 주파수 판별 신호를 디스에이블 시키도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 주파수 판별 신호의 인에이블 여부에 따라 상기 DLL 클럭 또는 상기 PLL 클럭을 선택적으로 상기 데이터 출력 버퍼에 전달하는 클럭 선택 수단을 추가로 포함하는 반도체 메모리 장치.
  8. 클럭을 부지연시켜 DLL 클럭을 생성하는 DLL(Delay Locked Loop) 회로;
    주파수 판별 신호의 인에이블 여부에 따라 동작 여부가 결정되며, 상기 DLL 클럭에 응답하여 제어 전압과 PLL 클럭을 생성하는 PLL(Phase Locked Loop) 회로;
    상기 제어 전압과 기준 전압의 레벨을 비교하여 상기 주파수 판별 신호를 인에이블 또는 디스에이블 시키는 주파수 판별 수단; 및
    상기 주파수 판별 신호에 응답하여 상기 DLL 클럭 또는 상기 PLL 클럭을 선택적으로 내부 클럭으로서 출력하는 클럭 선택 수단;
    을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 PLL 회로는,
    상기 DLL 클럭과 상기 PLL 클럭의 위상을 비교하여 풀업 제어 신호와 풀다운 제어 신호를 생성하는 위상 검출기;
    상기 풀업 제어 신호와 상기 풀다운 제어 신호에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압을 생성하는 차지 펌프;
    상기 펌핑 전압을 여과하여 상기 제어 전압을 생성하는 저역 통과 필터;
    상기 주파수 판별 신호, 상기 제어 전압 및 기준 전압에 응답하여 바이어스 전압을 생성하는 바이어스 생성부; 및
    상기 주파수 판별 신호, 상기 제어 전압 및 상기 바이어스 전압에 응답하여 상기 PLL 클럭을 발진시키는 전압 제어 발진기;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 전압 제어 발진기는 각각 상기 주파수 판별 신호, 상기 제어 전압 및 상기 바이어스 전압에 응답하여 앞단의 출력 신호 쌍을 지연시켜 생성한 출력 신호 쌍을 뒷단에 전달하는 복수 개의 지연 셀을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 복수 개의 지연 셀 각각은,
    입력 단자 쌍;
    출력 단자 쌍;
    상기 출력 단자 쌍에 접속된 출력 노드 쌍;
    상기 제어 전압에 응답하여 상기 출력 노드 쌍에 인가되는 신호의 주파수를 제어하는 주파수 제어부;
    상기 입력 단자 쌍을 통해 입력되는 신호들에 응답하여 상기 출력 노드 쌍의 전위를 제어하는 입력부; 및
    상기 주파수 판별 신호 및 상기 바이어스 전압에 응답하여 상기 주파수 제어부 및 상기 입력부의 동작 여부를 제어하는 동작 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 주파수 판별 수단은 상기 제어 전압의 레벨이 상기 기준 전압의 레벨보다 낮은 경우 상기 주파수 판별 신호를 인에이블 시키고, 상기 제어 전압의 레벨이 상기 기준 전압의 레벨보다 높은 경우 상기 주파수 판별 신호를 디스에이블 시키도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 내부 클럭을 입력 받아 출력 데이터를 버퍼링하는 데이터 출력 버퍼를 추가로 포함하는 반도체 메모리 장치.
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