KR20080051462A - 낮은 지터 소오스 싱크로너스 인터페이스를 갖는 반도체메모리장치 및 이의 클럭킹 방법 - Google Patents

낮은 지터 소오스 싱크로너스 인터페이스를 갖는 반도체메모리장치 및 이의 클럭킹 방법 Download PDF

Info

Publication number
KR20080051462A
KR20080051462A KR1020060122585A KR20060122585A KR20080051462A KR 20080051462 A KR20080051462 A KR 20080051462A KR 1020060122585 A KR1020060122585 A KR 1020060122585A KR 20060122585 A KR20060122585 A KR 20060122585A KR 20080051462 A KR20080051462 A KR 20080051462A
Authority
KR
South Korea
Prior art keywords
clock
delay
internal clock
data
circuit
Prior art date
Application number
KR1020060122585A
Other languages
English (en)
Other versions
KR100891327B1 (ko
Inventor
배숭준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060122585A priority Critical patent/KR100891327B1/ko
Priority to US11/950,279 priority patent/US7710818B2/en
Publication of KR20080051462A publication Critical patent/KR20080051462A/ko
Application granted granted Critical
Publication of KR100891327B1 publication Critical patent/KR100891327B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

오버헤드(overhead)를 최소화하면서 지터도 감소시킬 수 있는 소오스 싱크로너스 인터페이스를 갖는 반도체 메모리장치 및 이의 클럭킹 방법이 개시된다. 상기 반도체 메모리장치는, 명령 및 어드레스를 위한 제1외부클럭을 수신하여 제1내부클럭을 발생하는 위상동기루프 회로, 데이터의 일부 비트를 위한 제2외부클럭 및 상기 제1내부클럭을 수신하여, 상기 제2외부클럭에 락킹되는 제2내부클럭을 발생하는 제1지연동기루프 회로, 및 상기 데이터의 나머지 비트를 위한 제3외부클럭 및 상기 제1내부클럭을 수신하여, 상기 제3외부클럭에 락킹되는 제3내부클럭을 발생하는 제2지연동기루프 회로를 구비하는 것을 특징으로 한다.

Description

낮은 지터 소오스 싱크로너스 인터페이스를 갖는 반도체 메모리장치 및 이의 클럭킹 방법{Semiconductor memory device having low jitter source synchronous interface and clocking method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 소오스 싱크로너스 인터페이스 방식을 보여주는 도면이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리장치의 소오스 싱크로너스 인터페이스를 나타내는 블록도이다.
도 3은 도 2에 도시된 PLL 회로와 DLL 회로를 상세히 나타내는 회로도이다.
도 4a는 도 1에 도시된 종래기술에서와 같이 하나의 PLL 회로를 단독으로 사용하는 소오스 싱크로너스 인터페이스 방식에서의 지터 특성을 나타내는 도면이다.
도 4b는 도 1에 도시된 종래기술에서와 같이 하나의 DLL 회로를 단독으로 사용하는 소오스 싱크로너스 인터페이스 방식에서의 지터 특성을 나타내는 도면이다.
도 4c는 본 발명에 따른 반도체 메모리장치에서와 같이 PLL 회로와 DLL 회로를 함께 사용하는 소오스 싱크로너스 인터페이스 방식에서의 지터 특성을 나타내는 도면이다.
본 발명은 소오스 싱크로너스 인터페이스를 갖는 반도체 메모리장치에 관한 것으로, 특히 낮은 지터 소오스 싱크로너스 인터페이스(low jitter source synchronous interface)를 갖는 반도체 메모리장치 및 지터를 감소시키기 위한 클럭킹 방법에 관한 것이다.
반도체 장치와 반도체 장치 사이의 데이터 전송시 지터가 동작 속도에 제약을 주게 된다. 이를 해결하기 위한 방법들 중에 소오스 싱크로너스 인터페이스 방식이 있으며, 일반적으로 이 방식은 포워디드 클럭킹(forwarded clocking)이라고도 불린다. 싱크로너스 인터페이스에 관련된 기술이 미국 공개특허 US 2002/0075980 A1에 개시되어 있다.
도 1은 소오스 싱크로너스 인터페이스 방식을 보여주는 도면이다. 도 1에 도시된 바와 같이, 소오스 싱크로너스 인터페이스 방식에서는 송신기(TX)(100)에서 수신기(RX)(110)에 데이터(DATA)를 전송할 때 클럭(CLK)도 함께 전송한다. 송신기(TX)(100) 내에서 데이터(DATA)를 송신하는 회로(11)와 클럭(CLK)을 송신하는 회로(13)는 동일하게 구성되며, 또한 PCB 상에서 데이터(DATA)를 전송하는 라인(line)과 클럭(CLK)을 전송하는 라인도 동일하게 구성된다.
수신기(RX)(110)에서는 클럭(CLK), 즉 외부클럭을 받아 내부클럭(ICLK)을 발생시킬 때 락킹(locking), 멀티 위상(multi phase) 클럭 생성, 및 고주파 클럭 생성등을 위해 위상동기루프(phase locked loop, PLL) 회로 또는 지연동기루프(delay locked loop, DLL) 회로(17)가 사용된다. 수신기(RX)(110) 내의 데이터 수신회로(15)는 내부클럭(ICLK)에 응답하여 데이터(DATA)를 수신한다.
도 1에 도시된 회로가 메모리 시스템일 경우, 송신기(TX)(100)는 메모리 콘트롤러에 해당하고 수신기(RX)(110)는 메모리장치에 해당한다.
상기와 같은 소오스 싱크로너스 인터페이스 방식에서는, 데이터(DATA)를 전송하는 라인(line)에 지터가 인가되면 클럭(CLK)을 전송하는 라인에도 거의 같은 지터가 인가된다. 이에 따라 수신기(RX)(110)가 수신된 클럭(CLK)을 사용해 데이터(DATA)를 샘플링(sampling)하면 지터의 영향은 제거되게 된다. 따라서 데이터(DATA)의 전송속도가 증가될 수 있다.
그러나, PLL과 DLL은 소오스 싱크로너스 인터페이스에 사용될 경우 각각 다음과 같은 장점 및 단점을 갖는다. PLL이 소오스 싱크로너스 인터페이스에 사용될 경우에는, PLL의 대역폭(band width, BW)보다 큰 고주파 클럭의 지터가 제거되는 장점이 있으나 PLL의 대역폭(BW) 이하에서만 데이터와 클럭간의 공통모드 지터(common mode jitter)가 제거되는 단점이 있다. 반면에 DLL이 소오스 싱크로너스 인터페이스에 사용될 경우에는, PLL의 대역폭(BW) 이상에서도 데이터와 클럭간의 공통모드 지터(common mode jitter)가 제거되는 장점이 있으나 DLL 자체의 지연시간으로 인해 데이터와 클럭 사이에 위상차가 발생될 수 있으며 이로 인해 고주파에서는 PLL 경우보다 더 큰 지터가 유발될 수 있는 단점이 있다.
다시 말하면 소오스 싱크로너스 인터페이스에서 소정의 고주파 영역 이상에서는 PLL을 사용하고 그 이하에서는 DLL을 사용할 때 수신기(RX) 측에서 데이터와 클럭 사이의 지터를 감소시킬 수 있다.
따라서 본 발명이 이루고자하는 기술적 과제는 오버헤드(overhead)를 최소화하면서 지터도 감소시킬 수 있는 소오스 싱크로너스 인터페이스를 갖는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 소오스 싱크로너스 인터페이스를 갖는 반도체 메모리장치에서 지터를 감소시킬 수 있는 클럭킹 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 메모리장치는, 명령 및 어드레스를 위한 제1외부클럭을 수신하여 제1내부클럭을 발생하는 위상동기루프 회로, 데이터의 일부 비트를 위한 제2외부클럭 및 상기 제1내부클럭을 수신하여, 상기 제2외부클럭에 락킹되는 제2내부클럭을 발생하는 제1지연동기루프 회로, 및 상기 데이터의 나머지 비트를 위한 제3외부클럭 및 상기 제1내부클럭을 수신하여, 상기 제3외부클럭에 락킹되는 제3내부클럭을 발생하는 제2지연동기루프 회로를 구비하는 것을 특징으로 한다.
상기 본 발명의 일실시예에 따른 반도체 메모리장치는, 상기 제2내부클럭에 응답하여 상기 데이터의 일부 비트를 수신하는 제1데이터수신부, 상기 제3내부클럭에 응답하여 상기 데이터의 나머지 비트를 수신하는 제2데이터수신부, 및 상기 제1외부클럭에 응답하여 상기 명령 및 어드레스를 수신하는 명령/어드레스 수신부를 더 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리장치는, 명령 및 어드레스를 위한 제1외부클럭을 수신하여 제1내부클럭을 발생하는 위상동기루프 회로, 및 데이터를 위한 제2외부클럭 및 상기 제1내부클럭을 수신하여, 상기 제2외부클럭에 락킹되는 제2내부클럭을 발생하는 지연동기루프 회로를 구비하는 것을 특징으로 한다.
상기 본 발명의 다른 실시예에 따른 반도체 메모리장치는, 상기 제2내부클럭에 응답하여 상기 데이터를 수신하는 데이터수신부, 및 상기 제1외부클럭에 응답하여 상기 명령 및 어드레스를 수신하는 명령/어드레스 수신부를 더 구비한다.
본 발명의 일실시예에 따른 소오스 싱크로너스 인터페이스를 위한 클럭킹 방법은, 위상동기루프 회로를 이용하여, 명령 및 어드레스를 위한 제1외부클럭을 수신하여 제1내부클럭을 발생하는 단계, 제1지연동기루프 회로를 이용하여, 데이터의 일부 비트를 위한 제2외부클럭 및 상기 제1내부클럭을 수신하여 상기 제2외부클럭에 락킹되는 제2내부클럭을 발생하는 단계, 및 제2지연동기루프 회로를 이용하여, 상기 데이터의 나머지 비트를 위한 제3외부클럭 및 상기 제1내부클럭을 수신하여, 상기 제3외부클럭에 락킹되는 제3내부클럭을 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 본 발명의 일실시예에 따른 소오스 싱크로너스 인터페이스를 위한 클럭킹 방법은, 상기 제2내부클럭에 응답하여 상기 데이터의 일부 비트를 수신하는 단계, 상기 제3내부클럭에 응답하여 상기 데이터의 나머지 비트를 수신하는 단계, 및 상기 제1외부클럭에 응답하여 상기 명령 및 어드레스를 수신하는 단계를 더 구비한다.
본 발명의 다른 실시예에 따른 소오스 싱크로너스 인터페이스를 위한 클럭킹 방법은, 위상동기루프 회로를 이용하여, 명령 및 어드레스를 위한 제1외부클럭을 수신하여 제1내부클럭을 발생하는 단계, 및 지연동기루프 회로를 이용하여, 데이터를 위한 제2외부클럭 및 상기 제1내부클럭을 수신하여 상기 제2외부클럭에 락킹되는 제2내부클럭을 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 본 발명의 다른 실시예에 따른 소오스 싱크로너스 인터페이스를 위한 클럭킹 방법은, 상기 제2내부클럭에 응답하여 상기 데이터를 수신하는 단계, 상기 제1외부클럭에 응답하여 상기 명령 및 어드레스를 수신하는 단계를 더 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리장치의 소오스 싱크로너스 인터페이스를 나타내는 블록도이다. 여기에서는 반도체 메모리장치(200)가 총 32 비트의 데이터(DATA)를 수신하고 16 비트의 데이터(DATA x16) 마다 소오스 싱크로너스를 위한 외부클럭(CLK2, CLK3)을 수신하며 명령 및 어드레스(CMD/ADD)를 위한 외부클럭(CLK1)을 수신하는 경우가 도시되어 있다.
도 2를 참조하면, 본 발명의 일실시예에 따른 반도체 메모리장치(200)는 1개의 위상동기루프(PLL) 회로(21)와 2개의 지연동기루프(DLL) 회로(22,23)를 구비하며 본 발명에 따른 클럭킹 방법에 기초하여 구성된다.
PLL 회로(21)는 명령 및 어드레스(CMD/ADD)를 위한 제1외부클럭(CLK1)을 수신하여 제1내부클럭(ICLK1)을 발생한다. 제1 DLL 회로(22)는 상위 16 비트의 데이터(DATA x16)를 위한 제2외부클럭(CLK2) 및 상기 제1내부클럭(ICLK1)을 수신하여, 제2외부클럭(CLK2)에 락킹되는 제2내부클럭(ICLK2)을 발생한다. 제2 DLL 회로(23)는 하위 16 비트의 데이터(DATA x16)를 위한 제3외부클럭(CLK3) 및 제1내부클럭(ICLK1)을 수신하여, 제3외부클럭(CLK3)에 락킹되는 제3내부클럭(ICLK3)을 발생한다.
본 발명의 일실시예에 따른 반도체 메모리장치는, 제2내부클럭(ICLK2)에 응답하여 상위 16 비트의 데이터(DATA x16)를 수신하는 제1데이터수신부(24,25), 및 제3내부클럭(ICLK3)에 응답하여 하위 16 비트의 데이터(DATA x16)를 수신하는 제2데이터수신부(26,27)를 더 구비한다. 데이터수신부(24)는 상위 16 비트의 데이터(DATA x16)중 8 비트의 데이터(DATA x8)를 수신하고 데이터수신부(25)는 상위 16 비트의 데이터(DATA x16)중 나머지 8 비트의 데이터(DATA x8)를 수신한다. 데이터수신부(26)는 하위 16 비트의 데이터(DATA x16)중 8 비트의 데이터(DATA x8)를 수신하고 데이터수신부(27)는 하위 16 비트의 데이터(DATA x16)중 나머지 8 비트의 데이터(DATA x8)를 수신한다.
또한 본 발명의 일실시예에 따른 반도체 메모리장치는, 제1외부클럭(CLK1)에 응답하여 명령 및 어드레스(CMD/ADD)를 수신하는 명령/어드레스 수신부(28)를 더 구비한다.
명령 및 어드레스(CMD/ADD)를 위한 제1외부클럭(CLK1)이 입력되는 핀은 반도체 메모리장치(200)의 중간에 위치하는 것이 바람직하다. 즉 제1외부클럭(CLK1)이 입력되는 핀의 한쪽에 상위 16 비트의 데이터(DATA x16)가 입력되는 핀들 및 제2외부클럭(CLK2)이 입력되는 핀이 배치되고, 제1외부클럭(CLK1)이 입력되는 핀의 다른 한쪽에 하위 16 비트의 데이터(DATA x16)가 입력되는 핀들 및 제3외부클럭(CLK3)이 입력되는 핀이 배치되는 것이 바람직하다.
이상에서와 같이 본 발명에 따른 반도체 메모리장치는 1개의 PLL 회로(21)와 2개의 DLL 회로(22,23)를 구비하며 PLL 회로(21)의 출력클럭, 즉 제1내부클럭(ICLK1)이 2개의 DLL 회로(22,23)의 입력클럭으로서 사용된다. 따라서 PLL 회로(21)의 특징에 의해 PLL 회로(21)의 출력클럭, 즉 제1내부클럭(ICLK1)에서는 고주파 지터가 제거된다. 또한 PLL 회로(21)의 출력클럭(ICLK1)이 DLL 회로(22,23)의 입력클럭으로서 사용되므로, DLL 회로(22,23)는 고주파 지터가 제거된 출력클럭(ICLK2, ICLK3)을 출력한다.
고주파 지터가 제거된 DLL 회로(22)의 출력클럭(ICLK2)은 데이터수신부(24,25)의 샘플링 클럭으로 이용된다. 그리고 DLL 회로(22)는 제2외부클럭(CLK2)과 고주파 지터가 제거된 출력클럭(ICLK2)을 비교하여 두 클럭을 락킹시킨다. 따라서 DLL 회로(22)의 대역폭(bandwidth,BW) 내에서 제2외부클럭(CLK2)의 지터를 DLL 회로(22)의 출력클럭(ICLK2)이 트래킹(tracking)하게 된다. 그 결과 DLL 회로(22)의 대역폭 내에서, 상기 상위 16 비트의 데이터(DATA x16)의 지터가 제거된다.
또한 고주파 지터가 제거된 DLL 회로(23)의 출력클럭(ICLK3)은 데이터수신부(26,27)의 샘플링 클럭으로 이용된다. 그리고 DLL 회로(23)는 제3외부클럭(CLK3)과 고주파 지터가 제거된 출력클럭(ICLK3)을 비교하여 두 클럭을 락킹시킨다. 따라서 DLL 회로(23)의 대역폭(bandwidth,BW) 내에서 제3외부클럭(CLK3)의 지터를 DLL 회로(23)의 출력클럭(ICLK3)이 트래킹(tracking)하게 된다. 그 결과 DLL 회로(23)의 대역폭 내에서, 상기 하위 16 비트의 데이터(DATA x16)의 지터가 제거된다.
도 2에 도시된 일실시예에서는 1개의 PLL 회로(21)와 2개의 DLL 회로(22,23)를 구비하는 경우가 도시되어 있으나, 다른 실시예로서 필요에 따라 1개의 PLL 회로와 1개의 DLL 회로를 구비하여 구성될 수 있음은 자명하다.
도 3은 도 2에 도시된 PLL 회로(21)와 DLL 회로(22)를 상세히 나타내는 회로도이다. DLL 회로(23)의 구성은 DLL 회로(22)의 구성과 동일하므로 여기에 도시되지 않는다.
도 3을 참조하면, PLL 회로(21)는 제1외부클럭(CLK1)과 제1피드백 클럭(FCLK1) 사이의 위상차 및 주파수차를 검출하는 위상주파수 검출기(phase frequency detector, PFD)(211), 위상주파수 검출기(211)의 출력에 응답하여 전압 제어신호를 발생하는 차지펌프 회로 및 루프 필터(CP & LF)(212), 상기 전압 제어신호에 응답하여 제1내부클럭(ICLK1)을 발생하는 전압제어 발진기(voltage controlled oscillator, VCO)(213), 및 제1내부클럭(ICLK1)을 지연시켜 제1피드백 클럭(FCLK1)을 출력하는 제1보상지연 회로(214)를 구비한다.
DLL 회로(22)는 제2외부클럭(CLK2)과 제2피드백 클럭(FCLK2) 사이의 위상차를 검출하여 제어신호를 발생하는 위상검출 및 제어부(221), 상기 제어신호에 의해 제어되고 제1내부클럭(ICLK1)을 수신하여 제2내부클럭(ICLK2)을 발생하는 전압제어 지연라인(Voltage controlled delay line, VCDL)(222), 및 제2내부클럭(ICLK2)을 지연시켜 제2피드백 클럭(FCLK2)을 출력하는 제2보상지연 회로(223)를 구비한다.
특히, PLL 회로(21) 내의 제1보상지연 회로(214)는, 전압제어 발진기(VCO)(213)의 출력단으로부터 전압제어 지연라인(VCDL)(222)의 입력단까지의 패쓰(path)(지연시간 T1을 갖는 패쓰), 전압제어 지연라인(VCDL)(222), 및 전압제어 지연라인(VCDL)(222)의 출력단으로부터 데이터수신부(25)의 클럭 입력단까지의 패쓰(지연시간 T2를 갖는 패쓰)를 복사(replica)하여 구성된다.
이에 따라, 제1보상지연 회로(214)의 지연시간은 전압제어 발진기(VCO)(213)의 출력단으로부터 전압제어 지연라인(VCDL)(222)의 입력단까지의 지연시간(T1), 전압제어 지연라인(VCDL)(222)의 입력단으로부터 전압제어 지연라인(VCDL)(222)의 출력단까지의 지연시간(0.5T), 전압제어 지연라인(VCDL)(222)의 출력단으로부터 데이터수신부(25)의 클럭 입력단까지의 지연시간(T2)을 합한 시간과 실질적으로(substantially) 동일하게 된다.
그리고 DLL 회로(22) 내의 제2보상지연 회로(223)는 전압제어 지연라인(VCDL)(222)의 출력단으로부터 데이터수신부(25)의 클럭 입력단까지의 패쓰를 복사하여 구성된다. 이에 따라 제2보상지연 회로(223)의 지연시간은 전압제어 지연라 인(VCDL)(222)의 출력단으로부터 데이터수신부(25)의 클럭 입력단까지의 지연시간(T2)과 실질적으로 동일하게 된다.
도 3에는 도시되지 않았지만 DLL 회로(23)의 구성은 DLL 회로(22)의 구성과 동일하며 따라서 DLL 회로(23)의 구성에 대한 설명은 생략된다.
도 3에 도시된 회로에 대하여 좀더 설명하면, 반도체 메모리장치에 1개의 PLL 회로(21)와 2개의 DLL 회로(22,23)가 사용될 경우 칩 면적과 전력소모의 오버헤드(overhead)가 증가될 수 있다. 따라서 이러한 오버헤드를 감소시키기 위해 본 발명에 따른 반도체 메모리장치에서는 PLL 회로(21)를 이용해 코오스 락킹(coarse locking)이 수행되고 DLL 회로(22,23)를 이용해 파인 락킹(fine locking)이 수행되도록 구성된다. 이와 같이 구성할 경우 DLL 회로(22,23)를 간단하게 구현할 수 있어서 오버헤드가 감소된다.
도 4a는 도 1에 도시된 종래기술에서와 같이 하나의 PLL 회로를 단독으로 사용하는 소오스 싱크로너스 인터페이스 방식에서의 지터 특성을 나타내고, 도 4b는 도 1에 도시된 종래기술에서와 같이 하나의 DLL 회로를 단독으로 사용하는 소오스 싱크로너스 인터페이스 방식에서의 지터 특성을 나타낸다. 그리고 도 4c는 본 발명에 따른 반도체 메모리장치에서와 같이 PLL 회로와 DLL 회로를 함께 사용하는 소오스 싱크로너스 인터페이스 방식에서의 지터 특성을 나타낸다. 도 4a 내지 도 4c에서 가로축은 송신기(TX), 즉 메모리 콘트롤러에서의 주파수에 따른 지터를 나타내고 세로축은 수신기(RX), 즉 메모리장치에서 데이터와 클럭 간의 지터 차이를 나타낸다. 가로축의 값이 0에 가까울 수록 지터가 작다는 것을 의미한다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 두개의 칩 선택신호가 로우 명령과 칼럼 명령을 받아들이는 스트로브 신호들로서 사용되었지만 이는 하나의 실시예에 불과하며, 두개의 칩 선택신호중 하나는 반도체 메모리장치의 액세스와 관련되는 명령을 받아들이는 스트로브 신호로서 사용하고 다른 하나는 반도체 메모리장치의 파우워 다운을 변동시키는 스트로브 신호로서 사용하여 명령의 효율을 향상시키는 등 다양한 변형이 가능하다.
또한 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 소오스 싱크로너스 인터페이스 방식의 반도체 메모리장치는 오버헤드(overhead)를 감소시키면서 지터도 감소시킬 수 있는 장점이 있다.

Claims (21)

  1. 명령 및 어드레스를 위한 제1외부클럭을 수신하여 제1내부클럭을 발생하는 위상동기루프 회로;
    데이터의 일부 비트를 위한 제2외부클럭 및 상기 제1내부클럭을 수신하여, 상기 제2외부클럭에 락킹되는 제2내부클럭을 발생하는 제1지연동기루프 회로; 및
    상기 데이터의 나머지 비트를 위한 제3외부클럭 및 상기 제1내부클럭을 수신하여, 상기 제3외부클럭에 락킹되는 제3내부클럭을 발생하는 제2지연동기루프 회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서,
    상기 제2내부클럭에 응답하여 상기 데이터의 일부 비트를 수신하는 제1데이터수신부; 및
    상기 제3내부클럭에 응답하여 상기 데이터의 나머지 비트를 수신하는 제2데이터수신부를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서,
    상기 제1외부클럭에 응답하여 상기 명령 및 어드레스를 수신하는 명령/어드레스 수신부를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제2항에 있어서, 상기 위상동기루프 회로는,
    상기 제1외부클럭과 제1피드백 클럭 사이의 위상차 및 주파수차를 검출하는 위상주파수 검출기; 상기 위상주파수 검출기의 출력에 응답하여 전압 제어신호를 발생하는 차지펌프 회로 및 루프 필터; 상기 전압 제어신호에 응답하여 상기 제1내부클럭을 발생하는 전압제어 발진기; 및 상기 제1내부클럭을 지연시켜 상기 제1피드백 클럭을 출력하는 제1보상지연 회로를 구비하고,
    상기 제1지연동기루프 회로는,
    상기 제2외부클럭과 제2피드백 클럭 사이의 위상차를 검출하여 제1제어신호를 발생하는 제1위상검출 및 제어부; 상기 제1제어신호에 의해 제어되고 상기 제1내부클럭을 수신하여 상기 제2내부클럭을 발생하는 제1전압제어 지연라인; 및 상기 제2내부클럭을 지연시켜 상기 제2피드백 클럭을 출력하는 제2보상지연 회로를 구비하고,
    상기 제1보상지연 회로의 지연시간은 상기 전압제어 발진기의 출력단으로부터 상기 제1전압제어 지연라인의 입력단까지의 지연시간, 상기 제1전압제어 지연라인의 입력단으로부터 상기 제1전압제어 지연라인의 출력단까지의 지연시간, 상기 제1전압제어 지연라인의 출력단으로부터 상기 제1데이터수신부의 클럭 입력단까지의 지연시간을 합한 시간과 실질적으로(substantially) 동일한 것을 특징으로 하는 반도체 메모리장치.
  5. 제4항에 있어서, 상기 제2보상지연 회로의 지연시간은 상기 제1전압제어 지 연라인의 출력단으로부터 상기 제1데이터수신부의 클럭 입력단까지의 지연시간과 실질적으로 동일한 것을 특징으로 하는 반도체 메모리장치.
  6. 제4항에 있어서, 상기 제2지연동기루프 회로는,
    상기 제3외부클럭과 제3피드백 클럭 사이의 위상차를 검출하여 제2제어신호를 발생하는 제2위상검출 및 제어부; 상기 제2제어신호에 의해 제어되고 상기 제1내부클럭을 수신하여 상기 제3내부클럭을 발생하는 제2전압제어 지연라인; 및 상기 제3내부클럭을 지연시켜 상기 제3피드백 클럭을 출력하는 제3보상지연 회로를 구비하고,
    상기 제3보상지연 회로의 지연시간은 상기 제2전압제어 지연라인의 출력단으로부터 상기 제2데이터수신부의 클럭 입력단까지의 지연시간과 실질적으로 동일한 것을 특징으로 하는 반도체 메모리장치.
  7. 제4항에 있어서, 상기 제1보상지연 회로는,
    상기 전압제어 발진기의 출력단으로부터 상기 제1전압제어 지연라인의 입력단까지의 패쓰(path), 상기 제1전압제어 지연라인, 및 상기 제1전압제어 지연라인의 출력단으로부터 상기 제1데이터수신부의 클럭 입력단까지의 패쓰를 복사하여 구성된 복사회로(replica)인 것을 특징으로 하는 반도체 메모리장치.
  8. 제4항에 있어서, 상기 제2보상지연 회로는,
    상기 제1전압제어 지연라인의 출력단으로부터 상기 제1데이터수신부의 클럭 입력단까지의 패쓰를 복사하여 구성된 복사회로(replica)인 것을 특징으로 하는 반도체 메모리장치.
  9. 명령 및 어드레스를 위한 제1외부클럭을 수신하여 제1내부클럭을 발생하는 위상동기루프 회로; 및
    데이터를 위한 제2외부클럭 및 상기 제1내부클럭을 수신하여, 상기 제2외부클럭에 락킹되는 제2내부클럭을 발생하는 지연동기루프 회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제9항에 있어서,
    상기 제2내부클럭에 응답하여 상기 데이터를 수신하는 데이터수신부를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제9항에 있어서,
    상기 제1외부클럭에 응답하여 상기 명령 및 어드레스를 수신하는 명령/어드레스 수신부를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제10항에 있어서, 상기 위상동기루프 회로는,
    상기 제1외부클럭과 제1피드백 클럭 사이의 위상차 및 주파수차를 검출하는 위상주파수 검출기; 상기 위상주파수 검출기의 출력에 응답하여 전압 제어신호를 발생하는 차지펌프 회로 및 루프 필터; 상기 전압 제어신호에 응답하여 상기 제1내부클럭을 발생하는 전압제어 발진기; 및 상기 제1내부클럭을 지연시켜 상기 제1피드백 클럭을 출력하는 제1보상지연 회로를 구비하고,
    상기 제1지연동기루프 회로는,
    상기 제2외부클럭과 제2피드백 클럭 사이의 위상차를 검출하여 제어신호를 발생하는 위상검출 및 제어부; 상기 제어신호에 의해 제어되고 상기 제1내부클럭을 수신하여 상기 제2내부클럭을 발생하는 전압제어 지연라인; 및 상기 제2내부클럭을 지연시켜 상기 제2피드백 클럭을 출력하는 제2보상지연 회로를 구비하고,
    상기 제1보상지연 회로의 지연시간은 상기 전압제어 발진기의 출력단으로부터 상기 전압제어 지연라인의 입력단까지의 지연시간, 상기 전압제어 지연라인의 입력단으로부터 상기 전압제어 지연라인의 출력단까지의 지연시간, 상기 전압제어 지연라인의 출력단으로부터 상기 데이터수신부의 클럭 입력단까지의 지연시간을 합한 시간과 실질적으로(substantially) 동일한 것을 특징으로 하는 반도체 메모리장치.
  13. 제12항에 있어서, 상기 제2보상지연 회로의 지연시간은 상기 전압제어 지연라인의 출력단으로부터 상기 데이터수신부의 클럭 입력단까지의 지연시간과 실질적으로 동일한 것을 특징으로 하는 반도체 메모리장치.
  14. 제12항에 있어서, 상기 제1보상지연 회로는,
    상기 전압제어 발진기의 출력단으로부터 상기 전압제어 지연라인의 입력단까지의 패쓰(path), 상기 전압제어 지연라인, 및 상기 전압제어 지연라인의 출력단으로부터 상기 데이터수신부의 클럭 입력단까지의 패쓰를 복사하여 구성된 복사회로(replica)인 것을 특징으로 하는 반도체 메모리장치.
  15. 제12항에 있어서, 상기 제2보상지연 회로는,
    상기 전압제어 지연라인의 출력단으로부터 상기 데이터수신부의 클럭 입력단까지의 패쓰를 복사하여 구성된 복사회로(replica)인 것을 특징으로 하는 반도체 메모리장치.
  16. 반도체 메모리장치의 소오스 싱크로너스 인터페이스를 위한 클럭킹 방법에 있어서,
    위상동기루프 회로를 이용하여, 명령 및 어드레스를 위한 제1외부클럭을 수신하여 제1내부클럭을 발생하는 단계;
    제1지연동기루프 회로를 이용하여, 데이터의 일부 비트를 위한 제2외부클럭 및 상기 제1내부클럭을 수신하여 상기 제2외부클럭에 락킹되는 제2내부클럭을 발생하는 단계; 및
    제2지연동기루프 회로를 이용하여, 상기 데이터의 나머지 비트를 위한 제3외부클럭 및 상기 제1내부클럭을 수신하여, 상기 제3외부클럭에 락킹되는 제3내부클 럭을 발생하는 단계를 구비하는 것을 특징으로 하는 클럭킹 방법.
  17. 제16항에 있어서,
    상기 제2내부클럭에 응답하여 상기 데이터의 일부 비트를 수신하는 단계; 및
    상기 제3내부클럭에 응답하여 상기 데이터의 나머지 비트를 수신하는 단계를 더 구비하는 것을 특징으로 하는 클럭킹 방법.
  18. 제16항에 있어서,
    상기 제1외부클럭에 응답하여 상기 명령 및 어드레스를 수신하는 단계를 더 구비하는 것을 특징으로 하는 클럭킹 방법.
  19. 반도체 메모리장치의 소오스 싱크로너스 인터페이스를 위한 클럭킹 방법에 있어서,
    위상동기루프 회로를 이용하여, 명령 및 어드레스를 위한 제1외부클럭을 수신하여 제1내부클럭을 발생하는 단계; 및
    지연동기루프 회로를 이용하여, 데이터를 위한 제2외부클럭 및 상기 제1내부클럭을 수신하여 상기 제2외부클럭에 락킹되는 제2내부클럭을 발생하는 단계를 구비하는 것을 특징으로 하는 클럭킹 방법.
  20. 제19항에 있어서,
    상기 제2내부클럭에 응답하여 상기 데이터를 수신하는 단계를 더 구비하는 것을 특징으로 하는 클럭킹 방법.
  21. 제19항에 있어서,
    상기 제1외부클럭에 응답하여 상기 명령 및 어드레스를 수신하는 단계를 더 구비하는 것을 특징으로 하는 클럭킹 방법.
KR1020060122585A 2006-12-05 2006-12-05 낮은 지터 소오스 싱크로너스 인터페이스를 갖는 반도체메모리장치 및 이의 클럭킹 방법 KR100891327B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060122585A KR100891327B1 (ko) 2006-12-05 2006-12-05 낮은 지터 소오스 싱크로너스 인터페이스를 갖는 반도체메모리장치 및 이의 클럭킹 방법
US11/950,279 US7710818B2 (en) 2006-12-05 2007-12-04 Semiconductor memory device having low jitter source synchronous interface and clocking method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060122585A KR100891327B1 (ko) 2006-12-05 2006-12-05 낮은 지터 소오스 싱크로너스 인터페이스를 갖는 반도체메모리장치 및 이의 클럭킹 방법

Publications (2)

Publication Number Publication Date
KR20080051462A true KR20080051462A (ko) 2008-06-11
KR100891327B1 KR100891327B1 (ko) 2009-03-31

Family

ID=39475537

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060122585A KR100891327B1 (ko) 2006-12-05 2006-12-05 낮은 지터 소오스 싱크로너스 인터페이스를 갖는 반도체메모리장치 및 이의 클럭킹 방법

Country Status (2)

Country Link
US (1) US7710818B2 (ko)
KR (1) KR100891327B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968459B1 (ko) * 2008-11-10 2010-07-07 주식회사 하이닉스반도체 반도체 메모리 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10944407B1 (en) 2020-06-03 2021-03-09 Stmicroelectronics International N.V. Source synchronous interface with selectable delay on source and delay on destination control

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946244A (en) * 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US5930182A (en) * 1997-08-22 1999-07-27 Micron Technology, Inc. Adjustable delay circuit for setting the speed grade of a semiconductor device
KR100278653B1 (ko) * 1998-01-23 2001-02-01 윤종용 이중 데이터율 모드 반도체 메모리 장치
JP4077988B2 (ja) * 1999-07-19 2008-04-23 株式会社ルネサステクノロジ クロック生成回路
KR100346835B1 (ko) * 2000-05-06 2002-08-03 삼성전자 주식회사 지연동기회로의 고속동작을 구현하는 반도체 메모리 장치
JP2002049438A (ja) * 2000-08-03 2002-02-15 Hitachi Ltd 半導体装置
AU2002235260A1 (en) * 2000-12-20 2002-07-01 Primarion, Inc. Pll/dll dual loop data synchronization utilizing a granular fifo fill level indicator
JP3838939B2 (ja) * 2002-05-22 2006-10-25 エルピーダメモリ株式会社 メモリシステムとモジュール及びレジスタ
JP4079733B2 (ja) 2002-09-26 2008-04-23 Ｎｅｃエレクトロニクス株式会社 位相同期ループ回路
DE10330796B4 (de) * 2002-10-30 2023-09-14 Hynix Semiconductor Inc. Registergesteuerter Delay Locked Loop mit Beschleunigungsmodus
KR20060063246A (ko) 2004-12-07 2006-06-12 삼성전자주식회사 출력 클락 신호의 지터를 감소시킬 수 있는 주파수 체배기

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968459B1 (ko) * 2008-11-10 2010-07-07 주식회사 하이닉스반도체 반도체 메모리 장치
US7800422B2 (en) 2008-11-10 2010-09-21 Hynix Semiconductor Inc. Semiconductor memory apparatus
US7888982B2 (en) 2008-11-10 2011-02-15 Hynix Semiconductor Inc. Semiconductor memory apparatus

Also Published As

Publication number Publication date
KR100891327B1 (ko) 2009-03-31
US7710818B2 (en) 2010-05-04
US20080130397A1 (en) 2008-06-05

Similar Documents

Publication Publication Date Title
US8174297B2 (en) Multi-phase clock generation
KR100811263B1 (ko) 듀티사이클 보정회로 및 이를 이용한 지연고정루프 회로
US5964880A (en) Circuit interface synchronization using slave variable delay loop
KR100668861B1 (ko) Ｄｌｌ 회로
US20110141834A1 (en) Semiconductor device with ddr memory controller
KR101950320B1 (ko) 위상 검출 회로 및 이를 이용한 동기 회로
KR20030083870A (ko) 클럭수신 동기회로를 갖는 멀티클럭 도메인 데이터 입력처리장치 및 그에 따른 클럭신호 인가방법
US20080001642A1 (en) Delay-locked loop apparatus adjusting internal clock signal in synchronization with external clock signal
KR100468776B1 (ko) 클락 지터의 영향을 감소시킬 수 있는 동기식 반도체메모리장치
KR101699787B1 (ko) 지연동기루프 회로, 이를 포함하는 반도체 장치 및 메모리 시스템
US7417478B2 (en) Delay line circuit
KR100400043B1 (ko) 데이터 복원 회로 및 방법
KR20050105558A (ko) 지연 동기 루프 장치
KR20030068829A (ko) 전원 잡음에 의한 특성 열화가 방지되는 지연동기루프를구비하는 반도체 메모리 장치
US7605624B2 (en) Delay locked loop (DLL) circuit for generating clock signal for memory device
US20110102035A1 (en) Semiconductor integrated circuit having delay locked loop circuit
US20050110541A1 (en) Delay locked loop
US20100039147A1 (en) Semiconductor devices with signal synchronization circuits
US6242955B1 (en) Delay lock loop circuit, system and method for synchronizing a reference signal with an output signal
KR20050005889A (ko) 지연동기루프회로
US20030179025A1 (en) Delay lock loop having an edge detector and fixed delay
TWI536741B (zh) 延遲鎖定迴路及包含其之積體電路
US6653875B2 (en) Method and apparatus for a delay lock loop
KR100891327B1 (ko) 낮은 지터 소오스 싱크로너스 인터페이스를 갖는 반도체메모리장치 및 이의 클럭킹 방법
US7804727B2 (en) Semiconductor device having multiple I/O modes

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 12