KR20060063246A - 출력 클락 신호의 지터를 감소시킬 수 있는 주파수 체배기 - Google Patents

출력 클락 신호의 지터를 감소시킬 수 있는 주파수 체배기 Download PDF

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KR20060063246A
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Abstract

출력 클락 신호의 지터를 감소시킬 수 있는 주파수 체배기가 제공된다. 주파수 체배기는 지연 동기 루프 회로와 위상 동기 루프 회로를 포함한다. 지연 동기 루프 회로는, 동기 상태가 유지되는 동안, 입력 클락 신호의 주파수를 제1 정수배 만큼 체배하여 체배 주파수를 가지는 출력 클락 신호를 발생한다. 위상 동기 루프 회로는 출력 클락 신호의 주파수를 제2 정수배 만큼 체배하여 출력 클락 신호에 동기하고 체배 주파수를 가지는 출력 클락 신호를 발생한다. 주파수 체배기는 주파수 체배를 각각 분담하는 지연 동기 루프 회로 및 위상 동기 루프 회로를 포함하므로 위상 동기 루프 회로의 출력 클락 신호의 지터를 감소시킬 수 있다.

Description

출력 클락 신호의 지터를 감소시킬 수 있는 주파수 체배기{Frequency multiplier capable of reducing a jitter of output clock signal}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래 기술에 따른 위상 동기 루프 회로로 구현된 픽셀 클락 발생 회로를 나타내는 블락 다이어그램이다.
도 2는 본 발명의 실시예에 따른 주파수 체배기를 나타내는 블락 다이어그램이다.
도 3은 도 2에 도시된 지연 동기 루프 회로의 실시예를 보다 상세히 나타내는 도면이다.
도 4는 도 3에 도시된 지연 동기 루프 회로의 출력 동작을 나타내는 타이밍 다이어그램이다.
도 5는 도 3에 도시된 지연 셀들 중 하나를 나타내는 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명>
200: 지연 동기 루프 회로 240: 가변 지연부
250: 주파수 체배부 241 ~ 248: 지연 셀
본 발명은 주파수 체배기에 관한 것으로서, 보다 상세하게는, 출력 클락 신호의 지터를 감소시킬 수 있는 주파수 체배기에 관한 것이다.
주파수 체배기(frequency multiplier)는 입력 클락 신호를 입력 주파수의 정수배가 되는 주파수를 가지는 출력 클락 신호로 변환하는 회로이다. 주파수 체배기의 일례로서 픽셀 클락 발생 회로(pixel clock generation circuit)가 있다. 픽셀 클락 발생 회로는 액정 표시 장치(Liquid Crystal Display device)의 아날로그-디지털 변환기(Analog-to-Digital Converter; ADC)의 동기 신호로 사용되는 픽셀 클락 신호를 발생한다. 상기 아날로그-디지털 변환기는 컴퓨터 시스템의 그래픽 카드(graphic card)로부터 연결 케이블(D-Sub cable)을 통해 전송되는 아날로그 영상 신호(analog image signal)를 샘플링(sampling)하여 디지털 영상 신호(digital image signal)로 변환한다.
도 1은 종래 기술에 따른 위상 동기 루프 회로(Phase Locked Loop circuit; PLL)로 구현된 픽셀 클락 발생 회로를 나타내는 블락 다이어그램이다.
도 1을 참조하면, 종래의 픽셀 클락 발생 회로(10)는 위상 주파수 검출기(Phase Frequency Detector; PFD)(11), 전하 펌프(charge pump)(13), 저역 통과 필터(low pass filter)로 구현되는 루프 필터(loop filter)(15), 전압 제어 발진기(Voltage-Controlled Oscillator; VCO)(17), 및 분주기(divider)(19)를 포함한다.
위상 주파수 검출기(11)는 수평 동기 신호(horizontal synchronization signal)(HSYNC)의 위상과 분주기(19)에 의해 분주된 픽셀 클락 신호(P_CK)의 위상을 비교하고, 비교된 결과에 대응하는 신호를 전하 펌프(13)로 출력한다. 수평 동기 신호(HSYNC)는 LCD 모니터(monitor) 화면의 하나의 가로줄(또는 래스터 스캔 라인(raster scan line))을 디스플레이(display)하는 데 필요한 시간을 나타내는 신호이다. 상기 수평 동기 신호(HSYNC)의 한 주기 동안, 하나의 스캔 라인에 연결된 픽셀들(pixels)의 수만큼의 펄스를 포함하는 픽셀 클락 신호(P_CK)가 발생되어야 한다.
전하 펌프(13)는 위상 주파수 검출기(11)의 출력 신호에 응답하여 루프 필터(15)에 포함된 커패시터에 전하를 공급하거나 감소시킨다(또는 펌핑(pumping)한다). 루프 필터(15)는 전하 펌프(13)의 출력 신호를 필터링(filtering)하여 직류(DC) 제어 전압을 출력하며, 전압 제어 발진기(17)는 루프 필터(15)로부터 출력된 직류 제어 전압에 응답하여 수평 동기 신호(HSYNC)에 동기하고 체배 주파수(multiplied frequency)를 가지는 픽셀 클락 신호(P_CK)를 발생한다.
픽셀 클락 신호(P_CK)의 주파수는 수평 동기 신호(HSYNC)의 주파수의 N배이며, 분주기(19)는 픽셀 클락 신호(P_CK)를 1/N인 분주비(division ratio)로 분주한다. 상기 N은 스캔 라인 당 픽셀들의 수를 나타낸다. 예를 들어, SXGA(Super eXtended Graphics Array) 영상 신호가 LCD 모니터에 공급되는 경우 상기 N은 1688일 수 있다. 즉, 위상 동기 루프 회로로 구현된 픽셀 클락 발생 회로(10)는 오버헤드(overhead)를 포함하여 1688배의 주파수 체배를 수행해야 한다. 1688배로 주파수 체배를 수행하는 이유는 하나의 스캔 라인에 1688개의 픽셀들이 연결되기 때문이 다.
그런데, 종래의 픽셀 클락 발생 회로(10)에 입력되는 수평 동기 신호(HSYNC)는 상대적으로 매우 낮은 주파수를 가지므로, 루프 필터(15)의 대역폭(bandwidth)이 감소된다. 따라서, 전압 제어 발진기(17)의 동작에 있어서, 피드백 루프(feedback loop)(즉, 분주기(19)를 포함하는 루프)에 의한 동작보다 루프 필터(15)의 고정된 직류 제어 전압에 의한 동작이 우세할 수 있다. 그 결과, 픽셀 클락 신호(P_CK)에 장시간의 시간 지연에 대응하는 롱-텀 지터(long-term jitter)가 발생하며, 그것에 의해 아날로그-디지털 변환기의 샘플링 타이밍 간격(sampling timing interval)이 불규칙해지므로 LCD 모니터의 화질이 저하될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 출력 클락 신호의 지터를 감소시킬 수 있는 주파수 체배기를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시예에 따른 주파수 체배기는 동기 상태가 유지되는 동안, 입력 클락 신호의 주파수를 제1 정수배 만큼 체배하여 체배 주파수를 가지는 출력 클락 신호를 발생하는 지연 동기 루프 회로; 및 상기 출력 클락 신호의 주파수를 제2 정수배 만큼 체배하여 상기 출력 클락 신호에 동기하고 체배 주파수를 가지는 출력 클락 신호를 발생하는 위상 동기 루프 회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 입력 클락 신호는 액정 표시 장치에서 사용 되는 수평 동기 신호이고 상기 위상 동기 루프 회로의 출력 클락 신호는 픽셀 클락 신호이며, 상기 액정 표시 장치의 해상도가 SXGA급인 경우, 상기 제1 정수는 8이고 상기 제2 정수는 211이다.
바람직한 실시예에 따르면, 상기 지연 동기 루프 회로는 상기 지연 동기 루프 회로의 동기 상태가 유지되는 동안, 상기 입력 클락 신호를 지연하여 서로 45도의 위상 차이를 가지는 내부 클락 신호들을 발생하는 지연 셀들을 포함하는 가변 지연부; 및 상기 내부 클락 신호들에 대해 논리합 연산을 수행하여 상기 지연 동기 루프 회로의 출력 클락 신호를 발생하는 주파수 체배부를 구비한다.
바람직한 실시예에 따르면, 상기 지연 동기 루프 회로는 상기 가변 지연부의 지연 셀들을 통해 지연된 입력 클락 신호와 상기 입력 클락 신호 상호간의 위상 차이를 검출하는 위상 검출기; 상기 위상 검출기의 출력 신호에 응답하여 전하를 공급하거나 감소시키는 전하 펌프; 및 상기 전하 펌프에 의해 전하가 공급되거나 감소되는 커패시터를 포함하며, 상기 전하 펌프의 출력 신호를 필터링하여 상기 가변 지연부의 지연 셀들의 지연 시간들을 제어하는 직류 제어 전압을 발생하는 루프 필터를 더 구비한다.
바람직한 실시예에 따르면, 상기 주파수 체배부는 상기 내부 클락 신호들을 반전하는 다수개의 인버터들; 및 상기 인버터들의 출력 신호들에 대해 반전 논리곱 연산을 수행하여 상기 지연 동기 루프 회로의 출력 클락 신호를 발생하는 반전 논리곱 게이트를 구비한다.
바람직한 실시예에 따르면, 상기 지연 셀로부터 발생되는 내부 클락 신호의 듀티 사이클은 50(%)이다.
바람직한 실시예에 따르면, 상기 지연 셀은 상기 직류 제어 전압에 응답하여 상기 입력 클락 신호 또는 상기 입력 클락 신호를 지연한 신호를 지연하는 다수개의 버퍼들; 상기 버퍼들의 개수의 1/2에 해당하는 버퍼들을 통하여 지연된 신호를 반전하는 인버터; 및 상기 입력 클락 신호 또는 상기 입력 클락 신호를 지연한 신호와 상기 인버터의 출력 신호를 논리곱하여 상기 내부 클락 신호를 발생하는 논리곱 게이트를 구비한다.
이러한 본 발명에 따른 주파수 체배기는 주파수 체배를 각각 분담하는 지연 동기 루프 회로 및 위상 동기 루프 회로를 포함하므로 출력 클락 신호의 지터를 감소시킬 수 있다. 따라서, 출력 클락 신호가 픽셀 클락 신호인 경우 LCD 모니터의 화질이 향상될 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 2는 본 발명의 실시예에 따른 주파수 체배기를 나타내는 블락 다이어그램이다.
도 2를 참조하면, 본 발명에 따른 주파수 체배기(100)는 지연 동기 루프 회 로(Delay-Locked Loop circuit)(DLL, 200) 및 위상 동기 루프 회로(Phase Locked Loop circuit)(PLL, 300)를 구비한다.
DLL(200)는, DLL(200)의 동기 상태(locking state)가 유지되는 동안, 입력 클락 신호인 수평 동기 신호(HSYNC)의 주파수를 제1 정수배 만큼 체배(multiplication)하여 체배 주파수를 가지는 출력 클락 신호(DLL_O)를 발생한다. 상기 제1 정수는, 예를 들어, LCD 모니터의 해상도가 SXGA급인 경우 8이다. 일반적으로, DLL(200)과 같은 지연 동기 루프 회로는 입력 클락 신호를 지연하여 입력 클락 신호의 위상에 동기된 출력 클락 신호를 발생하므로 출력 클락 신호에 지터가 적게 발생한다.
PLL(300)는 입력 클락 신호로서 DLL(200)의 출력 클락 신호(DLL_O)를 사용하는 것을 제외하고는 도 1에 도시된 위상 동기 루프 회로로 구현된 픽셀 클락 발생 회로(10)의 구성 요소들과 동일한 구성 요소들을 포함한다. PLL(300)는 DLL(200)의 출력 클락 신호(DLL_O)의 주파수를 제2 정수배 만큼 체배하여 DLL(200)의 출력 클락 신호(DLL_O)에 동기하고 체배 주파수를 가지는 출력 클락 신호인 픽셀 클락 신호(P_CK)를 발생한다. 상기 제2 정수는, 예를 들어, LCD 모니터의 해상도가 SXGA급인 경우 211이다.
PLL(300)는 수평 동기 신호(HSYNC)의 주파수보다 8배 더 빠른 주파수를 가지는 DLL(200)의 출력 클락 신호(DLL_O)를 수신하므로, PLL(300)에 포함된 전압 제어 발진기에 입력되는 직류 제어 전압의 드리프트 시간(drift time)은 감소한다. 따라서, 상기 전압 제어 발진기의 입력 제어 전압인 에러(error) 전압을 보정 (correction)할 수 있는 기회가 많아지므로 픽셀 클락 신호(P_CK)에 대한 지터(jitter) 발생 확률이 감소될 수 있다. 또한, PLL(300)에 입력되는 DLL(200)의 출력 클락 신호(DLL_O)의 주파수가 상승한 만큼 PLL(300)에 포함된 루프 필터의 대역폭이 증가될 수 있다. 따라서, LCD 모니터의 해상도가 SXGA급인 경우 PLL(300)에 포함된 루프 필터의 커패시턴스(capacitance) 값이 약 8분의 1로 감소될 수 있다.
전술한 바와 같이, 본 발명에 따른 주파수 체배기에 있어서, DLL(200)과 PLL(300)이 각각 주파수 체배를 분담한다. 따라서, DLL(200)의 양호한 지터 특성과 PLL(300)에 포함된 루프 필터의 증가된 대역폭에 의해 픽셀 클락 신호(P_CK)의 지터가 효과적으로 감소될 수 있다. 그 결과, LCD 모니터의 화질이 향상될 수 있다.
한편, 도 2에서는 DLL(200)에 입력되는 입력 클락 신호가 수평 동기 신호(HSYNC)인 것으로 도시되었지만, 상기 입력 클락 신호는 전자 회로에서 사용되는 다른 종류의 클락 신호가 될 수도 있다.
도 3은 도 2에 도시된 지연 동기 루프 회로의 실시예를 보다 상세히 나타내는 도면이다.
도 3을 참조하면, DLL(200)는 위상 검출기(210), 전하 펌프(220), 저역 통과 필터로 구현되는 루프 필터(230), 가변 지연부(variable delay unit)(240), 및 주파수 체배부(frequency multiplication unit)(250)를 구비한다.
위상 검출기(210)는 가변 지연부(240)의 지연 셀들(241 ~ 248)을 통해 지연된 수평 동기 신호(HSYNC_D)와 수평 동기 신호(HSYNC) 상호간의 위상 차이를 검출한다. 전하 펌프(220)는 위상 검출기(210)의 출력 신호에 응답하여 루프 필터(200) 에 포함된 커패시터에 전하를 공급하거나 감소시킨다(즉, 펌핑(pumping)한다). 루프 필터(230)는 전하 펌프(220)의 출력 신호를 필터링하여 가변 지연부(240)의 지연 셀들(241 ~ 248)의 지연 시간들을 제어하는 직류 제어 전압(VC)을 발생한다.
가변 지연부(240)는 8개의 지연 셀(delay cell)(DC)들(241 ~ 248)을 포함한다. 가변 지연부(240)의 지연 셀(DC)들(241 ~ 248)은 직류 제어 전압(VC)에 응답하여 수평 동기 신호(HSYNC)를 지연하고 수평 동기 신호(HSYNC)에 동기하는 지연 수평 동기 신호(HSYNC_D)를 발생한다. 예를 들어, DLL(200)의 동기 시간(locking time)은 수평 동기 신호(HSYNC)의 한 주기(period)로 설정될 수 있다.
또한, 가변 지연부(240)에 포함된 각각의 지연 셀(DC)들(241 ~ 248)은, DLL(200)이 동기 상태를 유지하는 동안, 수평 동기 신호(HSYNC)를 지연하여 각각 45 도(degree)만큼 위상 이동(phase shift)된 내부 클락 신호들(H0 ~ H7)을 발생한다. 즉, 가변 지연부(240)에 포함된 각각의 지연 셀(DC)들(241 ~ 248)은 수평 동기 신호(HSYNC)에 대해 0 도(H0), 45 도(H1), 90 도(H2), 135 도(H3), 180 도(H4), 225 도(H5), 270 도(H6), 및 315 도(H7) 만큼 위상 이동된 8개의 내부 클락 신호들(H0 ~ H7)을 발생하여 주파수 체배부(250)로 출력한다. 상기 각각의 내부 클락 신호들(H0 ~ H7)의 듀티 사이클(duty cycle)은 50(%) 가 되도록 설정된다.
주파수 체배부(250)는 8개의 인버터들(251 ~ 258)과 반전 논리곱(NAND) 게이트(260)를 구비한다. 각각의 인버터들(251 ~ 258)들은 내부 클락 신호들(H0 ~ H7)을 반전하고, 반전 논리곱 게이트(260)는 인버터들(251 ~ 258)들의 출력 신호에 대해 반전 논리곱 연산을 수행하여 수평 동기 신호(HSYNC)의 주파수를 8 배만큼 체배 한 8 체배 주파수를 가지는 DLL의 출력 클락 신호(DLL_0)를 발생한다. 즉, 주파수 체배부(250)는 다중 위상(multi-phase)을 가지는 내부 클락 신호들(H0 ~ H7)에 대해 논리합(OR) 연산을 수행하여 8 체배 주파수를 가지는 DLL(200)의 출력 클락 신호(DLL_0)를 발생한다. 상기 8 체배 주파수를 가지는 DLL(200)의 출력 클락 신호(DLL_0)의 출력 과정이 도 4에 도시되어 있다. 즉, 도 4는 도 3에 도시된 지연 동기 루프 회로의 출력 동작을 나타내는 타이밍 다이어그램이다.
도 5는 도 3에 도시된 지연 셀들 중 하나를 나타내는 회로도이다.
도 5를 참조하면, 지연 셀(24n)은 다수개의 버퍼들(buffers)(B1 ~ B10), 인버터(INV), 및 논리곱 게이트(AND)를 포함하며, 내부 클락 신호(Hn)를 발생한다. 여기서, n은 1 내지 8 까지의 자연수 중 하나이다.
각각의 버퍼들(B1 ~ B10)은 직류 제어 전압(VC)의 레벨에 따라 지연 시간이 변하는 가변 지연 소자(variable delay element)이다. 버퍼들(B1 ~ B10)은 입력 신호(Vin)를 지연하여 출력 신호(Vout)를 발생한다. 상기 입력 신호(Vin)는 수평 동기 신호(HSYNC) 또는 수평 동기 신호(HSYNC)를 지연하는 신호이다.
인버터(INV)는 5개(즉, 버퍼들(B1 ~ B10)의 개수의 1/2)의 버퍼들(B1 ~ B5)을 통해 지연된 신호를 반전하여 논리곱 게이트(AND)로 출력한다. 따라서, 내부 클락 신호(Hn)의 듀티 사이클이 50(%) 로 설정된다. 논리곱 게이트(AND)는 입력 신호(Vin) 및 인버터(INV)의 출력 신호에 대해 논리곱 연산을 수행하여 클락 신호(Hn)를 발생한다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 주파수 체배기는 주파수 체배를 각각 분담하는 지연 동기 루프 회로 및 위상 동기 루프 회로를 포함하므로 위상 동기 루프 회로의 출력 클락 신호의 지터를 감소시킬 수 있다. 따라서, 출력 클락 신호가 픽셀 클락 신호인 경우 LCD 모니터의 화질이 향상될 수 있다.

Claims (8)

  1. 동기 상태가 유지되는 동안, 입력 클락 신호의 주파수를 제1 정수배 만큼 체배하여 체배 주파수를 가지는 출력 클락 신호를 발생하는 지연 동기 루프 회로; 및
    상기 출력 클락 신호의 주파수를 제2 정수배 만큼 체배하여 상기 출력 클락 신호에 동기하고 체배 주파수를 가지는 출력 클락 신호를 발생하는 위상 동기 루프 회로를 구비하는 것을 특징으로 하는 주파수 체배기.
  2. 제1항에 있어서,
    상기 입력 클락 신호는 액정 표시 장치에서 사용되는 수평 동기 신호이고, 상기 위상 동기 루프 회로의 출력 클락 신호는 픽셀 클락 신호인 것을 특징으로 하는 주파수 체배기.
  3. 제2항에 있어서,
    상기 액정 표시 장치의 해상도가 SXGA급인 경우, 상기 제1 정수는 8이고 상기 제2 정수는 211인 것을 특징으로 하는 주파수 체배기.
  4. 제1항에 있어서, 상기 지연 동기 루프 회로는
    상기 지연 동기 루프 회로의 동기 상태가 유지되는 동안, 상기 입력 클락 신호를 지연하여 서로 45도의 위상 차이를 가지는 내부 클락 신호들을 발생하는 지연 셀들을 포함하는 가변 지연부; 및
    상기 내부 클락 신호들에 대해 논리합 연산을 수행하여 상기 지연 동기 루프 회로의 출력 클락 신호를 발생하는 주파수 체배부를 구비하는 것을 특징으로 하는 주파수 체배기.
  5. 제4항에 있어서, 상기 지연 동기 루프 회로는
    상기 가변 지연부의 지연 셀들을 통해 지연된 입력 클락 신호와 상기 입력 클락 신호 상호간의 위상 차이를 검출하는 위상 검출기;
    상기 위상 검출기의 출력 신호에 응답하여 전하를 공급하거나 감소시키는 전 하 펌프; 및
    상기 전하 펌프에 의해 전하가 공급되거나 감소되는 커패시터를 포함하며, 상기 전하 펌프의 출력 신호를 필터링하여 상기 가변 지연부의 지연 셀들의 지연 시간들을 제어하는 직류 제어 전압을 발생하는 루프 필터를 더 구비하는 것을 특징으로 하는 주파수 체배기.
  6. 제4항에 있어서, 상기 주파수 체배부는
    상기 내부 클락 신호들을 반전하는 다수개의 인버터들; 및
    상기 인버터들의 출력 신호들에 대해 반전 논리곱 연산을 수행하여 상기 지연 동기 루프 회로의 출력 클락 신호를 발생하는 반전 논리곱 게이트를 구비하는 것을 특징으로 하는 주파수 체배기.
  7. 제4항에 있어서,
    상기 지연 셀로부터 발생되는 내부 클락 신호의 듀티 사이클은 50(%)인 것을 특징으로 하는 주파수 체배기.
  8. 제7항에 있어서, 상기 지연 셀은
    상기 직류 제어 전압에 응답하여 상기 입력 클락 신호 또는 상기 입력 클락 신호를 지연한 신호를 지연하는 다수개의 버퍼들;
    상기 버퍼들의 개수의 1/2에 해당하는 버퍼들을 통하여 지연된 신호를 반전 하는 인버터; 및
    상기 입력 클락 신호 또는 상기 입력 클락 신호를 지연한 신호와 상기 인버터의 출력 신호를 논리곱하여 상기 내부 클락 신호를 발생하는 논리곱 게이트를 구비하는 것을 특징으로 하는 주파수 체배기.
KR1020040102365A 2004-12-07 2004-12-07 출력 클락 신호의 지터를 감소시킬 수 있는 주파수 체배기 KR20060063246A (ko)

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* Cited by examiner, † Cited by third party
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