KR100423620B1

KR100423620B1 - 입력 클럭에 대하여 일정한 위상차를 갖는 클럭을출력하는 ｐｌｌ 회로

Info

Publication number: KR100423620B1
Application number: KR10-2001-0048241A
Authority: KR
Inventors: 이토요시아키
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2000-11-20
Filing date: 2001-08-10
Publication date: 2004-03-22
Also published as: CN1172443C; DE10134016A1; JP2002158582A; TW525346B; DE10134016B4; KR20020039225A; US6636090B2; CN1354562A; US20020060591A1

Abstract

종래의 PLL 회로에서는 위상차가 90도인 클럭을 출력하기 어렵다고 하는 문제가 있었다. 본 발명은 이러한 문제를 해결하는 것으로, 입력 클럭 CLK와 귀환 클럭 FBCLK를 입력하는 PFD 회로(1)의 정(正)출력을 CP 회로(3)의 정입력으로 하고, 입력 클럭 CLK의 반전 클럭과 귀환 클럭 FBCLK를 입력하는 PFD 회로(2)의 부(負)출력을 CP 회로(3)의 부입력으로 하도록 한 것이다.

Description

입력 클럭에 대하여 일정한 위상차를 갖는 클럭을 출력하는 ＰＬＬ 회로{PHASE-LOCKED LOOP CIRCUIT OUTPUTTING CLOCK SIGNAL HAVING FIXED PHASE DIFFERENCE WITH RESPECT TO INPUT CLOCK SIGNAL}

본 발명은 입력 클럭에 대하여 일정한 위상차를 갖는 클럭을 출력하는 PLL 회로에 관한 것이다.

최근, LSI(Large Scale Integrated Circuit)의 미세화에 따른 클럭의 고속화가 진행됨에 따라, LSI가 탑재되는 시스템 전체의 클럭과 LSI 내부 클럭 사이의 위상 편차에 대한 마진이 감소되어, 위상 편차를 보상하는 PLL 회로의 사용 빈도가 높아지고 있다.

또한, 마찬가지로 LSI의 미세화에 따라, LSI 내부에 입력되는 데이터 신호의 수도 증가하여, 그 신호 처리 시에 발생하는 지연으로 인하여, 입력 클럭과의 동기를 반드시 취할 수 있게 되는 것은 아니어서, 입력 클럭에 대하여 위상차가 있는 클럭을 출력하는 회로의 수요가 높아지고 있다. 이것을 지연 회로에 의해서 달성할 수도 있지만, LSI의 조건에 따라서, 그 지연의 절대값을 보상하는 것은 곤란하고, 또한, 지연이 아니라, 클럭의 위상을 관리하는 편이 PLL 회로의 범용성 면에서 용이하다.

따라서, 보상할 수 있는 위상차를 만들어, 동기된 클럭을 출력하는 PLL 회로가 필요해지고 있다. 최근에는 이러한 회로를 DLL 회로(Delay Locked Loop)로 실현시키고 있다.

도 5는 종래의 PLL 회로를 나타내는 것으로, 참조 부호 101은 한쪽의 입력 단자에 입력 클럭 CLK를 입력하고, 다른쪽의 입력 단자에 후술하는 귀환 클럭 FBCLK를 입력하는 PFD 회로(위상 비교기), 참조 부호 102는 CP 회로(차지 펌프), 참조 부호 103은 LPF 회로(로우 패스 필터), 참조 부호 104는 VCO(Voltage Controlled Oscillator) 회로이다. 이 VCO 회로(104)로부터의 클럭 출력은 LSI 내부 회로(105)에 입력되고, 이 LSI 내부 회로(105)로부터의 귀환 클럭 FBCLK를 상기 PFD 회로(101)의 다른쪽 입력 단자에 입력하여, 입력 클럭 CLK와 귀환 클럭 FBCLK가 동기하도록 클럭 출력을 제어하고 있다.

도 6은 상기 PLL 회로의 구성 요소인 PFD 회로(101)와 CP 회로(102)만을 나타낸 것으로, PFD 회로(101)는 입력 클럭 CLK와 귀환 클럭 FBCLK의 위상차를 펄스 폭(시간)으로 변환하여 출력하는 회로이며, 도 7에 그 구체적 회로의 일례를 나타낸다.

이 도 7에 나타내는 회로는 입력 단자 PINP에 입력 클럭 CLK가 입력되고, 입력 단자 PINN에 귀환 클럭 FBCLK가 입력되며, 그 입력 클럭 CLK와 귀환 클럭 FBCLK의 위상차에 대응하는 펄스 폭의 펄스를 출력 단자 OUTP, 출력 단자 OUTN으로부터 출력한다.

다음에 동작에 대하여 설명한다.

도 8(a) 내지 도 8(c)는, 도 6에 나타내는 PFD 회로(101)의 입출력에 관한 타이밍차트이며, 도 8(a)는 입력 클럭 CLK의 위상이 귀환 클럭 FBCLK의 위상보다도 앞선 경우이다. 이 경우, 입력 클럭 CLK와 귀환 클럭 FBCLK의 위상차만큼의 펄스 폭을 가진 펄스가 PFD 회로(101)의 정(正)출력 단자 OUTP로부터 출력된다. 도 8(c)는 입력 클럭 CLK의 위상이 귀환 클럭 FBCLK의 위상보다도 늦은 경우이며, 이 경우, 입력 클럭 CLK와 귀환 클럭 FBCLK의 위상차만큼의 펄스 폭을 가진 펄스가 PFD 회로(101)의 부(負)출력 단자 OUTN로부터 출력된다.

도 8(b)는 입력 클럭 CLK의 위상과 귀환 클럭 FBCLK의 위상이 같은 경우이며, 이 경우, PFD 회로(101)의 양 출력은 폭이 같은 펄스를 출력한다. PFD 회로(101) 양 출력의 펄스 폭이 같기 때문에, 그들이 CP 회로(102)에 입력되어도, 출력 전류는 상쇄되어 0으로 되므로, PLL 회로는 동기되게 된다. 환언하면, PFD 회로(101)의 양 출력의 펄스 폭이 같게 되면, PLL 회로는 동기하게 된다.

상기gks 동작에 있어서, 도 8(a) 내지 도 8(c)에 나타낸 펄스 폭이 좁은 펄스 P는 지연 회로(111)의 지연 시간에 의해 결정된다. 이 지연 회로(111)는 인버터 회로의 우수단을 캐스캐이드 방식으로(in cascade) 접속함으로써 실현된다. 또한, 이 지연 회로(111)는 가상선으로 기재한 위치에 마련하여도 좋다.

도 6의 회로에 있어서, 입력 클럭 CLK와 귀환 클럭 FBCLK의 위상차에 대한 CP 회로의 평균 출력 전류에 대하여 그래프를 그리면, 이 펄스 폭이 좁은 펄스 P를 출력시키지 않는 경우에는 도 9(a)와 같이 되고, 출력시키는 경우에는 도 9(b)와 같이 된다. 이 도 9(a)의 특성 중 기울기가 0인 구간 D를 데드 밴드(불감대)라고 하고, 이 구간에 들어가면, 이득이 0으로 되기 때문에, PLL 회로로서 동작하지 않는 회로가 된다. 이러한 특성은 PFD 회로(101)를 구성하는 개별 소자의 지연에 따른 것이다. 이와 같이, 개개의 소자에 지연이 있는 이상, 예컨대, 입력 클럭 CLK와 귀환 클럭 FBCLK에 위상차가 있어도, 그 위상차에 따른 펄스를 출력하지 않는 경우가 발생한다. 따라서, 펄스 폭이 좁은 펄스 P를 출력하도록 하여, 상기한 데드 밴드 D의 발생을 회피하고 있다.

또한, 상기 PFD 회로(101)의 후단에 접속된 CP 회로(102)는 PFD 회로(101)로부터 출력된 펄스 폭(시간)을 전류 또는 전하로 변환하는 회로이다. 예컨대, 정입력 단자 CINP에, 예컨대, H 신호 UP가 입력된 경우에는 정의 전류를, 부입력 단자 CINN에, 예컨대, H 신호 DN이 입력된 경우에는, 부의 전류를 각각 출력한다. 도 10(a), 도 10(b)에 CP 회로(102)의 구체적 회로의 일례를 나타낸다.

종래의 PLL 회로는 이상과 같이 구성되어 있으므로, PFD 회로에서는, 위상차가 90도인 클럭을 검지하는 것은 곤란하다. 또한, PLL 회로의 구성 요소인 CP 회로, LPF 회로, VCO 회로 등도 위상을 검지하는 기능 자체가 갖춰져 있지 않기 때문에, 위상차가 90도인 클럭을 검지하는 것은 불가능하다. 분주기 등을 이용하여, PLL 회로의 체배(multiplication) 기능으로 달성할 수도 있지만, 도 5에 나타내는 LSI 내부 회로(105)의 지연이 존재하는 것을 생각하면 그것도 곤란하다. 또한, 위상차의 보상을 생각하면, PLL 회로에 입력되는 클럭 CLK와 귀환 클럭 FBCLK를 90도의 위상차가 될 수 있도록 하는 것이 가장 바람직하다고 할 수 있다. 따라서, 종래의 PLL 회로의 구성을 변경하여, 위상차가 90도인 클럭을 출력하는 PLL 회로를 고려할 필요가 있다고 하는 과제가 있었다.

본 발명은 상기한 바와 같은 과제를 해결하기 위해서 된 것으로, 보상된 위상차가 있는 클럭을 출력하는 PLL 회로를 얻는 것을 목적으로 한다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

도 1은 본 발명의 실시예 1에 따른 PLL 회로의 구성을 나타내는 블록도,

도 2는 실시예 1에 따른 PFD 회로의 동작을 설명하는 타이밍차트,

도 3은 본 발명의 실시예 2에 따른 PLL 회로의 구성 요소인 PFD 회로와 CP 회로의 블록도,

도 4는 실시예 2에 따른 PFD 회로의 동작을 설명하는 타이밍차트,

도 5는 종래의 PLL 회로의 구성을 나타내는 블록도,

도 6은 도 5의 PLL 회로의 구성 요소인 PFD 회로와 CP 회로의 블록도,

도 7은 PLL 회로의 구성 요소인 PFD 회로의 구체적 회로도,

도 8(a) 내지 도 8(c)는 그 PFD 회로의 동작을 설명하는 타이밍차트,

도 9(a), 도 9(b)는 입력 클럭 CLK와 귀환 클럭 FBCLK의 위상차에 대한 CP 회로의 평균 출력 전류의 특성도,

도 10(a), 도 10(b)는 PLL 회로의 구성 요소인 CP 회로의 구체적 회로도.

도면의 주요 부분에 대한 부호의 설명

1, 2, 11, 12 : PFD 회로(위상 비교기) 3, 13 : CP 회로(차지 펌프)

101 : PFD 회로(위상 비교기) 102 : CP 회로(차지 펌프)

103 : LPF 회로(로우 패스 필터) 104 : VCO 회로

105 : LSI 내부 회로 111 : 지연 회로

본 발명에 따르면, 첫째, 입력 클럭과 귀환 클럭의 위상차를 검출하는 제 1 위상 비교기와, 상기 입력 클럭의 반전 클럭과 상기 귀환 클럭의 위상차를 검출하는 제 2 위상 비교기와, 상기 제 1 위상 비교기의 정출력을 정입력 단자에, 상기 제 2 위상 비교기의 부출력을 부입력 단자에 각각 입력하는 차지 펌프와, 상기 차지 펌프의 출력에 의한 제어 하에서 출력 클럭을 발진하는 전압 제어 발진기를 구비한 PLL 회로가 제공된다.

본 발명에 따르면, 둘째, 입력 클럭과 귀환 클럭의 반전 클럭의 위상차를 검출하는 제 1 위상 비교기와, 상기 입력 클럭과 상기 귀환 클럭의 위상차를 검출하는 제 2 위상 비교기와, 상기 제 1 위상 비교기의 정출력을 정입력 단자에, 상기 제 2 위상 비교기의 부출력을 부입력 단자에 각각 입력하는 차지 펌프와, 상기 차지 펌프의 출력에 의한 제어 하에서 출력 클럭을 발진하는 전압 제어 발진기를 구비한 PLL 회로가 제공된다.

또, 상기 차지 펌프와 상기 전압 제어 발진기 사이에 로패스 필터를 더 마련하여도 좋다.

이하, 본 발명의 실시예 1을 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 PLL 회로의 구성을 나타내는 블록도이다. PLL 회로(7)는 2개의 PFD 회로(1, 2)와, 이 양 PFD 회로(1, 2)로부터의 출력을 입력하는 CP 회로(3)와, CP 회로(3)의 출력을 입력하는 LPF 회로(4)와 LPF 회로(4)의 출력을 입력하는 VCO 회로(5)로 구성되어 있다. VCO 회로(5)로부터의 클럭 출력은 LSI 내부 회로(6)에 입력되고, 이 LSI 내부 회로(6)로부터의 귀환 클럭 FBCLK를 PFD 회로(1, 2)로 귀환시키고 있다. PFD 회로(1, 2)로는, 도 7에 나타낸 바와 같은 기존의 PFD 회로를 사용할 수 있다. 또 CP 회로(3)로서는, 도 10(a), 도 10(b)에 나타내는 바와 같은 기존의 CP 회로를 사용할 수 있다. 또한, LPF 회로(4)와 VCO 회로(5)도 도 5의 기존 회로를 사용할 수 있다.

PFD 회로(제 1 위상 비교기)(1)는 한쪽의 입력 단자 PINP에 입력 클럭 CLK를 입력하고, 다른쪽의 입력 단자 PINN에 귀환 클럭 FBCLK를 입력한다. 또한, PFD 회로(제 2 위상 비교기)(2)는 한쪽의 입력 단자 PINP에 입력 클럭의 반전 클럭 NCLK를, 다른쪽의 입력 단자 PINN에 귀환 클럭 FBCLK를 입력한다. 그리고, PFD 회로(1)의 정출력 단자 OUTP를 CP 회로(차지 펌프)(3)의 정입력 단자 CINP에, PFD 회로(2)의 부출력 단자 OUTN을 CP 회로(3)의 부입력 단자 CINN에 각각 접속한다.

다음에 동작에 대하여 설명한다.

도 2는 도 1에 나타내는 PFD 회로(1, 2)의 동작을 설명하는 타이밍차트이다. 입력 클럭 CLK와 귀환 클럭 FBCLK를 비교하여, PFD 회로(1)의 정출력 단자 OUTP로부터 출력 UP1이 얻어지고, 그 펄스 폭은 입력 클럭 CLK와 귀환 클럭 FBCLK의 위상차에 상당한다. 또한, 입력 클럭의 반전 클럭 NCLK와 귀환 클럭 FBCLK를 비교하여, PFD 회로(2)의 부출력 단자 OUTN으로부터 출력 DN2가 얻어지고, 그 펄스 폭은 입력 클럭의 반전 클럭 NCLK와 귀환 클럭 FBCLK의 위상차에 상당한다.

상기 PFD 회로(1)의 출력 UP1과 PFD 회로(2)의 출력 DN2의 펄스 길이가 같게 되었을 때, PLL 회로는 동기가 확립된 것으로 된다. 즉, 귀환 클럭 FBCLK의 상승이 입력 클럭 CLK의 상승과 입력 클럭의 반전 클럭 NCLK의 상승의 중간에 왔을 때, 환언하면, 귀환 클럭 FBCLK가 입력 클럭 CLK의 위상보다 90도 지연되었을 때, PLL 회로는 동기가 된 것으로 된다.

따라서, 이 회로 구성에 의해, 입력 클럭 CLK보다 90도 위상이 지연된 클럭을 출력하는 PLL 회로가 달성된다. 따라서, 칩 내에 데이터와 클럭이 입력될 때, 데이터의 위상이 클럭의 위상과 같거나 지연될 경우, 입력 클럭의 위상에 대하여 출력 클럭의 위상을 90도 지연시키는 본 PLL 회로가 대단히 효과적이다.

또, 도 1의 PFD 회로(1)의 부출력 단자 DN1과 PFD 회로(2)의 정출력 단자 UP2는 이 방법에 따른 회로 동작에 영향을 주지 않기 때문에, 도 2와 같은 타이밍차트의 제시는 생략한다.

이상과 같이, 본 실시예 1에 따르면, 입력 클럭 CLK에 대하여 90도 위상이 지연된 클럭을 출력하는 PLL 회로를 얻을 수 있어, 데이터의 캡쳐링(capturing) 정밀도를 높이는 효과가 있다.

(실시예 2)

도 3은 본 발명의 실시예 2에 따른 PLL 회로의 주요부를 나타내는 것으로, 두 개의 PFD 회로(11, 12)와, 이 양 PFD 회로(11, 12)로부터의 출력을 입력하는 CP 회로(13)로 구성되어 있다. PFD 회로(11, 12)로서는, 도 7에 나타내는 바와 같은 기존의 PFD 회로를 사용할 수 있다. 또한, CP 회로(13)로서는, 도 10(a), 도 10(b)에 나타내는 바와 같은 기존의 CP 회로를 사용할 수 있다. 이 PFD 회로(제 1 위상 비교기)(11)는 한쪽의 입력 단자 PINP에 입력 클럭 CLK를 입력하고, 다른쪽의 입력 단자 PINN에 귀환 클럭의 반전 클럭 NFBCLK를 입력한다. 또한, PFD 회로(제 2 위상 비교기)(12)는 한쪽의 입력 단자 PINP에 입력 클럭 CLK를, 다른쪽의 입력 단자 PINN에 귀환 클럭 FBCLK를 입력한다. 그리고, PFD 회로(11)의 정출력 단자 OUTP를 CP 회로(차지 펌프)(13)의 정입력 단자 CINP에, PFD 회로(12)의 부출력 단자 OUTN을 CP 회로(13)의 부입력 단자 CINN에 각각 접속한다. 또한, 다른 구성은 도 1과 마찬가지이므로 그 설명을 생략한다.

다음에 동작에 대하여 설명한다.

도 4는 도 3에 나타내는 PFD 회로(11, 12)의 동작을 설명하는 타이밍차트이다. 입력 클럭 CLK와 귀환 클럭의 반전 클럭 NFBCLK를 비교하여, PFD 회로(11)의 정출력 단자 OUTP로부터 출력 UP1이 얻어지고, 그 펄스 폭은 입력 클럭 CLK와 귀환 클럭의 반전 클럭 NFBCLK의 위상차에 상당한다. 또한, 입력 클럭 CLK와 귀환 클럭 FBCLK를 비교하여, PFD 회로(12)의 부출력 단자 OUTN으로부터 출력 DN2가 얻어지고, 그 펄스 폭은 입력 클럭 CLK와 귀환 클럭 FBCLK의 위상차에 상당한다.

원리는 실시예 1과 마찬가지이고, 출력 UP1과 출력 DN2의 펄스 폭이 같이 되었을 때, PLL 회로는 동기가 확립된 것으로 된다. 즉, 입력 클럭 CLK의 상승이 귀환 클럭 FBCLK의 상승과 그 귀환 클럭의 반전 클럭 NFBCLK의 상승의 중간에 왔을 때, 환언하면, 귀환 클럭 FBCLK의 위상이 입력 클럭 CLK의 위상보다 90도 선행(先行)할 때, PLL 회로는 동기가 취해진 것으로 된다.

따라서, 이 회로 구성에 의해, 입력 클럭 CLK보다 90도 위상이 선행한 클럭을 출력하는 PLL 회로가 달성된다. 그러므로, 칩 내에 데이터와 클럭이 입력될 때, 데이터의 위상이 입력 클럭 CLK의 위상과 비교하여, 반주기 어긋나고 있는 경우나, 또는 선행하는 경우, 입력 클럭에 대하여 출력 클럭의 위상을 90도 선행시키는 본 PLL 회로가 대단히 효과적이다.

또, 도 3의 PFD 회로(11)의 부출력 단자 DN1과 PFD 회로(12)의 정출력 단자 UP2는 이 방법에 의한 회로 동작에 영향을 주지 않기 때문에, 도 4와 같은 타이밍차트의 제시는 생략한다.

이상과 같이, 본 실시예 2에 따르면, 입력 클럭 CLK에 대하여 90도 위상이 선행한 클럭을 출력하는 PLL 회로를 얻을 수 있어, 데이터의 캡쳐링 정밀도를 높이는 효과가 얻어진다.

이상과 같이 본 발명에 따르면, 입력 클럭과 귀환 클럭을 입력하는 제 1 위상 비교기의 정출력을 차지 펌프의 정입력으로 하고, 상기 입력 클럭의 반전 클럭과 상기 귀환 클럭을 입력하는 제 2 위상 비교기의 부출력을 차지 펌프의 부입력으로 하도록 구성했으므로, 데이터의 캡쳐링 정밀도를 높이는 90도 위상이 지연된 클럭을 출력하는 PLL 회로를 얻을 수 있는 효과가 있다.

본 발명에 따르면, 입력 클럭과 귀환 클럭의 반전 클럭을 입력하는 제 1 위상 비교기의 정출력을 차지 펌프의 정입력으로 하고, 상기 입력 클럭과 귀환 클럭을 입력하는 제 2 위상 비교기의 부출력을 차지 펌프의 부입력으로 하도록 구성했으므로, 데이터의 캡쳐링 정밀도를 높이는 90도 위상이 선행된 클럭을 출력하는 PLL 회로를 얻을 수 있는 효과가 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

PLL 회로로서,

입력 클럭과 귀환 클럭의 위상차를 검출하는 제 1 위상 비교기와,

상기 입력 클럭의 반전 클럭과 상기 귀환 클럭의 위상차를 검출하는 제 2 위상 비교기와,

상기 제 1 위상 비교기의 정출력을 정입력 단자에, 상기 제 2 위상 비교기의 부출력을 부입력 단자에 각각 입력하는 차지 펌프와,

상기 차지 펌프의 출력에 의한 제어 하에서 출력 클럭을 발진하는 전압 제어 발진기를 구비하되,

PLL 회로로서의 기능에 의해 생성되는 귀환 클럭의 위상은 입력 클럭으로부터 90° 지연되는

PLL 회로.
PLL 회로로서,

입력 클럭과 귀환 클럭의 반전 클럭의 위상차를 검출하는 제 1 위상 비교기와,

상기 입력 클럭과 상기 귀환 클럭의 위상차를 검출하는 제 2 위상 비교기와,

상기 제 1 위상 비교기의 정출력을 정입력 단자에, 상기 제 2 위상 비교기의 부출력을 부입력 단자에 각각 입력하는 차지 펌프와,

상기 차지 펌프의 출력에 의한 제어 하에서 출력 클럭을 발진하는 전압 제어 발진기를 구비하되,

PLL 회로로서의 기능에 의해 생성되는 귀환 클럭의 위상은 입력 클럭으로부터 90° 앞서는

PLL 회로.