CN1172443C - 输出相对输入时钟具有固定相位差的时钟的pll电路 - Google Patents

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Abstract

一种输出相对输入时钟具有固定相位差的时钟的PLL电路，以往PLL电路存在的问题是难以输出具有90度相位差的时钟。本发明是将输入输入时钟CLK和反馈时钟FBCLK的PFD电路1的正输出作为CP电路3的正输入，将输入输入时钟CLK的反相时钟和反馈时钟FBCLK的PFD电路2的负输出作为CP电路3的负输入。

Description

输出相对输入时钟具有固定相位差的时钟的PLL电路
技术领域
本发明系关于相对输入时钟输出具有固定相位差的时钟的PLL电路。
背景技术
近年来，伴随LSI(大规模集成电路)微型化的时钟的高速化的发展，对LSI搭载的系统全体的时钟与LSI内部时钟之间的相位偏差的允许量变少了，对相位偏差进行补偿的PLL电路的使用频率正在提高。
又，同样由于LSI的微型化，输入LSI内部的数据信号的数量也在增加，因处理该信号时所产生的延迟就未必与输入时钟同步。于是相对输入时钟，输出具有相位差的时钟的电路之需求与日俱增。虽然通过延迟电路能够将其实现，但因LSI的条件所限，难以进行其延迟绝对值的补偿。又，不是延迟，从PLL电路的通用性来说时钟相位的管理是简单易行的。
从而，需要生成能补偿的相位差且输出同步时钟的PLL电路。最近，这样的电路在DLL电路(延迟相环)上实现了。
图5所示为以往的PLL电路，101为将输入时钟CLK输入一方输入端子并将后述的反馈时钟FBCLK输入另一方输入端子的PFD电路(相位比较器)，102为CP电路(供给泵)，103为LPF电路(低通滤波器)，104为VCO(电压控制振荡器)电路。从此VCO电路104输出的时钟输入LSI内部电路105，从此LSI内部电路105输出的反馈时钟FBCLK输入上述PED电路101的另一方输入端子，输入时钟CLK与反馈时钟FBCLK同步控制着时钟输出。
图6为专选出的构成上述PLL电路要素的PFD电路101与CP电路102，PFD电路是将输入时钟CLK与反馈时钟FBCLK的相位差转换为脉冲幅(时间)并进行输出的电路，图7所示为其具体的电路一例。
图7所示的电路中，输入时钟CLK输入输入端子PINP，反馈时钟FBCLK输入输入端子PINN，对应其输入时钟CLK与反馈时钟FBCLK相位差的脉冲幅的脉冲从输出端子OUTP、OUTN输出。
下面进行动作说明。
图8A、8B、8C为图6所示有关PFD电路101的输入/出的脉冲波形图，图8A为输入时钟CLK的相位比反馈时钟FBCLK的相位提前的情况。此时，输入时钟CLK与反馈时钟FBCLK的每一相位差的脉冲幅的脉冲由PFD电路101的正输出端子OUTP输出。图8C为输入时钟CLK的相位比反馈时钟FBCLK的相位滞后的情况。此时，输入时钟CLK与反馈时钟FBCLK的每一相位差的脉冲幅的脉冲由PFD电路101的负输出端子OUTN输出。
图8B为输入时钟CLK的相位与反馈时钟FBCLK的相位相等的情况。此时，PFD电路101的二个输出端子输出等幅的脉冲。由于PFD电路101的二个输出的脉冲幅度相等，因此既使他们输入CP电路102，输出电流也被抵消，表现为零，PLL电路成为同步。换句话说，当PFD电路101的二个输出的脉冲幅度相等时，PLL电路成为同步。
在上述动作中，图8A～8C所示的脉冲幅的狭脉冲P由延迟电路111的延迟时间决定。此延迟电路111通过将倒相电路进行偶数段串联地连接来实现。又，此延迟电路111也可设于假设线记述的位置上。
现在，在图6的电路中，当关于对输入时钟CLK与反馈时钟FBCLK的相位差的CP电路的平均输出电流绘制成图时，不使此脉冲幅的狭脉冲P输出的情况如图9A所示，使之输出的情况如图9B所示。此图9A的特性的倾角为零的区域D称为静带(非灵敏带)，一旦进入此区域，增益就成为零，因而PLL电路成为不动作的电路。之所以形成这种特性，是由于构成PFD电路101的每个元件存在延迟。既然每个元件存在延迟，那么既使输入时钟CLK与反馈时钟FBCLK存在相位差也会形成不输出对应其相位差的脉冲的情况。从而，通过输出脉冲幅狭的脉冲P，避免了上述静带D的产生。
又，连接于上述PFD电路101后段的CP电路102是将PFD电路101输出的脉冲幅(时间)转换为电流或电荷的电路。若在正输入端子CINP输入H信号UP，则输出正电流，若在负输入端子CINN输入H信号DN，则输出负电流。图10A、10B所示为CP电路102具体电路一例。
以往的PLL电路的构成如上所述，因此以PFD电路难以检测具有90度相位差的时钟。又，由于构成PLL电路要素的CP电路、LPF电路、VCO电路等自身也不具备检测相位的功能，因此不可能检测具有90度相位差的时钟。使用分频器等虽有可能形成PLL电路的递增功能，但考虑到存在图5所示的LSI内部电路105的延迟就不好办了。又，当考虑到相位差的补偿时，能将输入PLL电路的时钟CLK与反馈时钟FBCLK形成90度的相位差的话是最理想的。从而产生了一个课题，即必须考虑改变以往的PLL电路的构成且输出具有90度相位差时钟的PLL电路。
发明内容
本发明的目的就是为了解决上述课题，获得一个输出具有补偿了相位差的时钟的PLL电路。
本发明的PLL电路，设有输入时钟与从SI内部电路反馈的反馈时钟并检测它们的相位差的第1相位比较器；输入上述输入时钟的反相时钟与上述反馈时钟并检测它们的相位差的第2相位比较器；分别将上述第1相位比较器的正输出输入到正输入端子、将上述第2相位比较器的负输出输入到负输入端子的供给泵；在上述供给泵输出的控制下使输出到所述内部电路的输出时钟振荡的电压控制振荡器，其特征在于，所述反馈时钟的相位比输入时钟延迟90度。
本发明的另一种PLL电路，设有输入时钟与从SI内部电路反馈的反馈时钟并检测它们的相位差的第1相位比较器；输入上述输入时钟的反相时钟与上述反馈时钟并检测它们的相位差的第2相位比较器；分别将上述第1相位比较器的正输出输入到正输入端子、将上述第2相位比较器的负输出输入到负输入端子的供给泵；在上述供给泵输出的控制下使输出到所述内部电路的输出时钟振荡的电压控制振荡器，其特征在于，所述反馈时钟的相位比输入时钟超前90度。
进一步，也可在上述供给泵与上述电压控制振荡器之间设置低通滤波器。
附图的简单说明
图1所示为关于本发明实施例1的PLL电路结构的框图；
图2为说明实施例1中PFD电路动作的脉冲波形图；
图3为关于本发明实施例2的构成PLL电路要素的PFD电路和CP电路的框图；图4为说明实施例2中PFD电路动作的脉冲波形图；
图5所示为以往的PLL电路结构的框图；
图6为构成图5的PLL电路要素的PFD电路和CP电路的框图；
图7为构成PLL电路要素的PFD电路的具体电路图；
图8A～8C为说明该PFD电路动作的脉冲波形图；
图9A、9B为相对输入时钟CLK与反馈时钟FBCLK相位差的CP电路平均输出电流的特性图；
图10A、10B为构成PLL电路要素的CP电路的具体电路图。
发明的具体实施方式
以下对本发明的一个实施方式进行说明。
实施例1
图1所示为关于本发明实施例1的PLL电路结构的框图。此PLL电路7由下列几部构成，即二个PFD电路1、2；将这二个PFD电路1、2的输出进行输入的CP电路3；将CP电路3的输出进行输入的LPF电路(低通滤波器)4；将LPF电路4的输出进行输入的VCO电路5。VCO电路5的时钟输出输入LSI内部电路6，此LSI内部电路6的反馈时钟FBCLK反馈到PFD电路1、2。作为PFD电路1、2，可以使用图7所示的现有的PFD电路。又，作为CP电路3，可以使用图10A、10B所示的现有的CP电路。进而，LPF电路4和VCO电路5也可以使用图5的现有电路。
PFD电路(第1相位比较器)1向一方的输入端子PINP输入输入时钟CLK，向另一方的输入端子PINN输入反馈时钟FBCLK。又，PFD电路(第2相位比较器)2向一方的输入端子PINP输入输入时钟的反相时钟NGLK，向另一方的输入端子PINN输入反馈时钟FBCLK。又，分别将PFD电路1的正输出端子OUTP接于CP电路(供给泵)3的正输入端子CINP、将PFD电路2的负输出端子OUTN接于CP电路3的负输入端子CINN。
下面对有关动作进行说明。
图2为将图1所示的PFD电路1，2的动作进行说明的脉冲波形图。将输入时钟CLK与反馈时钟FBCLK进行比较，由PFD电路1的正输出端子OUTP得到输出UP1，其脉冲幅相当于输入时钟CLK与反馈时钟FBCLK的相位差。又，将输入时钟的反相时钟NCLK与反馈时钟FBCLK进行比较，由PFD电路2的负输出端子OUTN得到DN2，其脉冲幅相当于输入时钟的反相时钟NCLK与反馈时钟FBCLK的相位差。
当上述PFD电路1的输出UP1与PFD电路2的输出DN2的脉冲长度相等时，PLL电路确立为同步。也就是说，当反馈时钟FBCLK的上升在输入时钟CLK的上升与输入时钟的反相时钟NCLK的上升之间出现时，换句话说，当反馈时钟FBCLK比输入时钟CLK的相位延迟90度时，PLL电路形成同步。
从而，通过此电路结构，能够形成输出比输入时钟CLK延迟90度相位时钟的PLL电路。因此，是当向芯片内输入数据和时钟时，出现数据的相位与时钟的相位相同或延迟的场合，形成相对输入时钟的相位使输出时钟的相位延迟90度的非常有效的PLL电路。
图1的PFD电路1的负输出端子DN1和PFD电路2的正输出端子UP2不影响此种方法的电路动作，因此省略了对图2的脉冲波形图的提示。
如上所速，通过本实施例1能够得到相对输入时钟CLK输出90度相位延迟的时钟的PLL电路，有效地提高了数据获取精度。
实施例2
图3所示为本发明实施例2的PLL电路的主要部分，由二个PFD电路11、12和将这二个PFD电路11、12的输出进行输入的CP电路13构成。
作为PFD电路11、12，可以使用图7所示的现有的PFD电路。又，作为CP电路13，可以使用图10A、10B所示的现有的CP电路。此PFD电路(第1相位比较器)11向一方的输入端子PINP输入输入时钟CLK，向另一方的输入端子PINN输入反馈时钟的反相时钟NFBCLK。又，PFD电路(第2相位比较器)12向一方的输入端子PINP输入输入时钟CLK，向另一方的输入端子PINN输入反馈时钟FBCLK。又，分别将PFD电路11的正输出端子OUTP接于CP电路(供给泵)13的正输入端子CINP、将PFD电路12的负输出端子OUTN接于CP电路13的负输入端子CINN。其他结构与图1相同，故省略其说明。
下面对有关动作进行说明。
图4为将图3所示的PFD电路11，12的动作进行说明的脉冲波形图。将输入时钟CLK与反馈时钟的反相时钟NFBCLK进行比较，由PFD电路11的正输出端子OUTP得到输出UP1，其脉冲幅相当于输入时钟CLK与反馈时钟的反相时钟NFBCLK的相位差。又，将输入时钟CLK与反馈时钟FBCLK进行比较，由PFD电路12的负输出端子OUTN得到DN2，其脉冲幅相当于输入时钟CLK与反馈时钟FBCLK的相位差。
原理与实施例1相同，当输出UP1与输出DN2的脉冲幅相等时，PLL电路确立为同步。也就是说，当输入时钟CLK的上升在反馈时钟FBCLK的上升与该反馈时钟的反相时钟NFBCLK的上升之间出现时，换句话说，当反馈时钟FBCLK的相位比输入时钟CLK的相位延迟90度时，PLL电路形成同步。
从而，通过此电路结构，能够形成输出比输入时钟CLK提前90度相位时钟的PLL电路。因此，是当向芯片内输入数据和时钟时，出现数据的相位比时钟的相位差半周期或提前的场合，形成相对输入时钟的相位使输出时钟的相位提前90度的非常有效的PLL电路。
图3的PFD电路11的负输出端子DN1和PFD电路12的正输出端子UP2不影响此种方法的电路动作，因此省略了对图4的脉冲波形图的提示。
如上所述，通过本实施例2能够得到相对输入时钟CLK输出90度相位提前的时钟的PLL电路，有效地提高了数据获取精度。
有益效果
如上所述，本发明的结构是将输入输入时钟和反馈时钟的第1相位比较器的正输出作为供给泵的正输入，将输入上述输入时钟的反相时钟和上述反馈时钟的第2相位比较器的负输出作为供给泵的负输入，因此产生了能够得到输出提高数据获取精度的90度相位延迟时钟的PLL电路的效果。
本发明的结构是将输入输入时钟和反馈时钟的反相时钟的第1相位比较器的正输出作为供给泵的正输入，将输入上述输入时钟和反馈时钟的第2相位比较器的负输出作为供给泵的负输入，因此产生了能够得到输出提高数据获取精度的90度相位提前时钟的PLL电路的效果。

Claims (3)

1.一种PLL电路，设有输入时钟与从SI内部电路反馈的反馈时钟并检测它们的相位差的第1相位比较器；
输入上述输入时钟的反相时钟与上述反馈时钟并检测它们的相位差的第2相位比较器；
分别将上述第1相位比较器的正输出输入到正输入端子、将上述第2相位比较器的负输出输入到负输入端子的供给泵；
在上述供给泵输出的控制下使输出到所述内部电路的输出时钟振荡的电压控制振荡器，其特征在于，所述反馈时钟的相位比输入时钟延迟90度。
2.一种PLL电路，设有输入时钟与从SI内部电路反馈的反馈时钟并检测它们的相位差的第1相位比较器；
输入上述输入时钟的反相时钟与上述反馈时钟并检测它们的相位差的第2相位比较器；
分别将上述第1相位比较器的正输出输入到正输入端子、将上述第2相位比较器的负输出输入到负输入端子的供给泵；
在上述供给泵输出的控制下使输出到所述内部电路的输出时钟振荡的电压控制振荡器，其特征在于，所述反馈时钟的相位比输入时钟超前90度。
3.权利要求项1或2所述的PLL电路，其特征是在上述供给泵与上述电压控制振荡器之间增设低通滤波器。
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