CN1302477A - 时钟生成电路、串/并变换器、并/串变换器及半导体装置 - Google Patents

时钟生成电路、串/并变换器、并/串变换器及半导体装置 Download PDF

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Abstract

一种生成多相输出时钟信号的时钟生成电路,即使输入时钟信号的周期变化,也能立即跟踪其变化。该时钟生成电路具有产生其频率根据控制电压而变化的输出信号的压控振荡器(14)、将输入时钟信号的相位与压控振荡器的输出信号的相位进行比较并检测该相位差的相位比较器(11)、生成与上述相位差对应的控制电压的控制电压生成电路(12、13)、和通过根据控制电压使输入时钟信号延迟从而产生多相输出时钟信号的可变延迟电路(15)。

Description

时钟生成电路、串/并变换器、 并/串变换器及半导体装置
技术领域
本发明涉及使用PPL生成多相时钟信号的时钟生成电路、串/并转换器、并/串转换器及半导体装置。
背景技术
一般，在使用低电压差动信号(LVDS)的发射机和接收机之间，有将数据和时钟信号分别传送的情况。这时，时钟信号的上升沿必须与数据变化一致。因此，特别在接收机中，要求生成时钟信号，使数据信号和时钟信号的时序一致。
图10是表示一般的发射机和接收机的方框图。图11示出从发射机71传送到接收机72的发送时钟和串行数据。图11所示的串行数据例如包含7位在发送时钟的一周期内传送的数据。即，因串行数据的传送速率是发送时钟频率的7倍，所以，若发送时钟频率为65MHz，则串行数据的传送速率是455Mbps。
首先，说明发射机71的动作。输入到发射机71的时钟信号在PLL时钟77处进行7倍频。输入到发射机71的并行数据在并/串变换器模块79中根据该7倍频的采样时钟信号变换成图11所示的串行数据，从LVDS输出单元73作为LVDS信号发送给接收机72。从LVDS输出单元74输出图11所示的发送时钟信号。该发送时钟信号最好是将已7倍频的采样时钟信号7分频的信号，但也可以把输入的时钟信号直接输出。
其次，说明接收机72的动作。输入到接收机72时钟信号经LVDS输入单元76送给PLL模块78，在这里进行7倍频。另一方面，输入到接收机72的串行数据经LVDS输入单元75送往串/并变换器模块80，根据已7倍频的采样时钟信号变换成并行数据。
再有，在发射机71和接收机72中，也可以不用PLL生成具有输入时钟频率的7倍频率的采样信号，而用PLL生成只是将输入时钟信号的周期7等分的时间的相位偏移7相时钟信号，将该7相时钟信号作为采样时钟信号使用(参照特开平9-74339号等)。
在上述数据传送方式中，为了使时钟信号和数据信号同步，工作时必须使LVDS输出的时钟信号的上升沿和数据信号的变化点一致。即使当输入到发射机71的时钟信号的周期变动时，也必须使LVDS输出的时钟信号的上升沿和数据信号的变化点一致。
图12是表示在图10的接收机中用来生成时钟信号的PLL电路(即现有技术的时钟生成电路)的方框图。压控振荡器(VCO)94以由控制电压控制的频率振荡并输出时钟信号。在相位比较器91中，把VC094生成的输出时钟信号的相位与输入时钟信号的相位进行比较，根据该相位差产生误差信号。该误差信号通过电荷泵(charge pump)电路92和低通滤波器(LPF)93积分后，作为控制电压加给VCO94。
再有，在利用图12所示的PLL电路生成7相采样时钟信号时，VCO94使用由7级差动缓冲器构成的环形振荡器形成，根据其各级的差动缓冲器的输出得到7相采样时钟信号。而且，最后一级的差动缓冲器的输出反馈到相位比较器91。
为了生成能降低EMI噪声的时钟信号，有称之为扩展频谱的方法。该方法故意改变时钟信号的频率，使频率的分布展宽。
图13表示在现有技术的时钟生成电路中输出时钟信号跟踪输入时钟信号的周期的变动的性能。按照扩展频谱法，即使输入时钟信号的周期从15ns到14ns变化，时钟生成电路的输出时钟信号也不能立刻跟踪而是具有延迟，而且从15ns慢慢变化到14.5ns。这时，输入时钟信号和输出时钟信号的相位差也达到1.5ns。
当输入时钟信号的周期是14ns时，发送接收用的串行数据中的1位数据的时间宽度是2ns。这时，当与从时钟生成电路来的输出时钟信号的相位差达到1.5ns时，串行数据信号和时钟生成电路输出的时钟信号的时间裕度就只有0.5ns了。
在使用LVDS的数据传送中，因发送接收时必须使发送时钟信号的上升沿与数据的变化点一致，故在时钟生成电路的输入时钟信号和输出时钟信号之间产生这样大的相位差就成问题了。
此外，在输入时钟信号中还会发生称为跳动的相位差。虽然该相位差在300～400ps左右，但还是存在VCO的输出不能跟踪该跳动的问题。
本发明的目的在于提供一种时钟生成电路及使用它的串/并转换器、并/串转换器及半导体装置，上述时钟生成电路生成即使输入的时钟信号的周期发生变化也能立即跟踪该变化的多相输出时钟信号。
发明的公开
按照本发明，提供了一种时钟生成电路，它根据输入的时钟信号产生多相输出时钟信号，其特征在于具有：
用于产生其频率根据控制电压而变化的输出信号的压控振荡器；
用于将上述输入时钟信号的相位与上述压控振荡器的上述输出信号的相位进行比较并检测该相位差的相位比较器；
生成与利用上述相位比较器检测出的上述相位差对应的上述控制电压的控制电压生成电路；
通过根据上述控制电压使上述输入时钟信号延迟从而产生上述多相输出时钟信号的可变延迟电路。
若按照本发明的这一形态，多相输出时钟信号不从压控振荡器输出而从可变延迟电路输出，该可变延迟电路的延迟量由与加在该压控振荡器的控制电压相同的电压来决定。由于该可变延迟电路使输入时钟信号延迟由控制电压决定的延迟量，因此能够生成立即跟踪输入时钟信号周期的变化的多相输出时钟信号。
这里，上述压控振荡器可以包含呈环状连接的多个差动缓冲电路。另一方面，上述可变延迟电路可以包含多个差动缓冲电路，该差动缓冲电路具有与包含在上述压控振荡器中的上述多个差动缓冲电路相同的结构。而且，当上述压控振荡器具有n个上述差动缓冲电路时，上述可变延迟电路至少具有2n个上述差动缓冲电路。这样，可以生成具有将输入时钟信号的1个周期(T)大致分成n等分的相位差(T/n)的n相的输出时钟信号。
该多相输出时钟信号可以根据上述至少2n个差动缓冲电路中的各第奇数个差动缓冲电路的输出生成，也可以根据各第偶数个差动缓冲电路的输出生成。
此外，压控振荡器和可变延迟电路最好在同一块半导体衬底上生成。这样，构成压控振荡器和可变延迟电路的各差动缓冲电路间的元件特性的离散性相互抵消，能够提高对输入时钟信号的周期变化的跟踪性能。
本发明的另一形态包含上述时钟生成电路构成的串/并转换器和并/串转换器。若使用多相输出时钟信号作为进行这些变换所必须的采样时钟信号，可以立即跟踪输入时钟信号的周期变化，使采样时钟信号的上升沿与数据的变化一致。
本发明的又一个实施形态是一种半导体装置，其特征在于：用于串/并转换器或并/串转换器的压控振荡器和可变延迟电路在同一块半导体衬底上形成。该半导体装置能够进行高精度的串/并变换或并/串变换。
附图的简单说明
图1是本发明的一种实施形态的时钟生成电路的方框图。
图2是表示图1所示的时钟生成电路使用的VCO电路的构成例的图。
图3是表示图1所示的时钟生成电路使用的延迟电路的构成例的图。
图4是表示图2所示的VCO及图3所示的延迟电路使用的差动放大电路的例子的电路图。
图5是表示输入时钟信号和从图3所示的延迟电路输出的多相输出时钟信号的关系的图。
图6是表示图1所示的时钟生成电路使用的延迟电路的另一电路构成例的图。
图7是表示输入时钟信号和从图6所示的延迟电路输出的多相输出时钟信号的关系的图。
图8是用来说明图2所示的VCO的动作的波形图。
图9是表示VCO和延迟电路的输出对输入时钟信号的周期变化的跟踪性能的图。
图10是表示一般的发射机和接收机的方框图。
图11是表示从发射机到接收机传送的发送时钟信号和串行数据的波形的图。
图12是现有技术的时钟生成电路的方框图。
图13是表示现有技术的时钟生成电路中的输出时钟信号对输入时钟信号的周期变化的跟踪性能的图。
下面，根据附图说明本发明的实施形态。图1是本发明的第1实施形态的时钟生成电路的方框图。再有，图1所示的时钟生成电路可以用于图10所示的发射机71的PLL模块77和接收机72的PLL模块78。此外，在本实施形态中，图10所示的发射机71可以装在一块IC芯片内，同样，图10所示的接收机72可以装在另一块IC芯片内。而且，图10所示的发射机71例如可以装在笔记本电脑的主机内，在该笔记本电脑的液晶显示部一侧安装图10所示的接收机72。
在图1中，VCO(压控振荡器)14以与控制电压有关的频率产生振荡。相位比较器11使VCO14的输出信号的相位与输入时钟信号的相位进行比较，检测该相位差，根据该相位差产生误差信号。该误差信号通过电荷泵(charge pump)电路12和LPF(低通滤波器)13进行积分。该LPF13的电压作为控制电压而加到VCO14和延迟电路15。
再有，在本实施形态中，时钟生成电路的输出是从延迟电路15输出的后述的多相时钟信号，VCO14的输出返回输入到相位比较器11。此外，电荷泵电路12和LPF13构成根据由相位比较器检测出的相位差生成上述控制电压的控制电压生成电路。在本实施形态中，电荷泵电路12根据来自相位比较器11的信号调整对电容的电荷充电量和放电量，从而调整输出电压。
图2是表示VCO14的电路构成例的图。该VCO14由将多个差动缓冲电路连接成环状的环形振荡器构成，这里，为了说明的方便使用3个差动缓冲电路21、22、23。再有，如图11所示，当输入时钟信号的一个周期包含7位数据时，构成环形振荡器的差动缓冲电路的个数为7。此外，最后一级差动缓冲电路23的输出与用来将差动信号变换成通常信号的输出缓冲电路24连接。该输出缓冲电路24的输出返回输入到相位比较器11。
差动缓冲电路21、22、23的每一个例如可以使用图4所示的电路构成。图4所示的符号Q1～Q3表示P沟道晶体管，符号Q4～Q7表示N沟道晶体管。向差动缓冲电路供给高电位侧的电源电压VDD和低电位侧的电源电压VSS，其中一方也可以是接地电位。晶体管Q1的栅极加上偏置电压(从LPF13来的控制电压)，利用该偏置电压使晶体管Q1的导通电阻变化，通过使从输入到输出的延迟时间发生变化来改变VCO的振荡频率。
图3是表示延迟电路15的电路构成例的图。延迟电路15生成将输入时钟信号延迟了由LPF13来的控制电压决定的延迟时间的3相输出时钟信号。该延迟电路15具有与VCO14使用的图4所示的电路相同结构的差动缓冲电路31～36。对该差动缓冲电路31～36也分别将偏置电压(从LPF13来的控制电压)加在图4所示的晶体管Q1的栅极上，利用该偏置电压使晶体管Q1的导通电阻变化，使输入到输出的延迟时间可变。因此，差动偏置电路31～36的每一个使输入时钟信号依次延迟。
进而，延迟电路15使用与VCO14使用的图4所示的电路的结构相同的差动缓冲电路，该电路所使用的个数是VCO14所使用的个数的倍数。即，若VCO14设有3个差动缓冲电路21～23，则延迟电路15具有作为其倍数的至少6个差动缓冲电路31～36。
此外，如图3所示，在6个差动缓冲电路31～36中的偶数级的各差动缓冲电路32、34、36的输出线上连接用来将输出的差动信号变换成通常信号的输出缓冲电路37、38、39中的一个。如图5所示，从该输出缓冲器电路37、38、39可以得到依次延迟了将输入时钟信号的周期T3等分了的时间(T/3)的第1相～第3相的输出时钟信号。
图3的延迟电路15也可以象图6所示那样构成。在图6中，在6个差动缓冲电路31～36中的奇数级的各差动缓冲电路31、33、35的输出线上连接用来将输出的差动信号变换成通常信号的输出缓冲电路37、38、39中的一个。如图7所示，从该输出缓冲电路37可以得到将输入时钟信号延迟了(T/6)的第1相的输出时钟信号，在第1、第2相的输出时钟信号之间和第2、第3相的输出时钟信号之间的延迟量分别为(T/3)。再有，在图6中，不使用差动缓冲电路36的输出，但为了使各差动缓冲器31～35的输出负载相同，在差动缓冲器35的输出线上连接差动缓冲器36。
这里，若假定图4所示的偏置电压(VCO14、对于延迟电路15的控制电压)一定、且图2和图3所示的各差动缓冲电路制造时没有分散性，则图2、图3所示的各差动缓冲电路的信号延迟量也为一定值Tpd。
此外，为了从图2所示的VCO14取出1个周期的输出时钟信号，必须使环形连接的3级差动缓冲电路21～23双重连接。即，如图8所示那样，图2所示的差动缓冲电路21的输出时钟信号A的上升沿比输入时钟信号延迟时间Tpd。同样，图2所示的差动缓冲电路22的输出时钟信号B的上升沿如图8所示也比输出时钟信号A延迟时间Tpd。进而，图2所示的差动缓冲电路23的输出时钟信号C的上升沿如图8所示也比输出时钟信号B延迟时间Tpd。各输出时钟信号A～C的下降沿的相位差也一样。即，当VCO14的差动缓冲器的级数为n时，变成输入时钟信号的1周期T=2×n×Tpd的关系。
因此，若想得到相位差是将输入时钟信号的周期T分成n等分的时间的n相输出时钟信号，在延迟电路15中需要把与在VCO14中使用的相同结构的差动缓冲电路至少取为VCO14中使用个数n的倍数，即2n个。
如上所述，使构成VCO14和延迟电路15的各差动缓冲电路与图4所示的电路的结构相同，进而，通过把对VCO14的控制电压也加在延迟电路15上，可以控制延迟电路15的延迟时间，使其与输入时钟信号一致。进而，通过将VCO14和延迟电路15做在同一块半导体衬底上，使元件的特性离散相互抵消，并且其环境温度一致，则可以提高这些电路动作的跟踪性能。
如图1所示，VCO14将相位比较器11和电荷泵电路12及LPF13组合起来构成PLL。当输入时钟信号的周期变化时，由于环路内的电路元件的延迟时间，直到跟踪输入时钟信号的周期变化需要一定的时间。因此，输入时钟信号和输出时钟信号的周期误差被积分，使相位误差累积增大。另一方面，虽然在延迟电路15的延迟时间中存在与VCO14的延迟时间同样的误差，但因输入时钟信号直接供给延迟电路15，使该输入时钟信号只延迟由控制电压决定的延迟量，故能够立即跟踪输入时钟信号的相位变化。
图9是表示VCO14和延迟电路15的输出对输入时钟信号的周期变化的跟踪性能的图。图9的横轴表示时间(t)，纵轴表示输入时钟信号的周期(T)。当输入时钟信号的周期(T)在时刻t1从15ns变化到14ns时，VCO14的输出的周期的中心值从延迟时间后的时刻t2开始跟踪输入时钟信号。但是，在时刻t2并不立即跟踪输入时钟信号，而是经过一定时间后才跟踪输入时钟信号。与此相对，延迟电路15的输出的周期的中心值在延迟时间后的时刻t2就立即跟踪输入时钟信号。
因此，若将从延迟电路15来的多相输出时钟信号作为采样时钟信号，利用图10所示的并/串变换器模块79进行并/串变换，则可以立即跟踪输入时钟信号的周期的变化，进行并行数据的采样。同样，若将从延迟电路15来的多相输出时钟信号作为采样时钟信号、利用图10所示的串/并变换器模块80进行串/并变换，则可以立即跟踪输入时钟信号的周期的变化，对串行数据进行并行变换。

Claims (13)

1．一种时钟生成电路，根据输入时钟信号产生多相输出时钟信号，其特征在于具有：
用于产生其频率根据控制电压而变化的输出信号的压控振荡器；
用于将上述输入时钟信号的相位与上述压控振荡器的上述输出信号的相位进行比较并检测该相位差的相位比较器；
生成与利用上述相位比较器检测出的上述相位差对应的上述控制电压的控制电压生成电路；
通过根据上述控制电压使上述输入时钟信号延迟从而产生上述多相输出时钟信号的可变延迟电路。
2．权利要求1记载的时钟生成电路，其特征在于：上述压控振荡器包含呈环状连接的多个差动缓冲电路。
3．权利要求2记载的时钟生成电路，其特征在于：上述可变延迟电路包含多个差动缓冲电路，该差动缓冲电路具有和包含在上述压控振荡器中的上述多个差动缓冲电路相同的结构。
4．权利要求3记载的时钟生成电路，其特征在于：上述压控振荡器具有n个上述差动缓冲电路，上述可变延迟电路至少具有2n个上述差动缓冲电路。
5．权利要求4记载的时钟生成电路，其特征在于：上述多相输出时钟信号根据上述至少2n个差动缓冲电路中的各奇数差动缓冲电路的输出生成。
6．权利要求4记载的时钟生成电路，其特征在于：上述多相输出时钟信号根据上述至少2n个差动缓冲电路中的各偶数差动缓冲电路的输出生成。
7．权利要求3～6中任何一项记载的时钟生成电路，其特征在于：上述压控振荡器和上述可变延迟电路在同一块半导体衬底上形成。
8．一种串/并转换器，根据输入时钟信号将输入的串行数据变换成并行数据，其特征在于，具有：
根据采样时钟将上述串行数据变换成上述并行数据的串/并变换器模块；
根据上述输入时钟信号产生多相输出时钟信号、将上述多相输出时钟信号作为上述采样时钟供给上述串/并变换器模块的时钟生成电路，
上述时钟生成电路具有：
用于产生其频率根据控制电压而变化的输出信号的压控振荡器；
用于将上述输入时钟信号的相位与上述压控振荡器的上述输出信号的相位进行比较并检测该相位差的相位比较器；
生成与利用上述相位比较器检测出的上述相位差对应的上述控制电压的控制电压生成电路；
通过根据上述控制电压使上述输入时钟信号延迟从而产生上述多相输出时钟信号的可变延迟电路。
9．权利要求8记载的串/并变换器，其特征在于：上述串行数据在上述输入时钟信号的1个周期内传送n位，
上述压控振荡器包含呈环状连接的n个差动缓冲电路，
上述可变延迟电路至少包含2n个差动缓冲电路，上述差动缓冲电路具有与包含在上述压控振荡器中的上述n个差动缓冲电路相同的结构。
10．一种半导体装置，其特征在于：由权利要求9记载的上述压控振荡器和上述可变延迟电路在同一块半导体衬底上形成。
11．一种并/串变换器，根据输入时钟信号将输入的并行数据变换成串行数据，其特征在于，具有：
根据采样时钟将上述并行数据变换成上述串行数据的并/串变换器模块；
根据上述输入时钟信号产生多相输出时钟信号、将上述多相输出时钟信号作为上述采样时钟供给上述并/串变换器模块的时钟生成电路，
上述时钟生成电路具有：
用于产生其频率根据控制电压而变化的输出信号的压控振荡器；
用于将上述输入时钟信号的相位与上述压控振荡器的上述输出信号的相位进行比较并检测该相位差的相位比较器；
生成与利用上述相位比较器检测出的上述相位差对应的上述控制电压的控制电压生成电路；
通过根据上述控制电压使上述输入时钟信号延迟从而产生上述多相输出时钟信号的可变延迟电路。
12．权利要求11记载的并/串变换器，其特征在于：上述串行数据在上述输入时钟信号的1个周期内传送n位，
上述压控振荡器包含呈环状连接的n个差动缓冲电路，
上述可变延迟电路至少包含2n个差动缓冲电路，上述差动缓冲电路具有与包含在上述压控振荡器中的上述n个差动缓冲电路相同的结构。
13．一种半导体装置，其特征在于：权利要求12记载的上述压控振荡器和上述可变延迟电路在同一块半导体衬底上形成。
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