JP4663896B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係り、特に液晶を駆動するための駆動回路に供給する画像データを生成する画素クロック信号のタイミング異常による表示の乱れを防止した液晶表示装置とその駆動方法に関する。
【０００２】
【従来の技術】
画素毎に薄膜トランジスタ（ＴＦＴ）などのアクティブ素子を有し、このアクティブ素子をスイッチング駆動するアクティブマトリクス型の液晶表示装置は、アクティブ素子を介して画素電極に液晶駆動電圧（階調電圧）を印加するため、各画素間のクロストークがなく、単純マトリクス型の液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いることなく多階調表示が可能である。
【０００３】
図１２はアクティブマトリクス型の液晶表示装置の構成例を説明するブロック図、図１３と図１４は図１２における表示制御に関する横方向すなわち水平方向タイミングと縦方向すなわち垂直方向タイミングの説明図である。
【０００４】
液晶表示装置は本体コンピュータ等の外部信号源からの画像データと画素クロック信号（以下、この画素クロック信号を画素クロック、あるいは単にクロックと称する）やその他の同期用クロック信号を含む制御信号を受けて液晶表示パネルＴＦＴ−ＬＣＤに画素データ、画素クロック信号、各種の駆動電圧を印加するインタフェース回路を搭載したインタフェース回路基板を備えている。
【０００５】
インタフェース回路は、表示制御装置と電源回路を有し、液晶表示パネルＴＦＴ−ＬＣＤに１画素目を転送するデータバス、２画素目を転送するデータバス、ドレインドライバが画素データを取り込むためのクロックＤ１，Ｄ２、ゲートドライバを駆動するフレーム開始指示信号とゲートクロック（クロックＧ）を出力する。また、電源回路は正電圧生成回路と負電圧生成回路、正電圧と負電圧を合成するマルチプレクサ、対向電極電圧生成回路、ゲート用電圧生成回路で構成される。
【０００６】
この液晶表示装置を構成する液晶表示パネルＴＦＴ−ＬＣＤの表示画素数は、横１０２４×縦７６８である。本体コンピュータからの表示データと各種の制御信号を受け取るインタフェース回路基板は、２画素単位、つまり赤（Ｒ）、緑（Ｇ）、青（ｂ）の各データ１つを組にし、図中の大矢印で示すデータ線を介して単位時間に２画素分を液晶表示パネルＴＦＴ−ＬＣＤに転送する。
【０００７】
単位時間の基準になるクロックは１画素における周波数の半分が本体コンピュータ（以下、外部信号源とも称する）から、図中の細矢印で示すクロック線を介して液晶表示パネルＴＦＴ−ＬＣＤのドレインドライバに送られる。具体的な例としては、クロックの周波数は６５ＭＨｚの半分の３２．５ＭＨｚとなる。
【０００８】
液晶表示パネルＴＦＴ−ＬＣＤの構成としては、表示画面を基準に、横方向にドレインドライバ（ＴＦＴドライバ）を置き、このドレインドライバを薄膜トランジスタＴＦＴのドレイン線に接続して液晶を駆動するための電圧を供給する。また、ゲート線にはゲートドライバを接続し、ある一定時間（１水平動作時間、１ライン分の表示時間）、薄膜トランジスタＴＦＴのゲートに電圧を供給する。
【０００９】
表示制御装置はＴＣＯＮとも呼ばれる半導体集積回路（ＬＳＩ）により構成され、本体コンピュータからの画像データと制御信号を受取り、これを基にドレインドライバ、ゲートドライバへ２画素分出力する。なお、１画素分のデータ線は１８ビット（Ｒ，Ｇ，Ｂ各６ビット）である。よって、２画素化により、全データ線は３６ビットとなる。
【００１０】
本体コンピュータから液晶表示装置の表示制御装置へと、表示制御装置から液晶表示パネルのドレインドライバへ転送される画素データ数がそれぞれ２画素分であるのは、１画素での基準クロックである６５ＭＨｚではこれらの各装置間および装置とドレインドライバ間では転送できない問題があるため、２画素転送を採用しているのである。
【００１１】
図１３、図１４に示すように、ゲートドライバへは１水平時間毎に薄膜トランジスタＴＦＴのゲート線に電圧を供給するように水平同期信号および表示タイミング信号（ディスプレイタイミング信号）に基づき、１水平時間周期のパルスを与える。１フレーム時間単位では第１ライン目からの表示になるよう、垂直同期信号を基にフレーム開始指示信号も与える。
【００１２】
電源回路の正電圧生成回路と負電圧生成回路およびマルチプレクサは、同じ液晶に長時間同じ電圧が加わらないように、ある一定の時間毎に液晶に与える電圧を交流化する。なお、ここで言う交流化とは、対向電極電圧を基準に、ドレインドライバへ与える電圧を一定時間毎に正電圧側／負電圧側に変化させることである。ここでは、この交流化の周期を１フレーム時間単位で行っている。
【００１３】
【発明が解決しようとする課題】
上記従来技術の薄膜トランジスタ型の液晶表示装置においては、液晶表示パネルへの画像データの転送が複数（２画素分）であることによる配線経路となるプリント回路基板のサイズが大きくなり、これがコスト高を招く要因の一つとなっていることである。
【００１４】
この対策として、本体コンピュータから液晶表示装置への画像データの転送に、所謂ＬＶＤＳ転送方式が採用されている。ＬＶＤＳとは、小振幅で＋と−の差動信号により高速なデータを転送する方式である。
【００１５】
図１５と図１６はＬＶＤＳ転送方式の説明図である。図１５はＬＶＤＳ転送方式の概念図であり、（ａ）はＬＶＤＳ転送方式の概念図、（ｂ）は交流化の説明図である。また、図１６はＬＶＤＳ転送方式の基本構成図であり、（ａ）はＬＶＤＳの転送線の構成図、（ｂ）はＬＶＤＳの転送線を転送する表示データとクロックの説明図である。
【００１６】
送信側である本体コンピュータでは転送線の本数を減らすために、例えば７ビットのパラレルデータをシリアルデータに変換し、これを１クロック（ここでは６５ＭＨｚ）当たり１ペアで転送する。転送されたデータは液晶表示装置側で７ビットのパラレルデータに復元する。これが表示制御装置の入力となる。
【００１７】
表示制御装置から液晶表示パネルのドレインドライバへの転送は、クロックＤ２を半分の周期にし、更にダブルエッジ仕様にしたドレインドライバを使用することにより、１画素分のデータ幅で転送できる構成としている。
【００１８】
図１７はＬＶＤＳ転送方式を採用した液晶表示装置の構成例を説明するブロック図である。また、図１８はダブルエッジ画像データ取込み方式における表示制御装置の入力と出力のタイミング図である。
【００１９】
図１７において、図１２と同一符号および説明は同一機能部分を示しており、グラフィックコントローラとＬＶＤＳ送信回路は本体コンピュータ側にあり、ＬＶＤＳ受信回路は液晶表示装置側に設けてある。本体コンピュータ側から出力される表示データと制御信号はＬＶＤＳ送信回路で上記した差動信号とされて液晶表示装置のインタフェース基板に設置されたＬＶＤＳ受信回路に入力する。
【００２０】
ＬＶＤＳ受信回路で復元された表示データと制御信号は表示制御装置を介して液晶表示パネルＴＦＴ−ＬＣＤに供給される。表示データは１画素分のデータバスで転送され、図１８に示したように、ここでは３２．５ＭＨｚのクロックＤ２のダブルエッジ（立ち上がりエッジ、立ち下がりエッジ）でドレインドライバに取り込まれる。液晶表示装置ＴＦＴ−ＬＣＤのドレインドライバへの基準クロック（クロックＤ２）と、表示データの最大周波数は３２．５ＭＨｚとなる。
【００２１】
このように、ＬＶＤＳ方式とダブルエッジ仕様のドレインドライバを用いることにより、インターフェース回路を搭載するプリント基板サイズを大きくすることなく低コストの薄膜トランジスタ型の液晶表示装置を実現できる。
【００２２】
しかし、上記従来の液晶表示装置の構成では、本体コンピュータ側の構成もＬＶＤＳ仕様に変更しなければならないという問題がある。
【００２３】
この対策として、本願の出願人は、本体コンピュータ側の構成を変更しない、すなわち上記したＬＶＤＳ方式を採用しないインタフェースで、低いクロック周波数でドレインドライバに取り込むことを可能にした液晶表示装置を提案した（特開２０００−３３８９３８号）。
【００２４】
上記の提案では、本体コンピュータからの画素数を少ない画素数に変換し、かつこの画素を低周波数のクロック信号でドレインドライバに取り込むようにしたダブルエッジ仕様のドレインドライバを使用できるようにしている。
【００２５】
さらに詳しくは、クロック信号の立ち上がりと立ち下がりの両エッジ（ダブルエッジ）で表示データをドレインドライバに取り込むために、本体コンピュータから入力するクロック信号の周波数を逓倍するクロック逓倍回路を備え、逓倍したクロック信号で本体コンピュータから入力した画像データを少ない数の表示データに変換するようにしたものである。
【００２６】
図１９はダブルエッジ画像データ取込み方式の要部構成を説明するブロック図である。また、図２０はその動作説明のための波形図である。図１９において、液晶表示装置のインタフェース回路基板に搭載される表示制御装置は、本体コンピュータから入力するクロック信号（ＤＣＬＫ）とｎ個の画像データ（Ｄａｔａ）およびその他の制御信号（Ｈ-Sync:水平同期信号、Ｖ-Sync:垂直同期信号、等）を受ける。
【００２７】
基本クロックであるクロック信号（ＤＣＬＫ）はパラレル−シリアル変換回路Ｐ／Ｓに入力すると同時にクロック信号シンセサイザＣＬＳに与えられる。クロック信号シンセサイザＣＬＳは入力したクロック信号ＤＣＬＫをａ逓倍（ここでは、ａ＝２）して２ＤＣＬＫを作成して、これをパラレル−シリアル変換回路Ｐ／Ｓに与える。
【００２８】
表示制御装置は並直列変換回路Ｐ／Ｓにおいてｎ個の画像データをｍ個の画像データ（ｍ≦ｎ）に変換し、ダブルエッジ仕様のドレインドライバで基本クロックＤＣＬＫの立ち上がりエッジと立ち下がりエッジのダブルエッジで取り込み、これを液晶パネルに表示する。
【００２９】
図２１は上記したダブルエッジ取込み方式とした液晶表示装置の構成例を説明するブロック図である。液晶表示パネルＴＦＴ−ＬＣＤは前記図１７で説明したものと同様の１０２４×３×７６８画素を有する高精細パネルである。その横方向の画素列に対応して複数個のダブルエッジ仕様のドレインドライバが設置され、縦方向の画素行に対応して複数個のゲートドライバが設置されている。
【００３０】
インタフェース回路基板には、表示制御装置と電源回路が搭載され、さらに本体コンピュータから入力する画素クロックである３２．５ＭＨｚのクロックＤＣＬＫ（基準クロック）を２逓倍するＰＬＬが搭載されている。すなわち、本体コンピュータから入力する３２．５ＭＨｚの基準クロックはクロックシンセサイザ（ＰＬＬで構成）により６５ＭＨｚに周波数が逓倍されて表示制御装置のデータ１画素変換回路に印加される。
【００３１】
本体コンピュータから入力する２つ画素、すなわち、１画素目の画素データ（赤（Ｒ）、緑（Ｇ）、青（Ｂ））と２画素目の画素データ（赤（Ｒ）、緑（Ｇ）、青（Ｂ））をパラレル→シリアル変換回路であるデータの１画素変換回路で１画素のシリアルデータに変換してドレインドライバに出力する。また、この表示制御装置は本体コンピュータから入力する基準クロックと同じ周波数のクロックＤをドレインドライバに出力し、フレーム開始指示信号およびゲートクロック（クロックＧ）をゲートドライバに出力する。
【００３２】
電源回路は正電圧生成回路、負電圧生成回路、アナログマルチプレクサ、対向電極生成回路およびゲート用電圧生成回路を有し、正電圧生成回路と負電圧生成回路およびアナログマルチプレクサで前記従来技術の項で説明したドレインドライバの交流化駆動を行うようにしている。
【００３３】
ドレインドライバはデータバスを介して表示制御装置から入力する画素データをクロックＤの立ち上がりエッジと立ち下がりエッジの両エッジ（ダブルエッジ）で取込んでラッチし、ゲートドライバで選択されるラインに出力して当該画素の表示を行う。
【００３４】
この構成により、ドレインドライバのデータ構成が１画素分であっても、２画素分の表示データ入力に対応できるため、本体コンピュータから高速の表示データの転送を必要とせず、従来構成のインタフェース回路を用いて高精細の液晶表示装置を得ることができる。
【００３５】
このような構成としてたことで、本体コンピュータからの画素データを少ない画素数に変換し、かつこの画素データを低周波数のクロックでドレインドライバに取り込むことができ、ＬＶＤＳ方式を採用することなく画像データの高速転送を実現できる。
【００３６】
本体コンピュータは、その立ち上げ時にはそのグラフィックコントローラから画像データを解像度を順次変換しながら液晶表示装置側に伝送する（例えば、６４０（７２０）×３５０→６４０×４８０→６４０×３５０→１０２４×７６８）。
【００３７】
この解像度の変換タイミングに合わせて画像信号無効信号を送り、画像表示への解像度変換の影響を抑えてきた。しかし、この過渡的な伝送時間において、クロック、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 、画像データの信号の波形に乱れが生じることがある。すなわち、図２０の矢印Ａに拡大して示したように、本来はローレベル（Ｌow )と認識されるべき信号レベルが波形の波打ちがあると、ハイレベル( Ｈigh ) と誤認される。
【００３８】
従来は、外部から入力するクロック（外部クロックとも称する）に異常は生じないものとしてこのようなクロックの異常については考慮されていなかった。しかし、実際には、上述したような波打ちが発生する場合があり、これがクロックのミスカウントを引き起こして画像信号無効信号の伝達を乱してしまう。
【００３９】
本発明の目的は、上記した外部クロックの正常／異常を認識し、異常の場合には液晶表示装置のドライバへの画像信号の供給を停止し、あるいは別途設けた擬似クロック生成回路からの擬似クロックに置き換えて表示を行わせることで、表示異常の発生を回避した液晶表示装置とその駆動方法を提供することにある。
【００４０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、本体コンピュータからの画素数を少ない画素数に変換し、かつこの画素を低周波数のクロック信号でドレインドライバに取り込むようにしたダブルエッジ仕様のドレインドライバを使用できるようにした液晶表示装置において、
その表示制御装置に、外部信号源である本体コンピュータから入力する画素クロック信号のタイミングの異常の有無を検出するクロック監視手段を設けたことを特徴とする。本発明の代表的な構成を記述すれば、次のとおりである。
【００４４】
上記の駆動方法で駆動する本発明による液晶表示装置としては次のとおりである。すなわち、
（１）アクティブ素子でマトリクス状に形成された複数の画素を有する液晶表示パネルと、前記マトリクスの横方向の複数の画素に外部信号源から入力する画像データと画素クロック信号を含む制御信号に基づく駆動電圧を印加する複数個のドレインドライバと、前記マトリクスの縦方向の複数の画素に走査電圧を印加する複数個のゲートドライバと、前記画素クロック信号に基づいて前記画像データを並直列変換して前記ドレインドライバに供給する並直列変換回路をもつ表示制御装置を具備した液晶表示装置であって、前記表示制御装置は、前記外部信号源から入力する画素クロック信号の周波数をａ逓倍した参照クロック信号を生成するクロック信号シンセサイザと、前記入力した画素クロック信号と前記クロック信号シンセサイザの参照クロック信号出力を比較して前記画素クロック信号のタイミングの異常の有無により有効または無効を判定し、判定結果が無効である場合には前記並直列変換回路への前記画素クロックの供給を停止するクロック無効信号を出力するクロック信号比較回路とを有することを特徴とする。
【００４５】
この構成により、クロック監視手段がクロックのタイミング異常を検出したときは、クロックが正常に入力されていないと判断し、液晶表示装置側では内部電源を非動作状態として表示異常の発生を防止した液晶表示装置を得ることができる。
（２）アクティブ素子でマトリクス状に形成された複数の画素を有する液晶表示パネルと、前記マトリクスの横方向の複数の画素に外部信号源から入力する画像データと画素クロック信号を含む制御信号に基づく駆動電圧を印加する複数個のドレインドライバと、前記マトリクスの縦方向の複数の画素に走査電圧を印加する複数個のゲートドライバと、前記画素クロック信号に基づいて前記画像データを並直列変換して前記ドレインドライバに供給する並直列変換回路をもつ表示制御装置を具備した液晶表示装置であって、前記表示制御装置は、前記外部信号源から入力する画素クロック信号の周波数をａ逓倍した参照クロック信号を生成するクロック信号シンセサイザと、前記入力した画素クロック信号と前記クロック信号シンセサイザの参照クロック信号出力を比較して前記画素クロック信号のタイミングの異常の有無により有効または無効を判定するクロック信号比較回路と、前記画像クロック信号と等価な擬似クロック信号を生成する内部クロック信号発生回路と、前記クロック信号比較回路の判定結果が無効である場合には前記クロック信号切替回路により前記並直列変換回路への前記画素クロックの供給を停止すると共に前記内部クロック信号発生回路の出力である前記擬似クロック信号を前記並直列変換回路に供給するクロック信号切替回路とを有することを特徴とする。
【００４６】
この構成により、クロック監視手段がクロックのタイミング異常を検出したときは、擬似画面表示を行って表示異常の発生を防止した液晶表示装置を得ることができる。
【００４８】
上記のクロック信号を生成するＰＬＬは構成が簡単であり、インタフェース回路を構成するその他の回路やドレインドライバは既存の半導体回路で構成できるので、動作の信頼性に問題はない。
【００４９】
なお、本発明は上記の構成に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変更が可能であることは言うまでもない。
【００５０】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。
【００５１】
図１は本発明による液晶表示装置の第１実施例の要部構成を説明するブロック図である。図１において、インタフェース回路基板に搭載される表示制御装置にはパラレル−シリアル変換回路Ｐ／Ｓ、クロックシンセサイザ（ＰＬＬ）ＣＬＳ、およびクロック比較回路ＣＣＭを備えている。クロックシンセサイザＣＬＳとクロック比較回路ＣＣＭとでクロック監視回路を構成する。
【００５２】
この表示制御装置は本体コンピュータ側からクロックＤＣＬＫとｎ個の画像データ（Ｄａｔａ）およびその他の制御信号（Ｈ-Sync:水平同期信号、Ｖ-Sync:垂直同期信号、等）を受ける。
【００５３】
基本クロックであるクロックＤＣＬＫはパラレル−シリアル変換回路Ｐ／Ｓに入力すると同時にクロックシンセサイザＣＬＳに与えられる。クロックシンセサイザＣＬＳは入力したクロックＤＣＬＫをａ逓倍（ここでは、ａ＝２）して２ＤＣＬＫを作成して、これをパラレル−シリアル変換回路Ｐ／Ｓとクロック比較回路ＣＣＭに与える。
【００５４】
並直列変換回路Ｐ／Ｓは入力したｎ個の画像データをｍ個の画像データ（ｍ≦ｎ）に変換し、ダブルエッジ仕様のドレインドライバで基本クロックＤＣＬＫの立ち上がりエッジと立ち下がりエッジのダブルエッジで取り込み、これを液晶表示パネルに表示する。
【００５５】
クロック比較回路ＣＣＭは基準のクロックＤＣＬＫと２逓倍クロック２ＤＣＬＫとを比較してクロックＤＣＬＫの周波数が正常か異常かを判断し、その判断結果の出力（判定出力）ＰＬＬＶＡＬ（正常＝ハイレベル：Ｈigh 、異常＝ローレベル：Ｌow）をパラレル−シリアル変換回路Ｐ／Ｓに出力する。
【００５６】
クロックＤＣＬＫの周波数が異常であると、出力ＰＬＬＶＡＬがローレベル：Ｌowとなり、このローレベルの出力ＰＬＬＶＡＬでパラレル−シリアル変換回路Ｐ／Ｓからドレインドライバへの画像データの供給を停止する。
【００５７】
図２は図１におけるクロック監視回路の構成例を説明するブロック図である。また、図３と図４は図２の動作を説明するタイミング図を示す。なお、ここでは逓倍数を「２」として、クロックＤＣＬＫは１２８０パルス、従って逓倍したクロック（参照クロック）２×ＤＣＬＫは２５６０パルスとした例で説明するが、これに限らない。逓倍数は、ｎ倍（ｎ≧２、ｎは整数）である。以下、図２の動作を図３および図４を参照して説明する。
【００５８】
本体コンピュータから入力する基準クロック信号であるクロックＤＣＬＫはａカウンタＣＮＴ−ａのカウントアップ用クロックとクロックシンセサイザＣＬＳに入力される。クロックシンセサイザＣＬＳの出力である２×ＤＣＬＫはｂカウンタＣＮＴ−ｂのカウントアップ用クロックとして入力する。
【００５９】
クロックＤＣＬＫの入力によりａカウンタＣＮＴ−ａは＋１を行う。そして、カウント値が１２８０となった時、ｂカウンタＣＮＴ−ｂの値をチェックする。
【００６０】
ｂカウンタＣＮＴ−ｂの値が２５６０（＝１２８０の２倍）であれば、クロックシンセサイザＣＬＳは正常に動作しているか、またはクロックＤＣＬＫが正常に入力していると判断する。この回路では、正常と判断した時は判定出力ＰＬＬＶＡＬをハイレベルとする。
【００６１】
ｂカウンタＣＮＴ−ｂの値が２５６０でない場合は異常と判断し、ＰＬＬＶＡＬ出力をローレベルにする。この際、異常が起きた回数を覚えておくためのカウンタ（ｃカウンタＣＮＴ−ｃ）を＋１カウントアップする。ｃカウンタＣＮＴ−ｃは、クロックシンセサイザＣＬＳが正常動作（“ｂ”カウンタＣＮＴ−ｂの値が２５６０）になるとクリアされる。
【００６２】
クロックシンセサイザＣＬＳが正常動作にならない理由として、当該クロックシンセサイザＣＬＳを構成するＰＬＬがロックしてしまい、異常周波数のクロックを出力している可能性があるため、ｃカウンタＣＮＴ−ｃの値が３８４（設定値）となった場合はクロックシンセサイザＣＬＳをリセットする。
【００６３】
なお、ａカウンタＣＮＴ−ａとｂカウンタＣＮＴ−ｂは、ａカウンタＣＮＴ−ａが１２８０となった時、クリアを行って再度動作を続けて行く。また、上記したａカウンタＣＮＴ−ａのデコード値である１２８０は使用するクロックシンセサイザを構成するＰＬＬの性能により決まる。
【００６４】
ｃカウンタＣＮＴ−ｃの設定値である３８４は薄膜トランジスタＴＦＴ型の液晶表示装置の約１フレーム時間により設定したもので、この値は任意である。ｂカウンタＣＮＴ−ｂのカウント値はクロックシンセサイザＣＬＳの出力周波数に依存し、上記では２逓倍の２５６０としたが、３逓倍では３８４０、４逓倍とした場合は５１２０となる。
【００６５】
図５は図２の動作をさらに詳細に説明するための波形図である。図中、カウント値の順番をＤで示す（例えば、１２７９番目のカウント値をＤ１２７９ｔｈと標記する）。
【００６６】
図５における（１）は本体コンピュータから入力する外部クロック（画像クロック＝基準クロック＝１２８０）、（２）はａカウンタのカウント値、（３）はａカウンタのデコード信号、（４）はａカウンタと参照クロック（２×ＤＣＬＫ）より合成したパルス（＝Ｄ１２７９−２＝参照信号１）、（５）は参照信号と参照クロックとで合成した参照信号２（＝Ｄ１２７９−２’）、（６）はｂカウンタのデコード信号、（７）はｂカウンタのカウント値、（８）は参照クロック（＝２ＤＣＬＫ）、（９）はデコード／ラッチ出力、（１０）は判定出力ＰＬＬＶＡＬを示す。
【００６７】
先ず、ａカウンタは外部クロックＤＣＬＫをカウントして行く。ａカウンタの出力は、カウントＤが１２７９番目（Ｄ１２７９ｔｈ）でハイレベル、それ以外ではローレベルである。
【００６８】
外部クロックの正常／異常の判定は、例えば図６に示すような論理回路（クロック比較回路）を用い、ａカウンタのカウント・デコード信号Ｄ１２７９−１（３）と参照クロックである２×ＤＣＬＫ（８）とをフリップフロップＦＦ１，ＦＦ２、及びＡＮＤ回路ＡＮＤ１からなる回路群にて合成して第１の参照信号Ｄ１２７９−２（４）を得た後、この第１の参照信号Ｄ１２７９−２と参照クロック（８）とをフリップフロップＦＦ３で合成して得られた第２の参照信号Ｄ１２７９−２’（５）をｂカウンタのデコード信号（６）と比較するシーケンス（Sequence）で行う。
【００６９】
１２８０パルスの外部クロックの周波数を２倍して２５６０パルスの参照クロックを生成する場合を想定すると、或る１周期（例えば、フレーム期間や垂直走査期間）が完了し、且つこれに続く次の１周期が開始する時点で、外部クロックは１２７９番目の信号（ｈ’４ＦＦ）を、参照クロックは２５５９番目の信号（ｈ’９ＦＦ）を上記「或る１周期」の最後に夫々出力した後、上記次の１周期の０番目の信号（ｈ’０００）を夫々出力する。
【００７０】
上記ｂカウンタを、そのカウント値（７）が参照クロックのｈ’９ＦＦに至る、即ち２５５９番目の信号（上記或る周期の最後のクロック信号）を認識するときに限り、ｂカウンタがハイレベルの信号（６）を出力する場合、これと上記参照信号２の出力（５）とをＡＮＤ回路ＡＮＤ２、ＡＮＤ３、及びフリップフロップＦＦ４からなる回路群で照合し、例えば、双方がハイレベルで一致したときに限り、デコード／ラッチ信号をハイレベルにする。デコード／ラッチ信号は後述のｃカウンタに入力され、そのレベル（ハイまたはロー）に応じてｃカウンタは外部クロックの異常発生回数を積算するか、この値をリセットするかのいずれかに動作する。
【００７１】
上述の例では、参照信号２（５）とｂカウンタ出力（６）との一致を以って外部クロックが正常であることを判断しているため、正常な外部クロックに対応するハイレベルのデコード／ラッチ信号はｃカウンタで積算された外部クロックの異常発生回数をリセットする。
【００７２】
逆に、参照信号２（５）とｂカウンタ出力（６）とが一致しない（上述の例では、参照信号２（５）とｂカウンタ出力（６）との少なくとも一方がローレベルとなる）場合、デコード／ラッチ信号はローレベルとなり、ｃカウンタは上記１周期毎に外部クロックの異常発生回数を積算する。
【００７３】
このような外部クロックの判定に用いる参照信号２（５）並びにｂカウンタ出力（６）、及びその判定結果の出力を示すデコード／ラッチ信号のレベルは上述の例に限らず、クロック比較回路やｃカウンタの構成に応じて適宜逆転させてもよい。
【００７４】
また、参照クロックの周波数を外部クロックの周波数より低く設定する場合は、例えば、ｂカウンタのデコード信号（上記或る１周期の最後のクロック信号に対して特異な信号を出力する）を外部クロックと合成し、参照信号を発生させて上記ａカウンタのデコード信号としてもよい。
【００７５】
判定出力ＰＬＬＶＡＬ（９）は、クロック比較回路の後段に配置されるパラレル−シリアル変換回路やｃカウンタに入力される。ｃカウンタは、ａカウンタの出力Ｄ１２７９−１ｔｈより外部クロックＤＣＬＫの１パルス分遅延したタイミングで判定出力ＰＬＬＶＡＬ（１０）の変動を認識する。
【００７６】
ｃカウンタは、判定出力ＰＬＬＶＡＬ（１０）がローレベルを示すとき、外部クロックの異常発生回数を上記１周期毎にカウント・アップする。このカウント・アップされた数値が先述の設定値に至るとき、ｃカウンタは先述のとおり、クロックシンセサイザをリセットする。
【００７７】
図６は図１のクロック監視回路を構成するクロック比較回路ＣＣＭの１構成例を説明するブロック図である。この回路は、フリップフロップＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＩＮＶ、ｂカウンタＣＮＴ−ｂ、および（ｈ’９ＦＦ）のデコーダＤＲで図示したように構成される。
【００７８】
図中の各クロック、カウント値、その他の信号は図１乃至図５における各信号に相当し、フリップフロップＦＦ４からデコーダＤＲのデコード／ラッチ出力ＤＣＬを得る。
【００７９】
以上説明した本発明の第１実施例により、クロック監視手段がクロックのタイミング異常を検出したときは、クロックが正常に入力されていないと判断する。つまり、この状態は本体コンピュータ側が完全に立ち上がっていないか、あるいは動作モードの変更に伴う移行期間と判断できるため、液晶表示装置側では内部電源を非動作状態として表示異常の発生を防止する保護処理を施すことができる。
【００８０】
図７は本発明による液晶表示装置の第２実施例の要部構成を説明するブロック図である。本実施例では、前記外部信号源から入力するクロック信号ＤＣＬＫのタイミングの異常の有無を検出するクロックシンセサイザＣＬＳとクロック比較回路ＣＣＭからなるクロック監視手段と、クロック信号と等価の擬似クロックＦＤＣＬＫを生成する内部クロック信号発生回路ＦＣＧとを備えたものである。
【００８１】
前記実施例では、クロックのタイミング異常が発生した時は内部電源を非動作状態として表示異常の発生を防止する保護処理を施すようにしたが、本実施例ではクロック監視手段がタイミング異常を検出した場合は前記内部クロック信号発生回路で生成した擬似クロック信号を前記表示制御装置に供給して擬似的な画像を表示させる。
【００８２】
この内部クロック信号発生回路は、抵抗、容量（コンデンサ）、又は水晶発振器により制御されて画像表示のためのクロックを生成する。これらの電子部品は、内部クロック信号発生回路又はこれを包含する集積回路素子（大規模集積回路）の外側に設けてもよく、例えば、同じ印刷回路基板上に上記集積回路素子とともに実装してもよい。
【００８３】
本実施例により、クロック監視手段がクロックのタイミング異常を検出したときは、擬似画面表示を行うことで異常な表示を回避し、上記タイミングが復帰した時点で正常な画像表示を行うことができる。
【００８４】
次に、本発明による液晶表示装置を構成する液晶表示パネルおよびその他の構成部分について説明する。
【００８５】
図８は本発明による液晶表示装置を構成する液晶表示パネルの画素部の一例を説明する等価回路である。なお、同図は実際の画素の幾何学的配置に対応しており、有効表示領域ＡＲ（画素部）にマトリクス状にはいちされる複数の画素は、その１画素あたり２つの薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）で構成されている。
【００８６】
符号Ｄはドレイン信号線、Ｇはゲート信号線、Ｒ，Ｇ，Ｂは各色（赤、緑、青）の画素電極であり、ＩＴＯ１で形成されている。また、ＩＴＯ２は対向電極（コモン電極）、ＣLCは液晶層を等価的に示す液晶容量、ＣADD は薄膜トランジスタＴＦＴのソース電極と前段のゲート信号線Ｇとの間に形成された付加容量を示す。
【００８７】
図９は本発明による液晶表示装置を構成する液晶表示パネルの画素部の他の例を説明する等価回路である。なお、同図も実際の画素の幾何学的配置に対応しており、有効表示領域ＡＲ（画素部）にマトリクス状にはいちされる複数の画素は、その１画素あたり２つの薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）で構成されている点も図１と同様である。なお、図８と図９では１画素あたり２つの薄膜トランジスタＴＦＴを設けているが、１画素あたり１つの薄膜トランジスタＴＦＴで構成したものも既知である。
【００８８】
同様に、符号Ｄはドレイン信号線、Ｇはゲート信号線、Ｒ，Ｇ，Ｂは各色（赤、緑、青）の画素電極、ＩＴＯ２は対向電極（コモン電極）、ＣLCは液晶層を等価的に示す液晶容量、ＣSTG は共通信号線ＣＯＭとソース電極の間に形成された保持容量であり、図３における付加容量ＣADD がソース電極と前段のゲート信号線Ｇとの間に形成されている点で異なる。
【００８９】
上記図８あるいは図９に示す液晶表示パネルにおいて、列方向に配置された各画素の薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）のドレイン電極はそれぞれドレイン信号線Ｄに接続され、各ドレイン信号線Ｄは列方向に配置された画素の表示データの電圧を印加するドレインドライバに接続される。
【００９０】
また、行方向に配置された各画素における薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）のゲート電極は、それぞれゲート信号線Ｇに接続され、各ゲート信号線Ｇは１水平走査時間、薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）のゲートに走査駆動電圧（正または負のバイアス電圧）を供給するゲートドライバに接続される。
【００９１】
本発明は上記の図８および図９に示した構成をもつ液晶表示パネルを用いた液晶表示装置の何れにも適用できるが、前者の液晶表示パネルでは前段のゲート信号線Ｇのパルスが付加容量ＤADD を介して画素電極ＩＴＯ１に飛び込むのに対し、後者の液晶表示パネルではこのような飛び込みがないため、より良好な表示が可能である。
【００９２】
図１０はドレインドライバからドレイン信号線に出力される液晶駆動電圧、すなわち画素電極ＩＴＯ１に印加される液晶駆動電圧と、コモン電極ＩＴＯ２に印加される液晶駆動電圧との関係を詳しく説明図するタイミング図である。なお、ドレインドライバからドレイン信号線Ｄに出力される液晶駆動電圧は液晶表示パネルの表示面に黒を表示する場合を示す。
【００９３】
図１０に示すように、ドレインドライバから奇数番目のドレイン信号線Ｄに出力される液晶駆動電圧ＶＤＨとドレインドライバか偶数番目のドレイン信号線Ｄに出力される液晶駆動電圧ＶＤＬとは、コモン電極ＩＴＯ２に印加される液晶駆動電圧ＶＣＯＭに対して逆極性、すなわち奇数番目のドレイン信号線Ｄに出力される液晶駆動電圧ＶＤＨが正極性（または、負極性）であれば、偶数番目のドレイン信号線Ｄに出力される液晶駆動電圧ＶＤＬが負極性（または、正極性）である。
【００９４】
そして、その極性は１ライン（１Ｈ）毎に反転され、さらに各ライン毎の極性がフレーム毎に反転される。このドット反転法を使用することにより、隣り合うドレイン信号線Ｄに印加される電圧が逆極性となるため、コモン電極ＩＴＯ２やゲート信号線Ｇに流れる電流が隣り同士で打ち消し合い、消費電力を低減することができる。
【００９５】
また、コモン電極ＩＴＯ２に流れる電流が少なく電圧降下が大きくならないため、コモン電極ＩＴＯ２の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
【００９６】
図１１はインタフェース回路基板の取付け位置を説明する液晶表示パネルの平面図である。液晶表示パネルＰＮＬの下辺には（Ａ）に示したように液晶表示パネルＰＮＬの背面に開口ＨＯＬ列に沿って折り曲げられるドレイドライバＩＣ１を搭載したフレキシブルプリント基板ＦＰＣ２が取付けられている。
【００９７】
また、液晶表示パネルＰＮＬの左辺には当該液晶表示パネルＰＮＬの背面に折り曲げられるゲートドライバＩＣ２を搭載したフレキシブルプリント基板ＦＰＣ１が取付けられている。
【００９８】
このフレキシブルプリント基板ＦＰＣ１の背面に（Ｂ）に示したようにインタフェース回路基板ＰＣＢが設置されている。このインターフェース回路基板ＰＣＢに搭載されているＴＣＯＮは表示制御装置を構成する半導体集積回路である。
【００９９】
本体コンピュータからのクロックおよよび画像データ等の各種の信号はインタフェース回路基板ＰＣＢのコネクタＣＴ１から入力する。フレキシブルプリント基板ＦＰＣ１のコネクタＣＴ３はインタフェース回路基板ＰＣＢのコネクタＣＴ３’に、またフレキシブルプリント基板ＦＰＣ２のコネクタＣＴ４はインタフェース回路基板ＰＣＢのコネクタＣＴ４’に結合されて表示制御装置のＴＣＯＮから出力される前記したクロックや画像データが供給される。
【０１００】
なお、表示表示パネルＰＮＬは上基板ＳＵＢ１と下基板ＳＵＢ２の貼り合わせ間隙に液晶層を挟持し、その最上層には上偏光板ＰＯＰＬ１が積層されている（図示しないが、液晶表示パネルの背面の最上層には下偏光板が積層されている。ＡＲは有効表示領域を示す。
【０１０１】
上記のように構成された液晶表示装置に前記した本発明の実施例を適用することにより、外部クロックの正常／異常を認識し、異常の場合には液晶表示装置のドライバへの画像信号の供給を停止し、あるいは別途設けた擬似クロック生成回路からの擬似クロックに置き換えて表示を行わせることで、表示異常の発生を回避し、かつ本体コンピュータから高速の表示データの転送を必要とせずに高精細の画像表示を可能とした液晶表示装置を得ることができる。
【０１０２】
【発明の効果】
以上説明したように、本発明によれば、本体コンピュータ側の構成を変更しない、すなわちＬＶＤＳ方式を採用しないインタフェースで、低い画素クロック周波数のダブルエッジを用いた表示データのドレインドライバへの取り込みを可能とすると共に、外部クロックの正常／異常を認識し、異常の場合には液晶表示装置のドレインドライバへの画像信号の供給を停止し、あるいは別途設けた擬似クロック生成回路からの擬似クロックに置き換えて表示を行わせることで、表示異常の発生を回避した高精細の液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の第１実施例の要部構成を説明するブロック図である。
【図２】図１におけるクロック監視回路の構成例を説明するブロック図である。
【図３】図２の動作を説明するタイミング図である。
【図４】図２の動作を説明するタイミング図である。
【図５】図２の動作をさらに詳細に説明するための波形図である。
【図６】図１のクロック監視回路を構成するクロック比較回路ＣＣＭの１構成例を説明するブロック図である。
【図７】本発明による液晶表示装置の第２実施例の要部構成を説明するブロック図である。
【図８】本発明による液晶表示装置を構成する液晶表示パネルの画素部の一例を説明する等価回路である。
【図９】本発明による液晶表示装置を構成する液晶表示パネルの画素部の他の例を説明する等価回路である。
【図１０】ドレインドライバからドレイン信号線に出力される液晶駆動電圧とコモン電極に印加される液晶駆動電圧との関係を詳しく説明図するタイミング図である。
【図１１】インタフェース回路基板の取付け位置を説明する液晶表示パネルの平面図である。
【図１２】アクティブマトリクス型の液晶表示装置の構成例を説明するブロック図である。
【図１３】図１２における表示制御に関する横方向すなわち水平方向タイミングの説明図である。
【図１４】図１２における表示制御に関する縦方向すなわち垂直方向タイミングの説明図である。
【図１５】ＬＶＤＳ転送方式の概念の説明図である。
【図１６】ＬＶＤＳ転送方式の基本構成の説明図である。
【図１７】ＬＶＤＳ転送方式を採用した液晶表示装置の構成例を説明するブロック図である。
【図１８】ダブルエッジ仕様における表示制御装置の入力と出力のタイミング図である。
【図１９】ダブルエッジ画像データ取込み方式の要部構成を説明するブロック図である。
【図２０】図１９の動作説明のための波形図である。
【図２１】ダブルエッジ画像データ取込み方式とした液晶表示装置の構成例を説明するブロック図である。
【符号の説明】
ＤＣＬＫ 外部信号源から入力する基準クロック（画素クロック）
Ｐ／Ｓ パラレル−シリアル変換回路
ＣＬＳ クロックシンセサイザ
ＣＣＭ クロック比較回路
ＦＣＧ 内部クロック発生回路
ＣＳＷ クロック切替回路。
【発明の属する技術分野】
本発明は、液晶表示装置に係り、特に液晶を駆動するための駆動回路に供給する画像データを生成する画素クロック信号のタイミング異常による表示の乱れを防止した液晶表示装置とその駆動方法に関する。
【０００２】
【従来の技術】
画素毎に薄膜トランジスタ（ＴＦＴ）などのアクティブ素子を有し、このアクティブ素子をスイッチング駆動するアクティブマトリクス型の液晶表示装置は、アクティブ素子を介して画素電極に液晶駆動電圧（階調電圧）を印加するため、各画素間のクロストークがなく、単純マトリクス型の液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いることなく多階調表示が可能である。
【０００３】
図１２はアクティブマトリクス型の液晶表示装置の構成例を説明するブロック図、図１３と図１４は図１２における表示制御に関する横方向すなわち水平方向タイミングと縦方向すなわち垂直方向タイミングの説明図である。
【０００４】
液晶表示装置は本体コンピュータ等の外部信号源からの画像データと画素クロック信号（以下、この画素クロック信号を画素クロック、あるいは単にクロックと称する）やその他の同期用クロック信号を含む制御信号を受けて液晶表示パネルＴＦＴ−ＬＣＤに画素データ、画素クロック信号、各種の駆動電圧を印加するインタフェース回路を搭載したインタフェース回路基板を備えている。
【０００５】
インタフェース回路は、表示制御装置と電源回路を有し、液晶表示パネルＴＦＴ−ＬＣＤに１画素目を転送するデータバス、２画素目を転送するデータバス、ドレインドライバが画素データを取り込むためのクロックＤ１，Ｄ２、ゲートドライバを駆動するフレーム開始指示信号とゲートクロック（クロックＧ）を出力する。また、電源回路は正電圧生成回路と負電圧生成回路、正電圧と負電圧を合成するマルチプレクサ、対向電極電圧生成回路、ゲート用電圧生成回路で構成される。
【０００６】
この液晶表示装置を構成する液晶表示パネルＴＦＴ−ＬＣＤの表示画素数は、横１０２４×縦７６８である。本体コンピュータからの表示データと各種の制御信号を受け取るインタフェース回路基板は、２画素単位、つまり赤（Ｒ）、緑（Ｇ）、青（ｂ）の各データ１つを組にし、図中の大矢印で示すデータ線を介して単位時間に２画素分を液晶表示パネルＴＦＴ−ＬＣＤに転送する。
【０００７】
単位時間の基準になるクロックは１画素における周波数の半分が本体コンピュータ（以下、外部信号源とも称する）から、図中の細矢印で示すクロック線を介して液晶表示パネルＴＦＴ−ＬＣＤのドレインドライバに送られる。具体的な例としては、クロックの周波数は６５ＭＨｚの半分の３２．５ＭＨｚとなる。
【０００８】
液晶表示パネルＴＦＴ−ＬＣＤの構成としては、表示画面を基準に、横方向にドレインドライバ（ＴＦＴドライバ）を置き、このドレインドライバを薄膜トランジスタＴＦＴのドレイン線に接続して液晶を駆動するための電圧を供給する。また、ゲート線にはゲートドライバを接続し、ある一定時間（１水平動作時間、１ライン分の表示時間）、薄膜トランジスタＴＦＴのゲートに電圧を供給する。
【０００９】
表示制御装置はＴＣＯＮとも呼ばれる半導体集積回路（ＬＳＩ）により構成され、本体コンピュータからの画像データと制御信号を受取り、これを基にドレインドライバ、ゲートドライバへ２画素分出力する。なお、１画素分のデータ線は１８ビット（Ｒ，Ｇ，Ｂ各６ビット）である。よって、２画素化により、全データ線は３６ビットとなる。
【００１０】
本体コンピュータから液晶表示装置の表示制御装置へと、表示制御装置から液晶表示パネルのドレインドライバへ転送される画素データ数がそれぞれ２画素分であるのは、１画素での基準クロックである６５ＭＨｚではこれらの各装置間および装置とドレインドライバ間では転送できない問題があるため、２画素転送を採用しているのである。
【００１１】
図１３、図１４に示すように、ゲートドライバへは１水平時間毎に薄膜トランジスタＴＦＴのゲート線に電圧を供給するように水平同期信号および表示タイミング信号（ディスプレイタイミング信号）に基づき、１水平時間周期のパルスを与える。１フレーム時間単位では第１ライン目からの表示になるよう、垂直同期信号を基にフレーム開始指示信号も与える。
【００１２】
電源回路の正電圧生成回路と負電圧生成回路およびマルチプレクサは、同じ液晶に長時間同じ電圧が加わらないように、ある一定の時間毎に液晶に与える電圧を交流化する。なお、ここで言う交流化とは、対向電極電圧を基準に、ドレインドライバへ与える電圧を一定時間毎に正電圧側／負電圧側に変化させることである。ここでは、この交流化の周期を１フレーム時間単位で行っている。
【００１３】
【発明が解決しようとする課題】
上記従来技術の薄膜トランジスタ型の液晶表示装置においては、液晶表示パネルへの画像データの転送が複数（２画素分）であることによる配線経路となるプリント回路基板のサイズが大きくなり、これがコスト高を招く要因の一つとなっていることである。
【００１４】
この対策として、本体コンピュータから液晶表示装置への画像データの転送に、所謂ＬＶＤＳ転送方式が採用されている。ＬＶＤＳとは、小振幅で＋と−の差動信号により高速なデータを転送する方式である。
【００１５】
図１５と図１６はＬＶＤＳ転送方式の説明図である。図１５はＬＶＤＳ転送方式の概念図であり、（ａ）はＬＶＤＳ転送方式の概念図、（ｂ）は交流化の説明図である。また、図１６はＬＶＤＳ転送方式の基本構成図であり、（ａ）はＬＶＤＳの転送線の構成図、（ｂ）はＬＶＤＳの転送線を転送する表示データとクロックの説明図である。
【００１６】
送信側である本体コンピュータでは転送線の本数を減らすために、例えば７ビットのパラレルデータをシリアルデータに変換し、これを１クロック（ここでは６５ＭＨｚ）当たり１ペアで転送する。転送されたデータは液晶表示装置側で７ビットのパラレルデータに復元する。これが表示制御装置の入力となる。
【００１７】
表示制御装置から液晶表示パネルのドレインドライバへの転送は、クロックＤ２を半分の周期にし、更にダブルエッジ仕様にしたドレインドライバを使用することにより、１画素分のデータ幅で転送できる構成としている。
【００１８】
図１７はＬＶＤＳ転送方式を採用した液晶表示装置の構成例を説明するブロック図である。また、図１８はダブルエッジ画像データ取込み方式における表示制御装置の入力と出力のタイミング図である。
【００１９】
図１７において、図１２と同一符号および説明は同一機能部分を示しており、グラフィックコントローラとＬＶＤＳ送信回路は本体コンピュータ側にあり、ＬＶＤＳ受信回路は液晶表示装置側に設けてある。本体コンピュータ側から出力される表示データと制御信号はＬＶＤＳ送信回路で上記した差動信号とされて液晶表示装置のインタフェース基板に設置されたＬＶＤＳ受信回路に入力する。
【００２０】
ＬＶＤＳ受信回路で復元された表示データと制御信号は表示制御装置を介して液晶表示パネルＴＦＴ−ＬＣＤに供給される。表示データは１画素分のデータバスで転送され、図１８に示したように、ここでは３２．５ＭＨｚのクロックＤ２のダブルエッジ（立ち上がりエッジ、立ち下がりエッジ）でドレインドライバに取り込まれる。液晶表示装置ＴＦＴ−ＬＣＤのドレインドライバへの基準クロック（クロックＤ２）と、表示データの最大周波数は３２．５ＭＨｚとなる。
【００２１】
このように、ＬＶＤＳ方式とダブルエッジ仕様のドレインドライバを用いることにより、インターフェース回路を搭載するプリント基板サイズを大きくすることなく低コストの薄膜トランジスタ型の液晶表示装置を実現できる。
【００２２】
しかし、上記従来の液晶表示装置の構成では、本体コンピュータ側の構成もＬＶＤＳ仕様に変更しなければならないという問題がある。
【００２３】
この対策として、本願の出願人は、本体コンピュータ側の構成を変更しない、すなわち上記したＬＶＤＳ方式を採用しないインタフェースで、低いクロック周波数でドレインドライバに取り込むことを可能にした液晶表示装置を提案した（特開２０００−３３８９３８号）。
【００２４】
上記の提案では、本体コンピュータからの画素数を少ない画素数に変換し、かつこの画素を低周波数のクロック信号でドレインドライバに取り込むようにしたダブルエッジ仕様のドレインドライバを使用できるようにしている。
【００２５】
さらに詳しくは、クロック信号の立ち上がりと立ち下がりの両エッジ（ダブルエッジ）で表示データをドレインドライバに取り込むために、本体コンピュータから入力するクロック信号の周波数を逓倍するクロック逓倍回路を備え、逓倍したクロック信号で本体コンピュータから入力した画像データを少ない数の表示データに変換するようにしたものである。
【００２６】
図１９はダブルエッジ画像データ取込み方式の要部構成を説明するブロック図である。また、図２０はその動作説明のための波形図である。図１９において、液晶表示装置のインタフェース回路基板に搭載される表示制御装置は、本体コンピュータから入力するクロック信号（ＤＣＬＫ）とｎ個の画像データ（Ｄａｔａ）およびその他の制御信号（Ｈ-Sync:水平同期信号、Ｖ-Sync:垂直同期信号、等）を受ける。
【００２７】
基本クロックであるクロック信号（ＤＣＬＫ）はパラレル−シリアル変換回路Ｐ／Ｓに入力すると同時にクロック信号シンセサイザＣＬＳに与えられる。クロック信号シンセサイザＣＬＳは入力したクロック信号ＤＣＬＫをａ逓倍（ここでは、ａ＝２）して２ＤＣＬＫを作成して、これをパラレル−シリアル変換回路Ｐ／Ｓに与える。
【００２８】
表示制御装置は並直列変換回路Ｐ／Ｓにおいてｎ個の画像データをｍ個の画像データ（ｍ≦ｎ）に変換し、ダブルエッジ仕様のドレインドライバで基本クロックＤＣＬＫの立ち上がりエッジと立ち下がりエッジのダブルエッジで取り込み、これを液晶パネルに表示する。
【００２９】
図２１は上記したダブルエッジ取込み方式とした液晶表示装置の構成例を説明するブロック図である。液晶表示パネルＴＦＴ−ＬＣＤは前記図１７で説明したものと同様の１０２４×３×７６８画素を有する高精細パネルである。その横方向の画素列に対応して複数個のダブルエッジ仕様のドレインドライバが設置され、縦方向の画素行に対応して複数個のゲートドライバが設置されている。
【００３０】
インタフェース回路基板には、表示制御装置と電源回路が搭載され、さらに本体コンピュータから入力する画素クロックである３２．５ＭＨｚのクロックＤＣＬＫ（基準クロック）を２逓倍するＰＬＬが搭載されている。すなわち、本体コンピュータから入力する３２．５ＭＨｚの基準クロックはクロックシンセサイザ（ＰＬＬで構成）により６５ＭＨｚに周波数が逓倍されて表示制御装置のデータ１画素変換回路に印加される。
【００３１】
本体コンピュータから入力する２つ画素、すなわち、１画素目の画素データ（赤（Ｒ）、緑（Ｇ）、青（Ｂ））と２画素目の画素データ（赤（Ｒ）、緑（Ｇ）、青（Ｂ））をパラレル→シリアル変換回路であるデータの１画素変換回路で１画素のシリアルデータに変換してドレインドライバに出力する。また、この表示制御装置は本体コンピュータから入力する基準クロックと同じ周波数のクロックＤをドレインドライバに出力し、フレーム開始指示信号およびゲートクロック（クロックＧ）をゲートドライバに出力する。
【００３２】
電源回路は正電圧生成回路、負電圧生成回路、アナログマルチプレクサ、対向電極生成回路およびゲート用電圧生成回路を有し、正電圧生成回路と負電圧生成回路およびアナログマルチプレクサで前記従来技術の項で説明したドレインドライバの交流化駆動を行うようにしている。
【００３３】
ドレインドライバはデータバスを介して表示制御装置から入力する画素データをクロックＤの立ち上がりエッジと立ち下がりエッジの両エッジ（ダブルエッジ）で取込んでラッチし、ゲートドライバで選択されるラインに出力して当該画素の表示を行う。
【００３４】
この構成により、ドレインドライバのデータ構成が１画素分であっても、２画素分の表示データ入力に対応できるため、本体コンピュータから高速の表示データの転送を必要とせず、従来構成のインタフェース回路を用いて高精細の液晶表示装置を得ることができる。
【００３５】
このような構成としてたことで、本体コンピュータからの画素データを少ない画素数に変換し、かつこの画素データを低周波数のクロックでドレインドライバに取り込むことができ、ＬＶＤＳ方式を採用することなく画像データの高速転送を実現できる。
【００３６】
本体コンピュータは、その立ち上げ時にはそのグラフィックコントローラから画像データを解像度を順次変換しながら液晶表示装置側に伝送する（例えば、６４０（７２０）×３５０→６４０×４８０→６４０×３５０→１０２４×７６８）。
【００３７】
この解像度の変換タイミングに合わせて画像信号無効信号を送り、画像表示への解像度変換の影響を抑えてきた。しかし、この過渡的な伝送時間において、クロック、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 、画像データの信号の波形に乱れが生じることがある。すなわち、図２０の矢印Ａに拡大して示したように、本来はローレベル（Ｌow )と認識されるべき信号レベルが波形の波打ちがあると、ハイレベル( Ｈigh ) と誤認される。
【００３８】
従来は、外部から入力するクロック（外部クロックとも称する）に異常は生じないものとしてこのようなクロックの異常については考慮されていなかった。しかし、実際には、上述したような波打ちが発生する場合があり、これがクロックのミスカウントを引き起こして画像信号無効信号の伝達を乱してしまう。
【００３９】
本発明の目的は、上記した外部クロックの正常／異常を認識し、異常の場合には液晶表示装置のドライバへの画像信号の供給を停止し、あるいは別途設けた擬似クロック生成回路からの擬似クロックに置き換えて表示を行わせることで、表示異常の発生を回避した液晶表示装置とその駆動方法を提供することにある。
【００４０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、本体コンピュータからの画素数を少ない画素数に変換し、かつこの画素を低周波数のクロック信号でドレインドライバに取り込むようにしたダブルエッジ仕様のドレインドライバを使用できるようにした液晶表示装置において、
その表示制御装置に、外部信号源である本体コンピュータから入力する画素クロック信号のタイミングの異常の有無を検出するクロック監視手段を設けたことを特徴とする。本発明の代表的な構成を記述すれば、次のとおりである。
【００４４】
上記の駆動方法で駆動する本発明による液晶表示装置としては次のとおりである。すなわち、
（１）アクティブ素子でマトリクス状に形成された複数の画素を有する液晶表示パネルと、前記マトリクスの横方向の複数の画素に外部信号源から入力する画像データと画素クロック信号を含む制御信号に基づく駆動電圧を印加する複数個のドレインドライバと、前記マトリクスの縦方向の複数の画素に走査電圧を印加する複数個のゲートドライバと、前記画素クロック信号に基づいて前記画像データを並直列変換して前記ドレインドライバに供給する並直列変換回路をもつ表示制御装置を具備した液晶表示装置であって、前記表示制御装置は、前記外部信号源から入力する画素クロック信号の周波数をａ逓倍した参照クロック信号を生成するクロック信号シンセサイザと、前記入力した画素クロック信号と前記クロック信号シンセサイザの参照クロック信号出力を比較して前記画素クロック信号のタイミングの異常の有無により有効または無効を判定し、判定結果が無効である場合には前記並直列変換回路への前記画素クロックの供給を停止するクロック無効信号を出力するクロック信号比較回路とを有することを特徴とする。
【００４５】
この構成により、クロック監視手段がクロックのタイミング異常を検出したときは、クロックが正常に入力されていないと判断し、液晶表示装置側では内部電源を非動作状態として表示異常の発生を防止した液晶表示装置を得ることができる。
（２）アクティブ素子でマトリクス状に形成された複数の画素を有する液晶表示パネルと、前記マトリクスの横方向の複数の画素に外部信号源から入力する画像データと画素クロック信号を含む制御信号に基づく駆動電圧を印加する複数個のドレインドライバと、前記マトリクスの縦方向の複数の画素に走査電圧を印加する複数個のゲートドライバと、前記画素クロック信号に基づいて前記画像データを並直列変換して前記ドレインドライバに供給する並直列変換回路をもつ表示制御装置を具備した液晶表示装置であって、前記表示制御装置は、前記外部信号源から入力する画素クロック信号の周波数をａ逓倍した参照クロック信号を生成するクロック信号シンセサイザと、前記入力した画素クロック信号と前記クロック信号シンセサイザの参照クロック信号出力を比較して前記画素クロック信号のタイミングの異常の有無により有効または無効を判定するクロック信号比較回路と、前記画像クロック信号と等価な擬似クロック信号を生成する内部クロック信号発生回路と、前記クロック信号比較回路の判定結果が無効である場合には前記クロック信号切替回路により前記並直列変換回路への前記画素クロックの供給を停止すると共に前記内部クロック信号発生回路の出力である前記擬似クロック信号を前記並直列変換回路に供給するクロック信号切替回路とを有することを特徴とする。
【００４６】
この構成により、クロック監視手段がクロックのタイミング異常を検出したときは、擬似画面表示を行って表示異常の発生を防止した液晶表示装置を得ることができる。
【００４８】
上記のクロック信号を生成するＰＬＬは構成が簡単であり、インタフェース回路を構成するその他の回路やドレインドライバは既存の半導体回路で構成できるので、動作の信頼性に問題はない。
【００４９】
なお、本発明は上記の構成に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変更が可能であることは言うまでもない。
【００５０】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。
【００５１】
図１は本発明による液晶表示装置の第１実施例の要部構成を説明するブロック図である。図１において、インタフェース回路基板に搭載される表示制御装置にはパラレル−シリアル変換回路Ｐ／Ｓ、クロックシンセサイザ（ＰＬＬ）ＣＬＳ、およびクロック比較回路ＣＣＭを備えている。クロックシンセサイザＣＬＳとクロック比較回路ＣＣＭとでクロック監視回路を構成する。
【００５２】
この表示制御装置は本体コンピュータ側からクロックＤＣＬＫとｎ個の画像データ（Ｄａｔａ）およびその他の制御信号（Ｈ-Sync:水平同期信号、Ｖ-Sync:垂直同期信号、等）を受ける。
【００５３】
基本クロックであるクロックＤＣＬＫはパラレル−シリアル変換回路Ｐ／Ｓに入力すると同時にクロックシンセサイザＣＬＳに与えられる。クロックシンセサイザＣＬＳは入力したクロックＤＣＬＫをａ逓倍（ここでは、ａ＝２）して２ＤＣＬＫを作成して、これをパラレル−シリアル変換回路Ｐ／Ｓとクロック比較回路ＣＣＭに与える。
【００５４】
並直列変換回路Ｐ／Ｓは入力したｎ個の画像データをｍ個の画像データ（ｍ≦ｎ）に変換し、ダブルエッジ仕様のドレインドライバで基本クロックＤＣＬＫの立ち上がりエッジと立ち下がりエッジのダブルエッジで取り込み、これを液晶表示パネルに表示する。
【００５５】
クロック比較回路ＣＣＭは基準のクロックＤＣＬＫと２逓倍クロック２ＤＣＬＫとを比較してクロックＤＣＬＫの周波数が正常か異常かを判断し、その判断結果の出力（判定出力）ＰＬＬＶＡＬ（正常＝ハイレベル：Ｈigh 、異常＝ローレベル：Ｌow）をパラレル−シリアル変換回路Ｐ／Ｓに出力する。
【００５６】
クロックＤＣＬＫの周波数が異常であると、出力ＰＬＬＶＡＬがローレベル：Ｌowとなり、このローレベルの出力ＰＬＬＶＡＬでパラレル−シリアル変換回路Ｐ／Ｓからドレインドライバへの画像データの供給を停止する。
【００５７】
図２は図１におけるクロック監視回路の構成例を説明するブロック図である。また、図３と図４は図２の動作を説明するタイミング図を示す。なお、ここでは逓倍数を「２」として、クロックＤＣＬＫは１２８０パルス、従って逓倍したクロック（参照クロック）２×ＤＣＬＫは２５６０パルスとした例で説明するが、これに限らない。逓倍数は、ｎ倍（ｎ≧２、ｎは整数）である。以下、図２の動作を図３および図４を参照して説明する。
【００５８】
本体コンピュータから入力する基準クロック信号であるクロックＤＣＬＫはａカウンタＣＮＴ−ａのカウントアップ用クロックとクロックシンセサイザＣＬＳに入力される。クロックシンセサイザＣＬＳの出力である２×ＤＣＬＫはｂカウンタＣＮＴ−ｂのカウントアップ用クロックとして入力する。
【００５９】
クロックＤＣＬＫの入力によりａカウンタＣＮＴ−ａは＋１を行う。そして、カウント値が１２８０となった時、ｂカウンタＣＮＴ−ｂの値をチェックする。
【００６０】
ｂカウンタＣＮＴ−ｂの値が２５６０（＝１２８０の２倍）であれば、クロックシンセサイザＣＬＳは正常に動作しているか、またはクロックＤＣＬＫが正常に入力していると判断する。この回路では、正常と判断した時は判定出力ＰＬＬＶＡＬをハイレベルとする。
【００６１】
ｂカウンタＣＮＴ−ｂの値が２５６０でない場合は異常と判断し、ＰＬＬＶＡＬ出力をローレベルにする。この際、異常が起きた回数を覚えておくためのカウンタ（ｃカウンタＣＮＴ−ｃ）を＋１カウントアップする。ｃカウンタＣＮＴ−ｃは、クロックシンセサイザＣＬＳが正常動作（“ｂ”カウンタＣＮＴ−ｂの値が２５６０）になるとクリアされる。
【００６２】
クロックシンセサイザＣＬＳが正常動作にならない理由として、当該クロックシンセサイザＣＬＳを構成するＰＬＬがロックしてしまい、異常周波数のクロックを出力している可能性があるため、ｃカウンタＣＮＴ−ｃの値が３８４（設定値）となった場合はクロックシンセサイザＣＬＳをリセットする。
【００６３】
なお、ａカウンタＣＮＴ−ａとｂカウンタＣＮＴ−ｂは、ａカウンタＣＮＴ−ａが１２８０となった時、クリアを行って再度動作を続けて行く。また、上記したａカウンタＣＮＴ−ａのデコード値である１２８０は使用するクロックシンセサイザを構成するＰＬＬの性能により決まる。
【００６４】
ｃカウンタＣＮＴ−ｃの設定値である３８４は薄膜トランジスタＴＦＴ型の液晶表示装置の約１フレーム時間により設定したもので、この値は任意である。ｂカウンタＣＮＴ−ｂのカウント値はクロックシンセサイザＣＬＳの出力周波数に依存し、上記では２逓倍の２５６０としたが、３逓倍では３８４０、４逓倍とした場合は５１２０となる。
【００６５】
図５は図２の動作をさらに詳細に説明するための波形図である。図中、カウント値の順番をＤで示す（例えば、１２７９番目のカウント値をＤ１２７９ｔｈと標記する）。
【００６６】
図５における（１）は本体コンピュータから入力する外部クロック（画像クロック＝基準クロック＝１２８０）、（２）はａカウンタのカウント値、（３）はａカウンタのデコード信号、（４）はａカウンタと参照クロック（２×ＤＣＬＫ）より合成したパルス（＝Ｄ１２７９−２＝参照信号１）、（５）は参照信号と参照クロックとで合成した参照信号２（＝Ｄ１２７９−２’）、（６）はｂカウンタのデコード信号、（７）はｂカウンタのカウント値、（８）は参照クロック（＝２ＤＣＬＫ）、（９）はデコード／ラッチ出力、（１０）は判定出力ＰＬＬＶＡＬを示す。
【００６７】
先ず、ａカウンタは外部クロックＤＣＬＫをカウントして行く。ａカウンタの出力は、カウントＤが１２７９番目（Ｄ１２７９ｔｈ）でハイレベル、それ以外ではローレベルである。
【００６８】
外部クロックの正常／異常の判定は、例えば図６に示すような論理回路（クロック比較回路）を用い、ａカウンタのカウント・デコード信号Ｄ１２７９−１（３）と参照クロックである２×ＤＣＬＫ（８）とをフリップフロップＦＦ１，ＦＦ２、及びＡＮＤ回路ＡＮＤ１からなる回路群にて合成して第１の参照信号Ｄ１２７９−２（４）を得た後、この第１の参照信号Ｄ１２７９−２と参照クロック（８）とをフリップフロップＦＦ３で合成して得られた第２の参照信号Ｄ１２７９−２’（５）をｂカウンタのデコード信号（６）と比較するシーケンス（Sequence）で行う。
【００６９】
１２８０パルスの外部クロックの周波数を２倍して２５６０パルスの参照クロックを生成する場合を想定すると、或る１周期（例えば、フレーム期間や垂直走査期間）が完了し、且つこれに続く次の１周期が開始する時点で、外部クロックは１２７９番目の信号（ｈ’４ＦＦ）を、参照クロックは２５５９番目の信号（ｈ’９ＦＦ）を上記「或る１周期」の最後に夫々出力した後、上記次の１周期の０番目の信号（ｈ’０００）を夫々出力する。
【００７０】
上記ｂカウンタを、そのカウント値（７）が参照クロックのｈ’９ＦＦに至る、即ち２５５９番目の信号（上記或る周期の最後のクロック信号）を認識するときに限り、ｂカウンタがハイレベルの信号（６）を出力する場合、これと上記参照信号２の出力（５）とをＡＮＤ回路ＡＮＤ２、ＡＮＤ３、及びフリップフロップＦＦ４からなる回路群で照合し、例えば、双方がハイレベルで一致したときに限り、デコード／ラッチ信号をハイレベルにする。デコード／ラッチ信号は後述のｃカウンタに入力され、そのレベル（ハイまたはロー）に応じてｃカウンタは外部クロックの異常発生回数を積算するか、この値をリセットするかのいずれかに動作する。
【００７１】
上述の例では、参照信号２（５）とｂカウンタ出力（６）との一致を以って外部クロックが正常であることを判断しているため、正常な外部クロックに対応するハイレベルのデコード／ラッチ信号はｃカウンタで積算された外部クロックの異常発生回数をリセットする。
【００７２】
逆に、参照信号２（５）とｂカウンタ出力（６）とが一致しない（上述の例では、参照信号２（５）とｂカウンタ出力（６）との少なくとも一方がローレベルとなる）場合、デコード／ラッチ信号はローレベルとなり、ｃカウンタは上記１周期毎に外部クロックの異常発生回数を積算する。
【００７３】
このような外部クロックの判定に用いる参照信号２（５）並びにｂカウンタ出力（６）、及びその判定結果の出力を示すデコード／ラッチ信号のレベルは上述の例に限らず、クロック比較回路やｃカウンタの構成に応じて適宜逆転させてもよい。
【００７４】
また、参照クロックの周波数を外部クロックの周波数より低く設定する場合は、例えば、ｂカウンタのデコード信号（上記或る１周期の最後のクロック信号に対して特異な信号を出力する）を外部クロックと合成し、参照信号を発生させて上記ａカウンタのデコード信号としてもよい。
【００７５】
判定出力ＰＬＬＶＡＬ（９）は、クロック比較回路の後段に配置されるパラレル−シリアル変換回路やｃカウンタに入力される。ｃカウンタは、ａカウンタの出力Ｄ１２７９−１ｔｈより外部クロックＤＣＬＫの１パルス分遅延したタイミングで判定出力ＰＬＬＶＡＬ（１０）の変動を認識する。
【００７６】
ｃカウンタは、判定出力ＰＬＬＶＡＬ（１０）がローレベルを示すとき、外部クロックの異常発生回数を上記１周期毎にカウント・アップする。このカウント・アップされた数値が先述の設定値に至るとき、ｃカウンタは先述のとおり、クロックシンセサイザをリセットする。
【００７７】
図６は図１のクロック監視回路を構成するクロック比較回路ＣＣＭの１構成例を説明するブロック図である。この回路は、フリップフロップＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＩＮＶ、ｂカウンタＣＮＴ−ｂ、および（ｈ’９ＦＦ）のデコーダＤＲで図示したように構成される。
【００７８】
図中の各クロック、カウント値、その他の信号は図１乃至図５における各信号に相当し、フリップフロップＦＦ４からデコーダＤＲのデコード／ラッチ出力ＤＣＬを得る。
【００７９】
以上説明した本発明の第１実施例により、クロック監視手段がクロックのタイミング異常を検出したときは、クロックが正常に入力されていないと判断する。つまり、この状態は本体コンピュータ側が完全に立ち上がっていないか、あるいは動作モードの変更に伴う移行期間と判断できるため、液晶表示装置側では内部電源を非動作状態として表示異常の発生を防止する保護処理を施すことができる。
【００８０】
図７は本発明による液晶表示装置の第２実施例の要部構成を説明するブロック図である。本実施例では、前記外部信号源から入力するクロック信号ＤＣＬＫのタイミングの異常の有無を検出するクロックシンセサイザＣＬＳとクロック比較回路ＣＣＭからなるクロック監視手段と、クロック信号と等価の擬似クロックＦＤＣＬＫを生成する内部クロック信号発生回路ＦＣＧとを備えたものである。
【００８１】
前記実施例では、クロックのタイミング異常が発生した時は内部電源を非動作状態として表示異常の発生を防止する保護処理を施すようにしたが、本実施例ではクロック監視手段がタイミング異常を検出した場合は前記内部クロック信号発生回路で生成した擬似クロック信号を前記表示制御装置に供給して擬似的な画像を表示させる。
【００８２】
この内部クロック信号発生回路は、抵抗、容量（コンデンサ）、又は水晶発振器により制御されて画像表示のためのクロックを生成する。これらの電子部品は、内部クロック信号発生回路又はこれを包含する集積回路素子（大規模集積回路）の外側に設けてもよく、例えば、同じ印刷回路基板上に上記集積回路素子とともに実装してもよい。
【００８３】
本実施例により、クロック監視手段がクロックのタイミング異常を検出したときは、擬似画面表示を行うことで異常な表示を回避し、上記タイミングが復帰した時点で正常な画像表示を行うことができる。
【００８４】
次に、本発明による液晶表示装置を構成する液晶表示パネルおよびその他の構成部分について説明する。
【００８５】
図８は本発明による液晶表示装置を構成する液晶表示パネルの画素部の一例を説明する等価回路である。なお、同図は実際の画素の幾何学的配置に対応しており、有効表示領域ＡＲ（画素部）にマトリクス状にはいちされる複数の画素は、その１画素あたり２つの薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）で構成されている。
【００８６】
符号Ｄはドレイン信号線、Ｇはゲート信号線、Ｒ，Ｇ，Ｂは各色（赤、緑、青）の画素電極であり、ＩＴＯ１で形成されている。また、ＩＴＯ２は対向電極（コモン電極）、ＣLCは液晶層を等価的に示す液晶容量、ＣADD は薄膜トランジスタＴＦＴのソース電極と前段のゲート信号線Ｇとの間に形成された付加容量を示す。
【００８７】
図９は本発明による液晶表示装置を構成する液晶表示パネルの画素部の他の例を説明する等価回路である。なお、同図も実際の画素の幾何学的配置に対応しており、有効表示領域ＡＲ（画素部）にマトリクス状にはいちされる複数の画素は、その１画素あたり２つの薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）で構成されている点も図１と同様である。なお、図８と図９では１画素あたり２つの薄膜トランジスタＴＦＴを設けているが、１画素あたり１つの薄膜トランジスタＴＦＴで構成したものも既知である。
【００８８】
同様に、符号Ｄはドレイン信号線、Ｇはゲート信号線、Ｒ，Ｇ，Ｂは各色（赤、緑、青）の画素電極、ＩＴＯ２は対向電極（コモン電極）、ＣLCは液晶層を等価的に示す液晶容量、ＣSTG は共通信号線ＣＯＭとソース電極の間に形成された保持容量であり、図３における付加容量ＣADD がソース電極と前段のゲート信号線Ｇとの間に形成されている点で異なる。
【００８９】
上記図８あるいは図９に示す液晶表示パネルにおいて、列方向に配置された各画素の薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）のドレイン電極はそれぞれドレイン信号線Ｄに接続され、各ドレイン信号線Ｄは列方向に配置された画素の表示データの電圧を印加するドレインドライバに接続される。
【００９０】
また、行方向に配置された各画素における薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）のゲート電極は、それぞれゲート信号線Ｇに接続され、各ゲート信号線Ｇは１水平走査時間、薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）のゲートに走査駆動電圧（正または負のバイアス電圧）を供給するゲートドライバに接続される。
【００９１】
本発明は上記の図８および図９に示した構成をもつ液晶表示パネルを用いた液晶表示装置の何れにも適用できるが、前者の液晶表示パネルでは前段のゲート信号線Ｇのパルスが付加容量ＤADD を介して画素電極ＩＴＯ１に飛び込むのに対し、後者の液晶表示パネルではこのような飛び込みがないため、より良好な表示が可能である。
【００９２】
図１０はドレインドライバからドレイン信号線に出力される液晶駆動電圧、すなわち画素電極ＩＴＯ１に印加される液晶駆動電圧と、コモン電極ＩＴＯ２に印加される液晶駆動電圧との関係を詳しく説明図するタイミング図である。なお、ドレインドライバからドレイン信号線Ｄに出力される液晶駆動電圧は液晶表示パネルの表示面に黒を表示する場合を示す。
【００９３】
図１０に示すように、ドレインドライバから奇数番目のドレイン信号線Ｄに出力される液晶駆動電圧ＶＤＨとドレインドライバか偶数番目のドレイン信号線Ｄに出力される液晶駆動電圧ＶＤＬとは、コモン電極ＩＴＯ２に印加される液晶駆動電圧ＶＣＯＭに対して逆極性、すなわち奇数番目のドレイン信号線Ｄに出力される液晶駆動電圧ＶＤＨが正極性（または、負極性）であれば、偶数番目のドレイン信号線Ｄに出力される液晶駆動電圧ＶＤＬが負極性（または、正極性）である。
【００９４】
そして、その極性は１ライン（１Ｈ）毎に反転され、さらに各ライン毎の極性がフレーム毎に反転される。このドット反転法を使用することにより、隣り合うドレイン信号線Ｄに印加される電圧が逆極性となるため、コモン電極ＩＴＯ２やゲート信号線Ｇに流れる電流が隣り同士で打ち消し合い、消費電力を低減することができる。
【００９５】
また、コモン電極ＩＴＯ２に流れる電流が少なく電圧降下が大きくならないため、コモン電極ＩＴＯ２の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
【００９６】
図１１はインタフェース回路基板の取付け位置を説明する液晶表示パネルの平面図である。液晶表示パネルＰＮＬの下辺には（Ａ）に示したように液晶表示パネルＰＮＬの背面に開口ＨＯＬ列に沿って折り曲げられるドレイドライバＩＣ１を搭載したフレキシブルプリント基板ＦＰＣ２が取付けられている。
【００９７】
また、液晶表示パネルＰＮＬの左辺には当該液晶表示パネルＰＮＬの背面に折り曲げられるゲートドライバＩＣ２を搭載したフレキシブルプリント基板ＦＰＣ１が取付けられている。
【００９８】
このフレキシブルプリント基板ＦＰＣ１の背面に（Ｂ）に示したようにインタフェース回路基板ＰＣＢが設置されている。このインターフェース回路基板ＰＣＢに搭載されているＴＣＯＮは表示制御装置を構成する半導体集積回路である。
【００９９】
本体コンピュータからのクロックおよよび画像データ等の各種の信号はインタフェース回路基板ＰＣＢのコネクタＣＴ１から入力する。フレキシブルプリント基板ＦＰＣ１のコネクタＣＴ３はインタフェース回路基板ＰＣＢのコネクタＣＴ３’に、またフレキシブルプリント基板ＦＰＣ２のコネクタＣＴ４はインタフェース回路基板ＰＣＢのコネクタＣＴ４’に結合されて表示制御装置のＴＣＯＮから出力される前記したクロックや画像データが供給される。
【０１００】
なお、表示表示パネルＰＮＬは上基板ＳＵＢ１と下基板ＳＵＢ２の貼り合わせ間隙に液晶層を挟持し、その最上層には上偏光板ＰＯＰＬ１が積層されている（図示しないが、液晶表示パネルの背面の最上層には下偏光板が積層されている。ＡＲは有効表示領域を示す。
【０１０１】
上記のように構成された液晶表示装置に前記した本発明の実施例を適用することにより、外部クロックの正常／異常を認識し、異常の場合には液晶表示装置のドライバへの画像信号の供給を停止し、あるいは別途設けた擬似クロック生成回路からの擬似クロックに置き換えて表示を行わせることで、表示異常の発生を回避し、かつ本体コンピュータから高速の表示データの転送を必要とせずに高精細の画像表示を可能とした液晶表示装置を得ることができる。
【０１０２】
【発明の効果】
以上説明したように、本発明によれば、本体コンピュータ側の構成を変更しない、すなわちＬＶＤＳ方式を採用しないインタフェースで、低い画素クロック周波数のダブルエッジを用いた表示データのドレインドライバへの取り込みを可能とすると共に、外部クロックの正常／異常を認識し、異常の場合には液晶表示装置のドレインドライバへの画像信号の供給を停止し、あるいは別途設けた擬似クロック生成回路からの擬似クロックに置き換えて表示を行わせることで、表示異常の発生を回避した高精細の液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の第１実施例の要部構成を説明するブロック図である。
【図２】図１におけるクロック監視回路の構成例を説明するブロック図である。
【図３】図２の動作を説明するタイミング図である。
【図４】図２の動作を説明するタイミング図である。
【図５】図２の動作をさらに詳細に説明するための波形図である。
【図６】図１のクロック監視回路を構成するクロック比較回路ＣＣＭの１構成例を説明するブロック図である。
【図７】本発明による液晶表示装置の第２実施例の要部構成を説明するブロック図である。
【図８】本発明による液晶表示装置を構成する液晶表示パネルの画素部の一例を説明する等価回路である。
【図９】本発明による液晶表示装置を構成する液晶表示パネルの画素部の他の例を説明する等価回路である。
【図１０】ドレインドライバからドレイン信号線に出力される液晶駆動電圧とコモン電極に印加される液晶駆動電圧との関係を詳しく説明図するタイミング図である。
【図１１】インタフェース回路基板の取付け位置を説明する液晶表示パネルの平面図である。
【図１２】アクティブマトリクス型の液晶表示装置の構成例を説明するブロック図である。
【図１３】図１２における表示制御に関する横方向すなわち水平方向タイミングの説明図である。
【図１４】図１２における表示制御に関する縦方向すなわち垂直方向タイミングの説明図である。
【図１５】ＬＶＤＳ転送方式の概念の説明図である。
【図１６】ＬＶＤＳ転送方式の基本構成の説明図である。
【図１７】ＬＶＤＳ転送方式を採用した液晶表示装置の構成例を説明するブロック図である。
【図１８】ダブルエッジ仕様における表示制御装置の入力と出力のタイミング図である。
【図１９】ダブルエッジ画像データ取込み方式の要部構成を説明するブロック図である。
【図２０】図１９の動作説明のための波形図である。
【図２１】ダブルエッジ画像データ取込み方式とした液晶表示装置の構成例を説明するブロック図である。
【符号の説明】
ＤＣＬＫ 外部信号源から入力する基準クロック（画素クロック）
Ｐ／Ｓ パラレル−シリアル変換回路
ＣＬＳ クロックシンセサイザ
ＣＣＭ クロック比較回路
ＦＣＧ 内部クロック発生回路
ＣＳＷ クロック切替回路。
Claims (4)
- アクティブ素子でマトリクス状に形成された複数の画素を有する液晶表示パネルと、前記マトリクスの横方向の複数の画素に外部信号源から入力する画像データと画素クロック信号を含む制御信号に基づく駆動電圧を印加する複数個のドレインドライバと、前記マトリクスの縦方向の複数の画素に走査電圧を印加する複数個のゲートドライバと、前記画素クロック信号に基づいて前記画像データを並直列変換して前記ドレインドライバに供給する並直列変換回路をもつ表示制御装置を具備した液晶表示装置であって、
前記表示制御装置は、前記外部信号源から入力する画素クロック信号の周波数をａ逓倍した参照クロック信号を生成するクロック信号シンセサイザと、前記入力した画素クロック信号と前記クロック信号シンセサイザの参照クロック信号出力を比較して前記画素クロック信号のタイミングの異常の有無により有効または無効を判定し、判定結果が無効である場合には前記並直列変換回路への前記画素クロックの供給を停止するクロック無効信号を出力するクロック信号比較回路とを有することを特徴とする液晶表示装置。 - アクティブ素子でマトリクス状に形成された複数の画素を有する液晶表示パネルと、前記マトリクスの横方向の複数の画素に外部信号源から入力する画像データと画素クロック信号を含む制御信号に基づく駆動電圧を印加する複数個のドレインドライバと、前記マトリクスの縦方向の複数の画素に走査電圧を印加する複数個のゲートドライバと、前記画素クロック信号に基づいて前記画像データを並直列変換して前記ドレインドライバに供給する並直列変換回路をもつ表示制御装置を具備した液晶表示装置であって、
前記表示制御装置は、前記外部信号源から入力する画素クロック信号の周波数をａ逓倍した参照クロック信号を生成するクロック信号シンセサイザと、前記入力した画素クロック信号と前記クロック信号シンセサイザの参照クロック信号出力を比較して前記画素クロック信号のタイミングの異常の有無により有効または無効を判定するクロック信号比較回路と、前記画像クロック信号と等価な擬似クロック信号を生成する内部クロック信号発生回路と、前記クロック信号比較回路の判定結果が無効である場合には前記クロック信号切替回路により前記並直列変換回路への前記画素クロックの供給を停止すると共に前記内部クロック信号発生回路の出力である前記擬似クロック信号を前記並直列変換回路に供給するクロック信号切替回路とを有することを特徴とする液晶表示装置。 - 前記クロック信号シンセサイザの逓倍数ａが２であることを特徴とする請求項１または２に記載の液晶表示装置。
- 前記外部信号源から入力する画素クロック信号の周波数が３２．５ＭＨｚであり、前記ドレインドライバがダブルエッジ対応のドレインドライバであることを特徴とする請求項１乃至３の何れかに記載の液晶表示装置。
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