JP7379210B2 - 表示装置及びソースドライバ - Google Patents

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Description

本発明は、表示装置及びソースドライバに関する。
液晶表示装置や有機ＥＬ（Electro Luminescence）等の表示デバイスの駆動方式として、アクティブマトリクス駆動方式が採用されている。アクティブマトリクス駆動方式の表示装置では、表示パネルは画素部及び画素スイッチをマトリクス状に配置した半導体基板から構成されている。ゲートパルスにより画素スイッチのオンオフを制御し、画素スイッチがオンになるときに映像データ信号に対応した階調電圧信号を画素部に供給して、各画素部の輝度を制御することにより、表示が行われる。表示装置の駆動回路は、例えばゲート線にゲートパルスを出力するゲートドライバ、データ線に階調電圧信号を出力するソースドライバ、及びソースドライバに画像データ及びタイミング信号の供給を行うタイミングコントローラを含む。
タイミングコントローラは、Ｐ２Ｐ（ピアツーピア）のインタフェースを介してソースドライバのドライバＩＣと接続され、ソースドライバに画像データを送信する。その際、通信エラーが発生して画像データに誤りが発生する可能性がある。そこで、受信側であるソースドライバにおいて、画像データのエラー検出や、信号異常、接続異常の検出を行う表示システムが提案されている（例えば、特許文献１）。
また、車載向けの電子ミラー等に用いる小規模な表示装置では、信号ラインの長さを短縮するため、ゲートドライバの制御をタイミングコントローラからではなく、ゲートドライバに近接した位置にあるソースドライバから行う構成が採用されている。このような表示装置では、タイミングコントローラとソースドライバとの間の通信に問題が発生した場合、ソースドライバが意図的にゲートドライバの制御信号を停止させ、パネル上のどの画素にもソースドライバの出力が印加されない状態を作ることにより、表示乱れが起こらないようにすることができる。
特開２０１８－１３６３７１号公報
上記従来技術の表示システムでは、画像データのエラーを検出したソースドライバは、検出の結果を表示コントローラやＥＣＵ（Electronic Control Unit）等の外部デバイスに出力する。当該外部デバイスは、ソースドライバの外部から画像データの再送や表示の停止等、エラー検出に応じた処理を行う。しかし、エラー検出後にこのような処理を行うためには、外部デバイスと通信を行う必要があるため、やはり通信エラーが生じてしまう可能性があるという問題があった。
また、上記従来技術の表示システムでは、信号異常や外部デバイスとの接続異常を検出した場合、ソースドライバ内の制御部が表示パネルでの表示をオフにする制御を行う。しかし、もともと暗い画像が表示パネルに表示されていたような場合、表示がオフになったとしてもユーザが画面の変化に気づかず、信号異常や接続異常が発生していることに気が付かない可能性があるという問題があった。また、表示パネルの表示がオフになることは、バッテリや他の電気系統における異常発生時にも生じ得るため、その原因が信号異常や接続異常であることに気が付かない可能性があるという問題があった。
また、ゲートドライバの制御をソースドライバから行う構成の表示装置では、異常を検知したソースドライバがゲート制御信号の出力を停止することにより、ノイズ等による表示乱れを防止することが可能である。しかし、一定期間連続してノイズが発生したり、信号ラインの断線等が生じたりしている場合には、問題が発生している間、表示画面が固着した状態が継続することになる。このため、実際に表示されている画面と本来表示されるべき画面とに差異が生じてしまい、例えば電子ミラーとして用いる車載向けの表示装置では、運転者が状況を誤認する可能性があるという問題があった。
本発明は、上記問題点に鑑みてなされたものであり、タイミングコントローラとソースドライバとの間の通信に異常が発生したことを検知した場合に、異常の発生を視覚的に分かりやすく提示することが可能なソースドライバ及び表示装置を提供することを目的とする。
本発明に係る表示装置は、数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素スイッチ及び複数個の画素部と、を有する表示パネルと、映像データ信号を出力する表示コントローラと、前記画素スイッチをオンに制御するゲート信号を前記複数本のゲート線に供給するゲートドライバと、前記ゲート線の伸長方向に沿って配列され、各々が前記表示コントローラから前記映像データ信号を受信し、前記映像データ信号に基づいて前記複数個の画素部の各々を供給対象とする階調電圧信号を生成する複数のソースドライバと、を含み、前記複数のソースドライバの各々は、前記表示コントローラとの通信に異常が発生していることを検知し、前記複数のソースドライバの各々において前記表示コントローラとの通信に異常が発生しているか否かを示す異常状態共有信号を他のソースドライバと共有するデータ処理部と、画素データ片を取り込み、順次出力するラッチ回路と、前記ラッチ回路から出力された前記画素データ片に基づいて、前記階調電圧信号を生成する階調電圧変換部と、前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していないことを示している場合には、前記映像データ信号に含まれる画素データ片を前記ラッチ回路に供給し、前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していることを示している場合には、前記映像データ信号に基づく階調電圧信号とは異なる所定の階調データに対応する画素データ片を前記ラッチ回路に供給するソース制御部と、前記ゲートドライバによる前記複数本のゲート線の各々への前記ゲート信号の供給順序に応じて、前記複数本のゲート線を順次カウントするラインカウンタと、前記ゲート線の走査方向にそって、１のゲート線の伸長方向に沿った１行分の画素部を順次カウントするピクセルカウンタと、を有し、 前記ラッチ回路は、前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していることを示している場合には、前記ラインカウンタ及び前記ピクセルカウンタの各々のカウント値に基づいて、前記複数個の画素部のうち所定位置の画素部からなる画素部群に対する書込みデータとして第１の階調に対応する画素データ片をラッチし、前記画素部群以外の画素部に対する書込みデータとして前記第１の階調とは異なる第２の階調に対応する画素データ片をラッチすることを特徴とする。
本発明に係るソースドライバは、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素スイッチ及び複数個の画素部と、を有する表示パネルに接続されるとともに、前記ゲート線の伸長方向に沿って複数個配置されて用いられ、映像データ信号を表示コントローラから受信し、受信した前記映像データ信号に基づいて階調電圧信号を生成し、前記複数個の画素部に供給するソースドライバであって、前記表示コントローラとの通信に異常が発生していることを検知し、前記表示コントローラとの通信に異常が発生しているか否かを示す異常状態共有信号を他のソースドライバと共有するデータ処理部と、画素データ片を取り込み、順次出力するラッチ回路と、前記ラッチ回路から出力された前記画素データ片に基づいて、前記階調電圧信号を生成する階調電圧変換部と、前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していないことを示している場合には、前記映像データ信号に含まれる画素データ片を前記ラッチ回路に供給し、前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していることを示している場合には、前記映像データ信号に基づく階調電圧信号とは異なる所定の階調データに対応する画素データ片を前記ラッチ回路に供給するソース制御部と、前記複数本のゲート線の各々へのゲート信号の供給順序に応じて、前記複数本のゲート線を順次カウントするラインカウンタと、前記ゲート線の走査方向にそって、１のゲート線の伸長方向に沿った１行分の画素部を順次カウントするピクセルカウンタと、を有し、前記ラッチ回路は、前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していることを示している場合には、前記ラインカウンタ及び前記ピクセルカウンタの各々のカウント値に基づいて、前記複数個の画素部のうち所定位置の画素部からなる画素部群に対する書込みデータとして第１の階調に対応する画素データ片をラッチし、前記画素部群以外の画素部に対する書込みデータとして前記第１の階調とは異なる第２の階調に対応する画素データ片をラッチすることを特徴とする。
本発明の表示装置によれば、タイミングコントローラとソースドライバとの通信における異常の発生を視覚的に提示することが可能となる。
本発明に係る表示装置の構成を示すブロック図である。 実施例１のソースドライバの構成を示すブロック図である。 実施例１のソースドライバの各部の動作を示すタイムチャートである。 実施例１の通常動作時及び異常検知時の表示画面を模式的に示す図である。 異常検知時における各カウンタの値及び書き込みデータの例を示す図である。 異常検知時の各チャネルのソースドライバの出力を模式的に示す図である。 実施例２のソースドライバの構成を示すブロック図である。 実施例２のソースドライバの各部の動作を示すタイムチャートである。 実施例２の通常動作時及び異常検知時の表示画面を模式的に示す図である。 異常検知時におけるチャネル毎のソースドライバの出力を示す図である。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図１は、本発明に係る表示装置１００の構成を示すブロック図である。表示装置１００は、アクティブマトリクス駆動方式の液晶表示装置である。表示装置１００は、表示パネル１１、タイミングコントローラ１２、ゲートドライバ１３、及びソースドライバ１４－１～１４－ｐを含む。
表示パネル１１は、複数の画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍ（ｎは２以上の整数、ｍは２以上の整数且つ３の倍数）がｎ行×ｍ列のマトリクス状に配置された半導体基板から構成されている。表示パネル１１は、水平走査ラインであるｎ本のゲート線ＧＬ１～ＧＬｎと、これに交差して直交するように配されたｍ本のデータ線ＤＬ１～ＤＬｍと、を有する。画素部Ｐ１１～Ｐｎｍ及び画素スイッチＭ１１～Ｍｎｍは、ゲート線ＧＬ１～ＧＬｎ及びデータ線ＤＬ１～ＤＬｍの交差部に設けられ、マトリクス状に配置されている。
画素スイッチＭ１１～Ｍｎｍは、ゲートドライバ１３から供給されるゲート信号Ｖｇ１～Ｖｇｎに応じてオン又はオフに制御される。画素部Ｐ１１～Ｐｎｍは、ソースドライバ１４－１～１４－ｐから映像データに対応した階調電圧信号Ｖｄ１～Ｖｄｍの供給を受ける。画素スイッチＭ１１～Ｍｎｍがそれぞれオンのときに、階調電圧信号Ｖｄ１～Ｖｄｍが画素部Ｐ１１～Ｐｎｍの各画素電極に印加され、各画素電極が充電される。画素部Ｐ１１～Ｐｎｍの各画素電極における階調電圧信号Ｖｄ１～Ｖｄｍに応じて画素部Ｐ１１～Ｐｎｍの輝度が制御され、表示が行われる。
換言すると、ゲートドライバ１３の動作により、ゲート線の伸長方向に沿って（すなわち、横一列に）配置されたｍ個の画素部が、階調電圧信号Ｖｄ１～Ｖｄｍの供給対象として選択される。ソースドライバ１４－１～１４－ｐは、選択された横一列の画素部に対して階調電圧信号Ｖｄ１～Ｖｄｍを印加し、電圧に応じた色を表示させる。階調電圧信号Ｖｄ１～Ｖｄｍの供給対象として選択される横一列分の画素部を選択的に切り替えながら、データ線の伸長方向（すなわち、縦方向）に繰り返すことにより、１フレーム分の画面表示が行われる。
本実施例では、ゲートドライバ１３は、ゲートドライバ１３に最も近接した位置から、ゲートドライバ１３から離れる方向に向かってゲート線ＧＬ１～ＧＬｎの各々の走査（すなわち、ゲート信号Ｖｇ１～Ｖｇｎの供給）を行う。また、ゲートドライバ１３は、ゲート線ＧＬ１からＧＬｎに向かう順序（すなわち、ソースドライバ１４－１～１４－ｐに近い位置のゲート線から遠いゲート線へと向かう順序）で、ゲート信号Ｖｇ１～Ｖｇｎの供給対象となるゲート線を順次選択する。これにより、ゲート線の伸長方向ではゲートドライバ１３に近い位置から遠い位置に向かう順序、データ線の伸長方向ではソースドライバ１４－１～１４－ｐに近い位置から遠い位置に向かう順序で、画素部Ｐ１１～Ｐｎｍの各画素電極に階調電圧信号Ｖｄが順次印加され、１フレーム分の画面表示が行われる。
なお、画素部Ｐ１１～Ｐｎｍは、ゲート線の伸長方向に沿って配置されたｍ個のうちの隣接する３個の画素部（すなわち、３ｃｈの画素部）毎に、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の３つの画素に対応している。すなわち、ｊ＝（１／３）ｍとすると、１ｃｈ、４ｃｈ、・・・（３ｊ－２）ｃｈは「Ｒ」、２ｃｈ、５ｃｈ、・・・（３ｊ－１）ｃｈは「Ｇ」、３ｃｈ、６ｃｈ、・・・３ｊｃｈは「Ｂ」にそれぞれ対応している。例えば、１ｃｈ、２ｃｈ、３ｃｈのＲ、Ｇ、Ｂの組み合わせにより、１つの色が表現される。
表示装置１００が液晶表示装置である場合、画素部Ｐ１１～Ｐｎｍの各々は、画素スイッチを介してデータ線と接続される透明電極と、半導体基板と対向して設けられ且つ面全体に１つの透明な電極が形成された対向基板との間に封入された液晶と、を含む。表示装置内部のバックライトに対して、画素部Ｐ１１～Ｐｎｍに供給された階調電圧信号Ｖｄ１～Ｖｄｍと対向基板電圧との電圧差に応じて液晶の透過率が変化することにより、表示が行われる。
タイミングコントローラ１２は、映像データＶＤに基づいて、各画素の輝度レベルを例えば８ビットの２５６段階の輝度階調で表す画素データ片ＰＤの系列からなるシリアル化された映像データ信号ＶＳ１～ＶＳｐを生成する。映像データ信号ＶＳ１～ＶＳｐは、ソースドライバ１４－１～１４－ｐの各々がソース出力を担うデータ線に対応した数の画素データ片ＰＤの系列から構成されている。
また、タイミングコントローラ１２は、同期信号ＳＳに基づいて、フレーム同期信号ＦＳを生成し、ソースドライバ１４－１～１４－ｐに供給する。
ゲートドライバ１３は、ソースドライバ１４－１からゲート制御信号ＧＳの供給を受け、ゲート制御信号ＧＳに含まれるクロックタイミングに基づいて、ゲート信号Ｖｇ１～Ｖｇｎを順次ゲート線ＧＬ１～ＧＬｎに供給する。
ソースドライバ１４－１～１４－ｐは、データ線ＤＬ１～ＤＬｍを表示パネル１１の解像度に応じて分割した本数のデータ線毎に設けられたドライバＩＣ（Integrated Circuit）として形成されている。ソースドライバ１４－１～１４－ｐは、ゲート線の伸長方向に沿って配置され、走査方向を基準として第１段～第ｐ段（以下、最終段とも称する）のソースドライバからなるソースドライバ群を構成している。
ソースドライバ１４－１～１４－ｐは、各々が駆動するデータ線の本数に対応するチャネル（以下、ｃｈと称する）のソース出力を有する。各々のソース出力は、３ｃｈ毎にＲ（赤色），Ｇ（緑色），Ｂ（青色）の３つの画素に対応している。
ソースドライバ１４－１～１４－ｐは、タイミングコントローラ１２から供給された映像データ信号ＶＳ１～ＶＳｐに含まれる画素データ片ＰＤを１水平走査ライン分ずつ（すなわち、１水平走査ライン分の画素データ片ＰＤの各々のソースドライバに対応するｃｈ数分ずつ）取込み、取り込んだ画素データ片ＰＤに示される輝度階調に対応した階調電圧信号Ｖｄ１～Ｖｄｍを生成する。そして、ソースドライバ１４－１～１４－ｐは、生成した階調電圧信号Ｖｄ１～Ｖｄｍをソース出力として、表示パネル１１のデータ線ＤＬ１～ＤＬｍに印加する。
また、ソースドライバ１４－１～１４－ｐのうち、ゲートドライバ１３に最も近い位置に配されたソースドライバ（例えば、本実施例では左端のソースドライバ）であるソースドライバ１４－１は、フレーム同期信号ＦＳに基づいてゲート制御信号ＧＳを生成し、ゲートドライバ１３に供給する。
また、ソースドライバ１４－１～１４－ｐの各々は、タイミングコントローラ１２との間の映像データ信号ＶＳ１～ＶＳｐの通信及びフレーム同期信号ＦＳの通信における異常を検知する機能を有する。また、ソースドライバ１４－１～１４－ｐの各々は、通信異常が検知されたか否かを示す異常状態共有信号ＡＳを他のソースドライバと共有する。
ソースドライバ１４－１～１４－ｐの各々は、タイミングコントローラ１２とソースドライバ１４－１～１４－ｐのいずれかとの間の通信において異常が検知された場合、異常状態共有信号ＡＳの信号レベルを変化させる。ソースドライバ１４－１～１４－ｐの各々は、自身又は他のソースドライバの動作による異常状態共有信号ＡＳの信号レベルの変化に応じて、タイミングコントローラ１２から供給された映像データ信号ＶＳ１～ＶＳｐとは異なる所定の階調データに基づいて、階調電圧信号Ｖｄ１～Ｖｄｍの出力を行う。以下の説明では、この動作モードを「自走モード」と称する。また、通信異常が検知されていない通常の状態、すなわち通信異常が検知されていないことを異常状態共有信号ＡＳが示している場合において、タイミングコントローラ１２からの映像データ信号ＶＳ１～ＶＳｐ及びフレーム同期信号ＦＳの供給に基づいて階調電圧信号Ｖｄ１～Ｖｄｍを出力する通常の動作モードを「通常モード」と称する。
図２は、本実施例のソースドライバ１４－１の構成を示すブロック図である。ソースドライバ１４－１は、受信部（ＰＬＬ）２１、オシレータ（ＯＳＣ）２２、セレクタ２３、セレクタ２４、データ処理部２５、ソース制御部２６、ＯＳＤ設定部２７、ラインカウンタ２８、ピクセルカウンタ２９、データラッチ群３１、ＤＡコンバータ３２及びゲート制御部３３を含む。
受信部２１は、タイミングコントローラ１２から供給された映像データ信号ＶＳ１及びフレーム同期信号ＦＳを受信する。受信部２１は、ＰＬＬ（Phase Locked Loop）回路を含み、映像データ信号ＶＳ１及びフレーム同期信号ＦＳに基づいて、クロック信号ＣＬＫを生成する。また、受信部２１は、クロック信号ＣＬＫに同期したシリアルのデータ信号ＤＳを生成し、データ処理部２５に供給する。
オシレータ２２（図２では、ＯＳＣとして示す）は、予め設定された所定の周波数（固定周波数）で発振する発振回路である。オシレータ２２は、発振により内蔵発振クロック信号ＳＣＫを生成して出力する。なお、オシレータ２２の発振周波数は、ソースドライバ１４－１～１４－ｐの各々で共通の周波数となるように予め設定されている。
セレクタ２３は、受信部２１から出力されたクロック信号ＣＬＫ及びオシレータ２２から出力された内蔵発振クロック信号ＳＣＫの入力を受け、いずれの信号を出力するかを選択的に切り替えるセレクタである。セレクタ２３は、異常状態共有信号ＡＳの信号レベルに応じて出力の切り替えを行う。具体的には、セレクタ２３は、異常状態共有信号ＡＳの信号レベルが論理レベル１（Ｈレベルとも称する）の場合にはクロック信号ＣＬＫを出力し、異常状態共有信号ＡＳの信号レベルが論理レベル０（Ｌレベルとも称する）の場合には内蔵発振クロック信号ＳＣＫを出力する。セレクタ２３から出力されたクロック信号ＣＬＫ又は内蔵発振クロック信号ＳＣＫは、データ処理部２５に供給される。
セレクタ２４は、自走制御パラメータＳＰ及び通常制御パラメータＮＰのいずれか一方を選択的に出力するセレクタである。セレクタ２４は、異常状態共有信号ＡＳの信号レベルに応じて出力の切り替えを行う。
自走制御パラメータＳＰ及び通常制御パラメータＮＰは、ソースドライバ１４－１の内部に設けられた半導体メモリ等の記憶装置（図示せず）に格納されている。自走制御パラメータＳＰ及び通常制御パラメータＮＰは、ゲートドライバ１３によるゲート信号Ｖｇ１～Ｖｇｎの出力を制御するための情報（例えば、ゲートクロック信号のクロックタイミング等）を含む。
通常制御パラメータＮＰは、通常モードにおけるゲートドライバ１３の制御に用いるパラメータである。一方、自走制御パラメータＳＰは、自走モードにおけるゲートドライバ１３の制御に用いるパラメータである。
セレクタ２４は、異常状態共有信号ＡＳの信号レベルがＨレベルの場合、通常制御パラメータＮＰを出力する。出力された通常制御パラメータＮＰは、データ処理部２５に供給される。また、セレクタ２４は、異常状態共有信号ＡＳの信号レベルがＬレベルの場合、自走制御パラメータＳＰを出力する。出力された自走制御パラメータＳＰは、データ処理部２５に供給される。
データ処理部２５は、データ信号ＤＳに対してシリアルパラレル変換を行い、パラレルの画素データ片ＰＤを生成してソース制御部２６に供給する。
また、データ処理部２５は、水平同期信号ＬＳを生成し、ソース制御部２６に供給する。例えば、データ処理部２５は、異常状態共有信号ＡＳがＨレベル（すなわち、通常モード）の場合、受信部２１から供給されたデータ信号ＤＳに基づいて水平同期信号ＬＳを生成する。一方、異常状態共有信号ＡＳがＬレベル（すなわち、自走モード）の場合、データ処理部２５は、セレクタ２３を介して供給された内蔵発振クロック信号ＳＣＫに基づいて、水平同期信号ＬＳを生成する。
また、データ処理部２５は、セレクタ２３を介して供給されたクロック信号（すなわち、クロック信号ＣＬＫ又は内蔵発振クロック信号ＳＣＫ）及びセレクタ２４を介して供給された自走制御パラメータＳＰ又は通常制御パラメータＮＰに基づいて、ゲートドライバ１３の制御に用いるタイミング制御信号ＴＳを生成する。
また、データ処理部２５は、タイミングコントローラ１２とソースドライバ１４－１との通信に異常があるか否かを検知する異常状態検知回路（図示せず）を有する。異常状態検知回路は、例えばＣＲＣ（Cyclic Redundancy Check）符号を用いてデータ伝送の誤りを検出するＣＲＣ計算回路を含む。また、異常状態検知回路は、タイミングコントローラ１２とソースドライバ１４－１とを接続する信号ラインの断線を検知する断線検知回路を含む。断線検知回路は、例えばフレーム間の画像データの遷移の有無に基づいて、信号ラインの断線が生じていることを検知する。すなわち、データ処理部２５に設けられた異常状態検知回路は、データ伝送の誤り及び信号ラインの断線を通信異常として検知する。
データ処理部２５は、通信異常が検知されたか否かを示す異常状態共有信号ＡＳを出力する。異常状態共有信号ＡＳは、例えばソースドライバ間で共通に接続されたオープンドレイン端子の出力であり、いずれかのソースドライバで通信異常が検知された場合にはＬレベル、いずれのソースドライバにおいても通信異常が検知されていない場合にはＨレベルの信号レベルを有する。
ソース制御部２６は、ゲート線ＧＬ１～ＧＬｎ及びデータ線ＤＬ１～ＤＬｍ等に基づいて定められたデータマッピングに基づいて、データラッチ群３１の画素データ片ＰＤの取り込み動作を制御する。
具体的には、異常状態共有信号ＡＳがＨレベル（すなわち、通常モード）の場合、ソース制御部２６は、データ処理部２５から供給されたパラレルの画素データ片ＰＤをデータラッチ群３１の第１のラッチに供給し、データマッピングの通りに画素データ片ＰＤを順次格納させる。また、ソース制御部２６は、データ信号ＤＳに基づいて生成された水平同期信号ＬＳをデータラッチ群３１の第２のラッチに供給し、水平同期信号ＬＳを取り込みクロックとして画素データ片ＰＤを格納させる。
一方、異常状態共有信号ＡＳがＬレベル（すなわち、自走モード）の場合、ソース制御部２６は、ＯＳＤ設定部２７の設定データに基づき、表示パネル１１に異常通知画面を表示させるための階調データに対応する画素データ片（以下、階調データ片と称する）をラインカウンタ２８及びピクセルカウンタ２９のタイミングに応じて、データラッチ群３１の第１のラッチに格納させる。また、ソース制御部２６は、内蔵発振クロック信号ＳＣＫに基づいて生成された水平同期信号ＬＳを取り込みクロックとして、ＯＳＤ設定部２７の設定に基づく階調データ片を第２のラッチに格納させる。
ＯＳＤ設定部２７は、表示パネル１１にＯＳＤ（On Screen Display）画像を表示するための設定データをソース制御部２６に供給する。当該設定データは、異常検知時における表示画面である異常通知画面を表示させるための画素部Ｐ１１～Ｐｎｍの各々の輝度の制御についての情報を含む。異常通知画面では、例えば、表示パネル１１の所定位置に設けられた複数の画素部が「×」形状となるように選択され、当該複数の画素部には白階調、それ以外の画素部には黒階調の階調電圧信号Ｖｄが書き込まれる。
ラインカウンタ２８は、ゲートドライバ１３によるゲート線Ｇｌ１～ＧＬｎの選択順序（すなわち、ゲート信号Ｖｇ１～Ｖｇｎの供給対象としての選択順序）に対応した順序で、ゲート線ＧＬ１～ＧＬｎを順次カウントするカウンタである。異常検知時には、ラインカウンタ２８のカウントに同期して、データラッチ群３１の第１のラッチへの１ライン毎の階調データ片の格納が行われる。
ピクセルカウンタ２９は、ゲートドライバ１３によるゲート信号Ｖｇ１～Ｖｇｎの走査方向に沿って、１つのゲート線の伸長方向に沿った１行分の画素部を順次カウントするカウンタである。異常検知時には、ピクセルカウンタ２９のカウントに同期して、データラッチ群３１の第２のラッチへの１画素毎の階調データ片の格納が行われる。
データラッチ群３１は、通常モードにおける画素データ片ＰＤの取り込み及び自走モードにおける階調データ片の取り込みを行う複数のラッチ回路から構成されている。データラッチ群３１は、第１のラッチ及び第２のラッチ（図示せず）を含む。第１のラッチは、ソース制御部２６の制御に応じて、画素データ片ＰＤ又は階調データ片を１行分毎に取り込む。第２のラッチは、第１のラッチに格納された画素データ片ＰＤ又は階調データ片を、ソース制御部２６の制御に応じて画素毎に取り込む。第２のラッチは、水平同期信号ＬＳの立ち上がりで第１のラッチから画素データ片ＰＤ又は階調データ片を取り込む。
ＤＡコンバータ３２は、データラッチ群３１から出力された画素データ片ＰＤ又は階調データ片に対応する階調電圧を選択してデジタルアナログ変換し、アナログの階調電圧信号Ｖｄを生成する。生成されたアナログの階調電圧信号Ｖｄは、出力アンプ（図示せず）で増幅され、出力される。
ゲート制御部３３は、データ処理部２５から供給されたタイミング信号ＴＳに基づいてゲート制御信号ＧＳを生成し、ゲートドライバ１３の制御を行う。
以上のように、ソースドライバ１４－１は、異常検知時（すなわち、自走モード）に対応して設けられたオシレータ２２、ＯＳＤ設定部２７、ラインカウンタ２８及びピクセルカウンタ２９を有する。なお、ソースドライバ１４－２～１４－ｐも、ソースドライバ１４－１と同様の構成を有する。ただし、ゲートドライバ１３の制御を行うのはソースドライバ１４－１のみであるため、その他のソースドライバ１４－２～１４－ｐのゲート制御部３３から出力されるゲート制御信号ＧＳは、ゲートドライバ１３には供給されない。
次に、本実施例の表示装置１００の動作について、図３Ａのタイムチャートを参照して説明する。
［通常モード］
タイミングコントローラ１２との通信の異常がいずれのソースドライバにおいても検知されていない場合、ソースドライバ１４－１～１４－ｐの各々には、Ｈレベルの異常状態共有信号ＡＳが供給される。
また、タイミングコントローラ１２からソースドライバ１４－１～１４－ｐの各々に対し、フレーム同期信号ＦＳが供給される。ソースドライバ１４－１～１４－ｐの各々の受信回路２１は、タイミングコントローラ１２から送信された映像データ信号（図３ＡではＶＳとして示す）を受信する。
ソースドライバ１４－１～１４－ｐの各々のセレクタ２３は、受信部２１から出力されたクロック信号ＣＬＫ（すなわち、受信部２１内のＰＬＬ回路により生成されたクロック信号）をデータ処理部２５に供給する。データ処理部２５は、クロック信号ＣＬＫに基づいて動作し、画素データ片ＰＤ及び水平同期信号ＬＳをソース制御部２６に供給する。また、データ処理部２５は、クロック信号ＣＬＫに基づいて生成したタイミング信号ＴＳをゲート制御部３３に供給する。
ソース制御部２６は、画素データ片ＰＤをデータラッチ群３１に格納させる。ＤＡコンバータ３２は、画素データ片ＰＤに対応する階調電圧を選択してＤ／Ａ変換を行い、アナログの階調電圧信号Ｖｄを生成する。生成されたアナログの階調電圧信号Ｖｄは、増幅され、ソース出力として出力される。フレーム同期信号ＦＳに示される１フレーム期間毎に、１フレーム分のソース出力が出力される。図３Ａでは、通常モードにおける１フレーム分のソース出力を通常出力として示している。
［自走モード］
ソースドライバ１４－１～１４－ｐのいずれかにおいてタイミングコントローラ１２との通信の異常が検知されると、異常を検知したソースドライバのデータ処理部２５により、Ｌレベルの異常状態共有信号ＡＳが出力される。Ｌレベルの異常状態共有信号ＡＳは、ソースドライバ１４－１～１４－ｐの各々に供給される。
ソースドライバ１４－１～１４－ｐの各々のセレクタ２３は、Ｌレベルの異常状態共有信号ＡＳのＨレベルからＬレベルへの変化に応じて切り替えを行い、オシレータ２２から出力された内蔵発振クロック信号ＳＣＫをデータ処理部２５に供給する。
データ処理部２５は、内蔵発振クロック信号ＳＣＫに基づいて水平同期信号ＬＳを生成し、ソース制御部２６に供給する。また、データ処理部２５は、内蔵発振クロック信号ＳＣＫに基づいてタイミング信号ＴＳを生成し、ゲート制御部３３に供給する。
ソース制御部２６は、ラインカウンタ２８及びピクセルカウンタ２９のカウントを参照し、ＯＳＤ設定部２７によるＯＳＤ設定に基づいて、階調データ片をデータラッチ群３１に格納させる。ＤＡコンバータ３２は、階調データ片に対応する階調電圧を選択してＤ／Ａ変換を行い、アナログの階調電圧信号Ｖｄを生成する。生成されたアナログの階調電圧信号Ｖｄは、増幅され、ソース出力として出力される。
図３Ａでは、自走モードにおける１フレーム分のソース出力を異常検知時出力として示している。異常検知時出力では、破線で示すタイミングにおいて黒階調の階調電圧信号Ｖｄがソース出力として画素部に印加され、実線で示す×印のタイミングにおいて白階調の階調電圧信号Ｖｄを含むソース出力が画素部に印加される。
図３Ｂは、通常モード及び自走モードの各々において表示パネル１１に表示される画面の例を示す図である。なお、ここでは表示装置１００が車載向けの電子ミラーとして用いられる場合を例として示している。
フレームＡ及びフレームＢとして示す通常モードの表示画面では、表示装置１００を搭載する車両の後方に位置する車両及び後方の道路等の景色が表示パネル１１に表示される。
自走モードでは、ＯＳＤ設定部によるＯＳＤ表示の設定に従い、異常通知画面が表示パネル１１に表示される。例えば、図３ＢにフレームＣ及びフレームＤとして示すように、表示画面内の右下に白色で描かれた「×」印の領域を含み、それ以外の領域が全体的に黒色で表示された画面が、表示パネル１１に異常通知画面として表示される。
図４は、このような異常通知画面を表示するために各画素部に書き込む階調データ片（図中、書き込みデータとして示す）と、ラインカウンタ２８及びピクセルカウンタ２９のカウント値との関係を示す図である。ここでは、ゲート線の本数が１０８０、データ線の本数が９６０の場合（すなわち、ｎ＝１０８０、ｍ＝９６０の場合）を例として示している。
ラインカウンタ２８のカウント値が１～９９９までの期間（図４では、図示を省略）は、画素値０（すなわち、黒）の書き込みデータをデータラッチ群３１がラッチする。これにより、画素値０の書き込みデータに対応する階調電圧信号Ｖｄが、第１行第１列の画素部（Ｐ１１）から第９９９行第９６０列の画素部まで印加される。
ラインカウンタ２８のカウント値が１０００のとき、データラッチ群３１は、ピクセルカウンタ２９のカウント値８０２～８０４に対応する画素部及びカウント値８１４～８１６に対応する画素部に対する書き込みデータとして、画素値２５５（すなわち、白）の階調データ片をラッチする。また、データラッチ群３１は、それ以外の画素部、すなわちピクセルカウンタ２９のカウント値１～８０１、８０５～８１３、及び８１７～９６０に対応する画素部に対する書き込みデータとして、画素値０（すなわち、黒）の階調データ片をラッチする。
これにより、画素値１の階調データ片に対応する階調電圧信号Ｖｄが、第１０００行第８０２～８０４列及び第８１４～８１６列の画素部に印加される。それ以外の第１０００行の画素部には、画素値０の階調データ片に対応する階調電圧信号Ｖｄが印加される。なお、ピクセルカウンタ２８のカウント値８０２は画素Ｒ、カウント値８０３は画素Ｇ、カウント値８０４は画素Ｂにそれぞれ対応している。同様に、ピクセルカウンタ２８のカウント値８１４は画素Ｒ、カウント値８１５は画素Ｇ、カウント値８１６は画素Ｂにそれぞれ対応している。
ラインカウンタ２８のカウント値が１００１のとき、データラッチ群３１は、ピクセルカウンタ２９のカウント値８０５～８０７に対応する画素部及びカウント値８１１～８１３に対応する画素部に対する書き込みデータとして、画素値２５５の階調データ片をラッチする。また、データラッチ群３１は、それ以外の画素部、すなわちピクセルカウンタ２９のカウント値１～８０４、８０８～８１０、及び８１４～９６０に対応する画素部に対する書き込みデータとして、画素値０の階調データをラッチする。
これにより、画素値１の階調データ片に対応する階調電圧信号Ｖｄが、第１００１行第８０５～８０７列及び第８１１～８１３列の画素部に印加される。それ以外の第１００１行の画素部には、画素値０の階調データ片に対応する階調電圧信号Ｖｄが印加される。なお、ピクセルカウンタ２８のカウント値８０５は画素Ｒ、カウント値８０６は画素Ｇ、カウント値８０７は画素Ｂにそれぞれ対応している。同様に、ピクセルカウンタ２８のカウント値８１１は画素Ｒ、カウント値８１２は画素Ｇ、カウント値８１３は画素Ｂにそれぞれ対応している。
ラインカウンタ２８のカウント値が１００２のとき、データラッチ群３１は、ピクセルカウンタ２９のカウント値８０８～８１０に対応する画素部に対する書き込みデータとして、画素値２５５の階調データ片をラッチする。また、データラッチ群３１は、それ以外の画素部、すなわちピクセルカウンタ２９のカウント値１～８０７、８１１～９６０に対応する画素部に対する書き込みデータとして、画素値０の階調データ片をラッチする。
これにより、画素値１の階調データ片に対応する階調電圧信号Ｖｄが、第１００２行第８０８～８１０列の画素部に印加される。それ以外の第１００２行の画素部には、画素値０の階調データ片に対応する階調電圧信号Ｖｄが印加される。なお、ピクセルカウンタ２８のカウント値８０８は画素Ｒ、カウント値８０９は画素Ｇ、カウント値８１０は画素Ｂにそれぞれ対応している。
ラインカウンタ２８のカウント値が１００３のとき、データラッチ群３１は、ピクセルカウンタ２９のカウント値８０５～８０７に対応する画素部及びカウント値８１１～８１３に対応する画素部に対する書き込みデータとして、画素値２５５の階調データ片をラッチする。また、データラッチ群３１は、それ以外の画素部、すなわちピクセルカウンタ２９のカウント値１～８０４、８０８～８１０、及び８１４～９６０に対応する画素部に対する書き込みデータとして、画素値０の階調データ片をラッチする。
これにより、画素値１の階調データ片に対応する階調電圧信号Ｖｄが、第１００３行第８０５～８０７列及び第８１１～８１３列の画素部に印加される。それ以外の第１００３行の画素部には、画素値０の階調データ片に対応する階調電圧信号Ｖｄが印加される。
ラインカウンタ２８のカウント値が１００４のとき、データラッチ群３１は、ピクセルカウンタ２９のカウント値８０２～８０４に対応する画素部及びカウント値８１４～８１６に対応する画素部に対する書き込みデータとして、画素値２５５の階調データ片をラッチする。また、データラッチ群３１は、それ以外の画素部、すなわちピクセルカウンタ２９のカウント値１～８０１、８０５～８１３、及び８１７～９６０に対応する画素部に対する書き込みデータとして、画素値０の階調データ片をラッチする。
これにより、画素値１の階調データ片に対応する階調電圧信号Ｖｄが、第１００４行第８０２～８０４列及び第８１４～８１６列の画素部に印加される。それ以外の第１００４行の画素部には、画素値０の階調データ片に対応する階調電圧信号Ｖｄが印加される。
図５は、異常検知時の各チャネルのソースドライバの出力を模式的に示す図である。上記のように画素値０に対応する階調電圧信号Ｖｄ及び画素値２５５に対応する階調電圧信号Ｖｄが、画素部Ｐ１１～Ｐｎｍに選択的に印加されることにより、全体的に黒色の表示画面内に白色で×印を表示した画像が、異常通知画面として表示される。
なお、画素部への階調電圧信号Ｖｄ１～Ｖｄｍの供給は、実際には複数のソースドライバ１４－１～１４－ｐが分割して担っている。このため、ソースドライバ１４－１～１４－ｐのうちの後半部分に位置する１又は２のソースドライバが白階調の「×」印を表示させるための階調電圧信号Ｖｄの出力を行い、それ以外のソースドライバは単に黒階調の表示を行うための階調電圧信号Ｖｄの出力を行うことになる。
以上のように、本実施例の表示装置１００によれば、タイミングコントローラ１２とソースドライバ１４－１～１４－ｐとの通信の異常を検知し、通信異常が発生したことを通知する異常通知画面を表示パネル１１に表示することができる。これにより、表示画面を視認するユーザに対し、通信異常が発生したことを視覚的に分かりやすく提示することが可能となる。
また、通信異常の発生の提示に特化した画面を表示するため、通信異常の検知に応じて単にゲート制御信号の出力を停止した場合のような表示画面の固着は生じない。従って、本実施例の表示装置１００を車載向けの電子ミラーとして使用した場合に、運転者が運転状況を誤認することを防止することができる。
次に、本発明の実施例２について説明する。実施例２の表示装置は、実施例１とは異なる異常通知画面を表示パネル１１に表示させる点で実施例１の表示装置１００とは異なる。
図６は、実施例２の表示装置のソースドライバ１４－１の構成を示すブロック図である。なお、ソースドライバ１４－２～１４－ｐも同様の構成を有する。
実施例２のソースドライバ１４－１は、ラインカウンタ２８を有しない点で、図２に示す実施例１のソースドライバ１４－１と異なる。
図７Ａは、実施例２の表示装置の動作を示すタイムチャートである。通常モードの動作については、実施例１と同様である。
ソースドライバ１４－１～１４－ｐのいずれかにおいてタイミングコントローラ１２との通信の異常が検知されると、各ソースドライバのデータ処理部２５に供給される異常状態共有信号ＡＳがＬレベルとなる。これにより、ソースドライバ１４－１の動作は自走モードへと移行する。
ソース制御部２６は、ピクセルカウンタ２９のカウントを参照し、ＯＳＤ設定部２７によるＯＳＤ設定に基づいて、階調データ片をデータラッチ群３１に格納させる。ＤＡコンバータ３２は、階調データ片に対応する階調電圧を選択してＤ／Ａ変換を行い、アナログの階調電圧信号Ｖｄを生成する。生成されたアナログの階調電圧信号Ｖｄは、増幅され、ソース出力として出力される。
実施例２の異常検知時出力では、ゲート線の伸長方向では所定数のチャネル毎に画素値が異なり、且つデータ線の伸長方向において同じ画素値の階調電圧信号Ｖｄが画素部に印加されるようにソース出力がなされ、画素部に印加される。
図７Ｂは、通常モード及び自走モードの各々において表示パネル１１に表示される画面の例を示す図である。
実施例２の表示装置が車載向けの電子ミラーとして用いられている場合、フレームＡ及びフレームＢとして示す通常モードの表示画面では、車両の後方に位置する車両及び後方の道路等の景色が表示パネルに表示される。
一方、自走モードでは、ＯＳＤ設定部によるＯＳＤ表示の設定に従い、異常通知画面が表示パネル１１に表示される。例えば、図７ＢにフレームＣ及びフレームＤとして示すように、ゲート線の伸長方向に表示画面を３分割した領域にそれぞれ赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）が表示された画面が、本実施例の異常通知画面となる。
図８は、異常検知時におけるチャネル毎のソースドライバの出力を示す図である。例えば表示パネル１１のチャネル数を９６０とすると、ピクセルカウンタ２９のカウント値が３２０以下の期間では、ソースドライバ１４－１～１４－ｐは、ＲＧＢのうちの「Ｒ」に対応する画素部に対してのみ、画素値２５５に対応する階調電圧信号Ｖｄを印加する。そして、それ以外の「Ｂ」及び「Ｇ」に対応する画素部に対しては、ソースドライバ１４－１～１４－ｐは、画素値０に対応する階調電圧信号Ｖｄを印加する。
また、ピクセルカウンタ２９のカウント値が３２１～６４０までの期間では、ソースドライバ１４－１～１４－ｐは、ＲＧＢのうちの「Ｇ」に対応する画素部に対してのみ、画素値２５５に対応する階調電圧信号Ｖｄを印加する。そして、それ以外の「Ｒ」及び「Ｂ」に対応する画素部に対しては、ソースドライバ１４－１～１４－ｐは、画素値０に対応する階調電圧信号Ｖｄを印加する。
また、ピクセルカウンタ２９のカウント値が６４１～９６０までの期間では、ソースドライバ１４－１～１４－ｐは、ＲＧＢのうちの「Ｂ」に対応する画素部に対してのみ、画素値２５５に対応する階調電圧信号Ｖｄを印加する。そして、それ以外の「Ｒ」及び「Ｇ」に対応する画素部に対しては、ソースドライバ１４－１～１４－ｐは、画素値０に対応する階調電圧信号Ｖｄを印加する。
これにより、図７Ｂに示すように、表示画面を３分割した左側に位置する第１領域に赤色（Ｒ）、真ん中に位置する第２領域に緑色（Ｇ）、右側に位置する第３領域に青色（Ｂ）が表示された画面が、異常通知画面として表示される。
以上のように、本実施例の表示装置は、ＲＧＢの３色によって構成された画面を異常通知画面として表示させる。従って、黒と白のモノクロで異常通知画面が構成されている実施例１の表示装置と比べて、色鮮やかに通信異常の発生を提示することができる。周囲が暗い等、表示画面の情報が視認しにくい状況下においても、通信異常の発生をユーザに分かりやすく提示することが可能となる。
また、本実施例の表示装置は、データ線の伸長方向（すなわち、表示画面の縦方向）では同じ画素値の表示を行う。このため、実施例１の表示装置１００とは異なり、ラインカウンタ２８が不要である。従って、ソースドライバ１４－１～１４－ｐの各々の回路規模を抑えることが可能となる。
なお、本発明は上記実施例で示したものに限定されない。例えば、上記実施例では、ソースドライバ１４－１～１４－ｐの各々がオシレータ２２を有し、各々のオシレータ２２が共通の固定周波数で発振して内蔵発振クロック信号ＳＣＫを生成する場合を例として説明した。しかし、ソースドライバ１４－１～１４－ｐの外部や特定のソースドライバの内部に１つのオシレータを設け、そのオシレータから出力された内蔵発振クロック信号ＳＣＫをソースドライバ１４－１～１４－ｐで共通に用いる構成としてもよい。
また、上記実施例では、受信部２１がＰＬＬ回路を搭載している例について説明したが、これに限られずＤＬＬ（Digital Locked Loop）回路等の他の回路をクロック再生回路として搭載していてもよい。
また、上記実施例１では、異常通知画面として黒地に白の×印を表示する場合を例として説明したが、これに限られず、白と黒のモノクロで表示画面が構成されていればよい。
また、上記実施例２では、表示画面をゲート線方向に３分割した領域のうち、左から順に赤、緑、青の画面が表示される場合を例として説明したが、ＲＧＢの順序はこれに限られない。すなわち、赤の表示を行う第１領域、緑の表示を行う第２領域、及び青の表示を行う第３領域が形成されていればよく、表示画面内での並び順は上記実施例のものに限定されない。また、各領域は互いに面積が異なっていてもよい。また、ＲＧＢのうちの２色のみを用いて異常通知画面が構成されていてもよい。例えば、第１領域及び第３領域が赤、第２領域が青となるように表示を行ってもよい。表示画面を４以上の領域に分割して表示を行うように構成されていてもよい。
また、上記実施例では、オープンドレイン端子の出力を異常状態共有信号ＡＳとして、通信異常が検知されていない場合にはＨレベル、通信異常が検知された場合にはＬレベルに信号レベルを変化させる例について説明した。しかし、異常状態共有信号ＡＳはこれに限られず、ソースドライバ１４－１～１４－ｐの各々が、通信コントローラ１２との通信について異常が検知されたことを他のソースドライバと共有できるように構成されていればよい。
また、上記実施例では、表示装置１００が液晶表示装置である場合について説明したが、これとは異なり、有機ＥＬ（Electro Luminescence）表示装置であっても良い。
１００ 表示装置
１１ 表示パネル
１２ 表示コントローラ
１３ ゲートドライバ
１４－１～１４－ｐ ソースドライバ
２１ 受信部
２２ オシレータ（ＯＳＣ）
２３ セレクタ
２４ セレクタ
２５ データ処理部
２６ ソース制御部
２７ ＯＳＤ設定部
２８ ラインカウンタ
２９ ピクセルカウンタ
３１ データラッチ群
３２ ＤＡコンバータ（ＤＡＣ）
３３ ゲート制御部

Claims (7)

  1. 複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素スイッチ及び複数個の画素部と、を有する表示パネルと、
    映像データ信号を出力する表示コントローラと、
    前記画素スイッチをオンに制御するゲート信号を前記複数本のゲート線に供給するゲートドライバと、
    前記ゲート線の伸長方向に沿って配列され、各々が前記表示コントローラから前記映像データ信号を受信し、前記映像データ信号に基づいて前記複数個の画素部の各々を供給対象とする階調電圧信号を生成する複数のソースドライバと、
    を含み、
    前記複数のソースドライバの各々は、
    前記表示コントローラとの通信に異常が発生していることを検知し、前記複数のソースドライバの各々において前記表示コントローラとの通信に異常が発生しているか否かを示す異常状態共有信号を他のソースドライバと共有するデータ処理部と、
    画素データ片を取り込み、順次出力するラッチ回路と、
    前記ラッチ回路から出力された前記画素データ片に基づいて、前記階調電圧信号を生成する階調電圧変換部と、
    前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していないことを示している場合には、前記映像データ信号に含まれる画素データ片を前記ラッチ回路に供給し、前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していることを示している場合には、前記映像データ信号に基づく階調電圧信号とは異なる所定の階調データに対応する画素データ片を前記ラッチ回路に供給するソース制御部と、
    前記ゲートドライバによる前記複数本のゲート線の各々への前記ゲート信号の供給順序に応じて、前記複数本のゲート線を順次カウントするラインカウンタと、
    前記ゲート線の走査方向にそって、１のゲート線の伸長方向に沿った１行分の画素部を順次カウントするピクセルカウンタと、
    を有し、
    前記ラッチ回路は、前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していることを示している場合には、前記ラインカウンタ及び前記ピクセルカウンタの各々のカウント値に基づいて、前記複数個の画素部のうち所定位置の画素部からなる画素部群に対する書込みデータとして第１の階調に対応する画素データ片をラッチし、前記画素部群以外の画素部に対する書込みデータとして前記第１の階調とは異なる第２の階調に対応する画素データ片をラッチすることを特徴とする表示装置。
  2. 前記複数のソースドライバの各々は、
    前記映像データ信号に基づいて第１のクロック信号を生成するＰＬＬ回路と、
    所定の周波数で発振する第２のクロック信号を生成する発振回路と、
    を有し、
    前記ラッチ回路は、
    前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していないことを示している場合には、前記第１のクロック信号に基づいて前記映像データ信号に基づく画素データ片を取り込み、
    前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していることを示している場合には、前記第２のクロック信号に基づいて前記所定の階調データに対応する画素データ片を取り込むことを特徴とする請求項１に記載の表示装置。
  3. 前記複数のソースドライバのうちの少なくとも１のソースドライバは、前記ゲートドライバによる前記ゲート信号の供給を制御するゲート制御部を有し、
    前記ゲート制御部は、
    前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していないことを示している場合には、前記第１のクロック信号に基づいて前記ゲートドライバによる前記ゲート信号の供給のタイミングを制御し、
    前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していることを示している場合には、前記第２のクロック信号に基づいて前記ゲートドライバによる前記ゲート信号の供給のタイミングを制御することを特徴とする請求項２に記載の表示装置。
  4. 前記所定の階調データは、互いに異なる複数の階調を含む階調データであり、
    前記複数のソースドライバは、前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していることを示している場合には、前記複数の階調に対応する階調電圧信号を前記複数個の画素部に供給し、異常通知画面を前記表示パネルに表示させることを特徴とする請求項１乃至３のいずれか１に記載の表示装置。
  5. 複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線と前記複数本のゲート線との交差部の各々にマトリクス状に設けられた複数個の画素スイッチ及び複数個の画素部と、を有する表示パネルに接続されるとともに、前記ゲート線の伸長方向に沿って複数個配置されて用いられ、映像データ信号を表示コントローラから受信し、受信した前記映像データ信号に基づいて階調電圧信号を生成し、前記複数個の画素部に供給するソースドライバであって、
    前記表示コントローラとの通信に異常が発生していることを検知し、前記表示コントローラとの通信に異常が発生しているか否かを示す異常状態共有信号を他のソースドライバと共有するデータ処理部と、
    画素データ片を取り込み、順次出力するラッチ回路と、
    前記ラッチ回路から出力された前記画素データ片に基づいて、前記階調電圧信号を生成する階調電圧変換部と、
    前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していないことを示している場合には、前記映像データ信号に含まれる画素データ片を前記ラッチ回路に供給し、前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していることを示している場合には、前記映像データ信号に基づく階調電圧信号とは異なる所定の階調データに対応する画素データ片を前記ラッチ回路に供給するソース制御部と、
    前記複数本のゲート線の各々へのゲート信号の供給順序に応じて、前記複数本のゲート線を順次カウントするラインカウンタと、
    前記ゲート線の走査方向にそって、１のゲート線の伸長方向に沿った１行分の画素部を順次カウントするピクセルカウンタと、
    を有し、
    前記ラッチ回路は、前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していることを示している場合には、前記ラインカウンタ及び前記ピクセルカウンタの各々のカウント値に基づいて、前記複数個の画素部のうち所定位置の画素部からなる画素部群に対する書込みデータとして第１の階調に対応する画素データ片をラッチし、前記画素部群以外の画素部に対する書込みデータとして前記第１の階調とは異なる第２の階調に対応する画素データ片をラッチすることを特徴とするソースドライバ。
  6. 前記映像データ信号に基づいて第１のクロック信号を生成するＰＬＬ回路と、
    所定の周波数で発振する第２のクロック信号を生成する発振回路と、
    を有し、
    前記ラッチ回路は、
    前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していないことを示している場合には、前記第１のクロック信号に基づいて前記映像データ信号に基づく画素データ片を取り込み、
    前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していることを示している場合には、前記第２のクロック信号に基づいて前記所定の階調データに対応する画素データ片を取り込むことを特徴とする請求項５に記載のソースドライバ。
  7. 前記画素スイッチをオンに制御するゲート信号を前記複数本のゲート線に供給するゲートドライバに接続され、
    前記ゲートドライバによる前記ゲート信号の供給を制御するゲート制御部を有し、
    前記ゲート制御部は、
    前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していないことを示している場合には、前記第１のクロック信号に基づいて前記ゲートドライバによる前記ゲート信号の供給のタイミングを制御し、
    前記異常状態共有信号が前記表示コントローラとの通信に異常が発生していることを示している場合には、前記第２のクロック信号に基づいて前記ゲートドライバによる前記ゲート信号の供給のタイミングを制御することを特徴とする請求項６に記載のソースドライバ。
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