JP5336700B2 - 半導体装置およびそれを用いた電子機器 - Google Patents

Description

本発明は、半導体装置に関し、特に差動信号を扱う半導体装置に関する。

さまざまな電子機器において、敷設される信号線を減らし、もしくはノイズ耐性を高める目的で、差動信号を用いたデータの伝送が用いられるようになっている。たとえば、ノート型パーソナルコンピュータや、折り畳み型の携帯電話端末などにおいては、操作ボタンなどが実装される第１筐体間と液晶パネルが実装される第２筐体の信号の送受信に、低電圧差動信号（Low Voltage Differential Signal、以下ＬＶＤＳという）や低振幅差動信号（Reduced Swing Differential Signal、以下ＲＳＤＳという）とよばれる差動信号を用いている。ＬＶＤＳやＲＳＤＳは、高速伝送および低消費電力化が可能である上、小振幅の信号を伝送することからＥＭＩ（Electromagnetic Interference）特性に優れるという特徴を有する。たとえば特許文献１、２には、関連技術が記載される。
特開平６−１０４９３６号公報 特開２０００−５９４４３号公報 特開２００６−４９６９５号公報

差動信号を利用した信号伝送では、１もしくは０の値をとるデジタル値を、互いに逆相となる信号対に変換して伝送する。ここで、信号対が伝搬する経路の長さや、経路の寄生容量、寄生抵抗などの電気的特性のバランスを欠いていると、信号対の波形の対称性が失われ、伝送レートが低下したり、ＥＭＩが悪化するといった問題が発生する。本発明者は、差動信号を入出力する回路を特許文献３に記載されるようなボールグリッドアレイ（ＢＧＡ）パッケージで構成した場合に、差動信号の波形が悪化するという問題を認識するに至った。

本発明は係る課題に鑑みてなされたものであり、その目的のひとつは差動信号を良好に伝送可能な半導体装置の提供にある。

本発明のある態様は、差動入力信号を受け、所定の信号処理をして差動出力信号を出力する半導体装置に関する。この半導体装置は、その裏面にｍ行ｎ列（ｍ、ｎは整数）のマトリクス状に配置された複数の裏面電極を備える。差動入力信号あるいは差動出力信号のための裏面電極を、第１、２、ｍ−１、ｍ行もしくは、第１、２、ｎ−１、ｎ列目に配置する。対をなす差動入力信号のための裏面電極対が隣接し、対をなす差動出力信号の裏面電極対が隣接するように配置される。

この態様によると、差動信号の信号対は半導体装置の最外周およびそのひとつ内側の周に配置された裏面電極を介して入出力される。したがって、本半導体装置が実装されるプリント基板に配線パターンを形成する際に、差動信号のペアをほぼ同等の配線長で引き回すことが可能となり、差動信号の良好な伝送が実現できる。

ある態様において、対をなす差動入力信号のための裏面電極対、対をなす差動出力信号のための裏面電極対は、それぞれが半導体装置の外辺と垂直をなす方向に隣接するように配置されてもよい。さらに、対をなす差動入力信号のための裏面電極対と、対をなす差動出力信号のための裏面電極対は、同一の極性を有する信号が、隣接するように配置されてもよい。

半導体装置は長方形であり、ｍ≠ｎであってもよい。半導体装置を長方形とし、差動信号の入出力用の裏面電極を適切に配置することにより、本半導体装置が実装されるプリント基板の形状、配線パターンを柔軟に設計することができる。

差動入力信号のための裏面電極の大部分を、長方形の短辺に沿って配置してもよい。この場合、プリント基板上に形成される配線であって、差動入力信号のための裏面電極に接続される配線を、長方形の長辺と垂直な方向に引き出さずにすむため、細長い形状のプリント基板に好適に利用することができる。大部分とは、その一部が別の辺に沿って配置されてもよいことを意味し、差動入力信号の総数の、１／２より多く、好ましくは８割より多ければよい。

また、差動入力信号のための裏面電極の大部分を、長方形の長辺に沿って配置してもよい。

ある態様の半導体装置は、リードフレームタイプのボールグリッドアレイ構造を有してもよい。半導体装置は、所定の信号処理を実行する回路が形成された半導体チップと、半導体チップが実装される基材と、を備えてもよい。基材は、半導体チップの実装面の裏面にマトリクス状に設けられた複数の裏面電極と、半導体チップ上に設けられた電極パッドとボンディングワイヤを介して接続される複数のリード電極と、複数のリード電極と複数の裏面電極を接続する配線およびビアホールを含んでもよい。

入力、差動出力信号が伝搬するビアホールのうち、最外周よりひとつ内側の周の裏面電極よりも内周側に配置されるビアホールを、第２、ｍ−１行もしくは、第２、ｎ−１列の裏面電極に接続してもよい。半導体装置は、裏面電極とビアホールの接続に用いられる配線をさらに備えてもよい。

別の態様の半導体装置は、ウェハレベルチップサイズパッケージタイプのボールグリッドアレイ構造を有してもよい。半導体装置は、所定の信号処理を実行する回路が形成された半導体チップと、半導体チップが実装される基材と、をさらに備えてもよい。基材は、半導体チップの実装面の裏面にマトリクス状に設けられた複数の裏面電極と、半導体チップに設けられた電極パッドを、複数の裏面電極に接続する再配線およびポストと、を含んでもよい。

半導体装置は、液晶パネルを駆動するためのタイミングコントロール回路を含んでもよい。色ごとの輝度信号およびクロック信号がそれぞれ差動信号として入力され、所定の信号処理を施した後に、外付けされる液晶ドライバに対する駆動信号を、差動信号として出力してもよい。

本発明の別の態様は、電子機器である。この電子機器は、液晶パネルと、上述の半導体装置と、半導体装置に含まれるタイミングコントロール回路からの差動信号を受け、液晶パネルを駆動するドライバ回路と、少なくとも半導体装置がマウントされる多層プリント基板と、を備える。半導体装置に入力され、または半導体装置から出力される入力、差動出力信号は、基板上の表層に形成されたパターンを介して伝送される。

この態様によると、差動信号は、プリント基板上の表層を伝搬することになるため、ビアなどを伝搬しなくなるため、信号経路の寄生容量、寄生抵抗などを低減し、良好な差動信号の伝送が実現できる。

本電子機器は、キーボードが搭載される第１筐体と、液晶パネルが搭載される第２筐体が折りたたみ可能に接続されたコンピュータであって、多層プリント基板は、第２筐体内の、液晶パネルと第１筐体との間に配置されてもよい。

この場合、多層プリント基板が液晶パネルの背面に配置されないため、第２筐体を薄型化することができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る半導体装置によれば、差動信号を良好に伝送することができる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、実施の形態に係る半導体装置１００の電極が形成される裏面を、表面から透視してみた平面図である。半導体装置１００は、差動入力信号ＩＮを受け、所定の信号処理をして差動出力信号ＯＵＴを出力する。
半導体装置１００は、その裏面にｍ行ｎ列（ｍ、ｎは整数）のマトリクス状に配置された複数の裏面電極ＰＡＤを備える。以下、ｉ行ｊ列目の裏面電極をＰＡＤ［ｉ、ｊ］と記すことにする。本実施の形態において、半導体装置１００は長方形であり、ｍ≠ｎであり、ｍ＝８、ｎ＝１４である。半導体装置１００は、いわゆるＢＧＡ（Ball Grid Array）パッケージであり、裏面電極ＰＡＤは、ボール電極（バンプ）であることが好ましい。半導体装置１００に対して入力され、あるいは半導体装置１００から出力される信号や電源電圧、接地電圧は、裏面電極ＰＡＤを介して入力もしくは出力される。裏面電極ＰＡＤは、実際には円形であるが、図１において簡略化した正方形で示しており、各正方形の内部には、伝搬する信号が示される。

半導体装置１００は、複数（５個）の差動入力信号ＩＮ０〜ＩＮ４を受け、所定の信号処理を施して、複数（１０個）の差動出力信号ＯＵＴ０〜ＯＵＴ９を出力する。差動信号の個数は例示であり、その個数は任意である。各差動信号は、添え字のＰおよびＮで区別される互いに逆相となる相補的な信号対を含んで構成される。たとえば、ｋ（ｋは整数）番目の差動入力信号ＩＮｋは、ＩＮｋＰとＩＮｋＮを含み、ｋ番目の差動出力信号ＯＵＴｋは、ＯＵＴｋＰとＯＵＴｋＮを含む。

本実施の形態において、差動入力信号ＩＮ０〜ＩＮ４あるいは差動出力信号ＯＵＴ０〜ＯＵＴ９のための裏面電極ＰＡＤは、マトリクスの第１行、２、ｍ−１、ｍ行、すなわち、第１、２、７、８行目に配置され、もしくは、マトリクスの第１、２、ｎ−１、ｎ列、すなわち第１、２、１３、１４列目に配置される。別の観点から見れば、差動信号のための裏面電極ＰＡＤは、半導体装置１００の最外周と、ひとつ内側の周に配置される。

さらに、対をなす差動入力信号ＩＮｋＰ、ＩＮｋＮのための裏面電極ＰＡＤのペアは隣接するように配置される。同様に、対をなす差動出力信号ＯＵＴｋＰ、ＯＵＴｋＮの裏面電極ＰＡＤのペアは隣接するように配置される。
図１において、対をなす差動入力信号ＩＮｋのための裏面電極ＰＡＤのペア、対をなす差動出力信号ＯＵＴｋのための裏面電極ＰＡＤのペアは、それぞれが半導体装置１００の外辺と垂直をなす方向に隣接するように配置される。たとえば、対をなす差動入力信号ＩＮｋＰ、ＩＮｋＮ（ｋ＝０〜３）は、図１の半導体装置１００の左辺と垂直をなす方向に隣接して配置され、対をなす差動入力信号ＩＮｋＰ、ＩＮｋＮ（ｋ＝４）は、図１の半導体装置１００の底辺と垂直をなす方向に隣接して配置される。また、対をなす差動出力信号ＯＵＴｋＰ、ＯＵＴｋＮ（ｋ＝０〜５）は、図１の半導体装置１００の上辺と垂直をなす方向に隣接して配置され、対をなす差動出力信号ＯＵＴｋＰ、ＯＵＴｋＮ（ｊ＝６〜９）は、図１の半導体装置１００の右辺と垂直をなす方向に隣接して配置される。

さらに、対をなす差動信号のうち、第１の極性を有する信号（図１ではＮ）が外側に、第２の極性を有する信号（図１ではＰ）が内側となるように配置される。すなわち、同一の極性を有する信号が、隣接するように配置される。言い換えれば、最外周の裏面電極ＰＡＤと、その内周の裏面電極ＰＡＤとに、それぞれ異なる極性の信号が入力または出力される。ＮとＰの極性は逆であってもよい。
なお、差動入力信号のための裏面電極ＰＡＤの大部分は、長方形の短辺（左辺）に沿って配置される。すなわち、５本の差動入力信号のうち４本の差動入力信号、すなわち４／５が短辺に沿って配置される。

図１の半導体装置１００において、マトリクスの４隅の裏面電極ＰＡＤ［ｉ，ｊ］（ここでｉ＝１，２，ｍ−１，ｍかつｊ＝１，２，ｎ−１，ｎ）は、接地用となっている。これにより、半導体装置１００の内部の半導体チップに対して、安定な接地電位を供給することができる。図２のその他の裏面電極ＰＡＤは、接地用、もしくは電源電圧ＶＤＤ用に利用される。

図２は、図１の半導体装置１００が実装されるプリント基板２００の表層の一部を示す図である。プリント基板２００は、多層構造を有しており、その表層にプリント基板２００がはんだによって電気的および機械的に接続される。プリント基板２００は、半導体装置１００の裏面電極ＰＡＤと接続されるランド２０と、ランド２０から信号を引き回すためのパターン配線２２が形成される。ランド２０は、裏面電極ＰＡＤと対応してマトリクス状に配置される。なお、図２の破線４０は、半導体装置１００の実装位置を示す。
たとえば、ランド２０ａ、２０ｂは、それぞれ図１の差動入力信号ＩＮ４Ｐ、ＩＮ４Ｎのための裏面電極ＰＡＤ［７，３］、ＰＡＤ［８，３］と接続される。別の例を示せば、ランド２０ｃ、２０ｄは、それぞれ図１の差動入力信号ＩＮ２Ｎ、ＩＮ２Ｐのための裏面電極ＰＡＤ［５，１］、ＰＡＤ［５，２］と接続される。

本実施の形態において、半導体装置１００に入力され、または半導体装置１００から出力される差動入力信号、差動出力信号は、プリント基板２００上の表層に形成されたパターン配線２２を介して、その他のブロックへと引き回される。図２において、パターン配線２２ａ、２２ｂは、それぞれランド２０ａ、２０ｂから引き出された配線である。同様に、パターン配線２２ｃ、２２ｄは、それぞれランド２０ｃ、２０ｄから引き出された配線である。差動信号を伝送するためのパターン配線２２ａ〜２２ｄは、プリント基板２００の表層に敷設される。パターン配線２２ａ〜２２ｄは、他の配線層に移動することなく、プリント基板２００の表層をその他の回路ブロックまで引き回される。

差動信号が伝搬しないパターン配線については、プリント基板２００の表層に形成されたパターン配線、もしくは図示しない別の層に形成されたパターン配線を介して引き回される。たとえば、ランド２０ｅ、２０ｆは、それぞれ接地用、電源供給用のランドであるが、接地電位ＧＮＤや電源電圧ＶＤＤは、ランド２０ｅ、２０ｆと接続されるパターン配線２２ｅ、２２ｆおよびビアホール２４ｅ、２４ｆを介して他の配線層から供給される。

本実施の形態に係る半導体装置１００によれば、差動信号のための裏面電極ＰＡＤはマトリクスの外周に配置される。その結果、半導体装置１００が実装されるプリント基板２００において、差動信号を伝搬させるパターン配線を表層のみで形成することができる。もし、差動信号のための裏面電極ＰＡＤを、マトリクスの内部の、３≦ｉ≦ｍ−２かつ３≦ｊ≦ｎ−２の領域に配置した場合、パターン配線のルールの制限を受けてしまい、その裏面電極と接続されるランド２０からプリント基板２００の表層のみを介して所望の箇所に引き回すことが困難となる。もし、ビアホールを介して別の配線層を利用すれば、予期しない、あるいは不要な寄生容量、寄生抵抗などが差動信号の波形に影響を及ぼしてしまう。特に近年では、ボールグリッドアレイの狭ピッチ化が進んでおり、内周のランド２０から表層の配線パターンのみを利用して回路の所望の箇所に信号を引き回すことはますます困難となっている。
これと比較して、本実施の形態に係る半導体装置１００では、表層のパターン配線によって差動信号を所望の位置まで引き回すことができるため、信号波形の歪みを抑制し、差動信号を良好に伝送することができる。
また、対をなす差動信号を隣接した裏面電極ＰＡＤに割り当てることにより、差動対同士の配線長を等しくすることができ、差動信号の対称性を高めることができる。

次に、半導体装置１００の具体的な内部構成について説明する。図３は、図１の半導体装置１００の側面断面図を示す図である。図４（ａ）、（ｂ）は、図３の半導体装置１００の平面図であり、それぞれリードフレーム層６２および配線層６６を示す。
半導体装置１００は、いわゆるリードフレームタイプのＢＧＡパッケージ構造を有している。図３に示すように、半導体装置１００は、半導体チップ５０、基材６０を備える。半導体チップ５０には、所定の信号処理を実行する回路が形成される。半導体チップ５０の表層には、外周に沿って信号を入出力するための電極パッド５２が設けられる。

基材６０は多層構造を有し、リードフレーム層６２と、絶縁層６４、配線層６６を含む。基材６０の表面（上面）は、半導体チップ５０の実装面となっており、その裏面（下面）には、図１の裏面電極ＰＡＤがマトリクス状に形成される。リードフレーム層６２には、リードフレーム６８が形成される。リードフレーム６８は、その一端が半導体チップ５０の電極パッド５２とボンディングワイヤ７０を介して接続される。

リードフレーム６８の他端は、所定の裏面電極ＰＡＤの位置の付近まで延伸している。絶縁層６４にはビアホール７２が設けられ、リードフレーム６８の他端と、配線層６６に形成された配線７４に接続された裏面電極ＰＡＤとを接続する。ビアホール７２は、複数の裏面電極ＰＡＤの４隅に配置される。

図４（ｂ）に示すように、差動入力信号ＩＮ、差動出力信号ＯＵＴが伝搬するビアホール７２のうち、最外周よりひとつ内側の周の裏面電極ＰＡＤよりも内周側に配置されるビアホール７２は、第２、ｍ−１行もしくは、第２、ｎ−１列の裏面電極に接続される。たとえば差動出力信号ＯＵＴ０Ｐ、ＯＵＴ１Ｐは、ビアホール７２ａ、７２ｂを介して配線層６６へと導かれ、配線層６６において配線７４ａ、７４ｂを介して、第２行目の裏面電極ＰＡＤ［２，７］、ＰＡＤ［２，８］にそれぞれ接続される。

なお、半導体装置１００は、図３および図４（ａ）、（ｂ）に示すようなリードフレームタイプのＢＧＡではなく、ウェハレベルチップサイズパッケージ（ＷＬ−ＣＳＰ）タイプのＢＧＡで構成されてもよい。この場合、リードフレーム６８が再配線として、ビアホール７２がポストとして形成されることになる。

次に、上述の半導体装置１００のアプリケーションについて説明する。図１の半導体装置１００は、たとえばノート型パーソナルコンピュータの液晶駆動用のタイミングコントロールＩＣに好適に使用される。
図５（ａ）〜（ｄ）は、ノート型のパーソナルコンピュータ３００の構成を示すブロック図である。パーソナルコンピュータ３００は、キーボード、ＣＰＵ、ハードディスク装置（不図示）などが搭載される第１筐体３１０と、液晶パネル３２２が搭載される第２筐体３２０を備える。第１筐体３１０と第２筐体３２０は、ひんじ構造によって接続され、折りたたみ可能となっている。

第１筐体３１０から第２筐体３２０へは、液晶パネル３２２に表示すべき画像データがフレキシブルケーブル３３０を介して伝送される。第１筐体３１０に搭載されるＬＶＤＳ送信回路３１２は、画像データをパラレルシリアル変換し、色ごとの輝度信号およびクロック信号を、それぞれ差動信号として第２筐体３２０側へと送信する。なお、図５（ｂ）〜（ｄ）は、図５（ａ）と比較して部材の配置を異にするのみであるから、図５（ａ）と共通する部材は一部省略している。

タイミングコントロールＩＣ３２６には、ＬＶＤＳ送信回路３１２から出力される差動信号が入力され、所定の信号処理を施した後に、外付けされる液晶ドライバ３２８に対する駆動信号を、差動信号として出力する。差動信号の出力には、ＲＳＤＳ伝送が利用される。液晶ドライバ３２８は、タイミングコントロール回路３２６からの差動信号を受け、液晶パネル３２２を駆動する。

タイミングコントロールＩＣ３２６は、多層プリント基板３２４に実装される。図５（ａ）〜（ｃ）において、多層プリント基板３２４は、第２筐体３２０内に、液晶パネル３２２の背面ではなく、液晶パネル３２２のいずれかの辺と隣接した位置に配置される。この多層プリント基板３２４は、図２のプリント基板２００に対応する。したがって、半導体装置１００であるタイミングコントロールＩＣ３２６に入力され、またはタイミングコントロールＩＣ３２６から出力される差動信号は、多層プリント基板３２４の表層に形成されたパターン配線を介して伝送されるが、これは、タイミングコントロールＩＣ３２６の差動信号の入出力用のパッドを、図１のように、最外周およびそのひとつ内周の裏面電極ＰＡＤとしたことにより可能となっている。その結果、差動信号の信号ペアを、ほぼ等しい配線長で引き回すことができるため、良好な信号伝送が実現される。

また、タイミングコントロールＩＣ３２６を、図１ように長方形で構成することにより、それが実装される多層プリント基板３２４を細長い形状とすることができる。細長い多層プリント基板３２４であれば、図５（ａ）〜（ｃ）に示すように液晶パネル３２２の裏面ではなく、液晶パネル３２２と隣接した位置に実装することができるため、第２筐体３２０を薄型化することができる。

また、図１のように、差動入力信号用の裏面電極ＰＡＤを半導体装置１００の左方向に配置し、差動出力信号用の裏面電極パッドＰＡＤを半導体装置１００の右方向に配置することにより、信号をＬＶＤＳ送信回路３１２から液晶ドライバ３２８まで、良好に配置することができる。また、差動入力信号用の裏面電極ＰＡＤを半導体装置１００の短辺に集中的に配置したことにより、多層プリント基板３２４上のパターン配線を、多層プリント基板３２４の長手方向に引き出すことが可能となる。その結果、多層プリント基板３２４の幅ｄを短くすることが可能となり、狭小なスペースへの実装が容易となる。
なお、液晶ドライバ３２８が図５（ａ）〜（ｃ）の液晶パネル３２２のいずれかの辺に沿って複数個設けられる場合には、差動出力信号用の裏面電極ＰＡＤを、半導体装置１００の長辺に配置してもよい。これにより、複数の液晶ドライバ３２８に対して信号を供給することが容易となる。

また、図５（ｄ）に示すように、タイミングコントロール回路３２６が実装された多層プリント基板３２４を、液晶パネル３２２の裏面に配置してもよい。この場合、第２筐体３２０を薄型化する代わりに、第２筐体３２０の面積を小さくすることができる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

実施の形態では、半導体装置１００を長方形とする場合について説明したが、これを正方形としてもよい。

また、半導体装置１００のアプリケーションとして、ノート型パーソナルコンピュータに利用されるタイミングコントロールＩＣ３２６を例示したが、本発明はこれに限定されるものではなく、差動信号を入出力する多くのＩＣに利用することが可能である。

実施の形態に係る半導体装置の電極が形成される裏面を示す平面図である。 図１の半導体装置が実装されるプリント基板の表層の一部を示す図である。 図１の半導体装置の側面断面図を示す図である。 図３の半導体装置１００のリードフレーム層の平面図である。 図３の半導体装置１００の配線層の平面図である。 ノート型パーソナルコンピュータの構成例を示すブロック図である。 ノート型パーソナルコンピュータの構成例を示すブロック図である。 ノート型パーソナルコンピュータの構成例を示すブロック図である。 ノート型パーソナルコンピュータの構成例を示すブロック図である。

符号の説明

ＰＡＤ 裏面電極、 ＩＮ 差動入力信号、 ＯＵＴ 差動出力信号、 ２０ ランド、 ２２ パターン配線、 ２４ ビアホール、 ４０ 破線、 ５０ 半導体チップ、 ５２ 電極パッド、 ６０ 基材、 ６２ リードフレーム層、 ６４ 絶縁層、 ６６ 配線層、 ６８ リードフレーム、 ７０ ボンディングワイヤ、 ７２ ビアホール、 ７４ 配線、 １００ 半導体装置、 ２００ プリント基板、 ３００ パーソナルコンピュータ、 ３１０ 第１筐体、 ３１２ ＬＶＤＳ送信回路、 ３２０ 第２筐体、 ３２２ 液晶パネル、 ３２４ 多層プリント基板、 ３２６ タイミングコントロールＩＣ、 ３２８ 液晶ドライバ、 ３３０ フレキシブルケーブル。

Claims (6)

1. ボールグリッドアレイパッケージを有し、複数の差動入力信号を受け、所定の信号処理をして複数の差動出力信号を出力する半導体装置であって、
   その裏面にｍ行ｎ列（ｍ、ｎは整数）のマトリクス状に配置された複数の裏面電極と、
   タイミングコントロール回路が形成される半導体チップであって、前記タイミングコントロール回路は、色ごとの輝度信号およびクロック信号それぞれを前記差動入力信号として受け、所定の信号処理を施した後に、液晶パネルを駆動する液晶ドライバに前記差動出力信号として出力するよう構成される、半導体チップと、
   を備え、
   前記半導体装置は長方形であり、ｍ＜ｎであり、
   接地用の裏面電極は、マトリクスの第１行の第１列、第２列、第ｎ−１列、第ｎ列、第２行の第１列、第２列、第ｎ−１列、第ｎ列、第ｍ−１行の第１列、第２列、第ｎ−１列、第ｎ列、第ｍ行の第１列、第２列、第ｎ−１列、第ｎ列すべてに配置され、
   対をなす前記差動入力信号が入力される裏面電極対、対をなす前記差動出力信号を出力するための裏面電極対はそれぞれ、（１）同じ列の第１行および第２行、（２）同じ列の第ｍ−１および第ｍ行、（３）同じ行の第１列および第２列、（４）同じ行の第ｎ−１列および第ｎ列、のいずれかに隣接して配置され、
   前記複数の差動入力信号のための複数の裏面電極対は、その総数の１／２より多くがひとつ短辺に沿って、かつ同一の極性を有する信号が隣接するように配置され、
   前記複数の差動出力信号のための複数の裏面電極対は、前記複数の差動入力信号のための複数の裏面電極対が配置された辺に対して反対側の辺に沿って、かつ同一の極性を有する信号が隣接するように配置され、
   前記半導体装置は、多層プリント基板上にマウントされ、前記差動入力信号および前記差動出力信号はそれぞれ、それぞれが接続される前記多層プリント基板上の表層のランドのペアから隣接するように引き出される表層の２本の配線パターンを介して伝送されることを特徴とする半導体装置。
2. 前記半導体装置は、リードフレームタイプのボールグリッドアレイ構造を有し、
   前記半導体チップに加えて、前記半導体チップが実装される基材をさらに備え、
   前記基材は、
   前記半導体チップの実装面の裏面にマトリクス状に設けられた前記複数の裏面電極と、
   前記半導体チップ上に設けられた電極パッドとボンディングワイヤを介して接続される複数のリード電極と、
   前記複数のリード電極と前記複数の裏面電極を接続する配線およびビアホールを含むことを特徴とする請求項１に記載の半導体装置。
3. 前記差動入力信号または前記差動出力信号が伝搬する前記ビアホールのうち、最外周よりひとつ内側の周の裏面電極よりも内周側に配置されるビアホールは、前記配線により第２行、第ｍ−１行、第２列、第ｎ−１列のいずれかの裏面電極に接続されることを特徴とする請求項２に記載の半導体装置。
4. 前記半導体装置は、ウェハレベルチップサイズパッケージタイプのボールグリッドアレイ構造を有し、
   前記半導体チップに加えて、前記半導体チップが実装される基材をさらに備え、
   前記基材は、
   前記半導体チップの実装面の裏面にマトリクス状に設けられた前記複数の裏面電極と、
   前記半導体チップに設けられた電極パッドを、前記複数の裏面電極に接続する再配線およびポストと、
   を含むことを特徴とする請求項１に記載の半導体装置。
5. 請求項１に記載の半導体装置と、
   前記液晶パネルと、
   前記半導体装置に含まれる前記タイミングコントロール回路からの差動信号を受け、前記液晶パネルを駆動する前記液晶ドライバと、
   前記半導体装置がマウントされる前記多層プリント基板であって、その表層に、前記複数の裏面電極と接続される複数のランドと、前記差動入力信号、前記差動出力信号を伝送するための前記配線パターンと、が形成された前記多層プリント基板と、
   を備えることを特徴とする電子機器。
6. 前記電子機器は、キーボードが搭載される第１筐体と、前記液晶パネルが搭載される第２筐体が折りたたみ可能に接続されたコンピュータであって、
   前記多層プリント基板は、前記第２筐体内に、前記液晶パネルと前記第１筐体との間に配置されることを特徴とする請求項５に記載の電子機器。

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