JP7119948B2 - 回路装置、電気光学装置、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、電気光学装置、電子機器及び移動体等に関する。

表示装置の表示制御において、ＣＰＵ等の処理装置が表示コントローラーに画像データと表示制御信号を送信し、表示コントローラーが画像処理を行うと共に表示ドライバー用の表示制御信号を生成する。そして、その画像処理された画像データと表示ドライバー用の表示制御信号に基づいて、表示ドライバーが電気光学パネルを駆動する。

表示装置に入力される表示制御信号が異常な場合、電気光学パネルが適切に駆動されないため、例えば表示異常又は電気光学パネルの故障等の影響が生じるおそれがある。例えば、特許文献１には、液晶パネルに入力される入力信号の有無と、その入力信号の大きさとを検出することで、入力信号が正常であるか否かを判定し、その判定結果を制御回路に供給する手法が開示されている。

特開２００２－２０２７６８号公報

上記の従来技術では、ピクセルクロック信号の異常が判定されていない。ピクセルクロック信号が異常である場合には電気光学パネルが適切に駆動されない可能性があるため、入力信号の判定だけでは異常判定の信頼性が低いという課題がある。また、ピクセルクロック信号の異常を検出する回路を更に追加したとしても、その回路規模又は回路の複雑化を抑制したいという課題がある。

本発明の一態様は、ピクセルクロック信号のエッジを検出するエッジ検出回路を有し、基準クロック信号によって設定される検出期間内において、前記エッジ検出回路によって前記ピクセルクロック信号の前記エッジが検出されなかった場合にアクティブとなるピクセルクロック判定信号を出力するピクセルクロック判定回路と、前記基準クロック信号に基づいて、電気光学パネルの表示制御信号が正常であるか否かを判定し、前記表示制御信号が異常である場合にアクティブとなる信号判定信号を出力する信号判定回路と、前記ピクセルクロック判定信号及び前記信号判定信号の少なくとも一方がアクティブである場合に前記表示制御信号をマスクするマスク回路と、を含む回路装置に関係する。

回路装置の構成例。 ピクセルクロック判定回路の詳細な構成例。 ピクセルクロック判定回路の動作を説明する図。 ピクセルクロック判定回路の動作を説明する図。 信号判定回路の詳細な構成例。 マスク回路の詳細な構成例。 表示システムの構成例。 電子機器の構成例。 移動体の例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路装置

図１は、回路装置１００の構成例である。回路装置１００は、表示ドライバー３００に対して画像データ及び表示制御信号を出力する表示コントローラーである。回路装置１００と表示ドライバー３００は、それぞれ別の集積回路装置である。但し、回路装置１００は表示コントローラー及び表示ドライバーが１つの集積回路装置として構成されたものであってもよい。

回路装置１００は、ピクセルクロック判定回路１１０と信号判定回路１２０とマスク回路１３０とを含む。また回路装置１００はタイミング制御回路１４０とレジスター１５０と画像処理回路１６０とインターフェース回路１７０、１８０とを含む。

インターフェース回路１７０は、処理装置２００と回路装置１００の回路間の通信を行う。具体的には、インターフェース回路１７０は、処理装置２００から基準クロック信号ＲＦＣＫと画像データとタイミング制御信号を受信する。基準クロック信号ＲＦＣＫの一例は、処理装置２００を含む電子機器等におけるシステムクロックであるが、基準クロック信号ＲＦＣＫはピクセルクロック信号ＰＸＣＫとは異なるクロック信号であればよい。タイミング制御信号は、画素の駆動レートに対応したピクセルクロック信号ＰＸＣＫと、走査線及びフレーム等の表示制御に用いられる表示制御信号ＤＣＳと、を含む。表示制御信号ＤＣＳは、例えば水平同期信号及び垂直同期信号、データイネーブル信号である。或いは、表示制御信号ＤＣＳは、水平同期信号及び垂直同期信号、データイネーブル信号のうち１つ又は２つの信号であってもよい。インターフェース回路１７０は、回路装置１００の動作を設定する設定情報を受信し、その設定情報をレジスター１５０に記憶させる。具体的には、設定情報は、ピクセルクロック判定回路１１０及び信号判定回路１２０の動作を設定するための情報である。

画像データ及びタイミング制御信号の通信方式としては、例えばＬＶＤＳ（Low Voltage Differential Signal）方式やＲＧＢパラレル方式、ディスプレイポート規格の伝送方式等を採用できる。また異常表示ライン検出情報等の通信方式としては、Ｉ２Ｃ（Inter Integrated Circuit）方式、又はＳＰＩ（Serial Peripheral Interface）方式等を採用できる。インターフェース回路１８０は、これらの通信方式を実現する入出力バッファー回路及び制御回路を含むことができる。

画像処理回路１６０は、インターフェース回路１７０を介して処理装置２００から受信された画像データに対して階調変換処理等の画像処理を行う。画像処理回路１６０は、処理後の画像データを、インターフェース回路１８０を介して表示ドライバー３００へ出力する。

ピクセルクロック判定回路１１０は、基準クロック信号ＲＦＣＫに基づいて、ピクセルクロック信号ＰＸＣＫが正常であるか否かを判定し、その判定結果であるピクセルクロック判定信号ＥＲＰＸを出力する。ピクセルクロック判定回路１１０は、ピクセルクロック信号ＰＸＣＫが異常であると判定したとき、ピクセルクロック判定信号ＥＲＰＸをアクティブにする。具体的には、ピクセルクロック判定回路１１０は、基準クロック信号ＲＦＣＫによって設定される検出期間内において、ピクセルクロック信号ＰＸＣＫのエッジが検出されなかったとき、ピクセルクロック判定信号ＥＲＰＸを非アクティブからアクティブにする。一方、ピクセルクロック判定回路１１０は、検出期間内においてピクセルクロック信号ＰＸＣＫのエッジが１回でも検出されたとき、ピクセルクロック判定信号ＥＲＰＸを非アクティブに維持する。

信号判定回路１２０は、インターフェース回路１７０により受信された表示制御信号ＤＣＳが正常であるか否かを、ピクセルクロック信号ＰＸＣＫに基づいて判定し、その判定結果である信号判定信号ＥＰＤＣを出力する。信号判定回路１２０は、表示制御信号ＤＣＳが異常であると判定したとき、信号判定信号ＥＰＤＣを非アクティブからアクティブにする。一方、信号判定回路１２０は、表示制御信号ＤＣＳが正常であると判定したとき、信号判定信号ＥＰＤＣを非アクティブに維持する。

マスク回路１３０は、ピクセルクロック判定信号ＥＲＰＸ及び信号判定信号ＥＰＤＣに基づいて、表示制御信号ＤＣＳをマスクするか否かを判定する。具体的には、マスク回路１３０は、ピクセルクロック判定信号ＥＲＰＸ及び信号判定信号ＥＰＤＣの少なくとも一方がアクティブである場合、表示制御信号ＤＣＳとピクセルクロック信号ＰＸＣＫをマスクする。例えば、マスク回路１３０は、ローレベル又はハイレベルに固定された表示制御信号ＭＤＣＳ及びピクセルクロック信号ＭＰＸＣＫを出力する。一方、マスク回路１３０は、ピクセルクロック判定信号ＥＲＰＸ及び信号判定信号ＥＰＤＣのいずれも非アクティブである場合、表示制御信号ＤＣＳを表示制御信号ＭＤＣＳとして出力すると共に、ピクセルクロック信号ＰＸＣＫをピクセルクロック信号ＭＰＸＣＫとして出力する。

タイミング制御回路１４０は、マスク回路１３０から出力されたピクセルクロック信号ＭＰＸＣＫ及び表示制御信号ＭＤＣＳに基づいて、表示ドライバー用表示制御信号ＤＣＳＱを出力する。表示ドライバー用表示制御信号ＤＣＳＱは、表示ドライバー３００においてタイミング制御に用いられる表示制御信号である。タイミング制御回路１４０は、ピクセルクロック信号ＭＰＸＣＫ及び表示制御信号ＭＤＣＳを、インターフェース回路１８０の画像インターフェース方式における表示制御信号のフォーマットに変換する。例えばＬＶＤＳ方式ではピクセルクロック信号及び垂直同期信号、水平同期信号がインターフェース回路１８０から表示ドライバー３００に送信される。或いはｍｉｎｉＬＶＤＳ方式では、水平同期信号が画像データに埋め込まれ、その埋め込み後の画像データがインターフェース回路１８０から表示ドライバー３００に送信される。

ピクセルクロック判定回路１１０及び信号判定回路１２０、マスク回路１３０、タイミング制御回路１４０、画像処理回路１６０は、ロジック回路である。これらの回路は、それぞれ個別のロジック回路として構成されてもよい。或いは、これらの回路は、ゲートアレイ回路又はスタンダードセルアレイ回路として一体に形成されてもよい。ゲートアレイ回路とは、ロジックセルが自動的に配置され、且つ信号線が自動的に配線されたアレイ回路である。また、スタンダードセルアレイ回路において、ロジックセルは標準化されたセルになっている。スタンダードセルアレイ回路とは、ロジックセルアレイに対して信号線が自動的に配線されたアレイ回路である。

インターフェース回路１８０は、回路装置１００と表示ドライバー３００の間の通信を行う。具体的には、インターフェース回路１８０は、画像処理回路１６０から出力される画像データとタイミング制御回路１４０から出力される表示ドライバー用表示制御信号ＤＣＳＱとを、表示ドライバー３００へ送信する。

インターフェース回路１７０及びインターフェース回路１８０における画像データ及びタイミング制御信号の通信方式としては、例えばＬＶＤＳ（Low Voltage Differential Signal）方式やＲＧＢパラレル方式、ディスプレイポート規格の伝送方式等を採用できる。またレジスター設定情報の通信方式としては、Ｉ２Ｃ（Inter Integrated Circuit）方式、又はＳＰＩ（Serial Peripheral Interface）方式等を採用できる。インターフェース回路１７０及びインターフェース回路１８０の各々は、これらの通信方式を実現する入出力バッファー回路及び制御回路を含むことができる。なお、インターフェース回路１７０の通信方式とインターフェース回路１８０の通信方式は異なっていてもよい。

以上の実施形態によれば、ピクセルクロック判定回路１１０がピクセルクロック判定信号ＥＲＰＸを出力する。ピクセルクロック判定回路１１０は、基準クロック信号ＲＦＣＫによって設定される検出期間内において、ピクセルクロック信号ＰＸＣＫのエッジが検出されなかった場合に、ピクセルクロック判定信号ＥＲＰＸをアクティブにする。

本実施形態では、ピクセルクロック信号ＰＸＣＫが正常であるか否かが判定されるので、表示制御信号ＤＣＳが正常であるか否かだけが判定される場合に比べて、異常判定の信頼性が向上する。またピクセルクロック信号ＰＸＣＫが正常であるか否かを、エッジ検出によって判定するので、回路規模又は回路の複雑化を抑制できる。例えば図２で後述するエッジ検出回路１１１のように、数個のロジック素子を用いた簡素な回路でエッジ検出を実現できる。

ピクセルクロック信号ＰＸＣＫを判定する手法としては、例えば検出期間におけるピクセルクロック信号ＰＸＣＫのクロック数をカウンターによりカウントし、そのカウント値が所定値に達したか否かを判定することでピクセルクロック信号ＰＸＣＫが正常であるか否かを判定する手法が考えられる。しかしながら、ピクセルクロック信号ＰＸＣＫのクロック数をカウントするカウンターと、カウント値と所定値とを比較する比較回路とが必要となるため、回路規模が増大すると共に回路が複雑化する。本実施形態では、エッジ検出を用いることで回路規模又は回路の複雑化を抑制できる。

２．ピクセルクロック判定回路

図２は、ピクセルクロック判定回路１１０の詳細な構成例である。ピクセルクロック判定回路１１０は、エッジ検出回路１１１と検出期間設定回路１１２とを含む。

検出期間設定回路１１２は、基準クロック信号ＲＦＣＫに基づいて検出期間を設定する。検出期間は、エッジ検出回路１１１がエッジ検出を行う期間である。検出期間の長さを設定する設定情報がレジスター１５０から検出期間設定回路１１２に入力され、検出期間設定回路１１２は、その設定情報に基づいて検出期間を設定する。具体的には、検出期間設定回路１１２は、分周回路ＢＮＣと、第１ラッチ回路であるラッチ回路ＦＦ１とを含む。

分周回路ＢＮＣは、基準クロック信号ＲＦＣＫを分周する。具体的には、分周回路ＢＮＣは、基準クロック信号ＲＦＣＫのクロック数をカウントするカウンターであり、カウント値Ｑ０［３：０］を出力する。分周回路ＢＮＣは、カウント値Ｑ０［３：０］の最上位ビットであるＱ［３］を分周クロック信号として出力する。検出期間の長さを設定する設定情報は、分周回路の分周比情報である。即ち、分周回路ＢＮＣは、分周比情報により指定された分周比で基準クロック信号ＲＦＣＫを分周することで、分周クロック信号Ｑ［３］を出力する。

ラッチ回路ＦＦ１は、基準クロック信号ＲＦＣＫに基づいて分周クロック信号Ｑ［３］をラッチし、そのラッチされた分周クロック信号Ｑ［３］を検出期間設定信号ＲＰとして出力する。

エッジ検出回路１１１は、検出期間においてピクセルクロック信号ＰＸＣＫのエッジを検出する。検出期間は、検出期間設定信号ＲＰにより決まる。具体的には、エッジ検出回路１１１は、論理反転回路ＩＮＶと、第２ラッチ回路であるラッチ回路ＦＦ２と、第３ラッチ回路であるラッチ回路ＦＦ３と、を含む。

論理反転回路ＩＮＶは、検出期間設定信号ＲＰの論理レベルを反転し、その反転後の検出期間設定信号ＲＰを信号ＮＲＰとして出力する。信号ＮＲＰがローレベルのとき、ラッチ回路ＦＦ２はリセット状態となる。リセット状態とは回路の非動作状態のことである。信号ＮＲＰがハイレベルのとき、ラッチ回路ＦＦ２はピクセルクロック信号ＰＸＣＫのエッジに基づいて動作する。ラッチ回路ＦＦ３は、ラッチ回路ＦＦ２が出力する信号ＤＱ０を、検出期間設定信号ＲＰに基づいてラッチし、そのラッチした信号ＤＱ０をピクセルクロック判定信号ＥＲＰＸとして出力する。

図３及び図４を用いて、ピクセルクロック判定回路１１０の動作を説明する。ここでは、分周回路ＢＮＣの分周比が１／１６である場合を例に説明する。

図３は、ピクセルクロック信号ＰＸＣＫが正常である場合のタイミングチャートである。分周回路ＢＮＣは基準クロック信号ＲＦＣＫの立ち上がりエッジでカウント値Ｑ０［３：０］をインクリメントする。図３ではカウント値Ｑ０［３：０］を１６進数で示す。ラッチ回路ＦＦ１は、基準クロック信号ＲＦＣＫの立ち上がりエッジでＱ０［３］をラッチすることで、検出期間設定信号ＲＰを出力する。論理反転回路ＩＮＶは、検出期間設定信号ＲＰの論理レベルを反転することで、信号ＮＲＰを出力する。

検出期間設定信号ＲＰがハイレベルのとき、信号ＮＲＰはローレベルである。このとき、ラッチ回路ＦＦ２はリセット状態であり、ハイレベルの信号ＤＱ０を出力する。検出期間設定信号ＲＰがハイレベルからローレベルになると、信号ＮＲＰはローレベルからハイレベルになる。このとき、ラッチ回路ＦＦ２はリセット状態から解除され、動作状態となる。即ち、検出期間設定信号ＲＰがローレベルの期間が、検出期間ＴＤＥＴである。

ラッチ回路ＦＦ２は、検出期間ＴＤＥＴにおいてピクセルクロック信号ＰＸＣＫの立ち上がりエッジが入力されたとき、ローレベルをラッチする。これにより、信号ＤＱ０がハイレベルからローレベルに変化する。信号ＤＱ０＿ＤＬＹは、信号ＤＱ０が信号線の寄生容量等により遅延したものである。或いは、エッジ検出回路１１１が不図示の遅延回路を含み、その遅延回路が信号ＤＱ０を遅延させることで信号ＤＱ０＿ＤＬＹを出力してもよい。

ラッチ回路ＦＦ３は、検出期間設定信号ＲＰの立ち上がりエッジで信号ＤＱ０＿ＤＬＹをラッチする。ピクセルクロック信号ＰＸＣＫのエッジが検出された場合には信号ＤＱ０＿ＤＬＹはローレベルになっているので、ピクセルクロック判定信号ＥＲＰＸはローレベルである。検出期間ＴＤＥＴが終了したときラッチ回路ＦＦ２はリセット状態となるので、信号ＤＱ０がローレベルからハイレベルとなる。また検出期間ＴＤＥＴが終了してから次の検出期間ＴＤＥＴまでの期間において、エッジ検出は行われないので、ピクセルクロック判定信号ＥＲＰＸはローレベルである。このように、ピクセルクロック信号ＰＸＣＫが正常である場合には、ピクセルクロック判定信号ＥＲＰＸがローレベルに維持される。なお、この例では、ピクセルクロック信号ＰＸＣＫのローレベルは非アクティブに相当し、ピクセルクロック信号ＰＸＣＫのハイレベルはアクティブに相当する。

図４は、ピクセルクロック信号ＰＸＣＫが停止した場合のタイミングチャートである。停止とは、ピクセルクロック信号ＰＸＣＫのパルスが消失してピクセルクロック信号ＰＸＣＫの論理レベルが変化しなくなった状態である。図４では、ピクセルクロック信号ＰＸＣＫがローレベルに固定された例を図示している。

ラッチ回路ＦＦ２は、検出期間ＴＤＥＴにおいてピクセルクロック信号ＰＸＣＫの立ち上がりエッジが１回も入力されなかったとき、ローレベルをラッチしない。このため、検出期間ＴＤＥＴにおいて信号ＤＱ０がハイレベルに維持される。信号ＤＱ０が遅延された信号ＤＱ０＿ＤＬＹも、検出期間ＴＤＥＴにおいてハイレベルに維持される。

ラッチ回路ＦＦ３は、検出期間設定信号ＲＰの立ち上がりエッジで信号ＤＱ０＿ＤＬＹをラッチする。信号ＤＱ０＿ＤＬＹはハイレベルなので、ピクセルクロック判定信号ＥＲＰＸはローレベルからハイレベルに変化する。このように、ピクセルクロック信号ＰＸＣＫが異常である場合には、ピクセルクロック判定信号ＥＲＰＸがローレベルからハイレベルに変化する。

以上の実施形態によれば、エッジ検出回路１１１はラッチ回路ＦＦ２を有し、ラッチ回路ＦＦ２は、検出期間ＴＤＥＴにおいて、ピクセルクロック信号ＰＸＣＫのエッジが入力されたときローレベルをラッチする。これにより、ピクセルクロック信号ＰＸＣＫのエッジを検出できる。またエッジ検出回路１１１は、ラッチ回路ＦＦ２によるエッジ検出結果を、検出期間設定信号ＲＰに基づいてラッチするラッチ回路ＦＦ３を有する。これにより、エッジ検出結果に基づいてピクセルクロック判定信号ＥＲＰＸを出力できる。本実施形態では、２つのラッチ回路ＦＦ２、ＦＦ３及び論理反転回路ＩＮＶという簡素な構成のエッジ検出回路１１１によって、ピクセルクロック判定信号ＥＲＰＸが正常であるか否かの判定が実現されている。

また本実施形態では、分周回路ＢＮＣの分周比により検出期間ＴＤＥＴが設定される。即ち、エッジ検出によりピクセルクロック信号ＰＸＣＫを判定しているため、調整するパラメーターが検出期間ＴＤＥＴだけとなり、設定が簡素化される。例えば、回路装置１００には、種々の周波数を有する基準クロック信号ＲＦＣＫ及びピクセルクロック信号ＰＸＣＫが入力される可能性があるため、その周波数に応じてパラメーターを変更できることが望ましい。本実施形態では、検出期間ＴＤＥＴを調整するだけでよい。

例えば、上述したように、検出期間におけるピクセルクロック信号ＰＸＣＫのクロック数が所定値に達したか否かを判定することで、ピクセルクロック信号ＰＸＣＫが正常であるか否かを判定する手法が考えられる。しかしながら、この手法では検出期間及び所定値という２つのパラメーターがあるため、それら２つの関係を適切に設定する必要がある。この点、本実施形態ではパラメーターが１つであるため、設定がより簡素化されている。

３．信号判定回路

図５は、信号判定回路１２０の詳細な構成例である。この構成例において、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣが図１の表示制御信号ＤＣＳに対応する。また信号ＥＲＶＳＹ、ＥＲＨＳＹが図１の信号判定信号ＥＰＤＣに対応する。

信号判定回路１２０は、ラッチ回路ＦＦＢ１～ＦＦＢ３と、同期化回路ＳＹＣＴ１、ＳＹＣＴ２と、排他的論理和回路ＸＯＲＢと、カウンターＣＴＢ１、ＣＴＢ２と、比較回路ＣＰＢ１、ＣＰＢ２と、論理積回路ＡＮＢ１、ＡＮＢ２と、を含む。

ラッチ回路ＦＦＢ１は、ピクセルクロック信号ＰＸＣＫに基づいて垂直同期信号ＶＳＹＮＣをラッチする。同期化回路ＳＹＣＴ１は、ラッチ回路ＦＦＢ１の出力信号を基準クロック信号ＲＦＣＫのエッジタイミングで同期化する。ラッチ回路ＦＦＢ２は、同期化回路ＳＹＣＴ１の出力信号を基準クロック信号ＲＦＣＫに基づいてラッチする。排他的論理和回路ＸＯＲＢは、同期化回路ＳＹＣＴ１の出力信号とラッチ回路ＦＦＢ２の出力信号との排他的論理和を、信号ＶＳＹＥＧとして出力する。垂直同期信号ＶＳＹＮＣの立ち上がりエッジ及び立ち下がりエッジに対応したパルス信号が、信号ＶＳＹＥＧとして出力される。

ラッチ回路ＦＦＢ３は、ピクセルクロック信号ＰＸＣＫに基づいて水平同期信号ＨＳＹＮＣをラッチする。同期化回路ＳＹＣＴ２は、ラッチ回路ＦＦＢ３の出力信号を基準クロック信号ＲＦＣＫのエッジタイミングで同期化する。カウンターＣＴＢ１は、同期化回路ＳＹＣＴ２により同期化された水平同期信号ＨＳＹＮＣのパルス数をカウントすることで、カウント値ＣＴＢ１Ｑを出力する。カウント値ＣＴＢ１Ｑは信号ＶＳＹＥＧのパルス信号により初期化される。

レジスター１５０は、しきい値ＶＳＹＳＣＮＴを記憶している。例えば、図１の処理装置２００からインターフェース回路１７０を介してレジスター１５０にしきい値ＶＳＹＳＣＮＴが書き込まれる。比較回路ＣＰＢ１は、カウント値ＣＴＢ１Ｑとしきい値ＶＳＹＳＣＮＴとを比較する。具体的には、垂直同期信号ＶＳＹＮＣが正常である場合において、垂直同期期間に入力される水平同期信号ＨＳＹＮＣのパルス数をＮＰＶとする。このとき、しきい値はＶＳＹＳＣＮＴ≧ＮＰＶに設定されている。ＣＴＢ１Ｑ＞ＶＳＹＳＣＮＴのとき、比較回路ＣＰＢ１は、垂直同期信号ＶＳＹＮＣが異常であると判定する。このとき比較回路ＣＰＢ１は、ハイレベルの信号ＣＰＢ１Ｑを出力する。ＣＴＢ１Ｑ＜ＶＳＹＳＣＮＴのとき、比較回路ＣＰＢ１は、垂直同期信号ＶＳＹＮＣが正常であると判定する。このとき比較回路ＣＰＢ１は、ローレベルの信号ＣＰＢ１Ｑを出力する。

論理積回路ＡＮＢ１は、信号ＣＰＢ１Ｑと、レジスター１５０からのイネーブル信号ＤＥＴＥＮとの論理積を、信号ＥＲＶＳＹとして出力する。例えば、図１の処理装置２００からインターフェース回路１７０を介してレジスター１５０にイネーブル信号ＤＥＴＥＮが書き込まれる。信号判定機能がイネーブルのときＤＥＴＥＮはハイレベルであり、信号判定機能がディセーブルのときＤＥＴＥＮはローレベルである。信号判定機能がイネーブルのとき、信号ＣＰＢ１Ｑが信号ＥＲＶＳＹとして出力される。

カウンターＣＴＢ２は、基準クロック信号ＲＦＣＫのクロック数をカウントすることで、カウント値ＣＴＢ２Ｑを出力する。カウント値ＣＴＢ２Ｑは、信号ＨＳＹＥＧのパルスがカウンターＣＴＢ２に入力されたときに初期化される。またカウント値ＣＴＢ２Ｑは、垂直同期信号ＶＳＹＮＣのパルスがカウンターＣＴＢ２に入力されたときに初期化される。信号ＨＳＹＥＧはカウンターＣＴＢ１からカウンターＣＴＢ２に入力される。例えば、カウンターＣＴＢ１は、カウント値ＣＴＢ１Ｑをインクリメントする毎にパルス信号を生成し、そのパルス信号を信号ＨＳＹＥＧとして出力する。

レジスター１５０は、しきい値ＨＳＹＳＣＮＴを記憶している。例えば、図１の処理装置２００からインターフェース回路１７０を介してレジスター１５０にしきい値ＨＳＹＳＣＮＴが書き込まれる。比較回路ＣＰＢ２は、カウント値ＣＴＢ２Ｑとしきい値ＨＳＹＳＣＮＴとを比較する。具体的には、水平同期信号ＨＳＹＮＣが正常である場合において、水平同期期間に入力される基準クロック信号ＲＦＣＫのパルス数をＮＰＨとする。このとき、しきい値はＨＳＹＳＣＮＴ≧ＮＰＨに設定されている。ＣＴＢ２Ｑ＞ＨＳＹＳＣＮＴのとき、比較回路ＣＰＢ２は、水平同期信号ＨＳＹＮＣが異常であると判定する。このとき比較回路ＣＰＢ２は、ハイレベルの信号ＣＰＢ２Ｑを出力する。ＣＴＢ２Ｑ＜ＨＳＹＳＣＮＴのとき、比較回路ＣＰＢ２は、水平同期信号ＨＳＹＮＣが正常であると判定する。このとき比較回路ＣＰＢ２は、ローレベルの信号ＣＰＢ２Ｑを出力する。

論理積回路ＡＮＢ２は、信号ＣＰＢ２Ｑとイネーブル信号ＤＥＴＥＮとの論理積を、信号ＥＲＨＳＹとして出力する。信号判定機能がイネーブルのとき、信号ＣＰＢ２Ｑが信号ＥＲＨＳＹとして出力される。

以上の実施形態によれば、信号判定回路１２０は、水平同期信号ＨＳＹＮＣのエッジ間期間を基準クロック信号ＲＦＣＫに基づいて計測することで、水平同期信号ＨＳＹＮＣが正常であるか否かを判定する。水平同期信号ＨＳＹＮＣのエッジ間期間は信号ＨＳＹＥＧの周期に対応している。また、計測結果はカウント値ＣＴＢ２Ｑに対応している。

このようにすれば、信号判定回路１２０が、基準クロック信号ＲＦＣＫに基づいて、表示制御信号が正常であるか否かを判定できる。即ち、表示制御信号のエッジ間期間が所定しきい値以下となっているかを、基準クロック信号ＲＦＣＫを用いて計測できる。なお、図５では、信号判定回路１２０が、水平同期信号ＨＳＹＮＣのエッジ間期間を基準クロック信号ＲＦＣＫに基づいて計測する場合を例に説明したが、信号判定回路１２０の構成はこれに限定されない。即ち、信号判定回路１２０が、水平同期信号ＨＳＹＮＣ以外の表示制御信号のエッジ間期間を基準クロック信号ＲＦＣＫに基づいて計測してもよい。水平同期信号ＨＳＹＮＣ以外の表示制御信号は、例えばデータイネーブル信号である。データイネーブル信号は、画像データ転送のイネーブルを示す信号である。即ち、処理装置２００は、インターフェース回路１７０に画像データを送信する期間においてデータイネーブル信号をイネーブルにする。

４．マスク回路

図６は、マスク回路１３０の詳細な構成例である。マスク回路１３０は、マスク部１３１～１３３と、マスク信号出力部１３４、１３５と、を含む。

マスク部１３１は、ピクセルクロック判定信号ＥＲＰＸが非アクティブである場合、ピクセルクロック信号ＰＸＣＫをマスクしない。即ち、マスク部１３１は、ピクセルクロック信号ＰＸＣＫをピクセルクロック信号ＭＰＸＣＫとして出力する。一方、ピクセルクロック判定信号ＥＲＰＸがアクティブである場合、マスク部１３１はピクセルクロック信号ＰＸＣＫをマスクする。即ち、マスク部１３１は、ピクセルクロック信号ＭＰＸＣＫをローレベル又はハイレベルに固定する。

マスク信号出力部１３４は、ピクセルクロック判定信号ＥＲＰＸ及び信号ＥＲＶＳＹの両方が非アクティブである場合、非アクティブのマスク信号ＭＳＫＶを出力する。マスク信号出力部１３４は、ピクセルクロック判定信号ＥＲＰＸ及び信号ＥＲＶＳＹの少なくとも一方がアクティブである場合、アクティブのマスク信号ＭＳＫＶを出力する。

マスク部１３２は、マスク信号ＭＳＫＶが非アクティブである場合、垂直同期信号ＶＳＹＮＣをマスクしない。即ち、マスク部１３２は、垂直同期信号ＶＳＹＮＣを垂直同期信号ＭＶＳＹとして出力する。一方、マスク信号ＭＳＫＶがアクティブである場合、マスク部１３２は垂直同期信号ＭＶＳＹをマスクする。即ち、マスク部１３２は、垂直同期信号ＭＶＳＹをローレベル又はハイレベルに固定する。

マスク信号出力部１３５は、ピクセルクロック判定信号ＥＲＰＸ及び信号ＥＲＨＳＹの両方が非アクティブである場合、非アクティブのマスク信号ＭＳＫＨを出力する。マスク信号出力部１３５は、ピクセルクロック判定信号ＥＲＰＸ及び信号ＥＲＨＳＹの少なくとも一方がアクティブである場合、アクティブのマスク信号ＭＳＫＨを出力する。

マスク部１３３は、マスク信号ＭＳＫＨが非アクティブである場合、水平同期信号ＨＳＹＮＣをマスクしない。即ち、マスク部１３３は、水平同期信号ＨＳＹＮＣを水平同期信号ＭＨＳＹとして出力する。一方、マスク信号ＭＳＫＨがアクティブである場合、マスク部１３３は水平同期信号ＨＳＹＮＣをマスクする。即ち、マスク部１３３は、水平同期信号ＭＨＳＹをローレベル又はハイレベルに固定する。

マスク部１３１～１３３及びマスク信号出力部１３４、１３５の各々は、ロジック素子の組み合わせ回路である。ロジック素子は、例えば論理反転回路又は論理和回路、論理積回路等である。

図６において、垂直同期信号ＭＶＳＹ及び水平同期信号ＭＨＳＹは、図１の表示制御信号ＭＤＣＳに対応する。ピクセルクロック信号ＭＰＸＣＫ及び表示制御信号ＭＤＣＳのいずれもマスクされていない場合、タイミング制御回路１４０は、ピクセルクロック信号ＭＰＸＣＫ及び表示制御信号ＭＤＣＳに基づいて表示ドライバー用表示制御信号ＤＣＳＱを出力する。

一方、ピクセルクロック信号ＭＰＸＣＫ及び表示制御信号ＭＤＣＳのうち１つ以上の信号がマスクされた場合、タイミング制御回路１４０は、基準クロック信号ＲＦＣＫに基づいて表示ドライバー用表示制御信号ＤＣＳＱを生成する。ピクセルクロック信号ＭＰＸＣＫ及び表示制御信号ＭＤＣＳのいずれもマスクされていない場合、タイミング制御回路１４０は、ピクセルクロック信号ＭＰＸＣＫに基づいて、表示ドライバー用表示制御信号ＤＣＳＱの遷移タイミングを制御する。一方、ピクセルクロック信号ＭＰＸＣＫ及び表示制御信号ＭＤＣＳのうち１つ以上の信号がマスクされた場合、タイミング制御回路１４０は、基準クロック信号ＲＦＣＫに基づいて、表示ドライバー用表示制御信号ＤＣＳＱの遷移タイミングを制御する。

このようにすれば、ピクセルクロック信号ＭＰＸＣＫ及び表示制御信号ＭＤＣＳのうち１つ以上の信号に異常があった場合であっても、表示ドライバー３００に対して表示ドライバー用表示制御信号ＤＣＳＱを供給できる。表示ドライバー３００に供給される表示制御信号が異常となった場合に、表示ドライバー３００に駆動される電気光学パネルが故障する可能性があるが、本実施形態によれば、処理装置２００からの表示制御信号に異常がある場合であっても表示ドライバー３００に表示制御信号を供給し続けることができる。

５．表示システム、電気光学装置、電子機器、移動体

図７は、回路装置１００を含む表示システム５２０の構成例である。表示システム５２０は、処理装置２００と電気光学装置５３０とを含む。電気光学装置５３０は、表示制御システム５００と電気光学パネル４６０とを含む。表示制御システム５００は、回路装置１００と表示ドライバー３００とを含む。

表示システム５２０としては、車載の表示システムを想定できる。電気光学パネル４６０は、例えば運転席の前面に設けられたクラスターパネル等である。但し、表示システム５２０の適用対象はこれに限定されず、表示システム５２０は、プロジェクター、テレビション装置、情報処理装置、携帯型情報端末等の種々の電子機器に適用できる。

処理装置２００は、画像データを回路装置１００へ送信する。回路装置１００は、処理装置２００から画像データを受信し、その画像データに対する処理を行う。回路装置１００は、処理後の画像データとタイミング制御信号とを、表示ドライバー３００へ出力する。タイミング制御信号は、水平同期信号及び垂直同期信号、ピクセルクロック信号等である。表示ドライバー３００は、画像データとタイミング制御信号を回路装置１００から受信し、その画像データとタイミング制御信号に基づいて電気光学パネル４６０を駆動する。これにより、画像データに対応した画像が電気光学パネル４６０に表示される。

処理装置２００は、ＣＰＵ（Central Processing Unit）又はマイクロコンピューター等のプロセッサーである。或いは処理装置２００は、回路基板に実装された複数の回路部品により構成されてもよい。回路装置１００は集積回路装置である。表示ドライバー３００は集積回路装置であり、例えば電気光学パネル４６０のガラス基板に実装される。或いは表示ドライバー３００は回路基板に実装され、その回路基板と電気光学パネル４６０とが接続されてもよい。電気光学パネル４６０は、例えばマトリクス型の液晶表示パネル、或いはＥＬ（Electro Luminescence）パネルである。

図８は、回路装置１００を含む電子機器の構成例である。本実施形態の電子機器として、表示装置を搭載する種々の電子機器を想定できる。例えば本実施形態の電子機器として、車載表示装置や、ディスプレイ、プロジェクター、テレビション装置、情報処理装置、携帯型情報端末、カーナビゲーションシステム、携帯型ゲーム端末、ＤＬＰ（Digital Light Processing）装置等を想定できる。車載表示装置は、例えばメーターパネル等である。

電子機器６００は、処理装置２００、回路装置１００、表示ドライバー３００、電気光学パネル４６０、記憶部３２０、操作部３３０、通信部３４０を含む。なお、記憶部３２０は記憶装置又はメモリーである。操作部３３０は操作装置である。通信部３４０は通信装置である。

操作部３３０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウス、キーボード、電気光学パネル４６０に装着されたタッチパネル等で構成される。通信部３４０は、画像データや制御データの通信を行うデータインターフェースである。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、通信部３４０から入力された画像データを記憶する。或は、記憶部３２０は、処理装置２００のワーキングメモリーとして機能する。処理装置２００は、電子機器の各部の制御処理や種々のデータ処理を行う。回路装置１００は表示コントローラーである。即ち回路装置１００は表示ドライバー３００の制御処理を行う。例えば、回路装置１００は、通信部３４０や記憶部３２０から処理装置２００を介して転送された画像データを、表示ドライバー３００が受け付け可能な形式に変換し、その変換された画像データを表示ドライバー３００へ出力する。表示ドライバー３００は、回路装置１００から転送された画像データに基づいて電気光学パネル４６０を駆動する。

図９は、回路装置１００を含む移動体の構成例である。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器又は装置である。本実施形態の移動体として、例えば、車、飛行機、バイク、船舶、走行ロボット、或いは歩行ロボット等の種々の移動体を想定できる。図９は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、表示装置３５０と、自動車２０６の各部を制御する制御装置５１０が組み込まれている。本実施形態の回路装置１００は例えば制御装置５１０の基板に実装されている。或いは、本実施形態の回路装置１００は表示装置３５０に含まれてもよい。制御装置５１０は、例えば車速や燃料残量、走行距離、各種装置の設定等の情報をユーザーに提示する画像を生成し、その画像を表示装置３５０に送信して電気光学パネルに表示させる。

以上の実施形態において説明した回路装置は、ピクセルクロック判定回路と信号判定回路とマスク回路とを含む。ピクセルクロック判定回路は、ピクセルクロック信号のエッジを検出するエッジ検出回路を有する。ピクセルクロック判定回路はピクセルクロック判定信号を出力する。ピクセルクロック判定信号は、基準クロック信号によって設定される検出期間内において、エッジ検出回路によってピクセルクロック信号のエッジが検出されなかった場合にアクティブとなる。信号判定回路は、基準クロック信号に基づいて、電気光学パネルの表示制御信号が正常であるか否かを判定する。信号判定回路は、表示制御信号が異常である場合にアクティブとなる信号判定信号を出力する。マスク回路は、ピクセルクロック判定信号及び信号判定信号の少なくとも一方がアクティブである場合に表示制御信号をマスクする。

本実施形態によれば、表示制御信号が正常であるか否かが判定されると共に、ピクセルクロック信号が正常であるか否かが判定される。これにより、表示制御信号が正常であるか否かだけが判定される場合に比べて、異常判定の信頼性が向上する。またピクセルクロック信号が正常であるか否かを、エッジ検出によって判定するので、回路規模又は回路の複雑化を抑制できる。

また本実施形態では、ピクセルクロック判定回路は検出期間設定回路を有する。検出期間設定回路は、基準クロック信号に基づいて検出期間を設定してもよい。

このようにすれば、検出期間設定回路が検出期間を設定することで、エッジ検出回路がピクセルクロック信号のエッジを検出する検出期間が、設定される。そして、ピクセルクロック判定回路は、検出期間設定回路により設定された検出期間において、エッジ検出回路によってピクセルクロック信号のエッジが検出されたか否かを判定することで、ピクセルクロック信号が正常であるか否かを判定できる。

また本実施形態では、検出期間設定回路は、検出期間の長さを設定する設定情報と基準クロック信号とに基づいて、検出期間を設定してもよい。

このようにすれば、検出期間設定回路が、設定情報により検出期間の長さを設定できる。即ち、設定情報を変更することで、検出期間の長さを調整できるようになる。

また本実施形態では、検出期間設定回路は、基準クロック信号を分周することで分周クロック信号を出力する分周回路を有してもよい。設定情報は、分周回路の分周比情報であってもよい。

このようにすれば、分周回路の分周比情報が設定されることで、検出期間の長さが設定される。分周回路は基準クロック信号を分周するので、設定情報と基準クロック信号とに基づいて検出期間が設定されることになる。

また本実施形態では、検出期間設定回路は第１ラッチ回路を有してもよい。第１ラッチ回路は、基準クロック信号に基づいて分周クロック信号をラッチすることで、検出期間設定信号を出力してもよい。エッジ検出回路は、第２ラッチ回路と第３ラッチ回路とを有してもよい。第２ラッチ回路は、検出期間設定信号が非アクティブである期間において、リセット状態となり、検出期間設定信号がアクティブである検出期間において、ピクセルクロック信号のエッジが入力されたとき非アクティブの信号をラッチする。第３ラッチ回路は、第２ラッチ回路によるエッジ検出結果を、検出期間設定信号に基づいてラッチすることで、ピクセルクロック判定信号を出力する。

このようにすれば、第２ラッチ回路は、検出期間設定信号がアクティブである検出期間において、ピクセルクロック信号のエッジを検出できる。即ち、検出期間において第２ラッチ回路にピクセルクロック信号のエッジが入力されたとき、第２ラッチ回路が非アクティブの信号をラッチすることで、エッジ検出結果が非アクティブになる。一方、検出期間において第２ラッチ回路にピクセルクロック信号のエッジが一回も入力されなかったとき、第２ラッチ回路が非アクティブの信号をラッチしないので、エッジ検出結果がアクティブになる。

また本実施形態では、回路装置はタイミング制御回路を含んでもよい。タイミング制御回路は、マスク回路を介して入力される表示制御信号に基づいて、電気光学パネルを駆動する表示ドライバーに用いられる表示ドライバー用表示制御信号を、生成してもよい。

このようにすれば、マスク回路により表示制御信号がマスクされなかった場合には、タイミング制御回路は、そのマスクされなかった表示制御信号に基づいて表示ドライバー用表示制御信号を生成できる。一方、マスク回路により表示制御信号がマスクされた場合には、表示制御信号に基づく表示ドライバー用表示制御信号の生成は停止される。

また本実施形態では、タイミング制御回路は、マスク回路により表示制御信号がマスクされた場合、基準クロック信号に基づいて表示ドライバー用表示制御信号を生成してもよい。

このようにすれば、表示制御信号が異常であると判定された場合であっても、基準クロック信号に基づいて表示ドライバー用表示制御信号を生成できる。そして、その表示ドライバー用表示制御信号を表示ドライバーに供給できる。

また本実施形態では、信号判定回路は、表示制御信号のエッジ間期間を基準クロック信号に基づいて計測することで、表示制御信号が正常であるか否かを判定してもよい。

このようにすれば、信号判定回路は、基準クロック信号に基づいて、表示制御信号が正常であるか否かを判定できる。即ち、表示制御信号のエッジ間期間が所定しきい値以下となっているかを、基準クロック信号を用いて計測できる。

また本実施形態では、表示制御信号は、水平同期信号及び垂直同期信号、データイネーブル信号のうち少なくとも１つを含んでもよい。

このようにすれば、信号判定回路は、水平同期信号及び垂直同期信号、データイネーブル信号のうち少なくとも１つが正常であるか否かを判定できる。

また本実施形態では、電気光学装置は、上記に記載の回路装置と電気光学パネルとを含む。

また本実施形態では、電子機器は、上記に記載の回路装置を含む。

また本実施形態では、移動体は、上記に記載の回路装置を含む。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、電気光学装置、電子機器及び移動体の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１００…回路装置、１１０…ピクセルクロック判定回路、１１１…エッジ検出回路、１１２…検出期間設定回路、１２０…信号判定回路、１３０…マスク回路、１３１，１３２，１３３…マスク部、１３４，１３５…マスク信号出力部、１４０…タイミング制御回路、１５０…レジスター、１６０…画像処理回路、１７０，１８０…インターフェース回路、２００…処理装置、２０６…自動車、３００…表示ドライバー、３２０…記憶部、３３０…操作部、３４０…通信部、３５０…表示装置、４６０…電気光学パネル、５００…表示制御システム、５１０…制御装置、５２０…表示システム、５３０…電気光学装置、６００…電子機器、ＢＮＣ…分周回路、ＤＣＳＱ…表示ドライバー用表示制御信号、ＤＣＳ…表示制御信号、ＥＰＤＣ…信号判定信号、ＥＲＰＸ…ピクセルクロック判定信号、ＨＳＹＮＣ…水平同期信号、ＰＸＣＫ…ピクセルクロック信号、ＲＦＣＫ…基準クロック信号、ＲＰ…検出期間設定信号、ＴＤＥＴ…検出期間、ＶＳＹＮＣ…垂直同期信号

Claims (13)

1. ピクセルクロック信号のエッジを検出するエッジ検出回路を有し、基準クロック信号によって設定される検出期間内において、前記エッジ検出回路によって前記ピクセルクロック信号の前記エッジが検出されなかった場合にアクティブとなるピクセルクロック判定信号を出力するピクセルクロック判定回路と、
   前記基準クロック信号に基づいて、水平同期信号、垂直同期信号及びデータイネーブル信号の少なくとも１つである電気光学パネルの表示制御信号が正常であるか否かを判定し、前記表示制御信号が異常である場合にアクティブとなる信号判定信号を出力する信号判定回路と、
   前記ピクセルクロック判定信号及び前記信号判定信号の少なくとも一方がアクティブである場合に前記表示制御信号をマスクするマスク回路と、
   を含み、
   前記ピクセルクロック判定回路は、前記検出期間の長さを設定する設定情報と前記基準クロック信号とに基づいて前記検出期間を設定する検出期間設定回路を有し、
   前記検出期間設定回路は、前記基準クロック信号を分周することで分周クロック信号を出力する分周回路を有し、
   前記設定情報は、前記分周回路の分周比情報であることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記検出期間設定回路は、
   前記基準クロック信号に基づいて前記分周クロック信号をラッチすることで、検出期間設定信号を出力する第１ラッチ回路を有し、
   前記エッジ検出回路は、
   前記検出期間設定信号が非アクティブである期間において、リセット状態となり、前記検出期間設定信号がアクティブである前記検出期間において、前記ピクセルクロック信号の前記エッジが入力されたとき非アクティブの信号をラッチする第２ラッチ回路と、
   前記第２ラッチ回路によるエッジ検出結果を、前記検出期間設定信号に基づいてラッチすることで、前記ピクセルクロック判定信号を出力する第３ラッチ回路と、
   を有することを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記マスク回路を介して入力される前記表示制御信号に基づいて、前記電気光学パネルを駆動する表示ドライバーに用いられる表示ドライバー用表示制御信号を、生成するタイミング制御回路を含むことを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   前記タイミング制御回路は、
   前記マスク回路により前記表示制御信号がマスクされた場合、前記基準クロック信号に基づいて前記表示ドライバー用表示制御信号を生成することを特徴とする回路装置。
5. ピクセルクロック信号のエッジを検出するエッジ検出回路を有し、基準クロック信号によって設定される検出期間内において、前記エッジ検出回路によって前記ピクセルクロック信号の前記エッジが検出されなかった場合にアクティブとなるピクセルクロック判定信号を出力するピクセルクロック判定回路と、
   前記基準クロック信号に基づいて、水平同期信号、垂直同期信号及びデータイネーブル信号の少なくとも１つである電気光学パネルの表示制御信号が正常であるか否かを判定し、前記表示制御信号が異常である場合にアクティブとなる信号判定信号を出力する信号判定回路と、
   前記ピクセルクロック判定信号がアクティブである場合に前記ピクセルクロック信号をマスクし、前記ピクセルクロック判定信号及び前記信号判定信号の少なくとも一方がアクティブである場合に前記表示制御信号をマスクするマスク回路と、
   前記ピクセルクロック信号及び前記表示制御信号の少なくとも１つが前記マスク回路によりマスクされた場合に、前記電気光学パネルを駆動する表示ドライバーにおいてタイミング制御に用いられる信号である表示ドライバー用表示制御信号を、前記基準クロック信号に基づいて生成するタイミング制御回路と、
   を含むことを特徴とする回路装置。
6. 請求項５に記載の回路装置において、
   前記ピクセルクロック判定回路は、
   前記基準クロック信号に基づいて前記検出期間を設定する検出期間設定回路を、有することを特徴とする回路装置。
7. 請求項６に記載の回路装置において、
   前記検出期間設定回路は、
   前記検出期間の長さを設定する設定情報と前記基準クロック信号とに基づいて、前記検出期間を設定することを特徴とする回路装置。
8. 請求項７に記載の回路装置において、
   前記検出期間設定回路は、
   前記基準クロック信号を分周することで分周クロック信号を出力する分周回路を有し、
   前記設定情報は、前記分周回路の分周比情報であることを特徴とする回路装置。
9. 請求項８に記載の回路装置において、
   前記検出期間設定回路は、
   前記基準クロック信号に基づいて前記分周クロック信号をラッチすることで、検出期間設定信号を出力する第１ラッチ回路を有し、
   前記エッジ検出回路は、
   前記検出期間設定信号が非アクティブである期間において、リセット状態となり、前記検出期間設定信号がアクティブである前記検出期間において、前記ピクセルクロック信号の前記エッジが入力されたとき非アクティブの信号をラッチする第２ラッチ回路と、
   前記第２ラッチ回路によるエッジ検出結果を、前記検出期間設定信号に基づいてラッチすることで、前記ピクセルクロック判定信号を出力する第３ラッチ回路と、
   を有することを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置において、
    前記信号判定回路は、
    前記表示制御信号のエッジ間期間を前記基準クロック信号に基づいて計測することで、前記表示制御信号が正常であるか否かを判定することを特徴とする回路装置。
11. 請求項１乃至１０のいずれか一項に記載の回路装置と、
    前記電気光学パネルと、
    を含むことを特徴とする電気光学装置。
12. 請求項１乃至１０のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
13. 請求項１乃至１０のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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