JP2002207458A

JP2002207458A - 液晶表示装置

Info

Publication number: JP2002207458A
Application number: JP2001002005A
Authority: JP
Inventors: Yasuhiko Yamagishi; 康彦山岸; Tomohide Ohira; 智秀大平
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 2001-01-10
Filing date: 2001-01-10
Publication date: 2002-07-26
Anticipated expiration: 2021-01-10
Also published as: JP3739284B2

Abstract

(57)【要約】【課題】外部から入力される外部クロックが停止した
場合に、液晶表示素子に直流電圧が印加されるのを防止
できる液晶表示装置を提供する。【解決手段】複数の画素を有する液晶表示素子と、前
記液晶表示素子の前記画素を駆動する駆動手段と、前記
駆動手段に表示データ、表示制御信号を送出する表示制
御装置と、前記駆動手段に電源電圧を供給する電源回路
と、前記電源回路と前記駆動手段との間に設けられるス
イッチ手段とを具備する液晶表示装置であって、前記表
示制御装置は、あるサンプリング期間内に、外部から入
力される外部クロックのクロック数をカウントするカウ
ンタと、前記カウンタでのカウント値が０の場合に、前
記スイッチ手段に対して、前記スイッチ手段をオフとす
る制御信号を送出する判定手段とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に、液晶表示装置に異常信号が入力された場合
に、表示画面の乱れなどを防止する液晶表示装置に関す
る。

【０００２】

【従来の技術】図７は、従来の液晶表示装置の概略構成
を示すブロック図である。図７に示すように、従来の液
晶表示装置４０は、液晶表示パネル１と、ゲートドライ
バ部２、ソースドライ部３と、表示制御回路４１と、電
源回路６とを具備する。ここで、ゲートドライバ部２に
は、複数個のゲートドライバが配置され、また、ソース
ドライバ部３には、複数個のソースドライバ（または、
ドレインドライバともいう）が配置される。パーソナル
コンピュータ（ＰＣ；以下、パソコンと称する。）本体
３９から液晶表示装置４０に送出されるＩ／Ｆ信号は、
表示制御回路４１に入力され、表示制御回路４１におい
て、タイミング調整と、液晶表示パネル１の各画素の液
晶に直流電圧が印加されないようにする（交流化）ため
の表示制御信号を生成し、これらの表示制御信号と表示
データとをソースドライ部３の各ドライバ、また、表示
制御信号をゲートドライバ部２の各ドライバに送出する
ことにより、液晶表示パネル１の表示画面に画像が表示
される。ここで、パソコン本体３９から送出されるＩ／
Ｆ信号には、ＴＦＴ表示データ、ドットクロック（ＤＣ
ＬＫ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号
（Ｖｓｙｎｃ）、およびディスプレイタイミング信号
（ＤＴＭＧ）がある。

【０００３】液晶表示パネル１は、現在、ＸＧＡ表示モ
ードの解像度が１０２４×７６８のものが一般に広く使
われており、以下説明においては、前記解像度を備えた
液晶表示装置について述べる。また、パソコン本体３９
と液晶表示装置４０との間のＩ／Ｆ信号は、アナログ信
号、または、ディジタル信号で伝送する方式があり、一
般に、後者のディジタル伝送方式は、例えば、ＬＶＤＳ
（Low Voltage Differential Signaling）インターフェ
ースが広く使用されている。このＬＶＤＳインターフェ
ースでは、パソコン本体３９にＬＶＤＳドライバＩＣ
（図示せず）を、液晶表示装置４０にＬＶＤＳレシーバ
ＩＣ（図示せず）を配置し、パソコン本体３９から送出
されるＩ／Ｆ信号（前述した、ＴＦＴ表示データ、ドッ
トクロック（ＤＣＬＫ）、水平同期信号（Ｈｓｙｎ
ｃ）、垂直同期信号（Ｖｓｙｎｃ）、ディスプレイタイ
ミング信号（ＤＴＭＧ）など）を、低電圧の差動信号に
より転送するものである。

【０００４】

【発明が解決しようとする課題】例えば、パソコン本体
３９と液晶表示装置４０との間のＩ／Ｆ信号の伝送方式
として、前述したようなＬＶＤＳインターフェースを備
えた液晶表示装置４０において、電源投入後、パソコン
本体３９が起動するある一定期間、パソコン本体３９か
ら、液晶表示装置４０の規格外の周波数やタイミングで
信号が出力される場合があり、このような場合には、液
晶表示パネル１に表示される表示画像が一時的に乱れ
る、または、液晶表示パネル１に画像が表示されなくな
る現象が発生する。例えば、液晶表示装置４０は、液晶
表示パネル１の各画素の液晶に直流電圧が印加されない
ように、表示制御回路４１で交流化を行なっているが、
パソコン本体３９の起動時にドットクロック（ＤＣＬ
Ｋ）が一時的に停止する場合があり、この場合には、表
示制御回路４１において、交流化を行うための表示制御
信号が生成できなくなり、ゲートドライバ部２およびソ
ースドライバ部３の各ドライバに表示制御信号を送出す
ることができなくなる。その結果、液晶表示パネル１の
各画素の液晶に直流電圧が印加され、液晶が劣化すると
いう問題が生じる。

【０００５】また、一時的にも、液晶表示パネル１の各
画素の液晶に直流電圧が印加されると、液晶表示パネル
１に表示する画像を代えても、以前表示された画像が焼
き付いた状態で残り、液晶表示パネル１に表示される表
示画像の表示品質を低下させる。また、パソコン本体３
９は、一般に、ＶＥＳＡ（Video Electronics Standard
s Association）で規定されたドットクロック（ＤＣＬ
Ｋ）が２５．１７５ＭＨｚ、解像度が６４０×４８０の
ＶＧＡ表示モードから、ドットクロック（ＤＣＬＫ）が
６５ＭＨｚ、解像度が１０２４×７６８のＸＧＡ表示モ
ードに遷移しながら起動する。その際、クロック切り替
え時に周波数が不安定となり、垂直同期信号のｎ倍の期
間に渡って、ドットクロック（ＤＣＬＫ）、水平同期信
号、および垂直同期信号の周波数が、液晶表示装置４０
の規定範囲外まで任意に可変することが原因となり、結
果して、表示制御回路４１で生成される信号に、タイミ
ングエラーが発生し、液晶表示パネル１の表示画面の横
方向または縦方向にスジ状ノイズ、フリッカが生じると
いう問題点があった。

【０００６】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、液晶表
示装置において、外部から入力される外部クロックが停
止した場合に、液晶表示素子に直流電圧が印加されるの
を防止することが可能となる技術を提供することにあ
る。本発明の他の目的は、液晶表示装置において、外部
から入力される外部クロックの周波数が規定範囲外の周
波数となった場合に、液晶表示素子の表示画面の画面乱
れを防止することが可能となる技術を提供することにあ
る。本発明の前記ならびにその他の目的と新規な特徴
は、本明細書の記述及び添付図面によって明らかにす
る。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、複数の画素を有す
る液晶表示素子と、前記液晶表示素子の前記画素を駆動
する駆動手段と、前記駆動手段に表示データ、表示制御
信号を送出する表示制御装置と、前記駆動手段に電源電
圧を供給する電源回路と、前記電源回路と前記駆動手段
との間に設けられるスイッチ手段とを具備する液晶表示
装置に適用される。本発明において、前記表示制御装置
は、あるサンプリング期間内に、外部から入力される外
部クロックのクロック数をカウントするカウンタと、前
記カウンタでのカウント値が０の場合に、前記スイッチ
手段に対して、前記スイッチ手段をオフとする制御信号
を送出する判定手段とを有する。

【０００８】前記手段によれば、前記表示制御装置は、
あるサンプリング期間内に、外部から入力される外部ク
ロックのクロック数をカウントし、カウント値が０の場
合に、前記スイッチ手段に対して、前記スイッチ手段を
オフとする制御信号を送出して、前記電源回路から前記
駆動手段に対する電源電圧の供給をオフとする。これに
より、外部から入力される外部クロックが停止した場合
に、液晶表示素子に直流電圧が印加されるのを防止する
ことが可能となる。

【０００９】また、本発明は、複数の画素を有する液晶
表示素子と、前記液晶表示素子の前記画素を駆動する駆
動手段と、前記駆動手段に表示データ、表示制御信号を
送出する表示制御装置と、前記駆動手段に電源電圧を供
給する電源回路とを具備する液晶表示装置に適用され
る。本発明において、前記表示制御装置は、あるサンプ
リング期間内に、外部から入力される外部クロックのク
ロック数をカウントするカウンタと、Ｎを前記カウンタ
での前記サンプリング期間内における、前記外部クロッ
クの正規なクロック数、Ｎｍｉｎを前記Ｎのクロック数
に基づき予め決定され、Ｎより小さな数、Ｎｍａｘを前
記Ｎのクロック数に基づき予め決定され、Ｎより大きな
数とするとき、前記カウンタでのカウント値（Ｎ０）
が、Ｎ０＜Ｎｍｉｎ、あるいは、Ｎ０＞Ｎｍａｘのとき
に、「黒」あるいは「白」の表示データを前記駆動手段
に対して送出する判定手段とを有する。

【００１０】前記手段によれば、前記表示制御装置は、
あるサンプリング期間内に、外部から入力される外部ク
ロックのクロック数をカウントし、カウント値（Ｎ０）
が、Ｎ０＜Ｎｍｉｎ、あるいは、Ｎ０＞Ｎｍａｘのとき
に、「黒」あるいは「白」の表示データを前記駆動手段
に対して送出する。ここで、Ｎｍｉｎは、前記カウンタ
での前記サンプリング期間内における、前記外部クロッ
クの正規なクロック数（Ｎ）に基づき予め決定され、Ｎ
より小さな数、Ｎｍａｘは、前記Ｎのクロック数に基づ
き予め決定され、Ｎより大きな数である。これにより、
外部から入力される外部クロックの周波数が規定範囲外
の周波数となった場合に、液晶表示素子の表示画面は、
「黒」あるいは「白」の表示画面となるので、表示画面
の画面乱れを防止することが可能となる。

【００１１】本発明の好ましい実施の形態では、前記表
示制御装置の外部あるいは内部に設けられる発振回路を
備え、前記表示制御装置の前記カウンタは、前記発振回
路から出力される出力信号、あるいは、ｎ（ｎ≧２）分
周された前記発振回路から出力される出力信号が、Ｈレ
ベル（またはＬレベル）の間、前記外部クロックのクロ
ック数をカウントすることを特徴とする。本発明の好ま
しい実施の形態では、前記電源回路は発振回路を有し、
前記表示制御装置の前記カウンタは、前記電源回路の前
記発振回路から出力される出力信号、あるいは、ｎ（ｎ
≧２）分周された前記電源回路の前記発振回路から出力
される出力信号が、Ｈレベル（またはＬレベル）の間、
前記外部クロックのクロック数をカウントすることを特
徴とする。本発明の好ましい実施の形態では、前記表示
制御装置の前記カウンタは、前記電源回路の内部で生成
されるパルス信号、あるいは、ｎ（ｎ≧２）分周された
前記電源回路の内部で生成されるパルス信号が、Ｈレベ
ル（またはＬレベル）の間、前記外部クロックのクロッ
ク数をカウントすることを特徴とする。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。図１は、本
発明の実施の形態の液晶表示装置の概略構成を示す図で
ある。本実施の形態の液晶表示装置４２は、液晶表示パ
ネル１と、ゲートドライバ部２と、ソースドライバ部３
と、表示制御回路４と、液晶表示パネル１を駆動するた
めに必要な内部電源を生成する電源回路６と、前記電源
回路の出力のＯＮ／ＯＦＦ制御するスイッチ回路３８
と、前記電源回路６のパルス制御信号を表示制御回路４
の電源レベルに変換するバッファ回路（または、レベル
変換回路）５とを有する。本実施の形態の液晶表示装置
４２も、図７に示す従来の液晶表示装置４０と同様に、
ＬＶＤＳＩ／Ｆ入力に対応した液晶表示装置４２であ
る。また、液晶表示パネル１は、マトリクス状に配置さ
れた画素を有する。

【００１３】図１に示す電源回路６は、各画素を駆動す
るために必要な内部電源電圧、例えば、＋１５Ｖ，＋２
０Ｖ，−５Ｖ等の電圧を、＋３Ｖの入力電圧から生成し
て、ゲートドライバ部２およびソースドライバ部３の各
ドライバに供給する。内部電源電圧を生成するために、
電源回路６は、ある一定周波数のパルス制御信号で駆動
されている。本実施の形態の液晶表示装置４２は、前述
一定周波数のパルス制御信号により生成されるパルス信
号を表示制御回路４に入力し、表示制御回路４におい
て、前記一定周波数のパルス信号に基づき、外部から入
力されるドットクロック（外部クロック；以下、単に、
ＤＣＬＫと称する。）の停止、および周波数が規定範囲
外の周波数であることを検出する。

【００１４】まず、電源回路６のパルス信号を表示制御
回路４に送るためのバッファ回路５の詳細手段について
以下に述べる。図２は、本実施の形態の電源回路、およ
び、バッファ回路５の一例の回路構成示す回路図であ
る。図２に示す電源回路６は、Ｖｉｎの入力電源電圧か
ら、一般的な昇圧ＤＣ／ＤＣコンバータ回路により、Ｖ
ｉｎより高い、Ｖｏ１の出力電圧を生成し、さらに、一
般的なチャージポンプ回路（ＣＰ）１８により、Ｖｏ１
より高いＶｏ２の出力電圧Ｖｏ２を生成する回路を表し
ている。具体的には、ダイオード７、インダクタ８、ｎ
ｐｎ型トランジスタ（以下、ＮＰＮと称する。）９、平
滑コンデンサ１０からなる昇圧回路部と、パルス幅変調
方式（以下、ＰＷＭ（Pulse Width Modulation）と称す
る。）によるフィードバック制御を行なうＩＣ回路１３
とで構成されている。

【００１５】このＩＣ回路１３は、発振器１６（ＯＳ
Ｃ）と、出力制御部１７のブロックからなり、発振器１
６では、抵抗１４、コンデンサ１５の時定数により任意
の電源制御周波数（一般的には、１００ＫＨｚ〜５００
ＫＨｚの発振周波数）を決定し、出力制御部１７では、
ＮＰＮ９のＯＮ／ＯＦＦ制御と、抵抗（１１，１２）に
よるフィードバック制御により、電源回路６からＶｏ１
の電源電圧を出力する。ここで、出力制御部１７は、発
振器１６からの一定周波数の出力電圧（または、出力電
流）に応じて、ＮＰＮ９をＯＮ／ＯＦＦするデューティ
ー比を可変しており、ＮＰＮ９のコレクタ側、つまり図
中（Ａ）点のインダクタ８とダイオード７との接続点に
は、Ｖｏ１より高い電圧のパルス信号が現われる。この
パルス信号を、表示制御回路４に伝送するためのバッフ
ァ回路５の構成について説明する。

【００１６】図２に示すバッファ回路５は、電源回路６
とＡＣ結合するためのカップリング・コンデンサ１９、
ダイオード２０、ＮＰＮ２３、ＮＰＮ２３にバイアス電
圧を印加するバイアス抵抗（２１，２２）、および、負
荷抵抗２４で構成されており、前述した（Ａ）点のパル
ス信号を、表示制御回路４のＶｉｎの電源電圧レベルの
パルス信号に変換する回路である。このバッファ回路５
では、コンデンサ１９から入力されたパルス信号を、ダ
イオード２０により、パルス信号のローレベルをダイオ
ード２０の順方向電圧（ＶＦ：約０．７Ｖ）以下にクラ
ンプし、このクランプ信号でＮＰＮ２３をＯＮ／ＯＦＦ
させる。ＮＰＮ２３の負荷抵抗２４は、表示制御回路４
と同等の電圧（Ｖｉｎ）に接続されているため、入力さ
れるパルス信号とは位相が１８０度異なり、かつ、電圧
レベルが、０〜ＶＣＣのパルス信号（ＤＤＣＬＫ）が得
られる。

【００１７】本実施の形態において、前述のパルス信号
（ＤＤＣＬＫ）を得る手段として、前述したＡＣ結合に
よる手法以外に、ＩＣ回路１３の発振器１６の出力信号
を直接利用するようにしてもよく、その場合の、バッフ
ァ回路５の回路構成を図３に示す。図３に示す電源回路
６は、図２に示す回路と同じ回路構成であるので、回路
構成及び動作の説明を省略する。図３に示すＩＣ回路１
３の発振器１６は、前述したように、抵抗１４とコンデ
ンサ１５の時定数による充放電により発振周波数を決定
しているが、この時、一般的なＩＣ回路１３において、
図３の（Ａ）点の電圧波形は、周波数一定で、且つ、
０．７Ｖ以上の振幅の三角波となる。この三角波を、バ
ッファ回路５のバイアス抵抗２５を経由して、ＮＰＮ２
７のベース電極に印加することで、ＮＰＮ２７がＯＮ／
ＯＦＦし、バッファ回路５に入力される小振幅の信号か
ら、電圧レベルが、０〜ＶＣＣのパルス信号（ＤＤＣＬ
Ｋ）が得られる。

【００１８】次に、バッファ回路５から出力されるパル
ス信号（ＤＤＣＬＫ）を基に、表示制御回路４におい
て、外部から入力されるドットクロック（ＤＣＬＫ）の
停止、および、外部から入力されるドットクロック（Ｄ
ＣＬＫ）の周波数が規定範囲外の周波数であることを検
出する異常検出回路について説明する。図４は、本実施
の形態の表示制御回路内の異常検出回路３５の回路構成
を示すブロック図である。図４に示す異常検出回路３５
は、バッファ回路５から出力されるクロック信号（ＤＤ
ＣＬＫ）を分周する分周回路２９と、分周回路２９で分
周されたパルス信号（Ｄ）とドットクロック（ＤＣＬ
Ｋ）との論理積をとる２入力ＡＮＤ回路３１と、分周回
路２９で分周されたパルス信号（Ｄ）がＨｉｇｈレベル
（以下、Ｈレベルと称する。）期間内に動作するカウン
タ（ＣＵ１）回路３０と、カウンタ回路３０のカウント
値から、ドットクロック（ＤＣＬＫ）の停止、および、
ドットクロック（ＤＣＬＫ）の周波数が規定範囲外の周
波数であることを判別する比較判定回路３２と、判定信
号等からデータのイネーブル制御信号を生成するための
３入力ＡＮＤ回路と、ある一定時間遅延（ＴＤ１）を行
なうカウンタ（ＣＵ２）回路３４と、ＤＤＯＮＰ信号を
生成する２入力ＡＮＤ回路３６、ＴＦＴ表示データをラ
ツチし、遅延するフリップフロップ（例えば、以下、Ｆ
Ｆと称する。）３７とを有する。

【００１９】図４に示すカウンタ回路３４は、分周回路
２９で分周されたパルス信号のカウントが終了した時点
で、出力信号（Ａ）がＨレベルとなる。また、比較判定
回路３２は、ドットクロック（ＤＣＬＫ）が停止した場
合、出力信号（Ｂ）がＬｏｗレベル（以下、Ｌレベルと
称する。）、周波数が規定範囲外の周波数である場合
に、出力信号（Ｆ）がＨレベルとなる。また、出力信号
（Ｂ）、および出力信号（Ｆ）は、ドットクロック（Ｄ
ＣＬＫ）が正常である場合には、Ｈレベルの状態を維持
する。図４に示す異常検出回路３５は、周波数が規定範
囲外の周波数であるドットクロック（ＤＣＬＫ）が入力
されると、ＦＦ回路３７を制御して、ソースドライバに
送出するＴＦＴ表示データを、「１」または「０」とし
て、液晶表示パネル１の表示画面を、全て黒状態、ある
いは、白状態の画面とする。また、ドットクロック（Ｄ
ＣＬＫ）が停止すると、液晶表示パネル内の液晶層に直
流電圧が印加されないように、スイッチ回路３８をＯＦ
ＦとするＤＤＯＮＰ信号を生成し、これにより、スイッ
チ回路３８をＯＦＦとして、電源回路６から、ゲートド
ライバ部２およびソースドライバ部３の各ドライバに供
給する電源電圧を遮断する。

【００２０】前述した動作を、図５、図６に示すタイミ
ングチャートを用いて説明する。図５は、表示制御回路
４に、周波数が規定範囲外の周波数であるドットクロッ
ク（ＤＣＬＫ）が入力された場合の、異常検出回路３５
の動作を説明するためのタイミングチャートである。図
５中の（Ａ）、（Ｄ）、（Ｅ）、（Ｆ）の各信号は、図
４中の出力信号（Ａ）、出力信号（Ｄ）、出力信号
（Ｅ）、出力信号（Ｆ）の各信号に対応する。図５中の
ＲＥＳＥＴ信号は、表示制御回路４の電源が入力される
とＬレベルからＨレベルに遷移し、同時に、カウンタ回
路３４が、分周回路２９で分周されたパルス信号を、Ｔ
Ｄ１の時間分だけカウントし、出力信号（Ａ）をＨレベ
ルにした後、カウンタ回路３４は停止する。この時、表
示制御回路４には、正常なドットクロック（ＤＣＬＫ）
が入力されているため、比較判定回路３２の出力信号
（Ｂ）がＨレベルとなり、ＤＤＯＮＰ信号が、Ｌレベル
からＨレベルに遷移する。これにより、図１に示すスイ
ッチ回路３８がＯＮし、電源回路６から、ゲートドライ
バ部２およびソースドライバ部３の各ドライバに電源電
圧が供給されるので、液晶表示パネル１の表示画面に画
像が表示される。

【００２１】図５中（Ｄ）の信号は、図４に示す分周回
路２９の分周比（ｎ）をｎ＝２とすれば、ドットクロッ
ク（ＤＣＬＫ）を２分周した信号が得られる。ＡＮＤ回
路３１で、ドットクロック（ＤＣＬＫ）を２分周した信
号と、ドットクロック（ＤＣＬＫ）との論理積を取った
出力信号（Ｅ）を、カウンタ回路３０でカウントする。
ここで、図５に示すように、表示制御回路４に入力され
るドットクロック（ＤＣＬＫ）の周波数が、一時的に正
常な周波数から規定範囲外の周波数になった場合、例え
ば、表示制御回路４におけるドットクロック（ＤＣＬ
Ｋ）の許容周波数範囲より低くなる、または、高くなっ
た場合には、図５中の異常信号期間にカウンタ回路３０
でカウントされる値（Ｎ０）は、ドットクロック（ＤＣ
ＬＫ）の周波数に依存して増滅する。今、比較判定回路
３２にセットされた比較判定値の最小値をＮｍｉｎ、最
大値をＮｍａｘとすれば、カウンタ回路３０のカウント
値（Ｎ０）が、Ｎｍｉｎ＜Ｎ０＜Ｎｍａｘの条件の場
合、比較判定回路３２は、入力されるドットクロック
（ＤＣＬＫ）は正常と判定する。

【００２２】これに対して、異常信号期間では、Ｎ０＜
Ｎｎｉｎ、あるいは、Ｎ０＞Ｎｍａｘとなるため、比較
判定回路３２は、入力されるドットクロック（ＤＣＬ
Ｋ）は、異常であると判定し、比較判定回路３２の出力
信号（Ｆ）をＨレベルからＬレベルに変化させる。出力
信号（Ｆ）がＬレベルになると、３入力ＡＮＤ回路３３
の出力信号がＬレベルとなり、これにより、ＦＦ回路３
７の出力が、Ｌレベル（黒表示）、又はＨレベル（白表
示）にセットされる。即ち、ソースドライバに送出され
るＴＦＴ表示データが、「１」または「０」となり、液
晶表示パネル１の表示画面は、黒状態、あるいは、白状
態の画面となる。これにより、異常信号期間内に、液晶
表示パネル１の表示画面に、乱れた画像が表示されるの
防止することが可能となる。

【００２３】なお、異常信号期間内に、ＤＤＯＮＰ信号
をＬレベルに変化させ、図１に示すスイッチ回路３８を
ＯＦＦとし、電源回路６から、ゲートドライバ部２およ
びソースドライバ部３の各ドライバに供給される電源電
圧をＯＦＦとしても良い。しかしながら、この場合に
は、パソコン起動時に、規定範囲外の周波数のドットク
ロック（ＤＣＬＫ）が、ある低い周期で連続入力された
場合、ゲートドライバ部２およびソースドライバ部３の
各ドライバに供給される電源電圧のＯＮ／ＯＦＦが頻繁
におこり、液晶表示パネル１の表示画面がフラッシュバ
ックする問題がある。したがって、本実施の形態のよう
に、異常信号期間に、ＴＦＴ表示データだけを制御し、
液晶表示パネル１の表示画面に、乱れた画像が表示され
るの防止するほうが好ましい。

【００２４】次に、ドットクロック（ＤＣＬＫ）が停止
した場合の異常検出回路３５の動作について図６を用い
て説明する。図６は、表示制御回路４に入力されるドッ
トクロック（ＤＣＬＫ）が一時的に停止した場合の、異
常検出回路３５の動作を説明するためのタイミングチャ
ートである。図中（Ａ）〜（Ｅ）の信号は、図４中に示
した出力（Ａ）、出力信号（Ｂ）、出力信号（Ｃ）、出
力信号（Ｄ）、出力信号（Ｅ）、出力信号（Ｆ）の各信
号に対応する。ドットクロック（ＤＣＬＫ）が停止する
信号停止期間においては、カウンタ回路３０にクロック
が入力されないため、カウンタ回路３０のカウント値
は、ｎ＝０となる。カウント値が０の場合に、比較判定
回路３２では、信号停止と判定し、出力信号（Ｂ）をＨ
レベルからＬレベルに変化させる。これにより、ＤＤＯ
ＮＰ信号がＨレベルからＬレベルに変化するので、図１
に示すスイッチ回路３８がＯＦＦとなり、電源回路６か
ら電源電圧が、ゲートドライバ部２およびソースドライ
バ部３の各ドライバに供給されなくなり、液晶表示パネ
ル１の各画素の液晶に直流電圧が印加されるのを防止す
ることが可能となる。

【００２５】次に、ドットクロック（ＤＣＬＫ）が正常
に入力されると、出力信号（Ｂ）はＬレベルからＨレベ
ルになるが、同時に、比較判定回路３２の出力信号
（Ｃ）（出力信号（Ｂ）を微分した信号）により、カウ
ンタ回路３４のカウント値がクリアされるため、カウン
タ回路３４の出力信号（Ａ）がＬレベルとなり、ＤＤＯ
ＮＰ信号はＬレベルを維持する。一方、カウンタ回路３
４は、再度、分周回路２９で分周されたパルス信号を、
ＴＤ１の時間分だけカウントし、出力信号（Ａ）をＨレ
ベルにした後、カウンタ回路３４は停止する。その結果
として、ＤＤＯＮＰ信号がＨレベルとなり、電源回路６
から、ゲートドライバ部２およびソースドライバ部３の
各ドライバに、電源電圧が供給されるので、液晶表示パ
ネル１の表示画面に画像が表示される。このように、本
実施の形態では、ドットクロック（ＤＣＬＫ）の停止を
判別することができるので、例えば、パソコンで使用さ
れるサスペンドモード等の省電力制御を簡単に実行する
ことが可能となる。

【００２６】この場合に、一時的に、正常→信号停止→
正常が早い周期で連続すると、この周期で、電源回路６
から、ゲートドライバ部２およびソースドライバ部３の
各ドライバに供給される電源電圧もＯＮ／ＯＦＦし、液
晶表示パネル１の表示画面がフラッシュバックするだけ
でなく、電源ＯＮ時に流れる過大な突入電流により、電
源回路６の回路寿命が低下する問題が発生する。本実施
の形態においては、ＤＤＯＮＰ信号がＨレベルとなる時
点を、前述した周期より長いＴＤ１の時間だけを遅延さ
せて、この問題を回避している。なお、前述の説明で
は、電源回路６の内部で生成されるパルス信号の電圧レ
ベルを、バッファ回路５でレベル変換して、パルス信号
（ＤＤＣＬＫ）を生成し、このパルス信号（ＤＤＣＬ
Ｋ）を、表示制御回路４の異常検出回路３５に入力し
て、外部から入力されるドットクロック（ＤＣＬＫ）の
停止状態、あるいは、外部から入力されるドットクロッ
ク（ＤＣＬＫ）が規定範囲外の周波数である状態を検出
する場合について説明したが、本発明はこれに限定され
るものではなく、表示制御回路４の外部、または内部
に、新たに発振回路を設け、この発振回路の出力をパル
ス信号（ＤＤＣＬＫ）としてもよい。

【００２７】ただし、電源回路６はパルス制御信号が必
要とされ、その内部に、発振回路を内蔵するのが一般的
であり、本実施の形態のように、電源回路６の内部で生
成されるパルス信号をパルス信号（ＤＤＣＬＫ）とする
ほうが効率的である。さらに、前述の説明では、本発明
をＴＦＴ方式の液晶表示装置に適用した場合について説
明したが、本発明はこれに限定されるものではなく、例
えば、ＳＴＮ方式の液晶表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施の形
態に基づき具体的に説明したが、本発明は、前記実施の
形態に限定されるものではなく、その要旨を逸脱しない
範囲において種々変更可能であることは勿論である。

【００２８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。（１）本発明の液晶表示装置によれば、外部から入力さ
れる外部クロックが停止した場合に、液晶表示素子に直
流電圧が印加されるのを防止することが可能となる。（２）本発明の液晶表示装置によれば、外部から入力さ
れる外部クロックの周波数が規定範囲外の周波数となっ
た場合に、液晶表示素子の表示画面の画面乱れを防止す
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態の液晶表示装置の概略構成
を示す図である。

【図２】本発明の実施の形態の電源回路、および、バッ
ファ回路の一例の回路構成示す回路図である。

【図３】本発明の実施の形態のバッファ回路の他の例の
回路構成示す回路図である。

【図４】本発明の実施の形態の表示制御回路内の異常検
出回路の回路構成を示すブロック図である。

【図５】本発明の実施の形態の表示制御回路に、周波数
が規定範囲外の周波数であるドットクロック（ＤＣＬ
Ｋ）が入力された場合の、異常検出回路の動作を説明す
るためのタイミングチャートである。

【図６】本発明の実施の形態の表示制御回路に入力され
るドットクロック（ＤＣＬＫ）が一時的に停止した場合
の、異常検出回路の動作を説明するためのタイミングチ
ャートである。

【図７】従来の液晶表示装置の概略構成を示すブロック
図である。

【符号の説明】

１…液晶表示パネル、２…ゲートドライバ部、３…ソー
スドライバ部、４，４１…表示制御回路、５…バッファ
回路、６…電源回路、７，２０…ダイオード、８…イン
ダクタ、９，２３，２７…ｎｐｎ型トランジスタ、１
０，１５，１９…コンデンサ、１１，１２，１４，２
１，２２，２４，２５，２６，２８…抵抗、１３…ＩＣ
回路、１６…発振器（ＯＳＣ）、１７…出力制御部、１
８…チャージポンプ回路（ＣＰ）２９…分周回路、３０
…カウンタ回路（ＣＵ１）、３１，３６…２入力ＡＮＤ
回路、３２…比較判定回路、３３…３入力ＡＮＤ回路、
３４…カウンタ回路（ＣＵ２）、３５…異常検出回路、
３７…フリップフロップ回路（ＦＦ）、３８…スイッチ
回路、３９…パーソナルコンピュータ本体、４０，４２
…液晶表示装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者大平智秀千葉県茂原市早野3300番地株式会社日立製作所ディスプレイグループ内Ｆターム(参考） 5C006 AF65 AF67 AF68 AF72 BB11 BF06 BF14 BF22 BF23 BF26 BF36 BF37 BF42 FA34 5C080 AA10 BB05 DD09 DD29 JJ02 JJ03 JJ04

Claims

【特許請求の範囲】

【請求項１】複数の画素を有する液晶表示素子と、前記液晶表示素子の前記画素を駆動する駆動手段と、前記駆動手段に表示データ、表示制御信号を送出する表
示制御装置と、前記駆動手段に電源電圧を供給する電源回路と、前記電源回路と前記駆動手段との間に設けられるスイッ
チ手段とを具備する液晶表示装置であって、前記表示制御装置は、あるサンプリング期間内に、外部
から入力される外部クロックのクロック数をカウントす
るカウンタと、前記カウンタでのカウント値が０の場合に、前記スイッ
チ手段に対して、前記スイッチ手段をオフとする制御信
号を送出する判定手段とを有することを特徴とする液晶
表示装置。
【請求項２】複数の画素を有する液晶表示素子と、前記液晶表示素子の前記画素を駆動する駆動手段と、前記駆動手段に表示データ、表示制御信号を送出する表
示制御装置と、前記駆動手段に電源電圧を供給する電源回路とを具備す
る液晶表示装置であって、前記表示制御装置は、あるサンプリング期間内に、外部
から入力される外部クロックのクロック数をカウントす
るカウンタと、Ｎを前記カウンタでの前記サンプリング期間内におけ
る、前記外部クロックの正規なクロック数、Ｎｍｉｎを
前記Ｎのクロック数に基づき予め決定され、Ｎより小さ
な数、Ｎｍａｘを前記Ｎのクロック数に基づき予め決定
され、Ｎより大きな数とするとき、前記カウンタでのカ
ウント値（Ｎ０）が、Ｎ０＜Ｎｍｉｎ、あるいは、Ｎ０
＞Ｎｍａｘのときに、「黒」あるいは「白」の表示デー
タを前記駆動手段に対して送出する判定手段とを有する
ことを特徴とする液晶表示装置。
【請求項３】前記表示制御装置の外部あるいは内部に
設けられる発振回路を備え、前記表示制御装置の前記カウンタは、前記発振回路から
出力される出力信号、あるいは、ｎ（ｎ≧２）分周され
た前記発振回路から出力される出力信号が、Ｈレベル
（またはＬレベル）の間、前記外部クロックのクロック
数をカウントすることを特徴とする請求項１または請求
項２に記載の液晶表示装置。
【請求項４】前記電源回路は発振回路を有し、前記表示制御装置の前記カウンタは、前記電源回路の前
記発振回路から出力される出力信号、あるいは、ｎ（ｎ
≧２）分周された前記電源回路の前記発振回路から出力
される出力信号が、Ｈレベル（またはＬレベル）の間、
前記外部クロックのクロック数をカウントすることを特
徴とする請求項１または請求項２に記載の液晶表示装
置。
【請求項５】前記表示制御装置の前記カウンタは、前
記電源回路の内部で生成されるパルス信号、あるいは、
ｎ（ｎ≧２）分周された前記電源回路の内部で生成され
るパルス信号が、Ｈレベル（またはＬレベル）の間、前
記外部クロックのクロック数をカウントすることを特徴
とする請求項１または請求項２に記載の液晶表示装置。