WO2006100873A1 - デジタル映像伝送装置 - Google Patents

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digital video
clock signal
frequency
transmission
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PCT/JP2006/303452
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English (en)
French (fr)
Inventor
Mikio Araki
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
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Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G09G5/008—Clock recovery

Definitions

  • the present invention relates to a digital video transmission device for transmitting a digital video signal to a display device, and in particular, a video of a different type that does not belong to a timing clock frequency range of a digital video signal specified in advance.
  • the present invention relates to a digital video transmission device used for transmitting signals.
  • the digital video signal is transmitted after being converted from parallel to serial in order to improve noise resistance performance, reduce the number of operation lines and signal lines.
  • the IC (integration circuit) used for the operation signal key and parallel-serial conversion key is premised on transmitting pre-standardized digital video signals such as VGA (Video Graphics Array). Therefore, only the standardized timing clock frequency range of digital video signals is handled (covered), and digital video signals that do not belong to this timing clock range cannot be transmitted. ,.
  • an operation clock is generated by multiplying the horizontal synchronization signal separated from the digital video signal, and the video signal control circuit operates in accordance with the operation clock.
  • Various control data is converted into digital Z-analog data for video processing.
  • the video signal control circuit resets the video signal control circuit with the vertical synchronization signal to prevent asynchronous interference.
  • the input image signal is AZD converted and interpolated.
  • the synchronization signal is separated, the period of the synchronization signal is measured, the display parameter corresponding to the table stored in the memory unit is read according to the measured value, and the AZD change is performed accordingly.
  • a digital image processing unit that controls the display of the dot matrix display panel by outputting line display image data and a display address (see, for example, Patent Document 3). ).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 10-207442 (pages 3 to 4, FIGS. 1 to 3)
  • Patent Document 2 Japanese Patent Application Laid-Open No. 10-215421 (pages 5 to 6, Fig. 1 to Fig. 3)
  • Patent Document 3 Japanese Patent Application Laid-Open No. 10-49103 (pages 3 to 6, page 1) (Fig. To Fig. 7)
  • the video signal control circuit is asynchronously reset by a vertical synchronization signal separated from the video signal force.
  • Standardized digital video signal timing for a video display device that has a different type of display area that does not belong to the standardized digital video signal timing clock frequency range, while preventing interference due to operation There is a problem that video signals cannot be transmitted without belonging to the clock frequency range.
  • the period of the synchronization signal is measured, and the display corresponding to the table cover stored in the memory unit according to the measurement value of the synchronization signal is displayed.
  • the display parameters are simply selected according to the frequency of the synchronization signal.
  • Digital video signals that do not belong to the standardized timing clock frequency range of a digital video signal are transmitted to a video display device that has a different type of display area that does not belong to the timing clock frequency range of the selected video signal. There is a problem that it cannot be sent.
  • an object of the present invention is to provide a digital video transmission apparatus that can transmit a digital video signal that does not belong to the timing clock frequency range of the standardized digital video signal.
  • the digital video transmission apparatus converts the frequency of the irregular clock signal when the digital video signal having a clock signal having a frequency outside the predetermined frequency range as the irregular clock signal is transmitted.
  • Transmission side frequency conversion means for generating a transmission side clock signal whose frequency is in a pre-defined frequency range, and digital video data and a control signal together with the transmission side clock signal according to the transmission side clock signal.
  • Transmitting means for transmitting as the receiving means, receiving means for receiving the transmitting-side digital video signal and obtaining digital video data and control signals in accordance with the transmitting-side clock signal, and frequency-converting the transmitting-side clock signal to output an atypical clock signal A frequency conversion means on the receiving side.
  • a clock signal having a frequency outside the pre-defined frequency range is received as a variant clock.
  • a digital video signal when transmitting a digital video signal as a lock signal, when receiving a digital broadcast wave with at least a different modulation method for each layer, the frequency of the atypical clock signal is converted to a predetermined frequency range.
  • a transmission side clock signal is generated, the digital video data and the control signal are transmitted by the transmission side clock signal, and the reception side receives the transmission digital video signal according to the transmission side clock signal, and then the transmission side clock signal.
  • Is used as a non-standard clock signal so that a standard video signal clock is provided for a video display device having a non-standard type display area that does not belong to the standard digital video signal clock frequency range.
  • FIG. 1 is a block diagram showing a conventional digital video transmission device together with a video generation device and a video display device for facilitating understanding of Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram for explaining transmission processing by the digital video transmission apparatus shown in FIG. 1.
  • FIG. 3 is a block diagram showing an example of a digital video transmission device according to Embodiment 1 of the present invention, together with a video generation device and a video display device.
  • FIG. 4 is a timing chart for explaining the transmission processing of the digital video transmission apparatus shown in FIG. 3, where (a) shows a clock signal multiplied by a multiplication circuit, and (b) shows a digital signal.
  • C) is a diagram showing the clock signal divided by the divider circuit
  • D) is a diagram showing the digital video data in relation to the clock signal of (c)
  • e) is a diagram showing the video data.
  • F) is a diagram showing the digital video data in relation to the clock signal of (e).
  • FIG. 5 is a diagram for explaining a frequency divider circuit used in another example of the digital video transmission apparatus according to Embodiment 1 of the present invention.
  • FIG. 6 Timing chart for explaining transmission processing in the digital video transmission apparatus using the frequency dividing circuit shown in FIG. 5,
  • (a) is a diagram showing a horizontal synchronization signal, and
  • (b) is a multiplication circuit.
  • C) shows the digital video data
  • (d) shows the clock signal divided by the divider circuit in relation to the digital video data shown in (c).
  • a digital video transmission apparatus using a 21: 3LVDS (Low Voltage Differential Signaling) system will be described.
  • the video generation device 11 and the video display device 12 are connected by a transmission line 13, and the video generation device 11 has a drawing circuit 14 and a transmission control unit (transmission IC: transmission means) 15,
  • the video display device 12 includes a reception control unit (reception IC: reception means) 16, a timing controller 17, and a display unit (LCD) 18.
  • a digital video transmission apparatus is configured by the transmission IC 15, the transmission line 13, and the reception IC 16.
  • the drawing circuit 14 generates a video signal and outputs it as a digital video signal.
  • this digital video signal consists of a red signal (Red Signal (6 bits)), a blue signal (Blue Signal (6 bits)), a green signal (Green Signal (6 bits)), and a horizontal sync signal. (Hsync (1 bit)), a vertical synchronization signal (Vsync (1 bit)), a video enable signal (Enable (1 bit)), and a clock signal.
  • a red signal, a blue signal, and a green signal are digital video data
  • a horizontal synchronization signal, a vertical synchronization signal, and a video enable signal are control signals. Then, these 21-bit digital video data, control signal, clock signal (Clock), and powerful signal line 14a are transmitted as parallel signals to the transmitting IC 15.
  • the transmission IC 15 includes 7: 1 parallel-serial conversion circuits (PZS) 15a to 15c, and also includes a PLL (Phase Locked Loop) circuit 15d and LVDS signal conversion circuits 15e to 15h.
  • the parallel signal is converted to a serial signal by the parallel-serial conversion circuits 15a to 15c.
  • the PLL circuit 15d is synchronized for the normal-serial conversion circuits 15a to 15c according to the clock signal.
  • a signal is generated and this synchronization signal is given to the parallel-serial conversion circuits 15a to 15c. That is, the parallel / serial conversion circuits 15a to 15c perform serial-parallel conversion according to the synchronization signal.
  • Each of the serial signals described above is applied to the LVDS signal conversion circuits 15e to 15g, and further, a synchronization signal (that is, a clock signal) is applied to the LVDS signal conversion circuit 15h, and the LVDS signal conversion circuits 15e to 15h It is converted to a signal (difference signal) and sent to the transmission line 13 as a transmission digital video signal.
  • a synchronization signal that is, a clock signal
  • the receiving IC 16 includes LVDS demodulation circuits 16a to 16d, serial / parallel conversion circuits 16e to 16g, and a PLL circuit 16h.
  • the transmission line 13 also has an LVDS signal (transmission digital).
  • Each video signal is received and converted to a TTL serial signal to obtain a synchronization signal.
  • the serial-parallel conversion circuits 16e to 16g perform serial-parallel conversion on the serial signals received from the LVDS demodulation circuits 16a to 16c and output them as parallel signals.
  • the PLL circuit 16h generates a clock signal according to the synchronization signal received from the LVDS demodulator circuit 16d, and supplies this clock signal to the serial-parallel conversion circuits 16e to 16g. That is, the serial-parallel conversion circuits 16e to 16g perform serial-parallel conversion according to the clock signal.
  • These parallel signals (that is, digital video data having a red signal, a blue signal, and a green signal, a horizontal synchronization signal Hsync, a vertical synchronization signal Vsync, and a control signal having a video enable signal Enable) and a clock
  • the signal (Clock) is provided to the timing controller 17 via the four signal lines 17a, and the timing controller 17 determines the timing for video display according to the video data, the control signal, and the clock signal.
  • the LCD 18 is controlled to display the video on the LCD 18.
  • the PLL circuits 15d and 16h correspond to a predetermined standard size.
  • the digital video signal is 800 x 480 pixels (pixel) and the clock frequency is 33MHz.
  • the digital video signal is 480 x 234pixel and the clock frequency is 8MHz.
  • the clock frequency range is 8 MHz to 34 MHz.
  • PLL circuit 15d when trying to transmit a digital video signal of 277 X 124 pixels and a clock frequency of 6 MHz, PLL circuit 15d and Because it deviates from the pull-in range of 16h, digital video signals cannot be transmitted with LVDS.
  • the digital video transmission apparatus shown in Fig. 3 was used here.
  • the digital video transmission apparatus shown in FIG. 3 has a multiplication circuit (transmission-side frequency conversion means) 21 and a frequency dividing circuit (reception-side frequency conversion means) 22.
  • the multiplication circuit 21 is a clock terminal of the drawing circuit 14.
  • the frequency dividing circuit 22 are arranged between the output terminal of the PLL circuit 16h and the clock terminal of the timing controller 17.
  • the multiplication circuit 21 doubles the clock signal output from the drawing circuit 14, and the frequency dividing circuit 22 divides the clock signal output from the PLL circuit 16h by two.
  • Fig. 3 and Fig. 4 when trying to transmit a digital video signal with a clock frequency of 6 MHz at 277 X 124 pixels, as shown in Fig. 4 (a), from drawing circuit 14
  • the output clock signal is doubled by the multiplier circuit 21 (hereinafter referred to as 2X clock signal), and its clock frequency is 12 MHz and is given to the PLL circuit 15d.
  • 2X clock signal since the clock frequency range is 8 MHz to 34 MHz, the frequency of the 2 X clock signal is the pull-in frequency range of the PLL circuit 15d, and the LVDS is used by the transmission IC 15 in FIG. )
  • the PLL circuit 16h is capable of receiving 2 X clock signals via the LVDS demodulator circuit 16d. Since the frequency of the 2 X clock signals is within the pull-in frequency range of the PLL circuit 16h, the receiving IC 16 is of a different type. Digital video data can be received.
  • the 2 X clock signal output from the PLL circuit 16h is divided by 2 by the frequency dividing circuit 22 to be the original clock signal shown in FIG. 4 (c) (that is, the clock signal having a frequency of 6 MHz). .
  • the digital video data (see Fig. 4 (d)) output from the serial-parallel conversion circuits 16e to 16g, the control signal, and the clock signal output from the PLL circuit 16h are supplied to the timing controller 17 to perform timing.
  • the controller 17 controls the LCD 18 by generating video display timing according to the video data, the control signal, and the clock signal. Display the image (an unusual type) on the LCD18.
  • the clock signal is doubled on the transmission side and the clock signal is divided by two on the reception side, atypical digital image data having a clock frequency different from that of LVDS is obtained. Therefore, it is possible to transmit using the LVDS, and it is not necessary to newly provide a digital video transmission device corresponding to the variant type.
  • the digital video transmission device for the variant type can be transmitted using the digital video transmission device for LVDS.
  • the magnification ratio and division ratio are determined, and the magnification ratio and division ratio are even numbers.
  • the flip-flop circuit 23 is used for the frequency dividing circuit 22, and for example, the flip-flop circuit 23 is reset by the horizontal synchronization signal Hsync.
  • FIG. 5 is a diagram showing a part on the receiving side. As described above, the 2 X clock signal output from the PLL circuit 16h is applied to the Clk terminal of the flip-flop 23. On the other hand, the horizontal synchronization signal Hsync output from the serial-parallel conversion circuit 16g is applied to the reset terminal CLR of the flip-flop circuit 23.
  • the D terminal and the Q (bar) terminal are connected, the clock signal is also output from the Q (bar) terminal cover, and the timing controller 17 (not shown in FIG. 5) Given to.
  • the flip-flop circuit is used as the frequency dividing circuit and the flip-flop circuit is reset by the horizontal synchronization signal, the 2 X clock signal is divided by 2 to obtain the clock signal.
  • the 2 X clock signal is divided by 2 to obtain the clock signal.
  • the 1S vertical synchronization signal Vsync or the video enable signal Enable in which the horizontal synchronization signal Hsync is used as the reset signal may be used. That is, the horizontal synchronization signal Hsync, the vertical synchronization signal Vsync, and the video enable signal Enable are control signals synchronized with the digital video data, and one of these control signals is used as a reset signal for resetting the flip-flop circuit 23. If you use it.
  • the variant clock signal when transmitting a digital video signal having a clock signal out of the LVDS frequency range as a variant clock signal, the variant clock signal is multiplied, for example, Generates a transmission-side clock signal within the LVDS frequency range, transmits digital video data and a control signal as a transmission digital video signal together with the transmission-side clock signal according to the transmission-side clock signal.
  • the transmission side clock signal After obtaining the digital video data and control signal from the transmission digital video signal according to the signal, the transmission side clock signal is divided, for example, to output an atypical clock signal, so a clock frequency different from LV DS is used. It is possible to transmit digital video data of a different type using LVDS using V.
  • the frequency dividing circuit is reset by any one of the horizontal synchronization signal, the vertical synchronization signal, and the video enable signal.
  • the vertical sync signal and video enable signal are synchronized with the digital video data.
  • the content transmission device is a standardized digital signal for a video display device having an atypical type display area that does not belong to the timing clock frequency range of the standardized digital video signal. It is suitable for transmitting digital video signals that do not belong to the timing clock frequency range of video signals.

Abstract

　予め規定された周波数範囲外の周波数のクロック信号を異型クロック信号として有するデジタル映像信号を伝送する際、逓倍回路２１で異型クロック信号の周波数を周波数変換してその周波数が予め規定された周波数範囲である送信側クロック信号を生成し、デジタル映像データ及び制御信号を送信側クロック信号に応じて送信側クロック信号とともに送信デジタル映像信号として送信し、受信側で送信側デジタル映像信号から送信側クロック信号に応じてデジタル映像データ及び制御信号を得た後、分周回路２２で送信側クロック信号を分周して異型クロック信号とする。

Description

明 細 書
デジタル映像伝送装置
技術分野
[0001] この発明は、表示装置にデジタル映像信号を伝送するためのデジタル映像伝送装 置に関し、特に、予め規格ィ匕されたデジタル映像信号のタイミングクロック周波数範 囲に属さな ヽ異型タイプの映像信号を伝送する際に用いられるデジタル映像伝送装 置に関するものである。
背景技術
[0002] 一般に、映像信号をデジタル伝送する際、耐ノイズ性能を向上させ、作動信号化及 び信号ラインの削減を図るため、デジタル映像信号をパラレル—シリアル変換した後 伝送している。作動信号ィ匕及びパラレル—シリアル変換ィ匕のために用いられる IC (集 積回路）は、例えば、 VGA (Video Graphics Array)のように、予め規格化された デジタル映像信号を伝送することを前提として ヽる関係上、規格化されたデジタル映 像信号のタイミングクロック周波数範囲のみを取り扱つており（カバーしており）、この タイミングクロック範囲に属さな 、デジタル映像信号を伝送することができな 、。
[0003] 一方、デジタル映像信号を表示する映像表示装置としては種々のタイプものがあり 、規格ィ匕されたデジタル映像信号のタイミングクロック周波数範囲に属さな 、デジタ ル映像信号を受けて、このデジタル映像信号の表示を行う映像表示装置を用いると 、規格ィ匕されたデジタル映像信号のタイミングクロック周波数のみを取り扱う ICを有す るデジタル映像伝送表装置では、当該映像表示装置で映像表示を行うことができな い。つまり、規格ィ匕されたデジタル映像信号のタイミングクロック周波数範囲に属さな Vヽ異型タイプの表示エリアを備える映像表示装置に対して、規格化されたデジタル 映像信号のタイミングクロック周波数範囲に属さないデジタル映像信号を伝送するこ とができない。
[0004] ところで、 1ビット DZA回路の非同期動作による妨害を防止するため、デジタル映 像信号から分離した水平同期信号を遁倍して動作クロックを生成し、映像信号制御 回路が動作クロックに応じて各種制御データをデジタル Zアナログ変換して映像処 理回路に出力し、デジタル映像信号力 分離した垂直同期信号によってリセットされ るようしたものがあり、ここでは、映像信号制御回路を垂直同期信号によってリセットし て非同期妨害を防止するようにして 、る (例えば、特許文献 1参照)。
[0005] また、デジタル映像信号の方式に適応したクロック等を用いて、不適当なクロック等 を用いることによる誤動作を防止して乱れのない良好な映像表示を得るため、複数の 放送方式によるテレビジョン信号の処理を行うテレビジョン受信機にぉ 、て、プロセッ サが入力映像信号に対してテレビジョン信号処理を実行して、プロセッサに供給する クロックとして、入力映像信号の放送方式に対応したクロックを選択するようにしたも のがある (例えば、特許文献 2参照)。
[0006] さらに、ホストコンピュータ力 送られるデジタル画像信号を、そのホストコンピュータ の機種に応じたドットクロック周波数等の表示パラメータを以つてドットマトリクス表示 パネルで表示するため、入力画像信号を AZD変換及び補間処理するとともに、同 期信号を分離して、同期信号の周期を測定し、この測定値に応じてメモリ部に格納さ れたテーブルカゝら対応する表示パラメータを読み出し、これに応じて AZD変 及 びデジタル画像処理部等を制御し、デジタル画像処理部はライン表示画像データ及 び表示アドレスを出力してドットマトリクス表示パネルの表示を制御するようにしたもの がある（例えば、特許文献 3参照)。
[0007] 特許文献 1 :特開平 10— 207442号公報 (第 3頁〜第 4頁、第 1図〜第 3図）
特許文献 2 :特開平 10— 215421号公報 (第 5頁〜第 6頁、第 1図〜第 3図） 特許文献 3 :特開平 10— 49103号公報 (第 3頁〜第 6頁、第 1図〜第 7図）
[0008] 従来のデジタル映像伝送装置は以上のように構成されて ヽるので、特許文献 1に おいては、映像信号制御回路を映像信号力 分離した垂直同期信号によってリセッ トするようにして非同期動作による妨害を防止しているものの、規格ィ匕されたデジタル 映像信号のタイミングクロック周波数範囲に属さない異型タイプの表示エリアを備える 映像表示装置に対して、規格ィ匕されたデジタル映像信号のタイミングクロック周波数 範囲に属さな 、映像信号を伝送することができな 、と 、う課題がある。
[0009] さらに、従来のデジタル映像伝送装置では、特許文献 2のように、プロセッサに供給 するクロックとして入力映像信号の放送方式に対応したクロックを選択しているだけで あって、規格ィ匕されたデジタル映像信号のタイミングクロック周波数範囲に属さな ヽ 異型タイプの表示エリアを備える映像表示装置に対して、規格化された映像信号の タイミングクロック周波数範囲に属さな 、デジタル映像信号を伝送することができな ヽ という課題がある。
[0010] また、従来のデジタル映像伝送装置では、特許文献 3のように、同期信号の周期を 測定して、同期信号の測定値に応じてメモリ部に格納されたテーブルカゝら対応する 表示パラメータを読み出し、この表示パラメータに応じて AZD変 及びデジタル 画像処理部等を制御して 、るものの、単に同期信号の周波数に応じて表示パラメ一 タを選択して 、るだけであって、規格ィ匕された映像信号のタイミングクロック周波数範 囲に属さない異型タイプの表示エリアを備える映像表示装置に対して、規格化された デジタル映像信号のタイミングクロック周波数範囲に属さな 、デジタル映像信号を伝 送することができな 、と 、う課題がある。
[0011] この発明は上記のような課題を解決するためになされたもので、規格化されたデジ タル映像信号のタイミングクロック周波数範囲に属さない異型タイプの表示エリアを備 える映像表示装置に対して、規格ィ匕されたデジタル映像信号のタイミングクロック周 波数範囲に属さな 、デジタル映像信号を伝送することができるデジタル映像伝送装 置を提供することを目的とする。
発明の開示
[0012] この発明に係るデジタル映像伝送装置は、予め規定された周波数範囲外の周波数 のクロック信号を異型クロック信号として有するデジタル映像信号を伝送する際、異 型クロック信号の周波数を周波数変換してその周波数が予め規定された周波数範囲 である送信側クロック信号を生成する送信側周波数変換手段と、デジタル映像デー タ及び制御信号を送信側クロック信号に応じて送信側クロック信号とともに送信デジ タル映像信号として送信する送信手段と、送信側デジタル映像信号を受信して送信 側クロック信号に応じてデジタル映像データ及び制御信号を得る受信手段と、送信 側クロック信号を周波数変換して異型クロック信号を出力する受信側周波数変換手 段とを有することを特徴とするものである。
[0013] この発明によれば、予め規定された周波数範囲外の周波数のクロック信号を異型ク ロック信号として有するデジタル映像信号を伝送する際、階層毎に少なくとも変調方 式が異なるデジタル放送波を受信する際、異型クロック信号の周波数を周波数変換 してその周波数が予め規定された周波数範囲である送信側クロック信号を生成して、 この送信側クロック信号でデジタル映像データ及び制御信号を送信処理し、受信側 では送信側クロック信号に応じて送信デジタル映像信号を受信処理した後、送信側 クロック信号を異型クロック信号とするようにしたので、規格ィ匕されたデジタル映像信 号のクロック周波数範囲に属さない異型タイプの表示エリアを備える映像表示装置に 対して、規格ィ匕された映像信号のクロック周波数範囲に属さな 、デジタル映像信号 を伝送することができると 、う効果がある。
図面の簡単な説明
[図 1]この発明の実施の形態 1の理解を容易にするための従来のデジタル映像伝送 装置を映像生成装置及び映像表示装置とともに示すブロック図である。
[図 2]図 1に示すデジタル映像伝送装置による伝送処理を説明するためのブロック図 である。
圆 3]この発明の実施の形態 1によるデジタル映像伝送装置の一例を映像生成装置 及び映像表示装置とともに示すブロック図である。
[図 4]図 3に示すデジタル映像伝送装置の伝送処理を説明するためのタイミングチヤ ートであり、（a)は遁倍回路で遁倍されたクロック信号を示す図、（b)はデジタル映像 データを示す図、（c)は分周回路で分周されたクロック信号を示す図、（d)はデジタ ル映像データを (c)のクロック信号との関係で示す図、（e)は位相ずれが生じたクロッ ク信号を示す図、 (f)はデジタル映像データを (e)のクロック信号との関係で示す図 である。
[図 5]この発明の実施の形態 1によるデジタル映像伝送装置の他の例で用いられる分 周回路を説明するための図である。
圆 6]図 5に示す分周回路を用いたデジタル映像伝送装置における伝送処理を説明 するためのタイミングチャートであり、（a)は水平同期信号を示す図、（b)は遁倍回路 で遁倍されたクロック信号を示す図、（c)はデジタル映像データを示す図、（d)は分 周回路で分周されたクロック信号を (c)で示すデジタル映像データとの関係で示す 図である。
発明を実施するための最良の形態
[0015] 以下、この発明をより詳細に説明するために、この発明を実施するための最良の形 態について、添付の図面に従って説明する。
実施の形態 1.
まず、図 1を参照して、 21 : 3LVDS (Low Voltage Differential Signaling :低 電圧差動伝送)方式を用いたデジタル映像伝送装置にっ 、て説明する。ここでは、 映像生成装置 11及び映像表示装置 12が伝送線 13で接続されており、映像生成装 置 11は、描画回路 14及び送信用制御部（送信用 IC :送信手段） 15を有し、映像表 示装置 12は受信用制御部 (受信用 IC :受信手段） 16、タイミングコントローラ 17、及 び表示部（LCD) 18を有している。そして、ここでは、送信用 IC15、伝送線 13、及び 受信用 IC16によってデジタル映像伝送装置が構成される。
[0016] 描画回路 14では映像信号を生成してデジタル映像信号として出力する。このデジ タル映像信号は、図 2に示すように、赤色信号 (Red Signal (6ビット） )、青色信号（ Blue Signal (6ビット） )、緑色信号（Green Signal (6ビット） )、水平同期信号（Hs ync (1ビット） )、垂直同期信号 (Vsync (1ビット） )、及び映像イネ一ブル信号 (Enabl e (1ビット)）とクロック信号とを有している。
[0017] 以下の説明では、赤色信号、青色信号、及び緑色信号がデジタル映像データであ り、水平同期信号、垂直同期信号、及び映像イネ一ブル信号はそれぞれ制御信号 である。そして、これら 21ビットのデジタル映像データ及び制御信号とクロック信号 (C lock)と力 本の信号ライン 14aでパラレル信号として送信用 IC15に送信される。
[0018] 送信用 IC15は、 7 : 1パラレル シリアル変換回路（PZS) 15a〜15cを有するとと もに、 PLL (Phase Locked Loop)回路 15d及び LVDS信号変換回路 15e〜15h を有しており、上述のパラレル信号はパラレル―シリアル変換回路 15a〜 15cでシリ アル信号に変換されることになる力 この際、 PLL回路 15dではクロック信号に応じて ノ ラレル -シリアル変換回路 15a〜 15cのための同期信号を生成し、この同期信号 をパラレル シリアル変換回路 15a〜15cに与える。つまり、パラレル シリアル変換 回路 15a〜15cは同期信号に応じてシリアル—パラレル変換を行う。 [0019] 上述のシリアル信号はそれぞれ LVDS信号変換回路 15e〜15gに与えられ、さら に同期信号 (つまり、クロック信号)が LVDS信号変換回路 15hに与えられて、 LVDS 信号変換回路 15e〜15hによって LVDS信号 (差信号）に変換されて、送信デジタ ル映像信号として伝送線 13に送出される。
[0020] 受信用 IC16は、 LVDS復調回路 16a〜16d、シリアル パラレル変換回路 16e〜 16g、及び PLL回路 16hを有しており、 LVDS復調回路 16a〜16dでは、伝送線 13 力も LVDS信号 (送信デジタル映像信号)をそれぞれ受けて、 TTLのシリアル信号に 変換し、同期信号を得る。シリアル—パラレル変換回路 16e〜16gは LVDS復調回 路 16a〜16cから受けたシリアル信号をシリアル -パラレル変換してパラレル信号とし て出力する。
[0021] 一方、 PLL回路 16hは LVDS復調回路 16dから受けた同期信号に応じてクロック 信号を生成し、このクロック信号をシリアル—パラレル変換回路 16e〜16gに与える。 つまり、シリアル—パラレル変換回路 16e〜16gはクロック信号に応じてシリアル—パ ラレル変換を行う。
[0022] これらパラレル信号 (つまり、赤色信号、青色信号、及び緑色信号を有するデジタ ル映像データと水平同期信号 Hsync、及び垂直同期信号 Vsync、及び映像イネ一 ブル信号 Enableを有する制御信号）とクロック信号 (Clock)は、四本の信号ライン 1 7aを介してタイミングコントローラ 17に与えられて、タイミングコントローラ 17では、こ れら映像データ及び制御信号とクロック信号とに応じて映像表示のためのタイミング を生成して LCD 18を制御して映像を LCD 18に表示する。
[0023] ところで、図 1に示すデジタル映像伝送装置においては、予め定められた規格サイ ズ、例えば、 VGA又は QVGAに対応しているため、 PLL回路 15d及び 16hは予め 定められた規格サイズに応じた引き込み範囲を有している。ちなみに、 VGAでは、 デジタル映像信号は 800 X 480画素 (pixel)でクロック周波数が 33MHzであり、 QV GAでは、デジタル映像信号は 480 X 234pixelでクロック周波数が 8MHzである。
[0024] また、 LVDSにおいては、クロック周波数範囲は 8MHz〜34MHzである。このよう なデジタル映像伝送装置において、異型タイプとして、例えば、 277 X 124pixelでク ロック周波数が 6MHzのデジタル映像信号を伝送しょうとすると、 PLL回路 15d及び 16hの引き込み範囲から逸脱するため、 LVDSでデジタル映像信号を伝送すること ができない。
[0025] このような不具合を解決するため、ここでは、図 3に示すデジタル映像伝送装置を 用いた。図 3において、図 1と同一の構成要素については同一の参照番号を付す。 図 3に示すデジタル映像伝送装置は、遁倍回路 (送信側周波数変換手段) 21及び 分周回路 (受信側周波数変換手段) 22を有しており、遁倍回路 21は描画回路 14の クロック端子と PLL回路 15dの入力端子との間に配置され、分周回路 22は PLL回路 16hの出力端とタイミングコントローラ 17のクロック端子との間に配置されている。そし て、図示の例では、遁倍回路 21は描画回路 14から出力されるクロック信号を 2遁倍 し、分周回路 22は PLL回路 16hから出力されるクロック信号を 2分周する。
[0026] 次に動作について説明する。
図 3及び図 4を参照して、いま、異型タイプとして、 277 X 124pixelでクロック周波 数が 6MHzのデジタル映像信号を伝送しょうとすると、図 4 (a)に示すように、描画回 路 14から出力されるクロック信号は遁倍回路 21で 2倍されて（以下 2 Xクロック信号と 呼ぶ）、そのクロック周波数は 12MHzとなって PLL回路 15dに与えられる。 LVDSに おいては、クロック周波数の範囲が 8MHz〜34MHzであるので、 2 Xクロック信号の 周波数は PLL回路 15dの引き込み周波数範囲となって、送信用 IC15によって LVD Sを用いて、図 4 (b)に示す異型タイプのデジタル映像データを送信することができる
[0027] 一方、 LVDS復調回路 16dを介して、 PLL回路 16hは 2 Xクロック信号を受ける力 この 2 Xクロック信号の周波数は PLL回路 16hの引き込み周波数範囲であるので、 受信用 IC16は異型タイプのデジタル映像データを受信できることになる。そして、 P LL回路 16hから出力される 2 Xクロック信号は分周回路 22で 2分周されて、図 4 (c) に示す元のクロック信号となる（つまり、周波数 6MHzのクロック信号となる）。
[0028] シリアル—パラレル変換回路 16e〜16gから出力されるデジタル映像データ（図 4 ( d)参照)及び制御信号と PLL回路 16hから出力されるクロック信号はタイミングコント ローラ 17に与えられて、タイミングコントローラ 17では、これら映像データ及び制御信 号とクロック信号とに応じて映像表示のためのタイミングを生成して LCD18を制御し て映像 (異型タイプ)を LCD18に表示する。
[0029] このようにして、送信側でクロック信号を 2遁倍して、受信側でクロック信号を 2分周 するようにしたから、 LVDSと異なるクロック周波数を有する異型タイプのデジタル映 像データを、 LVDSを用いて伝送することができ、異型タイプに対応するデジタル映 像伝送装置を新たに備える必要がなぐ LVDS用のデジタル映像伝送装置を用いて 異型タイプのデジタル映像データを伝送できることになる。
[0030] なお、上述の例では、遁倍回路 21でクロック信号を 2遁倍し、分周回路 22で 2 Xク ロック信号を 2分周する例にっ 、て説明した力 異型タイプのデジタル映像信号のク ロック周波数と LVDSのクロック周波数範囲に応じて遁倍率及び分周率は決定され、 遁倍率及び分周率は偶数とされる。
[0031] ところで、受信側において、 2 Xクロック信号を 2分周してクロック信号とした際、クロ ック信号とデジタル映像データとの間に位相ずれが生じてしまうことがある。つまり、図 4 (e)及び (f)に示すように、位相が 180度ずれた状態となって、クロック信号とデジタ ル映像データとの間でタイミングがずれてしまい、このような状態で、デジタル映像デ ータ及び制御信号とクロック信号とがタイミングコントローラ 17に与えられると、タイミン グコントローラ 17では映像表示のためのタイミングを生成することができなくなつてし まつ。
[0032] このため、ここでは、図 5に示すように、分周回路 22にフリップフロップ回路 23を用 いて、例えば、水平同期信号 Hsyncによってフリップフロップ回路 23をリセットするよ うにした。図 5は受信側の一部分を示す図であり、前述のように、 PLL回路 16hから 出力される 2 Xクロック信号はフリップフロップ 23の Clk端子に与えられる。一方、シリ アル—パラレル変換回路 16gから出力される水平同期信号 Hsyncはフリップフロップ 回路 23のリセット端子 CLRに与えられる。
[0033] なお、図 5においては、 D端子と Q (バー)端子とが接続されて、 Q (バー)端子カもク ロック信号が出力されて、タイミングコントローラ 17 (図 5には示さず）に与えられる。
[0034] 図 6も参照すると、 V、ま、図 6 (a)に示す水平同期信号 Hsyncがリセット信号としてフ リップフロップ回路 23のリセット端子 CLRに与えられるとし、その立下り（負極性パル ス）でフリップフロップ回路 23がリセットされるとする。フリップフロップ回路 23はリセット されると初期状態となって、図 6 (b)に示す 2 Xクロック信号の分周を開始することにな り、水平同期信号 Hsyncは、図 6 (c)に示すデジタル映像データと関連付けられてい るから、フリップフロップ回路 23から出力されるクロック信号（図 6 (d)参照）はデジタル 映像データとの間に位相ずれが生じることがない。その結果、タイミングコントローラ 1 7で映像表示のためのタイミングを生成することができないという事態を回避すること ができる。
[0035] このようにして、分周回路にフリップフロップ回路を用いて、水平同期信号によって フリップフロップ回路をリセットするようにしたから、 2 Xクロック信号を 2分周してクロッ ク信号とする際に、デジタル映像データとクロック信号との間に位相ずれが生じること がなぐデジタル映像データの表示タイミング生成不能と 、う事態を回避することがで きる。
[0036] なお、上述の説明では、リセット信号として水平同期信号 Hsyncを用いるようにした 1S 垂直同期信号 Vsync又は映像イネ一ブル信号 Enableを用いるようにしてもょ ヽ 。つまり、水平同期信号 Hsync、垂直同期信号 Vsync、及び映像イネ一ブル信号 E nableはデジタル映像データと同期した制御信号であり、フリップフロップ回路 23をリ セットするリセット信号としてこれら制御信号の一つを用いるようにすればょ 、。
[0037] 以上のように、この実施の形態 1によれば、 LVDSの周波数範囲から外れるクロック 信号を異型クロック信号として有するデジタル映像信号を伝送する際、異型クロック 信号を、例えば、遁倍して LVDSの周波数範囲内にある送信側クロック信号を生成し 、デジタル映像データ及び制御信号を送信側クロック信号に応じて送信側クロック信 号とともに送信デジタル映像信号として送信し、受信側では、送信側クロック信号に 応じて送信デジタル映像信号からデジタル映像データ及び制御信号を得た後、送信 側クロック信号を、例えば、分周して異型クロック信号を出力するようにしたので、 LV DSと異なるクロック周波数を有する異型タイプのデジタル映像データを、 LVDSを用 V、て伝送することができると 、う効果がある。
[0038] この実施の形態 1によれば、分周回路を、水平同期信号、垂直同期信号、及び映 像ィネーブル信号の 、ずれか一つでリセットするようにしたので、これら水平同期信 号、垂直同期信号、及び映像イネ一ブル信号はデジタル映像データと同期している 結果、送信側クロック信号を分周して異型クロック信号とする際に、デジタル映像デ 一タと異型クロック信号との間に位相ずれが生じることがないという効果がある。 産業上の利用可能性
以上のように、この発明に係るコンテンツ送信装置は、規格ィ匕されたデジタル映像 信号のタイミングクロック周波数範囲に属さない異型タイプの表示エリアを備える映像 表示装置に対して、規格ィ匕されたデジタル映像信号のタイミングクロック周波数範囲 に属さな 、デジタル映像信号を伝送することに適して ヽる。

Claims

請求の範囲
[1] デジタル映像データ、該デジタル映像データに同期した制御信号、及びクロック信号 を含むデジタル映像信号を前記クロック信号の周波数が予め規定された周波数範囲 で伝送するデジタル映像伝送装置にぉ 、て、
前記予め規定された周波数範囲外の周波数のクロック信号を異型クロック信号とし て有するデジタル映像信号を伝送する際、前記異型クロック信号の周波数を周波数 変換してその周波数が前記予め規定された周波数範囲である送信側クロック信号を 生成する送信側周波数変換手段と、
前記デジタル映像データ及び前記制御信号を前記送信側クロック信号に応じて該 送信側クロック信号とともに送信デジタル映像信号として送信する送信手段と、 前記送信側デジタル映像信号を受信して前記送信側クロック信号に応じて前記デ ジタル映像データ及び前記制御信号を得る受信手段と、
前記送信側クロック信号を周波数変換して前記異型クロック信号を出力する受信側 周波数変換手段とを有することを特徴とするデジタル映像伝送装置。
[2] 受信側周波数変換手段はデジタル映像データに同期した制御信号をリセット信号と して用いてリセットされることを特徴とする請求項 1記載のデジタル映像伝送装置。
[3] 制御信号は水平同期信号、垂直同期信号、及び映像イネ一ブル信号を有し、リセッ ト信号として、前記水平同期信号、前記垂直同期信号、又は前記映像ィネーブル信 号を用いるようにしたことを特徴とする請求項 2記載のデジタル映像伝送装置。
[4] 異型クロック信号の周波数は予め規定された周波数範囲よりも低ぐ
前記送信側周波数変換手段は遁倍回路であり、前記受信側周波数変換手段は分 周回路であって、前記遁倍回路の遁倍率及び前記分周回路の分周率は偶数倍であ ることを特徴とする請求項 1記載のデジタル映像伝送装置。
[5] 分周回路としてフリップフロップ回路が用いられ、前記送信手段は前記送信側クロッ ク信号に基づいてデジタル映像データ及び制御信号をシリアル パラレル変換して 送信デジタル映像信号として送信し、
前記受信手段は前記送信側クロック信号に応じて前記送信デジタル映像信号をシ リアル パラレル変換して前記デジタル映像データ及び前記制御信号を得るようにし たことを特徴とする請求項 4記載のデジタル映像伝送装置。
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