JPS63142388A - 文字信号発生回路 - Google Patents
文字信号発生回路Info
- Publication number
- JPS63142388A JPS63142388A JP61290042A JP29004286A JPS63142388A JP S63142388 A JPS63142388 A JP S63142388A JP 61290042 A JP61290042 A JP 61290042A JP 29004286 A JP29004286 A JP 29004286A JP S63142388 A JPS63142388 A JP S63142388A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- dot
- synchronization signal
- generating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title description 3
- 230000000630 rising effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000700159 Rattus Species 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＲＴ（テレビジ嘗ンモニタ）用の文字表示
回路に関するもの、特に、ドツトクロックよシ高い周波
数のクロックを用いることなくドツトのシフトを補償で
きる文字表示回路に関するものである。
回路に関するもの、特に、ドツトクロックよシ高い周波
数のクロックを用いることなくドツトのシフトを補償で
きる文字表示回路に関するものである。
この種の、 ＣＲＴ用文字表示回路として、例えば第３
図に示すような回路が存在する。
図に示すような回路が存在する。
この従来の文字表示回路は、クロック発生回路８、ラッ
チパルス発生回路９、水平アドレスカウンタ１０、垂直
アトレスカラ７ｊｌｌ、ＶＲＡＭ１２、ＣＧ−ＲＯＭ
Ｚ ３．．４ラレル／シリアル変換回路１４から構成さ
ｎている。動作として、クロック発生回路８は、ドツト
クロック、水平同期信号ＨＤ、垂直同期信号ＶＤを発生
させており、ラッチパルス発生回路９はドツト２口、り
とＨＤとによりう、チパルスを発生させている。水平ア
ドレスカウンタ１０はラフチノタルスをカウントしてＶ
−ＲＡＭ １２の画面上での水平アドレスをカウントし
て出力し、ま九ＨＤによってリセットをかけらｎる。垂
直アドレスカウンタ１１は、Ｖ４ＡＭ １２の画面上で
の垂直アドレスを発生させそｎをＶ−ＲＡＭ １２とＣ
Ｇ−ＲＯＭ ｌ ｊに与えていて、ＶＤによってリセッ
トをかけらｎる。
チパルス発生回路９、水平アドレスカウンタ１０、垂直
アトレスカラ７ｊｌｌ、ＶＲＡＭ１２、ＣＧ−ＲＯＭ
Ｚ ３．．４ラレル／シリアル変換回路１４から構成さ
ｎている。動作として、クロック発生回路８は、ドツト
クロック、水平同期信号ＨＤ、垂直同期信号ＶＤを発生
させており、ラッチパルス発生回路９はドツト２口、り
とＨＤとによりう、チパルスを発生させている。水平ア
ドレスカウンタ１０はラフチノタルスをカウントしてＶ
−ＲＡＭ １２の画面上での水平アドレスをカウントし
て出力し、ま九ＨＤによってリセットをかけらｎる。垂
直アドレスカウンタ１１は、Ｖ４ＡＭ １２の画面上で
の垂直アドレスを発生させそｎをＶ−ＲＡＭ １２とＣ
Ｇ−ＲＯＭ ｌ ｊに与えていて、ＶＤによってリセッ
トをかけらｎる。
Ｖ−ＲＡＭ ｌ ２は水平カウンタ１０と垂直カウンタ
１１によって与えらｎ７ｔアドレスに曹きこんであるキ
ャラクタデータをＣＧ−ＲＯＭ Ｉ Ｊに対して出力し
、ＣＧ−ＲＯＭ ｌ ３は、垂直カラ／り１１からのア
ドレスとＶ−ＲＡＭ １２からのキャラクタデータに応
じ次キャラクタ信号を発生する。・ダラレル／シリアル
変換回路１４は、ＣＧ−ＲＯＭ Ｉ Ｊの出力をラッチ
／４ルスによってラッチしてドツトクロックに同期して
シリアル信号として出力する。水平同期信号ＨＤ、垂直
同期信号Ｖｏは、クロック発生回路８において、ドツト
クロックを分周することによって作らｎている。
１１によって与えらｎ７ｔアドレスに曹きこんであるキ
ャラクタデータをＣＧ−ＲＯＭ Ｉ Ｊに対して出力し
、ＣＧ−ＲＯＭ ｌ ３は、垂直カラ／り１１からのア
ドレスとＶ−ＲＡＭ １２からのキャラクタデータに応
じ次キャラクタ信号を発生する。・ダラレル／シリアル
変換回路１４は、ＣＧ−ＲＯＭ Ｉ Ｊの出力をラッチ
／４ルスによってラッチしてドツトクロックに同期して
シリアル信号として出力する。水平同期信号ＨＤ、垂直
同期信号Ｖｏは、クロック発生回路８において、ドツト
クロックを分周することによって作らｎている。
しかしクロック発生回路の分局器８の温度特性が悪いと
分局器のディレィ量が変化して水平および垂直同期信号
ＨＤ ＊ ”Ｄとドツトクロックの位相関係が変化する
。第３図のラッチパルス発生回路９において第４図の様
に入力さｎるドツトクロックの立上りと水平同期信号Ｈ
ａの立上りが近くなるとクロックの微少なノックによっ
て水平同期信号比はドツトクロックに対してのと［Ｆ］
の２つの場合を取ることがある。即ち、ドツトクロック
の立上υ瞬時Ｔに対して、■の状態では前に水平同期信
号ＨＤが立上っており、［Ｆ］の状態では後でこのＨＤ
が立上るようになる。その場合のと■の状態が走査線数
本おきにくりか兄さｎると、文字を１ｓ成するド、トが
１ドツト幅で左右にズして（シフト）文字が見にくくな
る欠点がある。このズレを減少させる手段としては例え
ば特開昭６１−５３８８０号がある。このような手段を
応用することにより第５図の盛合ではドツトのシフト量
は１／４となる。
分局器のディレィ量が変化して水平および垂直同期信号
ＨＤ ＊ ”Ｄとドツトクロックの位相関係が変化する
。第３図のラッチパルス発生回路９において第４図の様
に入力さｎるドツトクロックの立上りと水平同期信号Ｈ
ａの立上りが近くなるとクロックの微少なノックによっ
て水平同期信号比はドツトクロックに対してのと［Ｆ］
の２つの場合を取ることがある。即ち、ドツトクロック
の立上υ瞬時Ｔに対して、■の状態では前に水平同期信
号ＨＤが立上っており、［Ｆ］の状態では後でこのＨＤ
が立上るようになる。その場合のと■の状態が走査線数
本おきにくりか兄さｎると、文字を１ｓ成するド、トが
１ドツト幅で左右にズして（シフト）文字が見にくくな
る欠点がある。このズレを減少させる手段としては例え
ば特開昭６１−５３８８０号がある。このような手段を
応用することにより第５図の盛合ではドツトのシフト量
は１／４となる。
しかし乍ら、この公開公報に開示さｎた文字画像表示制
御装置では、ドツトクロックの発振周波数の整数倍のク
ロックを用意しておいて、そのクロックをドツトクロッ
クの周波数に合致するように水平同期信号ＨＤでリセッ
トをかけながら分周する方式を採用している。この結果
、ドツトクロ。
御装置では、ドツトクロックの発振周波数の整数倍のク
ロックを用意しておいて、そのクロックをドツトクロッ
クの周波数に合致するように水平同期信号ＨＤでリセッ
トをかけながら分周する方式を採用している。この結果
、ドツトクロ。
り、ＨＤ、ＶＤが既に用意さｎている回路には応用する
ことができない問題がある。この理由はドツト１つ１つ
に対応するドツトクロックよりも高い周波数を有するク
ロックが必要であるからである。
ことができない問題がある。この理由はドツト１つ１つ
に対応するドツトクロックよりも高い周波数を有するク
ロックが必要であるからである。
従って、本発明の目的は、特別に、高い周波数のクロッ
クが回路に設けらｎていない文字信号発生回路において
も、信号間の同期ズレによる文字の変形等の不都合を発
生させないような文字信号発生回路を提供することであ
る。
クが回路に設けらｎていない文字信号発生回路において
も、信号間の同期ズレによる文字の変形等の不都合を発
生させないような文字信号発生回路を提供することであ
る。
〔問題点を解決する九めの手段および作用〕本発明によ
ｎば、クロック発生回路とラッテパルス発生回路の間に
、クロック補正向路をもうけたことを特徴とするもので
ある。このクロック補正回路は、周波数逓倍回路と水平
同期信号ＨＤによってリセットをかけらｎる分周回路か
ら構成さｎている。周波数逓倍回路は、本願の中心部と
なる回路でらり、入力さｎｆＣドツトクロックをｇ数倍
（ｎ倍）に逓倍する回路である。ｎ倍に逓倍さｎたドツ
ト２口、りは１／ｎ分周回路に入力さｎる。
ｎば、クロック発生回路とラッテパルス発生回路の間に
、クロック補正向路をもうけたことを特徴とするもので
ある。このクロック補正回路は、周波数逓倍回路と水平
同期信号ＨＤによってリセットをかけらｎる分周回路か
ら構成さｎている。周波数逓倍回路は、本願の中心部と
なる回路でらり、入力さｎｆＣドツトクロックをｇ数倍
（ｎ倍）に逓倍する回路である。ｎ倍に逓倍さｎたドツ
ト２口、りは１／ｎ分周回路に入力さｎる。
このとき、ｎ倍に逓倍さｆＬ九ドツトクロックと、ＨＤ
との立上りがかさなｎば、前述のドツトズレの現象が発
生する。しかしクロックがｎ倍に高めらｎているため、
ドツトクロックのズレ幅は１／ｎドツト幅になる。この
ことにより、ＨＤに対して１ド、ト幅以上の位相変化量
のあったドツトクロックは、本発明のクロック補正回路
により、１１０ドツト幅の位相変化量となる。位相変化
量が小さけｎば、ラッチパルス発生回路内部でのタイミ
ングに注意をはらうことによｐｌ ドツトクロックとｌ
（Ｄの立上シが重なることはなくドツトのズレ幅は１／
ｎドツト幅となる。またｎを大きくしていけば、ズし幅
はどんどん小さくなっていく特徴がある。
との立上りがかさなｎば、前述のドツトズレの現象が発
生する。しかしクロックがｎ倍に高めらｎているため、
ドツトクロックのズレ幅は１／ｎドツト幅になる。この
ことにより、ＨＤに対して１ド、ト幅以上の位相変化量
のあったドツトクロックは、本発明のクロック補正回路
により、１１０ドツト幅の位相変化量となる。位相変化
量が小さけｎば、ラッチパルス発生回路内部でのタイミ
ングに注意をはらうことによｐｌ ドツトクロックとｌ
（Ｄの立上シが重なることはなくドツトのズレ幅は１／
ｎドツト幅となる。またｎを大きくしていけば、ズし幅
はどんどん小さくなっていく特徴がある。
以下、図面を参照し乍ら、本発明を詳述する。
全体の回路構成
第１図は、本発明の文字信号発生回路の一実施例の構成
を示す。
を示す。
先ず、クロック発生回路１を設け、こｎよりド、トクロ
ック、水平同期信号ＨＤ、および垂直同期信号Ｖｏｔ−
そｎぞｎ発生させる。このドツトクロックと水平同期信
号ＨＤとによりクロックを補正するクロック補正回路２
を設ける。ま友、水平同期信号ＨＤおよび垂直同期信号
ＶＤによりそｎ−ｆｌＬＩ）セ。
ック、水平同期信号ＨＤ、および垂直同期信号Ｖｏｔ−
そｎぞｎ発生させる。このドツトクロックと水平同期信
号ＨＤとによりクロックを補正するクロック補正回路２
を設ける。ま友、水平同期信号ＨＤおよび垂直同期信号
ＶＤによりそｎ−ｆｌＬＩ）セ。
トさｎろ水平アドレスカウンタ４および垂直アドレスカ
ウンタ５を設ける。クロック補正回路２の出力により、
ラッチパルスを発生するラッチノヤルス発生回路３を設
ける。
ウンタ５を設ける。クロック補正回路２の出力により、
ラッチパルスを発生するラッチノヤルス発生回路３を設
ける。
クロック補正回路の基本構成
次に、本発明の特徴であるクロック補正回路２について
詳述する。
詳述する。
先ず、このクロック補正回路２の基本的構成は、第２図
に示すように、周波数逓倍回路６と、水平同期信号Ｈ，
によってリセットをかけらｎる分周回路７から構成さｎ
ている。この周波数逓倍回路６は、本願の中心部となる
回路であり、入力さｎたドツトクロックを整数倍（ｎ倍
）に此倍する回路である。ｎ倍逓倍さｎたドツトクロッ
クは１／ｎ分周回路７に入力さｎる。このとき、ｎ倍に
逓倍さｎ九ドツトクロックと、水平同期信号Ｈ８との立
上りがかさなｎば、前述のドツトズレ（ドツトシフト）
の現象が発生する。しかしクロックがｎ倍に高めらｎて
いるため、ドツトクロックのズレｖＡは１／ｎドツト幅
になる。このことによシ、水平同期信号ＨＤに対して１
ドツト幅以上の位相変化量のあり九ド、トクロックは、
第２図のクロック補正回路２により、１／ｎドツト幅の
位相変化量となる。
に示すように、周波数逓倍回路６と、水平同期信号Ｈ，
によってリセットをかけらｎる分周回路７から構成さｎ
ている。この周波数逓倍回路６は、本願の中心部となる
回路であり、入力さｎたドツトクロックを整数倍（ｎ倍
）に此倍する回路である。ｎ倍逓倍さｎたドツトクロッ
クは１／ｎ分周回路７に入力さｎる。このとき、ｎ倍に
逓倍さｎ九ドツトクロックと、水平同期信号Ｈ８との立
上りがかさなｎば、前述のドツトズレ（ドツトシフト）
の現象が発生する。しかしクロックがｎ倍に高めらｎて
いるため、ドツトクロックのズレｖＡは１／ｎドツト幅
になる。このことによシ、水平同期信号ＨＤに対して１
ドツト幅以上の位相変化量のあり九ド、トクロックは、
第２図のクロック補正回路２により、１／ｎドツト幅の
位相変化量となる。
位相変化量が小さけｎば、う、チパルス発生回路３内部
でのタイミングに注意をはらうことにより、ドツトクロ
ックと水平同期信号ＨＤの立上りが重なることはなくド
ツトのズレ幅は１／ｎドツト幅となる。またｎを大きく
していけば、ズレ幅はどんどん小さくなっていく特徴が
ある。
でのタイミングに注意をはらうことにより、ドツトクロ
ックと水平同期信号ＨＤの立上りが重なることはなくド
ツトのズレ幅は１／ｎドツト幅となる。またｎを大きく
していけば、ズレ幅はどんどん小さくなっていく特徴が
ある。
第２図に示したクロック補正回８２の具体的な回路構成
の第１実施例を第６図に示し、七ｎの動作タイミングチ
ャートを第７図に示す。
の第１実施例を第６図に示し、七ｎの動作タイミングチ
ャートを第７図に示す。
第６図において、入力さｎたドツトクロックを４倍に逓
倍する逓倍回路２０を設け、こｎの出力を１／４分周す
る分周器２２から構成さｎている。
倍する逓倍回路２０を設け、こｎの出力を１／４分周す
る分周器２２から構成さｎている。
この逓倍回路２０は、バッファゲートであり、入力さｎ
ｆｃドツトクロックを遅延させ、■−ＯＲ（排他的論理
和）ｔｌ−こｎらドツトクロック間でとり、２通倍する
逓倍回路（ｆ−２段カスケード接続する。
ｆｃドツトクロックを遅延させ、■−ＯＲ（排他的論理
和）ｔｌ−こｎらドツトクロック間でとり、２通倍する
逓倍回路（ｆ−２段カスケード接続する。
ま次、１／４分周器２２は７リツプフロツプを２段凄続
したものである。この分局器２２は水平同期信号Ｈｏで
リセットさｎる。
したものである。この分局器２２は水平同期信号Ｈｏで
リセットさｎる。
このクロック補正回路２の第１実施例の各部■〜のまで
の動作のタイムチャートを第７図に示す。
の動作のタイムチャートを第７図に示す。
バッファゲート１段の遅延時間をΔ１１とすｎば、第７
図の様なタイムチャートが得らｎる。出力のドツトクロ
ックは、Ｈａと入力のドツトクロックの位相関係によシ
の−１〜の−４までの４通りの出力・ダターンをもちの
−１との−２、■−２との−３の２つのせん移状態での
ドツトのズレ幅は異なるがゆれ＠を最大３＋１／３Δｔ
ｔ−１０／３２ド、ト幅におさえらｎる特徴がある。
図の様なタイムチャートが得らｎる。出力のドツトクロ
ックは、Ｈａと入力のドツトクロックの位相関係によシ
の−１〜の−４までの４通りの出力・ダターンをもちの
−１との−２、■−２との−３の２つのせん移状態での
ドツトのズレ幅は異なるがゆれ＠を最大３＋１／３Δｔ
ｔ−１０／３２ド、ト幅におさえらｎる特徴がある。
クロック補正回路の第２実施例
次に、この補正回路の第２実施例を、第８図に示し、七
ｎの動作タイムチャートを第９図に示す。
ｎの動作タイムチャートを第９図に示す。
ＷＪｓ図の回路構成より明らかなように、ディレィライ
ン３４をＥＸ−ＯＲｒ −）の一方の入力側に採用した
逓倍回路３０と、１／４分周器３２とより構成さｎてい
る。このディレィライン３４の遅延時間を、全て同一の
Δｔ２とし、遅延時間Δｔ１２ｉｌ−ド。
ン３４をＥＸ−ＯＲｒ −）の一方の入力側に採用した
逓倍回路３０と、１／４分周器３２とより構成さｎてい
る。このディレィライン３４の遅延時間を、全て同一の
Δｔ２とし、遅延時間Δｔ１２ｉｌ−ド。
トクロックの１／８周期に設定している。又、各部Ｑ〜
■の動作タイミングを第９図に示す。このような構成に
よって、ドツトのシフト量は常時、ドツトクロック出力
ｏ−１，■−２，＠−３．０−４に関係なく、一定とな
る特徴がある。
■の動作タイミングを第９図に示す。このような構成に
よって、ドツトのシフト量は常時、ドツトクロック出力
ｏ−１，■−２，＠−３．０−４に関係なく、一定とな
る特徴がある。
ドツトクロックを逓倍してから水平同期信号ＨＤでリセ
ットをかけらｎる分周器で分周することによって、ドッ
トクロクロより高い周波数のクロックがなくても、ドツ
トのズレ幅を小さくすることができる。即ち、簡単なり
口、り補正回路を採用するだけで、ドツトクロックのシ
フト量を補償することができる効果がある。
ットをかけらｎる分周器で分周することによって、ドッ
トクロクロより高い周波数のクロックがなくても、ドツ
トのズレ幅を小さくすることができる。即ち、簡単なり
口、り補正回路を採用するだけで、ドツトクロックのシ
フト量を補償することができる効果がある。
第１図は、本発明の文字信号発生回路の基本構成図、
第２図は、同じく第１図のパルス補正回路の基本構成図
、 第３図〜５図は、従来の発生回路の構成およびタイムチ
ャート、 ｉ＠６図および第７図は、第２図の回路の第１実施例、
および 第８図および第９図は、同じく第２実施例である。 ｌ・・・クロック発生回路、２・・・クロック補正回路
、３・・・う、チパルス発生回路、４・・・水平アドレ
スカウンタ、５・・・垂直アドレスカウンタ、２０．３
０・・・逓倍回路、２２．３２・・・１／４分周器、３
４・・・ディレィライン
、 第３図〜５図は、従来の発生回路の構成およびタイムチ
ャート、 ｉ＠６図および第７図は、第２図の回路の第１実施例、
および 第８図および第９図は、同じく第２実施例である。 ｌ・・・クロック発生回路、２・・・クロック補正回路
、３・・・う、チパルス発生回路、４・・・水平アドレ
スカウンタ、５・・・垂直アドレスカウンタ、２０．３
０・・・逓倍回路、２２．３２・・・１／４分周器、３
４・・・ディレィライン
Claims (3)
- （１）ＣＲＴ（テレビジョンモニタ）画面上に、ドット
より形成された文字等のキャラクタを映出するに当り、 所定のクロック周波数を有するクロックを発生するクロ
ック発生手段と、このクロック発生手段により更に水平
同期信号および垂直同期信号を発生させ、 このクロックおよび水平同期信号によりラッチパルスを
発生するラッチパルス発生手段と、前記クロック発生手
段とラッチパルス発生手段との間に設けられ、前記クロ
ック入力を整数（ｎ）倍する逓倍回路手段と、この逓倍
回路手段からの逓倍されたクロックを１／ｎに分周し、
前記水平同期信号でリセットされる分周回路手段とから
構成されるパルス補正手段とを具えた文字信号発生回路
。 - （２）前記逓倍回路をバッファゲートを一方の入力側に
設けたＥＸ−ＯＲ（排他的ＯＲ）ゲートで構成したこと
を特徴とする特許請求の範囲第１項記載の回路。 - （３）前記逓倍回路をディレイラインを一方の入力側に
設けたＥＸ−ＯＲゲートで構成したことを特徴とする特
許請求の範囲第１項記載の回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290042A JPS63142388A (ja) | 1986-12-05 | 1986-12-05 | 文字信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290042A JPS63142388A (ja) | 1986-12-05 | 1986-12-05 | 文字信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142388A true JPS63142388A (ja) | 1988-06-14 |
Family
ID=17751029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290042A Pending JPS63142388A (ja) | 1986-12-05 | 1986-12-05 | 文字信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142388A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006100873A1 (ja) * | 2005-03-22 | 2006-09-28 | Mitsubishi Denki Kabushiki Kaisha | デジタル映像伝送装置 |
-
1986
- 1986-12-05 JP JP61290042A patent/JPS63142388A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006100873A1 (ja) * | 2005-03-22 | 2006-09-28 | Mitsubishi Denki Kabushiki Kaisha | デジタル映像伝送装置 |
| JP2006267230A (ja) * | 2005-03-22 | 2006-10-05 | Mitsubishi Electric Corp | デジタル映像伝送装置 |
| US8462270B2 (en) | 2005-03-22 | 2013-06-11 | Mitsubishi Electric Corporation | Digital image transmission apparatus for transmitting video signals having varied clock frequencies |
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