JP5061000B2 - 位相調整回路 - Google Patents
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Description
この位相調整回路は、クロック信号CLKeに同期して転送されて来る偶数番目の画像データDATAeと、クロック信号CLKoに同期して転送されて来る奇数番目の画像データDATAoの位相を調整して、共通のクロック信号CLKに同期した画像データDTe,DToを生成するものである。
この表示制御回路は、グラフィックコントローラ10から並行して出力される2系統の画像データに基づいて、液晶表示器(以下、「LCD」という)80に対する表示出力を行うもので、偶数番目と奇数番目の画像データに対応してそれぞれ設けられた直列/並列変換部(以下、「S/P変換部」という)20e,20o、位相調整部30、信号処理部50、ソースドライバ60及びゲートドライバ70で構成されている。
図3は、S/P変換部の機能の一例を示す説明図である。S/P変換部20e,20oの機能は、同一であるので、偶数/奇数のサフィックス(e/o)を省略して説明する。
垂直同期信号VSYNは、1画面の表示データの区切りを示すもので、30フレーム/秒のインタレース方式の場合、周波数は60Hzである。水平同期信号HSYNは、1ラインの表示データの区切りを示すもので、有効画像データが1960画素×1080ラインのフルハイビジョン規格の場合、走査線数は1125本で、周波数は33.75kHzである。画像データDATAは、水平同期信号HSYNの間にクロック信号CLKに同期して1ラインの画素数である1920画素の1/2だけバースト的に挿入される(1ラインの画素数は1920であるが、偶数番目と奇数番目の2系統に分割しているので、1系統分は960画素となる)。
例えば、S/P変換部20から図4に示すような形式の画像信号が与えられる場合、定数CA,CB,CC,CDとして、それぞれ4,544,10,969を設定する。
(a) 1フレームのライン数や1ラインの画素数は、例示したものに限定されない。
(b) 画像データを対象として説明したが、位相調整の対象データは画像データに限定されない。即ち、同一周波数のクロック信号に同期して有効データであることを示すデータイネーブル信号と共にバースト的に入力される2系統のデータ間の位相を調整する回路に適用することができる。
(c) イネーブル信号生成部は、垂直同期信号と水平同期信号とクロック信号に基づいてデータイネーブル信号を生成しているが、同期信号は垂直同期信号と水平同期信号に限定するものではない。バーストデータの区切りを示す同期信号とクロック信号のタイミング関係から有効データの開始タイミングが規定されているものであれば、同様に適用することが可能である。
(d) 2系統の入力データの位相を調整するものについて説明したが、3系統以上の入力データの位相調整にも適用可能である。
(e) 図3に示したS/P変換部の機能は一例であり、これに限定するものではない。
20 S/P変換部
30 位相調整部
31〜36,38〜40 FF
37 セレクタ
50 信号処理部
60 ソースドライバ
70 ゲートドライバ
80 LCD
90 イネーブル信号生成部
91,96 カウンタ
92,93,97,98 比較器
94,95,99 AND
Claims (2)
- 第1クロック信号に同期して有効データであることを示す第1イネーブル信号と共にバースト的に入力される第1データ信号と、前記第1クロック信号と同じ周波数の第2クロック信号に同期して有効データであることを示す第2イネーブル信号と共にバースト的に入力される第2データ信号の位相が等しくなるように調整する位相調整回路であって、
前記第1データ信号を前記第1クロック信号のタイミングで保持して出力する第1保持手段と、
前記第1イネーブル信号を前記第1クロック信号のタイミングで保持して出力する第2保持手段と、
前記第2保持手段に前記第1イネーブル信号が保持されているときに、前記第1クロック信号の周波数を1/2に分周して選択信号として出力する第1分周手段と、
前記第2イネーブル信号が与えられているときに、前記第2クロック信号の周波数を1/2に分周して相補的な第1制御信号及び第2制御信号を交互に出力する第2分周手段と、
前記第1制御信号が出力されているときに、前記第2データ信号を前記第2クロック信号のタイミングで保持して出力する第3保持手段と、
前記第2制御信号が出力されているときに、前記第2データ信号を前記第2クロック信号のタイミングで保持して出力する第4保持手段と、
前記第2保持手段に前記第1イネーブル信号が保持されているときに、前記第3保持手段から出力される信号と前記第4保持手段から出力される信号の内の一方を前記選択信号に従って選択して出力する選択手段と、
前記第1保持手段及び前記選択手段から出力される信号を前記第1クロック信号のタイミングで保持して位相調整後の第1及び第2データ信号として出力する第5保持手段と、
前記第2保持手段から出力される信号を前記第1クロック信号のタイミングで保持して位相調整後の共通のイネーブル信号として出力する第6保持手段とを、
備えたことを特徴とする位相調整回路。 - バーストデータの区切りを示す第1同期信号の後、第1クロック信号に同期して所定のタイミングでバースト的に入力される第1データ信号と、バーストデータの区切りを示す第2同期信号の後、前記第1クロック信号と同じ周波数の第2クロック信号に同期して所定のタイミングでバースト的に入力される第2データ信号の位相が等しくなるように調整する位相調整回路であって、
前記第1同期信号と前記第1クロック信号と前記所定のタイミングに基づいて、前記第1データ信号が有効データであることを示す第1イネーブル信号を生成する第1のイネーブル信号生成手段と、
前記第2同期信号と前記第2クロック信号と前記所定のタイミングに基づいて、前記第2データ信号が有効データであることを示す第2イネーブル信号を生成する第2のイネーブル信号生成手段と、
前記第1データ信号を前記第1クロック信号のタイミングで保持して出力する第1保持手段と、
前記第1イネーブル信号を前記第1クロック信号のタイミングで保持して出力する第2保持手段と、
前記第2保持手段に前記第1イネーブル信号が保持されているときに、前記第1クロック信号の周波数を1/2に分周して選択信号として出力する第1分周手段と、
前記第2イネーブル信号が与えられているときに、前記第2クロック信号の周波数を1/2に分周して相補的な第1制御信号及び第2制御信号を交互に出力する第2分周手段と、
前記第1制御信号が出力されているときに、前記第2データ信号を前記第2クロック信号のタイミングで保持して出力する第3保持手段と、
前記第2制御信号が出力されているときに、前記第2データ信号を前記第2クロック信号のタイミングで保持して出力する第4保持手段と、
前記第2保持手段に前記第1イネーブル信号が保持されているときに、前記第3保持手段から出力される信号と前記第4保持手段から出力される信号の内の一方を前記選択信号に従って選択して出力する選択手段と、
前記第1保持手段及び前記選択手段から出力される信号を前記第1クロック信号のタイミングで保持して位相調整後の第1及び第2データ信号として出力する第5保持手段と、
前記第2保持手段から出力される信号を前記第1クロック信号のタイミングで保持して位相調整後の共通のイネーブル信号として出力する第6保持手段とを、
備えたことを特徴とする位相調整回路。
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Application Number | Priority Date | Filing Date | Title |
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JP2008072984A JP5061000B2 (ja) | 2008-03-21 | 2008-03-21 | 位相調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008072984A JP5061000B2 (ja) | 2008-03-21 | 2008-03-21 | 位相調整回路 |
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Publication Number | Publication Date |
---|---|
JP2009232014A JP2009232014A (ja) | 2009-10-08 |
JP5061000B2 true JP5061000B2 (ja) | 2012-10-31 |
Family
ID=41246954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2008072984A Active JP5061000B2 (ja) | 2008-03-21 | 2008-03-21 | 位相調整回路 |
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Country | Link |
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JP2002169770A (ja) * | 2000-12-04 | 2002-06-14 | Ricoh Co Ltd | 画像データ転送システム |
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-
2008
- 2008-03-21 JP JP2008072984A patent/JP5061000B2/ja active Active
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