JP5061000B2

JP5061000B2 - 位相調整回路

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Publication number: JP5061000B2
Application number: JP2008072984A
Authority: JP
Inventors: 直樹甲斐
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2008-03-21
Filing date: 2008-03-21
Publication date: 2012-10-31
Anticipated expiration: 2028-03-21
Also published as: JP2009232014A

Description

本発明は、例えば液晶モニタ等において、２つの経路から並行して転送される画像データの位相が等しくなるように調整する位相調整回路に関するものである。

図２は、従来の位相調整回路の構成図である。
この位相調整回路は、クロック信号ＣＬＫｅに同期して転送されて来る偶数番目の画像データＤＡＴＡｅと、クロック信号ＣＬＫｏに同期して転送されて来る奇数番目の画像データＤＡＴＡｏの位相を調整して、共通のクロック信号ＣＬＫに同期した画像データＤＴｅ，ＤＴｏを生成するものである。

画像データＤＡＴＡｅは、クロック信号ＣＬＫｅの立ち上がりのタイミングでフリップフロップ（以下、「ＦＦ」という）１に保持され、このＦＦ１に保持されたデータが画像データＤＴｅとして出力されるようになっている。

一方、画像データＤＡＴＡｏは、インバータ２で反転されたクロック信号ＣＬＫｅによって、即ち、クロック信号ＣＬＫｅの立ち下がりのタイミングでＦＦ３に保持されるようになっている。ＦＦ３に保持されたデータは、更に、クロック信号ＣＬＫｅの立ち上がりのタイミングでＦＦ４に保持され、このＦＦ４に保持されたデータが画像データＤＴｏとして出力されるようになっている。また、クロック信号ＣＬＫｅが、画像データＤＴｅ，ＤＴｏに共通のクロック信号ＣＬＫとして出力されるようになっている。

このような位相調整回路を使用することにより、グラフィックコントローラから異なる転送経路を通して２画素の画像データを並行して転送することできるので、データ量の多い高精細液晶モニタ等に対する画像データの転送が可能になる。

特開２００２−３１１９１３号公報

なお、上記特許文献１には、図２と同様の位相調整回路を有する液晶表示装置が記載されている。

しかしながら、前記位相調整回路で位相を合わせることができる位相ずれの範囲は、クロック信号ＣＬＫのデューティ比が５０％で周期をＴとした場合、−Ｔ／２〜＋Ｔ／２である。また、数１００Ｍｂｐｓ以上の高速信号伝送を行うために振幅を数１００ｍＶに低減した差動信号を使用するＬＶＤＳ(Low Voltage Differential Signaling)方式では、クロック信号のレベル“Ｈ”の区間とレベル“Ｌ”の区間の比が４：３となっているので、位相ずれの許容範囲は−３Ｔ／７〜＋４Ｔ／７となる。

グラフィックコントローラから表示装置側に転送される２系統の画像データに許容範囲外の位相ずれが生じると位相補正ができずに誤動作が発生する。このため、表示装置側への入力条件が厳しくなっている。特に、現在主流となりつつあるフルハイビジョン規格では、クロック周期が１０ｎｓ程度となっているため、位相ずれを−４．２〜＋５．７ｎｓの範囲に抑える必要があり、回路基板の設計が困難になってコスト増の原因ともなっている。

本発明は、大きな位相ずれにも対応可能な位相調整回路を提供することを目的としている。

本発明は、第１クロック信号に同期して有効データであることを示す第１イネーブル信号と共にバースト的に入力される第１データ信号と、前記第１クロック信号と同じ周波数の第２クロック信号に同期して有効データであることを示す第２イネーブル信号と共にバースト的に入力される第２データ信号の位相が等しくなるように調整する位相調整回路を、次のような手段で構成している。

即ち、この位相調整回路は、第１データ信号を第１クロック信号のタイミングで保持して出力する第１保持手段と、第１イネーブル信号を第１クロック信号のタイミングで保持して出力する第２保持手段と、第２保持手段に第１イネーブル信号が保持されているときに、第１クロック信号の周波数を１／２に分周して選択信号として出力する第１分周手段と、第２イネーブル信号が与えられているときに、第２クロック信号の周波数を１／２に分周して相補的な第１制御信号及び第２制御信号を交互に出力する第２分周手段と、第１制御信号が出力されているときに、第２データ信号を第２クロック信号のタイミングで保持して出力する第３保持手段と、第２制御信号が出力されているときに、第２データ信号を第２クロック信号のタイミングで保持して出力する第４保持手段と、第２保持手段に第１イネーブル信号が保持されているときに、第３保持手段から出力される信号と第４保持手段から出力される信号の内の一方を選択信号に従って選択して出力する選択手段と、第１保持手段及び選択手段から出力される信号を第１クロック信号のタイミングで保持して位相調整後の第１及び第２データ信号として出力する第５保持手段と、第２保持手段から出力される信号を第１クロック信号のタイミングで保持して位相調整後の共通のイネーブル信号として出力する第６保持手段を備えている。

本発明では、基準となる第１クロック信号に同期して与えられる第１データ信号と第１イネーブル信号を、この第１クロック信号で保持して出力する第１及び第２保持手段と、位相調整の対象となる第２クロック信号に同期して与えられる連続する２つの第２データ信号を、それぞれ２クロック周期の間保持して出力する第３及び第４保持手段と、これらの第３及び第４保持手段の出力信号を選択して出力する選択手段と、この選択手段と第１及び第２保持手段の出力信号を、基準となる第１クロック信号のタイミングで保持して出力する第５及び第６保持手段を有している。これにより、第１及び第２クロック信号の位相のずれがクロック信号の周期よりも小さければ、確実に同位相になるように位相を調整することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す表示制御回路の構成図である。
この表示制御回路は、グラフィックコントローラ１０から並行して出力される２系統の画像データに基づいて、液晶表示器（以下、「ＬＣＤ」という）８０に対する表示出力を行うもので、偶数番目と奇数番目の画像データに対応してそれぞれ設けられた直列／並列変換部（以下、「Ｓ／Ｐ変換部」という）２０ｅ，２０ｏ、位相調整部３０、信号処理部５０、ソースドライバ６０及びゲートドライバ７０で構成されている。

グラフィックコントローラ１０は、例えばＬＶＤＳ方式の５対のデータ信号線とクロック信号線対を介して偶数番目の画像データＳＤ０ｅ〜ＳＤ４ｅとクロック信号ＣＫｅをＳ／Ｐ変換部２０ｅに出力すると共に、別の５対のデータ信号線とクロック信号線対を介して奇数番目の画像データＳＤ０ｏ〜ＳＤ４ｏとクロック信号ＣＫｏをＳ／Ｐ変換部２０ｏに出力するものである。

Ｓ／Ｐ変換部２０ｅは、グラフィックコントローラ１０から与えられるクロック信号ＣＫｅに従って画像データＳＤ０ｅ〜ＳＤ４ｅを並列の画像データＤＡＴＡｅに変換すると共に、この画像データＳＤ０ｅ〜ＳＤ４ｅからデータイネーブル信号ＤＥｅを抽出して、クロック信号ＣＬＫｅに同期して出力するものである。

同様に、Ｓ／Ｐ変換部２０ｏは、グラフィックコントローラ１０から与えられるクロック信号ＣＫｏに従って画像データＳＤ０ｏ〜ＳＤ４ｏを並列の画像データＤＡＴＡｏに変換すると共に、この画像データＳＤ０ｏ〜ＳＤ４ｏからデータイネーブル信号ＤＥｏを抽出して、クロック信号ＣＬＫｏに同期して出力するものである。

位相調整部３０は、Ｓ／Ｐ変換部２０ｅからクロック信号ＣＬＫｅに同期して転送されて来る偶数番目の画像データＤＡＴＡｅ及びデータイネーブル信号ＤＥｅと、Ｓ／Ｐ変換部２０ｏからクロック信号ＣＬＫｏに同期して転送されて来る奇数番目の画像データＤＡＴＡｏ及びデータイネーブル信号ＤＥｏの位相を調整して、共通のクロック信号ＣＬＫに同期した画像データＤＴｅ，ＤＴｏとデータイネーブル信号ＤＥを生成するものである。

この位相調整部３０は、画像データＤＡＴＡｅをクロック信号ＣＬＫｅの立ち上がりのタイミングで保持して出力する第１保持手段（例えば、ＦＦ３１）、このクロック信号ＣＬＫｅを１／２に分周する第１分周手段（例えば、ＦＦ３２）、及びデータイネーブル信号ＤＥｅをクロック信号ＣＬＫｅの立ち上がりのタイミングで保持して出力する第２保持手段（例えば、ＦＦ３３）を有している。ＦＦ３３から出力される信号Ｓ３３は、ＦＦ３２の反転リセット端子／Ｒに与えられている。

また、位相調整部３０は、画像データＤＡＴＡｏをクロック信号ＣＬＫｏの立ち上がりのタイミングで保持して出力する第３保持手段（例えば、ＦＦ３４）、第４保持手段（例えば、ＦＦ３５）、及びこのクロック信号ＣＬＫｏを１／２に分周する第２分周手段（例えば、ＦＦ３６）を有している。ＦＦ３６の反転リセット端子／Ｒには、データイネーブル信号ＤＥｏが与えられ、このＦＦ３６の出力端子Ｑから出力される信号は第１制御信号としてＦＦ３４のイネーブル端子Ｅに、反転出力端子／Ｑから出力される相補的な信号は第２制御信号としてＦＦ３５のイネーブル端子Ｅにそれぞれ与えられている。

ＦＦ３４，３５から出力される信号Ｓ３４，Ｓ３５は、選択手段（例えば、セレクタ：ＳＥＬ）３７の入力端子Ｉ１，Ｉ０にそれぞれ与えられている。また、セレクタ３７の選択端子ＳにはＦＦ３２から出力される信号Ｓ３２が選択信号として与えられ、イネーブル端子ＥにはＦＦ３３の信号Ｓ３３が動作許可信号として与えられている。セレクタ３７は、イネーブル端子Ｅの信号Ｓ３３が“Ｈ”のときに、選択端子Ｓの信号Ｓ３２に従って入力端子Ｉ１（信号Ｓ３２が“Ｈ”のとき）または入力端子Ｉ０（信号Ｓ３２が“Ｌ”のとき）の信号を選択して出力端子Ｏから出力するものである。なお、信号Ｓ３３が“Ｌ”のときは、セレクタ３７の出力端子Ｏから“０”データ（例えば、オール“Ｌ”）が出力されるようになっている。

ＦＦ３１から出力される信号Ｓ３１及びセレクタ３７の出力信号は、それぞれ第５保持手段（例えば、ＦＦ３８，３９）に与えられ、それぞれクロック信号ＣＬＫｅの立ち上がりのタイミングで保持されて、データ信号ＤＴｅ，ＤＴｏとして信号処理部５０に与えられるようになっている。また、ＦＦ３３の信号Ｓ３３は第６保持手段（例えば、ＦＦ４０）に与えられ、クロック信号ＣＬＫｅの立ち上がりのタイミングで保持されて、共通のデータイネーブル信号ＤＥとして信号処理部５０に与えられている。また、クロック信号ＣＬＫｅは、そのままクロック信号ＣＬＫとして信号処理部５０に与えられている。

信号処理部５０は、クロック信号ＣＬＫに同期して与えられるデータイネーブル信号ＤＥとデータ信号ＤＴｅ，ＤＴｏに従ってガンマ補正等の処理を行い、ＬＣＤ８０に表示する表示信号と走査信号を生成して、それぞれソースドライバ６０とゲートドライバ７０に与えるものである。また、ソースドライバ６０とゲートドライバ７０は、表示信号と走査信号をそれぞれＬＣＤ８０の表示電極と走査電極に応じた電圧に変換して、このＬＣＤ８０を駆動するものである。

次に図１の動作を説明する。
図３は、Ｓ／Ｐ変換部の機能の一例を示す説明図である。Ｓ／Ｐ変換部２０ｅ，２０ｏの機能は、同一であるので、偶数／奇数のサフィックス（ｅ／ｏ）を省略して説明する。

グラフィックコントローラ１０から、“Ｈ”の区間と“Ｌ”の区間の比が４：３のクロック信号ＣＫに同期して、５つの画像データＳＤ０〜ＳＤ４が同時に与えられる。各画像データＳＤ０〜ＳＤ４は、クロック信号ＣＫが“Ｈ”の区間で４ビット、“Ｌ”の区間で３ビットの直列データで構成されており、クロック信号ＣＫの“Ｈ”の区間における３ビット目から、次の“Ｈ”の区間における２ビット目までの７ビットが１つの画素データを構成している。画素データは同時に５ビットずつ与えられるので、１画素は３５ビット構成となる。

１画素を構成する３５ビットの内訳は、図３に例示するように、１０ビットの緑信号成分Ｒ０〜Ｒ９、１０ビットの赤信号成分Ｒ０〜Ｒ９、１０ビットの青信号成分Ｂ０〜Ｂ９、データイネーブル信号ＤＥ、垂直同期信号ＶＳＹＮ、水平同期信号ＨＳＹＮ、及び２ビットの未定義ビットＲＳＶとなっている。

Ｓ／Ｐ変換部２０は、クロック信号ＣＫから生成される画素のタイミングに基づいて画像データＳＤ０〜ＳＤ４を保持して並列データに変換すると共に、画素のＲＧＢ信号成分からなる画像データＤＡＴＡと、データイネーブル信号ＤＥ、垂直同期信号ＶＳＹＮ、水平同期信号ＨＳＹＮ等を分離して、クロック信号ＣＬＫに同期して出力するようになっている。

図４は、Ｓ／Ｐ変換部から出力される画像信号の形式の一例を示す説明図である。
垂直同期信号ＶＳＹＮは、１画面の表示データの区切りを示すもので、３０フレーム／秒のインタレース方式の場合、周波数は６０Ｈｚである。水平同期信号ＨＳＹＮは、１ラインの表示データの区切りを示すもので、有効画像データが１９６０画素×１０８０ラインのフルハイビジョン規格の場合、走査線数は１１２５本で、周波数は３３．７５ｋＨｚである。画像データＤＡＴＡは、水平同期信号ＨＳＹＮの間にクロック信号ＣＬＫに同期して１ラインの画素数である１９２０画素の１／２だけバースト的に挿入される（１ラインの画素数は１９２０であるが、偶数番目と奇数番目の２系統に分割しているので、１系統分は９６０画素となる）。

即ち、垂直同期信号ＶＳＹＮ、水平同期信号ＨＳＹＮ、及びクロック信号ＣＬＫは、それぞれ一定周期で連続して出力されるが、画像データＤＡＴＡは、垂直同期信号ＶＳＹＮが“Ｈ”から“Ｌ”に立ち下がった後、Ａ回目（この図では４回目）からＢ回目（この場合、５４４回目）までの水平同期信号ＨＳＹＮの間に１ライン単位でバースト的に出力される。各ラインの画像データＤＡＴＡは、水平同期信号ＨＳＹＮが“Ｈ”から“Ｌ”に立ち下がった後、Ｃ回目（この図では１０回目）のクロック信号ＣＬＫの立ち上がりに同期して１画素目の出力が開始され、その後、クロック信号ＣＬＫの立ち上がりに同期してＤ回目（この場合、９６９回目）のクロック信号ＣＬＫの立ち上がりまで、順次１画素単位に連続して出力される。また、データイネーブル信号ＤＥは、有効な画像データＤＡＴＡが出力されている間“Ｈ”に保持され、有効な画像データが出力されていない時は“Ｌ”となる。

図５及び図６は、図１中の位相調整部の動作（その１及びその２）を示す信号波形図である。図５は、偶数側の画像データＤＡＴＡｅに対して奇数側の画像データＤＡＴＡｏが遅れている場合を示し、図６は、偶数側の画像データＤＡＴＡｅに対して奇数側の画像データＤＡＴＡｏが進んでいる場合を示している。

Ｓ／Ｐ変換部２０ｏから与えられるデータイネーブル信号ＤＥｏが“Ｈ”になると、ＦＦ３６のリセット状態が解除され、クロック信号ＣＬＫｏが１／２に分周され、このＦＦ３６から出力される信号に従ってＦＦ３４，３５が交互に動作可能な状態になる。これにより、奇数側の画像データＤＡＴＡｏのデータＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，…の内のデータＤ１は、クロック信号ＣＬＫｏの立ち上がりのタイミングでＦＦ３５に書き込まれ、データＤ３は、次のクロック信号ＣＬＫｏのタイミングでＦＦ３４に書き込まれる。更に、次のクロック信号ＣＬＫｏのタイミングで、データＤ５がＦＦ３５に書き込まれる。このように、ＦＦ３５，３４には、一旦書き込まれたデータが２クロック周期の間、そのままの状態で保持される。

Ｓ／Ｐ変換部２０ｅから与えられる画像データＤＡＴＡｅとデータイネーブル信号ＤＥｅは、クロック信号ＣＬＫｅの立ち上がりのタイミングでＦＦ３１，３３にそれぞれ書き込まれる。

データイネーブル信号ＤＥｅが“Ｈ”になると、その後のクロック信号ＣＬＫｅの立ち上がりのタイミングでＦＦ３３に保持され、信号Ｓ３３が“Ｈ”になる。これにより、ＦＦ３２のリセット状態が解除され、クロック信号ＣＬＫｅが１／２に分周されて、信号Ｓ３２としてセレクタ３７の選択端子Ｓに与えられる。また、この時、セレクタ３７のイネーブル端子Ｅには“Ｈ”の信号Ｓ３３が与えられているので、ＦＦ３４とＦＦ３５に保持されているデータが信号Ｓ３２に従って交互に選択され、このセレクタ３７から出力される。

セレクタ３７で選択されて出力された画像データと、ＦＦ３１に書き込まれた画像データＤＡＴＡｅと、ＦＦ３３に書き込まれたデータイネーブル信号ＤＥｅは、クロック信号ＣＬＫｅの立ち上がりのタイミングで、それぞれＦＦ３９，３８，４０に保持され、データ信号ＤＴｏ，ＤＴｅ、及び共通のデータイネーブル信号ＤＥとして信号処理部５０に与えられる。また、クロック信号ＣＬＫｅは、そのままクロック信号ＣＬＫとして信号処理部５０に与えられる。

これにより、図５に示すように、奇数側の画像データＤＡＴＡｏの遅れＤＬがクロックの周期Ｔより小さければ、同位相になるように位相調整を行うことができる。また、図６に示すように、奇数側の画像データＤＡＴＡｏの進みＬＥがクロックの周期Ｔよりも小さければ、同位相になるように位相調整を行うことができる。

信号処理部５０では、クロック信号ＣＬＫに同期して与えられるデータイネーブル信号ＤＥと奇数及び偶数番目の画素データであるデータ信号ＤＴｏ，ＤＴｅに対して、所定の画像表示用の信号処理を施し、表示信号と走査信号を生成してソースドライバ６０とゲートドライバ７０に与える。ソースドライバ６０とゲートドライバ７０は、表示信号と走査信号をそれぞれＬＣＤ８０の表示電極と走査電極に応じた電圧に変換して、このＬＣＤ８０を駆動する。

以上のように、この実施例１の表示制御回路は、異なる経路で転送されて来る偶数番目の画像データＤＡＴＡｅと奇数番目の画像データＤＡＴＡｏから、共通のクロック信号ＣＬＫに同期した画像データＤＴｅ，ＤＴｏ及びデータイネーブル信号ＤＥを生成する位相調整部３０を備えている。

更に、この位相調整部３０は、基準となるクロック信号（この場合はＣＬＫｅ）に同期して与えられる画像データＤＡＴＡｅとデータイネーブル信号ＤＥｅを、このクロック信号ＣＬＫｅによって２クロック分遅延させて出力するためのＦＦ３１，３３，３８，４０と共に、位相調整の対象となるクロック信号（この場合はＣＬＫｏ）に同期して与えられる連続する２つの画像データＤＡＴＡｅをそれぞれ２クロック周期の間保持するためのＦＦ３４，３５と、これらのＦＦ３４，３５の保持データを選択出力するセレクタ３７と、このセレクタ３７の出力データを基準となるクロック信号ＣＬＫｅのタイミングで保持して出力するＦＦ３９を有している。これにより、位相のずれがクロックの周期よりも小さければ、確実に同位相になるように位相調整ができる。従って、位相調整可能範囲が広がり、グラフィックコントローラから転送される信号の許容範囲が緩和されて回路基板の設計が容易になると共に、クロックジッタの影響がなくなって安定した動作が得られるという利点がある。

実施例１の表示制御回路では、位相調整部３０が、Ｓ／Ｐ変換部２０ｅ，２０ｏから与えられるデータイネーブル信号ＤＥｅ，ＤＥｏに基づいて位相調整を行っていたが、Ｓ／Ｐ変換部２０ｅ，２０ｏからデータイネーブル信号ＤＥｅ，ＤＥｏが出力されず、垂直同期信号ＶＳＹＮと水平同期信号ＨＳＹＮのみが与えられる場合がある。

この実施例２では、データイネーブル信号ＤＥが与えられない場合に、垂直同期信号ＶＳＹＮと水平同期信号ＨＳＹＮからデータイネーブル信号ＤＥを生成するためのイネーブル信号生成部を有する表示制御回路を説明する。

図７は、本発明の実施例２を示す表示制御回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

この表示制御回路は、Ｓ／Ｐ変換部２０ｅ，２０ｏと位相調整部３０の間に、それぞれイネーブル信号生成部９０ｅ，９０ｏを挿入したものである。イネーブル信号生成部９０ｅは、Ｓ／Ｐ変換部２０ｅから与えられる垂直同期信号ＶＳＹＮｅ、水平同期信号ＨＳＹＮｅ及びクロック信号ＣＬＫｅからデータイネーブル信号ＤＥｅを生成するものである。また、イネーブル信号生成部９０ｏは、Ｓ／Ｐ変換部２０ｏから与えられる垂直同期信号ＶＳＹＮｏ、水平同期信号ＨＳＹＮｏ及びクロック信号ＣＬＫｏからデータイネーブル信号ＤＥｏを生成するものである。

イネーブル信号生成部９０ｅ，９０ｏは、同一の回路構成となっており、イネーブル信号生成部９０ｅとして具体例を示すように、水平同期信号ＨＳＹＮｅの立ち上がりのタイミングで１ずつカウントアップするカウンタ（ＣＮＴ）９１を有している。カウンタ９１のリセット端子Ｒには、垂直同期信号ＶＳＹＮｅが与えられ、カウント値が出力される出力端子Ｏには比較器（ＣＭＰ）９２，９３が接続されている。比較器９２は、カウンタ９１のカウント値が定数ＣＡ以上のときに“Ｈ”を出力するものである。また、比較器９３は、カウンタ９１のカウント値が定数ＣＢ以下のときに“Ｈ”を出力するものである。

比較器９３，９４の出力信号は２入力の論理積ゲート（以下、「ＡＮＤ」という）９４に入力されている。ＡＮＤ９４の出力信号は、クロック信号ＣＬＫｅと共に２入力のＡＮＤ９５に入力されている。ＡＮＤ９５の出力信号は、カウンタ９５のクロック端子に与えられるようになっている。カウンタ９５は、ＡＮＤ９５の出力信号の立ち上がりのタイミングで１ずつカウントアップするもので、このカウンタ９１のリセット端子Ｒには、水平同期信号ＨＳＹＮｅが与えられている。カウンタ９６の出力端子Ｏには比較器９７，９８が接続されている。比較器９７は、カウンタ９６のカウント値が定数ＣＣ以上のときに“Ｈ”を出力するものである。また、比較器９８は、カウンタ９６のカウント値が定数ＣＤ以下のときに“Ｈ”を出力するものである。

比較器９７，９８の出力信号は２入力のＡＮＤ９９に入力されて、このＡＮＤ９９からデータイネーブル信号ＤＥｅが出力されるようになっている。

次に、イネーブル信号生成部９０の動作を説明する。
例えば、Ｓ／Ｐ変換部２０から図４に示すような形式の画像信号が与えられる場合、定数ＣＡ，ＣＢ，ＣＣ，ＣＤとして、それぞれ４，５４４，１０，９６９を設定する。

垂直同期信号ＶＳＹＮが“Ｈ”の間、カウンタ９１はリセットされているのでそのカウント値は０である。垂直同期信号ＶＳＹＮが“Ｌ”になると、カウンタ９１のリセット状態は解除され、水平同期信号ＨＳＹＮの立ち上がりに同期して１ずつカウントアップ動作を開始する。カウンタ９１のカウント値が４（定数ＣＡ）になると、比較器９２の出力信号が“Ｈ”となり（比較器９３の出力信号は、リセット時から“Ｈ”）、ＡＮＤ９４の出力信号は“Ｈ”となる。これにより、ＡＮＤ９５からクロック信号ＣＬＫが出力される。この時点では、カウンタ９６のリセット端子Ｒに“Ｈ”の水平同期信号ＨＳＹＮが与えられているので、このカウンタ９６はリセット状態を保持する。

水平同期信号ＨＳＹＮが“Ｌ”に変化すると、カウンタ９６のリセット状態は解除され、クロック信号ＣＬＫの立ち上がりに同期して１ずつカウントアップ動作を開始する。カウンタ９６のカウント値が１０（定数ＣＣ）になると、比較器９７の出力信号が“Ｈ”となり（比較器９８の出力信号は、リセット時から“Ｈ”）、ＡＮＤ９９から出力されるデータイネーブル信号ＤＥは“Ｈ”となる。

更に、カウンタ９６のカウント値が９７０（定数ＣＤ＋１）になると、比較器９８の出力信号が“Ｌ”となり、ＡＮＤ９９から出力されるデータイネーブル信号ＤＥは“Ｌ”となる。また、カウンタ９１のカウント値が５４５（定数ＣＢ＋１）になると、比較器９３の出力信号が“Ｌ”となり、ＡＮＤ９４から出力される信号が“Ｌ”となり、カウンタ９６の動作は停止する。このような動作により、有効な画像データＤＡＴＡが出力されている期間に、“Ｈ”となるデータイネーブル信号ＤＥが生成されて出力される。

なお、イネーブル信号生成部９０ｅ，９０ｏ以外のグラフィックコントローラ１０、Ｓ／Ｐ変換部２０ｅ，２０ｏ、位相調整部３０、信号処理部５０、ソースドライバ６０及びゲートドライバ７０の構成と動作は、実施例１で説明したとおりである。

以上のように、この実施例２の表示制御回路は、垂直同期信号ＶＳＹＮと水平同期信号ＨＳＹＮからデータイネーブル信号ＤＥを生成するイネーブル信号生成部９０を有しているので、Ｓ／Ｐ変換部２０からデータイネーブル信号ＤＥが与えられない場合でも、実施例１と同様の利点が得られる。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）１フレームのライン数や１ラインの画素数は、例示したものに限定されない。
（ｂ）画像データを対象として説明したが、位相調整の対象データは画像データに限定されない。即ち、同一周波数のクロック信号に同期して有効データであることを示すデータイネーブル信号と共にバースト的に入力される２系統のデータ間の位相を調整する回路に適用することができる。
（ｃ）イネーブル信号生成部は、垂直同期信号と水平同期信号とクロック信号に基づいてデータイネーブル信号を生成しているが、同期信号は垂直同期信号と水平同期信号に限定するものではない。バーストデータの区切りを示す同期信号とクロック信号のタイミング関係から有効データの開始タイミングが規定されているものであれば、同様に適用することが可能である。
（ｄ）２系統の入力データの位相を調整するものについて説明したが、３系統以上の入力データの位相調整にも適用可能である。
（ｅ）図３に示したＳ／Ｐ変換部の機能は一例であり、これに限定するものではない。

本発明の実施例１を示す表示制御回路の構成図である。従来の位相調整回路の構成図である。Ｓ／Ｐ変換部の機能の一例を示す説明図である。Ｓ／Ｐ変換部から出力される画像信号の形式の一例を示す説明図である。図１中の位相調整部の動作（その１）を示す信号波形図である。図１中の位相調整部の動作（その２）を示す信号波形図である。本発明の実施例２を示す表示制御回路の構成図である。

符号の説明

１０グラフィックコントローラ
２０Ｓ／Ｐ変換部
３０位相調整部
３１〜３６，３８〜４０ＦＦ
３７セレクタ
５０信号処理部
６０ソースドライバ
７０ゲートドライバ
８０ＬＣＤ
９０イネーブル信号生成部
９１，９６カウンタ
９２，９３，９７，９８比較器
９４，９５，９９ＡＮＤ

Claims

第１クロック信号に同期して有効データであることを示す第１イネーブル信号と共にバースト的に入力される第１データ信号と、前記第１クロック信号と同じ周波数の第２クロック信号に同期して有効データであることを示す第２イネーブル信号と共にバースト的に入力される第２データ信号の位相が等しくなるように調整する位相調整回路であって、
前記第１データ信号を前記第１クロック信号のタイミングで保持して出力する第１保持手段と、
前記第１イネーブル信号を前記第１クロック信号のタイミングで保持して出力する第２保持手段と、
前記第２保持手段に前記第１イネーブル信号が保持されているときに、前記第１クロック信号の周波数を１／２に分周して選択信号として出力する第１分周手段と、
前記第２イネーブル信号が与えられているときに、前記第２クロック信号の周波数を１／２に分周して相補的な第１制御信号及び第２制御信号を交互に出力する第２分周手段と、
前記第１制御信号が出力されているときに、前記第２データ信号を前記第２クロック信号のタイミングで保持して出力する第３保持手段と、
前記第２制御信号が出力されているときに、前記第２データ信号を前記第２クロック信号のタイミングで保持して出力する第４保持手段と、
前記第２保持手段に前記第１イネーブル信号が保持されているときに、前記第３保持手段から出力される信号と前記第４保持手段から出力される信号の内の一方を前記選択信号に従って選択して出力する選択手段と、
前記第１保持手段及び前記選択手段から出力される信号を前記第１クロック信号のタイミングで保持して位相調整後の第１及び第２データ信号として出力する第５保持手段と、
前記第２保持手段から出力される信号を前記第１クロック信号のタイミングで保持して位相調整後の共通のイネーブル信号として出力する第６保持手段とを、
備えたことを特徴とする位相調整回路。
バーストデータの区切りを示す第１同期信号の後、第１クロック信号に同期して所定のタイミングでバースト的に入力される第１データ信号と、バーストデータの区切りを示す第２同期信号の後、前記第１クロック信号と同じ周波数の第２クロック信号に同期して所定のタイミングでバースト的に入力される第２データ信号の位相が等しくなるように調整する位相調整回路であって、
前記第１同期信号と前記第１クロック信号と前記所定のタイミングに基づいて、前記第１データ信号が有効データであることを示す第１イネーブル信号を生成する第１のイネーブル信号生成手段と、
前記第２同期信号と前記第２クロック信号と前記所定のタイミングに基づいて、前記第２データ信号が有効データであることを示す第２イネーブル信号を生成する第２のイネーブル信号生成手段と、
前記第１データ信号を前記第１クロック信号のタイミングで保持して出力する第１保持手段と、
前記第１イネーブル信号を前記第１クロック信号のタイミングで保持して出力する第２保持手段と、
前記第２保持手段に前記第１イネーブル信号が保持されているときに、前記第１クロック信号の周波数を１／２に分周して選択信号として出力する第１分周手段と、
前記第２イネーブル信号が与えられているときに、前記第２クロック信号の周波数を１／２に分周して相補的な第１制御信号及び第２制御信号を交互に出力する第２分周手段と、
前記第１制御信号が出力されているときに、前記第２データ信号を前記第２クロック信号のタイミングで保持して出力する第３保持手段と、
前記第２制御信号が出力されているときに、前記第２データ信号を前記第２クロック信号のタイミングで保持して出力する第４保持手段と、
前記第２保持手段に前記第１イネーブル信号が保持されているときに、前記第３保持手段から出力される信号と前記第４保持手段から出力される信号の内の一方を前記選択信号に従って選択して出力する選択手段と、
前記第１保持手段及び前記選択手段から出力される信号を前記第１クロック信号のタイミングで保持して位相調整後の第１及び第２データ信号として出力する第５保持手段と、
前記第２保持手段から出力される信号を前記第１クロック信号のタイミングで保持して位相調整後の共通のイネーブル信号として出力する第６保持手段とを、
備えたことを特徴とする位相調整回路。