JP3352600B2 - 表示装置 - Google Patents
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- JP3352600B2 JP3352600B2 JP00819097A JP819097A JP3352600B2 JP 3352600 B2 JP3352600 B2 JP 3352600B2 JP 00819097 A JP00819097 A JP 00819097A JP 819097 A JP819097 A JP 819097A JP 3352600 B2 JP3352600 B2 JP 3352600B2
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/02—Graphics controller able to handle multiple formats, e.g. input or output formats
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2370/00—Aspects of data communication
- G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2370/00—Aspects of data communication
- G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
- G09G2370/042—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller for monitor identification
Description
【０００１】
【発明の属する技術分野】本発明は、直列ビデオ・ビッ
ト・ストリームを生成する装置と、前記直列ビデオ・ビ
ット・ストリームを受信する表示装置と、前記装置を含
む表示システムとに関する。
ト・ストリームを生成する装置と、前記直列ビデオ・ビ
ット・ストリームを受信する表示装置と、前記装置を含
む表示システムとに関する。
【０００２】
【従来の技術】典型的な表示システムは、陰極線管（Ｃ
ＲＴ）表示装置などの表示装置と、表示装置に接続され
たホスト・コンピュータ・システムとを備える。動作中
には、コンピュータ・システムはイメージ・データを生
成し、表示装置の画面上に画像を生成する。従来、コン
ピュータ・システムは最初にディジタル領域でイメージ
・データを生成する。次に、コンピュータ・システム内
のディジタル−アナログ変換器がそのイメージ・データ
をアナログ・ビデオ信号に変換し、表示装置に転送す
る。このような表示システムは、表示装置がアナログ・
ビデオ信号に応答することを条件として、受容可能なパ
フォーマンスを実現する。しかし、ある種の表示装置、
たとえば液晶表示画面は、ディジタル・ビデオ信号を必
要とする。さらに、ある種の表示装置は、パフォーマン
ス向上のために入力ビデオ信号を処理するディジタル信
号処理システムを備える。このような表示装置（以下、
ディジタル表示装置と呼ぶ）の動作は、コンピュータ・
システムが発生したアナログ・ビデオ信号をディジタル
領域に戻す変換に依存する。
ＲＴ）表示装置などの表示装置と、表示装置に接続され
たホスト・コンピュータ・システムとを備える。動作中
には、コンピュータ・システムはイメージ・データを生
成し、表示装置の画面上に画像を生成する。従来、コン
ピュータ・システムは最初にディジタル領域でイメージ
・データを生成する。次に、コンピュータ・システム内
のディジタル−アナログ変換器がそのイメージ・データ
をアナログ・ビデオ信号に変換し、表示装置に転送す
る。このような表示システムは、表示装置がアナログ・
ビデオ信号に応答することを条件として、受容可能なパ
フォーマンスを実現する。しかし、ある種の表示装置、
たとえば液晶表示画面は、ディジタル・ビデオ信号を必
要とする。さらに、ある種の表示装置は、パフォーマン
ス向上のために入力ビデオ信号を処理するディジタル信
号処理システムを備える。このような表示装置（以下、
ディジタル表示装置と呼ぶ）の動作は、コンピュータ・
システムが発生したアナログ・ビデオ信号をディジタル
領域に戻す変換に依存する。
【０００３】
【発明が解決しようとする課題】しかし、このような変
換によって表示システムに雑音と不安定性がもたらされ
る。従来のシステムでは、イメージの各画素は一定のビ
ット数で表現される。したがって、各画素はそれに対応
して有限の色の濃さを有する。現在の液晶表示装置は、
１色当たり４〜６ビットを割り振る。しかし、より最新
のディジタル表示技法では、色の濃さは１色当たり８ビ
ットである。ある種のディジタル・ビデオ出力装置すな
わち「パレット」は、現在、１色当たり１０ビットを割
り振ることができる。さらに、そのようなパレットでは
１色当たりのビット数は色によって変わることがある。
たとえば、一般に、緑には赤および青よりも多くのビッ
ト数が割り振られる。液晶表示パネルなどの組込み電子
表示装置の原価が下がるにつれて、それに対応する市場
動向は従来のアナログ表示装置技術よりディジタル表示
装置の方に向かっている。このようなディジタル表示装
置は市場では画面サイズ、リフレッシュ速度、解像度、
および色の濃さによって分類されることがあることはわ
かるであろう。
換によって表示システムに雑音と不安定性がもたらされ
る。従来のシステムでは、イメージの各画素は一定のビ
ット数で表現される。したがって、各画素はそれに対応
して有限の色の濃さを有する。現在の液晶表示装置は、
１色当たり４〜６ビットを割り振る。しかし、より最新
のディジタル表示技法では、色の濃さは１色当たり８ビ
ットである。ある種のディジタル・ビデオ出力装置すな
わち「パレット」は、現在、１色当たり１０ビットを割
り振ることができる。さらに、そのようなパレットでは
１色当たりのビット数は色によって変わることがある。
たとえば、一般に、緑には赤および青よりも多くのビッ
ト数が割り振られる。液晶表示パネルなどの組込み電子
表示装置の原価が下がるにつれて、それに対応する市場
動向は従来のアナログ表示装置技術よりディジタル表示
装置の方に向かっている。このようなディジタル表示装
置は市場では画面サイズ、リフレッシュ速度、解像度、
および色の濃さによって分類されることがあることはわ
かるであろう。
【０００４】
【課題を解決するための手段】本発明によると、ビデオ
供給源から表示装置に画素クロック信号を搬送するタイ
ミング・チャネルと、ビデオ供給源から表示装置にディ
ジタル・ビデオ・ビット・ストリームを搬送するディジ
タル・ビデオ・チャネルとを有するディジタル・インタ
フェースを介してディジタル表示装置に結合されたディ
ジタル・ビデオ供給源を備える表示システムを提供す
る。ビデオ供給源は、画素クロック信号を発生する画素
クロック発生器と、画素クロック信号の各パルスで画素
ワードを出力するパレット論理回路と、画素クロック信
号に画素ワード内のビット数を乗じてシフト・クロック
信号を生成する第１のシフト・クロック論理回路と、直
列ビット・ストリームの画素ワードをシフト・クロック
信号レートで直列に出力する並直列変換論理回路とを含
み、表示装置は画素ワードに応答してイメージの画素を
生成する表示画面と、画素クロック信号に画素ワード内
のビット数を乗じる第２のシフト・クロック論理回路
と、入力ビデオ・ビット・ストリームをシフト・クロッ
ク信号レートで受信してビデオ・ビット・ストリームか
ら画素ワードを再生する直並列変換論理回路とを含む。
供給源から表示装置に画素クロック信号を搬送するタイ
ミング・チャネルと、ビデオ供給源から表示装置にディ
ジタル・ビデオ・ビット・ストリームを搬送するディジ
タル・ビデオ・チャネルとを有するディジタル・インタ
フェースを介してディジタル表示装置に結合されたディ
ジタル・ビデオ供給源を備える表示システムを提供す
る。ビデオ供給源は、画素クロック信号を発生する画素
クロック発生器と、画素クロック信号の各パルスで画素
ワードを出力するパレット論理回路と、画素クロック信
号に画素ワード内のビット数を乗じてシフト・クロック
信号を生成する第１のシフト・クロック論理回路と、直
列ビット・ストリームの画素ワードをシフト・クロック
信号レートで直列に出力する並直列変換論理回路とを含
み、表示装置は画素ワードに応答してイメージの画素を
生成する表示画面と、画素クロック信号に画素ワード内
のビット数を乗じる第２のシフト・クロック論理回路
と、入力ビデオ・ビット・ストリームをシフト・クロッ
ク信号レートで受信してビデオ・ビット・ストリームか
ら画素ワードを再生する直並列変換論理回路とを含む。
【０００５】インタフェースはビデオ供給源から表示装
置に画素ワード内のビット数を伝達する制御チャネルを
備えることが好ましい。
置に画素ワード内のビット数を伝達する制御チャネルを
備えることが好ましい。
【０００６】本発明は、プロセッサとメモリとこのよう
な表示システムとを含むコンピュータ・システムに及ぶ
ことはわかるであろう。
な表示システムとを含むコンピュータ・システムに及ぶ
ことはわかるであろう。
【０００７】本発明を他の態様から見ると、直列ビデオ
・ビット・ストリームを生成する装置が提供される。こ
の装置は、画素クロック信号を発生する画素クロック発
生器と、画素クロック信号の各パルスで画素データ・ワ
ードを発生するパレット論理回路と、画素クロック信号
に画素データ・ワード内のビット数を乗じてシフト・ク
ロック信号を生成するシフト・クロック発生論理回路
と、シリアル・ビット・ストリームの画素データ・ワー
ドをシフト・クロック信号レートで出力する並直列変換
論理回路とを含む。
・ビット・ストリームを生成する装置が提供される。こ
の装置は、画素クロック信号を発生する画素クロック発
生器と、画素クロック信号の各パルスで画素データ・ワ
ードを発生するパレット論理回路と、画素クロック信号
に画素データ・ワード内のビット数を乗じてシフト・ク
ロック信号を生成するシフト・クロック発生論理回路
と、シリアル・ビット・ストリームの画素データ・ワー
ドをシフト・クロック信号レートで出力する並直列変換
論理回路とを含む。
【０００８】シフト・クロック発生論理回路には、外部
供給源からの画素データ・ワード内のビット数を読み取
るように制御論理回路が接続されていることが好まし
い。
供給源からの画素データ・ワード内のビット数を読み取
るように制御論理回路が接続されていることが好まし
い。
【０００９】本発明の好ましい実施例では、パレット論
理回路が発生した画素データ・ワードを並直列変換論理
回路に転送するクロスポイント・スイッチ論理回路を備
える。
理回路が発生した画素データ・ワードを並直列変換論理
回路に転送するクロスポイント・スイッチ論理回路を備
える。
【００１０】本発明の特に好ましい実施例では、画素デ
ータ・ワードに対応するエラー・コードを生成し、直列
ビット・ストリームにエラー・コードを付加するエラー
論理回路を備える。
ータ・ワードに対応するエラー・コードを生成し、直列
ビット・ストリームにエラー・コードを付加するエラー
論理回路を備える。
【００１１】本発明を他の態様から見ると、画素ワード
に少なくとも部分的に応答してイメージの画素を生成す
る表示画面と、外部ビデオ供給源から画素クロック信号
を受信するタイミング受信器と、画素クロック信号に画
素ワード内のビット数を乗じてシフト・クロック信号を
生成するシフト・クロック発生論理回路と、入力ビデオ
・ビット・ストリームをシフト・クロック信号レートで
受信して画素ワードを生成する直並列変換論理回路とを
含む表示装置が提供される。
に少なくとも部分的に応答してイメージの画素を生成す
る表示画面と、外部ビデオ供給源から画素クロック信号
を受信するタイミング受信器と、画素クロック信号に画
素ワード内のビット数を乗じてシフト・クロック信号を
生成するシフト・クロック発生論理回路と、入力ビデオ
・ビット・ストリームをシフト・クロック信号レートで
受信して画素ワードを生成する直並列変換論理回路とを
含む表示装置が提供される。
【００１２】この表示装置は、外部供給源からの画素デ
ータ・ワード内のビット数を読み取るようにシフト・ク
ロック発生論理回路に接続された制御論理回路を含むこ
とが好ましい。
ータ・ワード内のビット数を読み取るようにシフト・ク
ロック発生論理回路に接続された制御論理回路を含むこ
とが好ましい。
【００１３】本発明の表示装置の好ましい実施例では、
画素ワード内で直列ビット・ストリーム内のエラー・コ
ードからエラーを検出するエラー論理回路を備える。
画素ワード内で直列ビット・ストリーム内のエラー・コ
ードからエラーを検出するエラー論理回路を備える。
【００１４】本発明のある種の実施例では、画素ワード
によってモノクローム・ビデオ・イメージの画素が定義
される。しかし、本発明の他の実施例では、画素ワード
によってカラー・ビデオ・イメージの画素の色成分が定
義される。
によってモノクローム・ビデオ・イメージの画素が定義
される。しかし、本発明の他の実施例では、画素ワード
によってカラー・ビデオ・イメージの画素の色成分が定
義される。
【００１５】本発明は、リフレッシュ速度、色の濃淡、
および解像度に関係なく、コンピュータ・システム・ユ
ニットまたはワークステーションなどのビデオ供給源を
一連のディジタル表示装置のうちのどの１つにもリンク
することができるディスプレイ・インタフェースを設け
るので有利である。このような互換性は、インタフェー
スに可変の色の濃淡、タイミング・チャネル、および単
純な構成方法を備えることによって実現される。
および解像度に関係なく、コンピュータ・システム・ユ
ニットまたはワークステーションなどのビデオ供給源を
一連のディジタル表示装置のうちのどの１つにもリンク
することができるディスプレイ・インタフェースを設け
るので有利である。このような互換性は、インタフェー
スに可変の色の濃淡、タイミング・チャネル、および単
純な構成方法を備えることによって実現される。
【００１６】
【発明の実施の形態】まず図１を参照すると、本発明の
表示システムの実施例は、液晶表示装置、投影表示装
置、陰極線管表示装置、または同様のものなどのディジ
タル表示装置１０を備える。パーソナル・コンピュー
タ、ワークステーション、または同様のものなどのコン
ピュータ・システム・ユニット２０は、インタフェース
５０を介して表示装置１０に接続された内部ビデオ出力
サブシステムを備える。キーボード３０とポインティン
グ・デバイス４０を入力装置がシステム・ユニット２０
のデータ入力ポートに接続されている。ポインティング
・デバイスは、マウス、トラッカ・ボール、ジョイステ
ィック、タッチスクリーン、または同様のものなどの形
態をとることができる。システム・ユニット２０は、す
べてバス・アーキテクチャによって相互接続されたマイ
クロプロセッサなどの中央演算処理装置（ＣＰＵ）と、
メモリと、ハード・ディスク・ドライブなどの大容量デ
ータ記憶手段を備える。バス・アーキテクチャは、さら
にビデオ・サブシステム、データ入力ポート、および、
たとえばプリンタなどに接続するための追加の出力ポー
トまで延びている。動作中は、ＣＰＵはメモリに記憶さ
れているかまたは大容量記憶手段から取り出されたコン
ピュータ・プログラム・コードを実行し、表示装置１０
を駆動してビジュアル出力を発生するディジタル・ビデ
オ信号を、ビデオ・サブシステムを介して生成する。ユ
ーザは、キーボード３０およびポインティング・デバイ
ス４０を介して、ＣＰＵによるプログラム・コードの実
行を制御することができる。
表示システムの実施例は、液晶表示装置、投影表示装
置、陰極線管表示装置、または同様のものなどのディジ
タル表示装置１０を備える。パーソナル・コンピュー
タ、ワークステーション、または同様のものなどのコン
ピュータ・システム・ユニット２０は、インタフェース
５０を介して表示装置１０に接続された内部ビデオ出力
サブシステムを備える。キーボード３０とポインティン
グ・デバイス４０を入力装置がシステム・ユニット２０
のデータ入力ポートに接続されている。ポインティング
・デバイスは、マウス、トラッカ・ボール、ジョイステ
ィック、タッチスクリーン、または同様のものなどの形
態をとることができる。システム・ユニット２０は、す
べてバス・アーキテクチャによって相互接続されたマイ
クロプロセッサなどの中央演算処理装置（ＣＰＵ）と、
メモリと、ハード・ディスク・ドライブなどの大容量デ
ータ記憶手段を備える。バス・アーキテクチャは、さら
にビデオ・サブシステム、データ入力ポート、および、
たとえばプリンタなどに接続するための追加の出力ポー
トまで延びている。動作中は、ＣＰＵはメモリに記憶さ
れているかまたは大容量記憶手段から取り出されたコン
ピュータ・プログラム・コードを実行し、表示装置１０
を駆動してビジュアル出力を発生するディジタル・ビデ
オ信号を、ビデオ・サブシステムを介して生成する。ユ
ーザは、キーボード３０およびポインティング・デバイ
ス４０を介して、ＣＰＵによるプログラム・コードの実
行を制御することができる。
【００１７】図２を参照すると、インタフェース５０
は、赤、緑、および青のディジタル・ビデオ・チャネル
Ｒ、Ｇ、Ｂと、タイミング・チャネルＴＣと、制御チャ
ネルＩとを備える。
は、赤、緑、および青のディジタル・ビデオ・チャネル
Ｒ、Ｇ、Ｂと、タイミング・チャネルＴＣと、制御チャ
ネルＩとを備える。
【００１８】次に図３を参照すると、システム・ユニッ
ト２０のビデオ・サブシステムはＮビットのビデオ・デ
ータ出力、画素クロック出力ＣＬＫ、データ有効出力Ｄ
Ｖ、ライン同期出力およびフレーム同期出力Ｈｓｙｎｃ
およびＶｓｙｎｃを有するカラー・ディジタル出力パレ
ット２００を備える。ｎビデオ・データ出力は、ＮｘＮ
クロスポイント・スイッチ２１０に接続される。Ｓｙｎ
ｃ出力ＨｓｙｎｃおよびＶｓｙｎｃと画素クロック出力
ＣＬＫは加算論理ブロック２４０に入力信号を供給す
る。加算ブロック２４０の出力は、インタフェース５０
のタイミング・チャネルＴＣを提供する。クロスポイン
ト２１０の出力は、３つの並列入力直列出力シフト・レ
ジスタ２６０〜２６２のそれぞれに接続されている。レ
ジスタ２６０〜２６２のそれぞれは、位相同期ループお
よびカウンタ論理回路２７０〜２７１を有する。パレッ
ト２００のデータ有効出力は、各レジスタ２６０〜２６
２のイネーブル入力に接続されている。各レジスタ２６
０〜２６２の直列出力は、バッファ増幅器２５０〜２５
２を介して、インタフェース５０のビデオ・チャネル
Ｒ、Ｇ、Ｂのうちの異なる１つに接続されている。各チ
ャネルＲ、Ｇ、およびＢは三原色赤、緑、および青のう
ちの異なる１色に対応する。インタフェース・ケーブル
５０の制御チャネルＩは、通信論理ブロック２３０に接
続されている。制御論理ブロック２２０が通信論理ブロ
ック２３０とパレット２００とに結合されている。制御
論理ブロック２２０は、それぞれ４ビット幅の３つの制
御出力ＢＰＰ Ｃｎｔｌを有し、各制御出力ＢＰＰ Ｃ
ｎｔｌは位相同期ループおよびカウンタ論理ブロック２
７０〜２７２のうちの異なる一つに接続されている。パ
レット２００からの画素クロック出力ＣＬＫも各論理ブ
ロック２７０〜２７２に接続されている。
ト２０のビデオ・サブシステムはＮビットのビデオ・デ
ータ出力、画素クロック出力ＣＬＫ、データ有効出力Ｄ
Ｖ、ライン同期出力およびフレーム同期出力Ｈｓｙｎｃ
およびＶｓｙｎｃを有するカラー・ディジタル出力パレ
ット２００を備える。ｎビデオ・データ出力は、ＮｘＮ
クロスポイント・スイッチ２１０に接続される。Ｓｙｎ
ｃ出力ＨｓｙｎｃおよびＶｓｙｎｃと画素クロック出力
ＣＬＫは加算論理ブロック２４０に入力信号を供給す
る。加算ブロック２４０の出力は、インタフェース５０
のタイミング・チャネルＴＣを提供する。クロスポイン
ト２１０の出力は、３つの並列入力直列出力シフト・レ
ジスタ２６０〜２６２のそれぞれに接続されている。レ
ジスタ２６０〜２６２のそれぞれは、位相同期ループお
よびカウンタ論理回路２７０〜２７１を有する。パレッ
ト２００のデータ有効出力は、各レジスタ２６０〜２６
２のイネーブル入力に接続されている。各レジスタ２６
０〜２６２の直列出力は、バッファ増幅器２５０〜２５
２を介して、インタフェース５０のビデオ・チャネル
Ｒ、Ｇ、Ｂのうちの異なる１つに接続されている。各チ
ャネルＲ、Ｇ、およびＢは三原色赤、緑、および青のう
ちの異なる１色に対応する。インタフェース・ケーブル
５０の制御チャネルＩは、通信論理ブロック２３０に接
続されている。制御論理ブロック２２０が通信論理ブロ
ック２３０とパレット２００とに結合されている。制御
論理ブロック２２０は、それぞれ４ビット幅の３つの制
御出力ＢＰＰ Ｃｎｔｌを有し、各制御出力ＢＰＰ Ｃ
ｎｔｌは位相同期ループおよびカウンタ論理ブロック２
７０〜２７２のうちの異なる一つに接続されている。パ
レット２００からの画素クロック出力ＣＬＫも各論理ブ
ロック２７０〜２７２に接続されている。
【００１９】動作中は、表示装置１０に表示するデータ
がシステム・ユニット２０のＣＰＵによってビデオ・サ
ブシステムのビデオ・メモリ（図示せず）に書き込まれ
る。ビデオ・メモリに記憶されているデータは、パレッ
ト２００によって、表示装置１０に表示するイメージの
各画素のカラー・データ・セットに変換される。各画素
に対応する画素データ・セットは、パレット２００の出
力端子に並列にＮビット幅のワードとして出現する。パ
レット２００はそのすぐ後にデータ有効信号ＤＶを発生
してＮビット・ワードが安定化したことを示す。画素の
三原色の各色は、対応するＮビット・ワードの異なるサ
ブセットによって表わされる。すなわち、三原色がすべ
て同時に提示される。たとえば、Ｎビット・ワードが１
６ビット幅であって、赤、緑、青色データをそれぞれ５
ビット、６ビット、５ビット幅とすることができる。パ
レット２００は各Ｎビット・ワードの出現に対して同期
した画素クロック信号ＣＬＫも発生する。
がシステム・ユニット２０のＣＰＵによってビデオ・サ
ブシステムのビデオ・メモリ（図示せず）に書き込まれ
る。ビデオ・メモリに記憶されているデータは、パレッ
ト２００によって、表示装置１０に表示するイメージの
各画素のカラー・データ・セットに変換される。各画素
に対応する画素データ・セットは、パレット２００の出
力端子に並列にＮビット幅のワードとして出現する。パ
レット２００はそのすぐ後にデータ有効信号ＤＶを発生
してＮビット・ワードが安定化したことを示す。画素の
三原色の各色は、対応するＮビット・ワードの異なるサ
ブセットによって表わされる。すなわち、三原色がすべ
て同時に提示される。たとえば、Ｎビット・ワードが１
６ビット幅であって、赤、緑、青色データをそれぞれ５
ビット、６ビット、５ビット幅とすることができる。パ
レット２００は各Ｎビット・ワードの出現に対して同期
した画素クロック信号ＣＬＫも発生する。
【００２０】各Ｎビット・ワードは、クロスポイント・
スイッチ２１０を介してレジスタ２６０〜２６２に送ら
れる。クロスポイント・スイッチ２１０の動作について
簡単に以下に説明する。具体的には、赤色データはレジ
スタ２６０に送られる。緑色データはレジスタ２６１に
送られる。青色データはレジスタ２６２に送られる。各
色データ・サブセットは、データ有効信号ＤＶに応答し
て対応するレジスタに並列してロードされる。各レジス
タ２６０〜２６２は並直列変換回路として機能する。具
体的には、各レジスタは色データのビットを対応するビ
デオ・チャネルで表示装置１０に順次に送る。各レジス
タ２６０〜２６２から表示装置１０へのビットの伝送レ
ートは、対応する色データを構成するビット数倍だけ画
素クロックよりも高い。シフト・レジスタからの伝送レ
ートは、シフト・レジスタ・クロックによって制御され
る。シフト・レジスタ・クロックは、対応する位相同期
ループおよびカウンタ論理回路２７０〜２７２が発生す
る。対応する位相同期ループおよびカウンタ論理回路
は、画素クロック信号ＣＬＫに、対応する色データを構
成するビット数を乗じてシフト・レジスタ・クロックを
発生する。したがって、各色データは対応するレジスタ
２６０〜２６２のシフト・レジスタ・クロック周波数で
伝送される。各レジスタ２６０〜２６２の位相同期ルー
プおよびカウンタ論理回路２７０〜２７２は、制御論理
クロック２２０によって対応する１画素当たりビット数
値ＢＰＰ Ｃｎｔｌを使用して設定される。図３の構成
では、各ＢＰＰ Ｃｎｔｌ値には４ビットが割り振られ
る。これによって、最大１６通りの状態すなわち１画素
当たり１５ビットが可能になる（値０は対応するチャネ
ルを事実上使用不能にする）。１画素当たり１５ビット
によって、個々の画素について、１つの原色の３２７６
８の陰影または最大２45＝３．５×１０13色が可能にな
る。このようなレベルのバリエーションは、人間の目で
見分けられるよりも多い。
スイッチ２１０を介してレジスタ２６０〜２６２に送ら
れる。クロスポイント・スイッチ２１０の動作について
簡単に以下に説明する。具体的には、赤色データはレジ
スタ２６０に送られる。緑色データはレジスタ２６１に
送られる。青色データはレジスタ２６２に送られる。各
色データ・サブセットは、データ有効信号ＤＶに応答し
て対応するレジスタに並列してロードされる。各レジス
タ２６０〜２６２は並直列変換回路として機能する。具
体的には、各レジスタは色データのビットを対応するビ
デオ・チャネルで表示装置１０に順次に送る。各レジス
タ２６０〜２６２から表示装置１０へのビットの伝送レ
ートは、対応する色データを構成するビット数倍だけ画
素クロックよりも高い。シフト・レジスタからの伝送レ
ートは、シフト・レジスタ・クロックによって制御され
る。シフト・レジスタ・クロックは、対応する位相同期
ループおよびカウンタ論理回路２７０〜２７２が発生す
る。対応する位相同期ループおよびカウンタ論理回路
は、画素クロック信号ＣＬＫに、対応する色データを構
成するビット数を乗じてシフト・レジスタ・クロックを
発生する。したがって、各色データは対応するレジスタ
２６０〜２６２のシフト・レジスタ・クロック周波数で
伝送される。各レジスタ２６０〜２６２の位相同期ルー
プおよびカウンタ論理回路２７０〜２７２は、制御論理
クロック２２０によって対応する１画素当たりビット数
値ＢＰＰ Ｃｎｔｌを使用して設定される。図３の構成
では、各ＢＰＰ Ｃｎｔｌ値には４ビットが割り振られ
る。これによって、最大１６通りの状態すなわち１画素
当たり１５ビットが可能になる（値０は対応するチャネ
ルを事実上使用不能にする）。１画素当たり１５ビット
によって、個々の画素について、１つの原色の３２７６
８の陰影または最大２45＝３．５×１０13色が可能にな
る。このようなレベルのバリエーションは、人間の目で
見分けられるよりも多い。
【００２１】図３の構成の変更態様では、エラー検出を
可能にするパリティ・ビット、ＣＲＣチェックサム、ま
たはその他のエラー・コードを生成するエラー論理回路
を備える。エラー・コードは、画素データと共に送ら
れ、表示装置１０でデコードされる。表示装置１０は、
デコードされたエラー・コードに基づいて受信データを
修正するエラー修正論理回路を備えることはわかるであ
ろう。
可能にするパリティ・ビット、ＣＲＣチェックサム、ま
たはその他のエラー・コードを生成するエラー論理回路
を備える。エラー・コードは、画素データと共に送ら
れ、表示装置１０でデコードされる。表示装置１０は、
デコードされたエラー・コードに基づいて受信データを
修正するエラー修正論理回路を備えることはわかるであ
ろう。
【００２２】加算論理回路２４０は、同期信号Ｈｓｙｎ
ｃとＶｓｙｎｃと画素クロック信号ＣＬＫ（または少な
くともその約数）とを加算して、インタフェース５０の
タイミング・チャネルＴＣで複合タイミング信号を生成
する。本発明の好ましい実施例では、加算の前に画素ク
ロック信号ＣＬＫをフィルタリングして高周波成分を削
減し、振幅を小さくし、電磁干渉の可能性を最小限にす
る。
ｃとＶｓｙｎｃと画素クロック信号ＣＬＫ（または少な
くともその約数）とを加算して、インタフェース５０の
タイミング・チャネルＴＣで複合タイミング信号を生成
する。本発明の好ましい実施例では、加算の前に画素ク
ロック信号ＣＬＫをフィルタリングして高周波成分を削
減し、振幅を小さくし、電磁干渉の可能性を最小限にす
る。
【００２３】次に図４を参照すると、表示装置１０は、
インタフェース５０の制御チャネルＩに接続された通信
論理ブロック１００を備える。通信論理ブロック１００
は、表示装置１０の表示プロセッサ１２０と制御論理ブ
ロック１１０とに接続されている。インタフェース５０
の赤、緑、および青のビデオ・チャネルＲ、Ｇ、および
Ｂはそれぞれ、バッファ増幅器１４０〜１４２を介して
３つの直列入力並列出力シフト・レジスタ１５０〜１５
２のグループのうちの異なる１つのシフト・レジスタに
接続されている。各レジスタ１５０〜１５２は、位相同
期ループおよびカウンタ論理回路１６０〜１６２を含
む。制御論理ブロック１１０は、３つの制御出力を有
し、それぞれが４ビット幅であり、それぞれが位相同期
ループおよび制御論理回路１６０〜１６２のうちの異な
る１つに接続されている。各レジスタ１５０〜１５２
は、並列色データ出力Ｒ'、Ｇ'、およびＢ'のほかにデ
ータ有効出力ＤＶ'を有する。インタフェース５０のタ
イミング・チャネルＴＣが、画素クロック出力ＣＬＫ'
とラインおよびフレーム同期出力Ｈｓｙｎｃ'およびＶ
ｓｙｎｃ'とを有するタイミング分割論理ブロック１３
０に接続されている。画素クロック出力ＣＬＫ'は各論
理ブロック１６０〜１６２に接続されている。
インタフェース５０の制御チャネルＩに接続された通信
論理ブロック１００を備える。通信論理ブロック１００
は、表示装置１０の表示プロセッサ１２０と制御論理ブ
ロック１１０とに接続されている。インタフェース５０
の赤、緑、および青のビデオ・チャネルＲ、Ｇ、および
Ｂはそれぞれ、バッファ増幅器１４０〜１４２を介して
３つの直列入力並列出力シフト・レジスタ１５０〜１５
２のグループのうちの異なる１つのシフト・レジスタに
接続されている。各レジスタ１５０〜１５２は、位相同
期ループおよびカウンタ論理回路１６０〜１６２を含
む。制御論理ブロック１１０は、３つの制御出力を有
し、それぞれが４ビット幅であり、それぞれが位相同期
ループおよび制御論理回路１６０〜１６２のうちの異な
る１つに接続されている。各レジスタ１５０〜１５２
は、並列色データ出力Ｒ'、Ｇ'、およびＢ'のほかにデ
ータ有効出力ＤＶ'を有する。インタフェース５０のタ
イミング・チャネルＴＣが、画素クロック出力ＣＬＫ'
とラインおよびフレーム同期出力Ｈｓｙｎｃ'およびＶ
ｓｙｎｃ'とを有するタイミング分割論理ブロック１３
０に接続されている。画素クロック出力ＣＬＫ'は各論
理ブロック１６０〜１６２に接続されている。
【００２４】動作中、バッファ増幅器１４０〜１４２
は、対応するビデオ・チャネルＲ、Ｇ、およびＢから各
画素の直列色データ・ビットを受け取る。バッファ増幅
器１４０〜１４２は、受け取ったデータ・ビットを対応
するレジスタ１５０〜１５２の直列入力端子に送る。同
期分割論理回路１３０が、インタフェース５０のタイミ
ング・チャネルＴＣ上の複合信号からラインおよびフレ
ーム同期信号Ｈｓｙｎｃおよび同期信号Ｖｓｙｎｃを分
割する。分割論理回路１３０は、複合タイミング信号か
ら画素クロック信号ＣＬＫ'を回復するクロック回復論
理回路も含む。各ビデオ・チャネルの１画素当たりビッ
ト数値は、通信論理回路１００によってインタフェース
５０の制御チャネルＩから回復される。通信論理回路１
００は１画素当たりビット数値を制御論理回路１１０に
供給する。制御論理回路１１０は、受け取った１画素当
たりビット数値に応じて、レジスタ１５０〜１５２の位
相同期ループおよびカウンタ論理回路１６０〜１６２を
設定する。各レジスタ１５０〜１５２は、対応するビデ
オ・チャネルＲ、Ｇ、およびＢから色データのビットを
順次にロードする。各レジスタ１５０〜１５２によるビ
ットの受信レートは、回復された画素クロックＣＬＫ'
よりも対応する色データを構成するビット数倍だけ高
い。レジスタ１５０〜１５２による受信レートは、シフ
ト・レジスタ・クロックによって制御される。シフト・
レジスタ・クロックは、対応する位相同期ループおよび
カウンタ論理回路１６０〜１６２を発生する。対応する
位相同期ループおよびカウンタ論理回路１６０〜１６２
は、受信した画素クロック信号ＣＬＫ'に、対応する色
データを構成するビット数を乗じて、シフト・レジスタ
・クロックを生成する。したがって、各色データは対応
するレジスタ１５０〜１５２のシフト・レジスタ・クロ
ック周波数で受信される。前述のように、各レジスタ１
５０〜１５２の位相同期ループおよびカウンタ論理回路
１６０〜１６２は、制御論理ブロック１１０によって対
応する１画素当たりビット数値を使用して設定される。
したがって、色データＲ'、Ｇ'、およびＢ'が、それぞ
れ対応するレジスタ１６０〜１６２'の並列出力端子に
同時に現れ、それによってＮビットの画素データ・ワー
ドが再構成される。各レジスタ１５０〜１５２はデータ
有効信号ＤＶ'を発生して、レジスタ１５０〜１５２の
並列出力端子で対応する色データが安定したことを示
す。各レジスタ１５０〜１５２は直並列変換器の役割を
果たすことがわかるであろう。
は、対応するビデオ・チャネルＲ、Ｇ、およびＢから各
画素の直列色データ・ビットを受け取る。バッファ増幅
器１４０〜１４２は、受け取ったデータ・ビットを対応
するレジスタ１５０〜１５２の直列入力端子に送る。同
期分割論理回路１３０が、インタフェース５０のタイミ
ング・チャネルＴＣ上の複合信号からラインおよびフレ
ーム同期信号Ｈｓｙｎｃおよび同期信号Ｖｓｙｎｃを分
割する。分割論理回路１３０は、複合タイミング信号か
ら画素クロック信号ＣＬＫ'を回復するクロック回復論
理回路も含む。各ビデオ・チャネルの１画素当たりビッ
ト数値は、通信論理回路１００によってインタフェース
５０の制御チャネルＩから回復される。通信論理回路１
００は１画素当たりビット数値を制御論理回路１１０に
供給する。制御論理回路１１０は、受け取った１画素当
たりビット数値に応じて、レジスタ１５０〜１５２の位
相同期ループおよびカウンタ論理回路１６０〜１６２を
設定する。各レジスタ１５０〜１５２は、対応するビデ
オ・チャネルＲ、Ｇ、およびＢから色データのビットを
順次にロードする。各レジスタ１５０〜１５２によるビ
ットの受信レートは、回復された画素クロックＣＬＫ'
よりも対応する色データを構成するビット数倍だけ高
い。レジスタ１５０〜１５２による受信レートは、シフ
ト・レジスタ・クロックによって制御される。シフト・
レジスタ・クロックは、対応する位相同期ループおよび
カウンタ論理回路１６０〜１６２を発生する。対応する
位相同期ループおよびカウンタ論理回路１６０〜１６２
は、受信した画素クロック信号ＣＬＫ'に、対応する色
データを構成するビット数を乗じて、シフト・レジスタ
・クロックを生成する。したがって、各色データは対応
するレジスタ１５０〜１５２のシフト・レジスタ・クロ
ック周波数で受信される。前述のように、各レジスタ１
５０〜１５２の位相同期ループおよびカウンタ論理回路
１６０〜１６２は、制御論理ブロック１１０によって対
応する１画素当たりビット数値を使用して設定される。
したがって、色データＲ'、Ｇ'、およびＢ'が、それぞ
れ対応するレジスタ１６０〜１６２'の並列出力端子に
同時に現れ、それによってＮビットの画素データ・ワー
ドが再構成される。各レジスタ１５０〜１５２はデータ
有効信号ＤＶ'を発生して、レジスタ１５０〜１５２の
並列出力端子で対応する色データが安定したことを示
す。各レジスタ１５０〜１５２は直並列変換器の役割を
果たすことがわかるであろう。
【００２５】次に図５を参照すると、以上で説明した本
発明の実施例の好ましい初期設定シーケンスは、システ
ム・ユニット２０ではビデオ・サブシステムがタイミン
グ・チャネルＴＣを使用不能にすることから開始され
る。表示装置１０では、表示プロセッサ１２０がディス
プレイ・ドライブ回路をリセットして、システム・ユニ
ット１０からのコマンドを待つことから開始される。タ
イミング・チャネルを使用不能にした状態で、ビデオ・
サブシステムは次に、インタフェース５０の制御チャネ
ルＩを介して表示装置１０にトークンを送り、表示装置
がやはり制御チャネルＩを介してトークンを返すのを待
つ。所定の期間後、ビデオ・サブシステムが表示装置１
０からまだトークンを受け取らなければならない場合、
ビデオ・サブシステムはもう１つトークンを送る。表示
装置１０からトークンを受け取ると、ビデオ・サブシス
テムは表示装置１０にＲＥＳＥＴ命令を送る。表示装置
１０はディスプレイ・ドライブ回路をリセットし、表示
装置１０の動作パラメータを示すパフォーマンス・デー
タを制御チャネルＩを介してビデオ・サブシステムに送
ることによってＲＥＳＥＴ命令に応答する。具体的に
は、パフォーマンス・データには、画素アドレス可能度
（解像度）ＡＤＤＲ、最大リフレッシュ速度、および各
ビデオ・チャネルＲ、Ｇ、およびＢの最大ＢＰＰ（１画
素当たりビット数）が含まれる。その後、表示装置１０
はビデオ・サブシステムからの次のコマンドを待つ。ビ
デオ・サブシステムは表示装置１０から送られたパフォ
ーマンス・データを読み取る。表示装置１０から受信し
たアドレス可能度値ＤＩＳＰＬＡＹＡＤＤＲが、ビデオ
・サブシステムが現在保持しているアドレス可能度値Ｐ
ＣＡＤＤＲよりも小さい場合、ビデオ・サブシステムは
ＰＣ ＡＤＤＲをＤＩＳＰＬＡＹ ＡＤＤＲに設定す
る。そうでない場合は、ビデオ・サブシステムはＰＣ
ＡＤＤＲを最大値に設定する。ビデオ・サブシステムに
記憶されているリフレッシュ速度ＰＣ ＲＥＦＲＥＳＨ
が表示装置１０から受信したリフレッシュ速度ＤＩＳＰ
ＬＡＹ ＲＥＦＲＥＳＨよりも大きい場合、ビデオ・サ
ブシステムはＰＣ ＲＥＦＲＥＳＨをＤＩＳＰＬＡＹ
ＲＥＦＲＥＳＨ以下に設定する。さらに、各ビデオ・チ
ャネルＲ、Ｇ、およびＢについて、表示装置１０から受
信した対応する１画素当たりビット数値ＤＩＳＰＬＡＹ
ＢＰＰが、ビデオ・サブシステムによって記憶されて
いる対応する１画素当たりビット数値ＰＣ ＢＰＰより
も小さい場合、ビデオ・サブシステムはＰＣ ＢＰＰを
ＤＩＳＰＬＡＹ ＢＰＰに設定する。そうでない場合、
ビデオ・サブシステムはＰＣ ＢＰＰを最大値に設定す
る。次に、ビデオ・サブシステムは各ビデオ・チャネル
Ｒ、Ｇ、およびＢの１画素当たりビット数値ＰＣ ＢＰ
Ｐを制御チャネルＩを介して表示装置１０に送る。前述
のように、ビデオ・チャネルＲ、Ｇ、およびＢに対応す
る１画素当たりビット数値を受信すると、表示装置１０
は、ビデオ・サブシステムからのビデオ・データ・スト
リームの受信に備えて各レジスタ１５０〜１５２の位相
同期ループおよびカウンタ論理回路１６０〜１６２を設
定する。次に、表示プロセッサ１２０が、表示装置１０
が動作可能状態であることを示すようにＳＴＡＴＵＳコ
ードを設定する。表示装置１０はビデオ・サブシステム
からの次のコマンドを待つ。１画素当たりビット数値を
表示装置１０に送った後、ビデオ・サブシステムはタイ
ミング・チャネルＴＣをオンにし、表示装置１０からＳ
ＴＡＴＵＳコードを読み取る。上述のイベントのシーケ
ンスはシステム・ユニット２０における電源投入、リブ
ート、および表示解像度モード変更の場合も同じであろ
う。表示装置１０では、上述のイベントのシーケンスは
電源投入およびスタンバイ（たとえば電源管理）状態か
らの復帰の場合も同じである。
発明の実施例の好ましい初期設定シーケンスは、システ
ム・ユニット２０ではビデオ・サブシステムがタイミン
グ・チャネルＴＣを使用不能にすることから開始され
る。表示装置１０では、表示プロセッサ１２０がディス
プレイ・ドライブ回路をリセットして、システム・ユニ
ット１０からのコマンドを待つことから開始される。タ
イミング・チャネルを使用不能にした状態で、ビデオ・
サブシステムは次に、インタフェース５０の制御チャネ
ルＩを介して表示装置１０にトークンを送り、表示装置
がやはり制御チャネルＩを介してトークンを返すのを待
つ。所定の期間後、ビデオ・サブシステムが表示装置１
０からまだトークンを受け取らなければならない場合、
ビデオ・サブシステムはもう１つトークンを送る。表示
装置１０からトークンを受け取ると、ビデオ・サブシス
テムは表示装置１０にＲＥＳＥＴ命令を送る。表示装置
１０はディスプレイ・ドライブ回路をリセットし、表示
装置１０の動作パラメータを示すパフォーマンス・デー
タを制御チャネルＩを介してビデオ・サブシステムに送
ることによってＲＥＳＥＴ命令に応答する。具体的に
は、パフォーマンス・データには、画素アドレス可能度
（解像度）ＡＤＤＲ、最大リフレッシュ速度、および各
ビデオ・チャネルＲ、Ｇ、およびＢの最大ＢＰＰ（１画
素当たりビット数）が含まれる。その後、表示装置１０
はビデオ・サブシステムからの次のコマンドを待つ。ビ
デオ・サブシステムは表示装置１０から送られたパフォ
ーマンス・データを読み取る。表示装置１０から受信し
たアドレス可能度値ＤＩＳＰＬＡＹＡＤＤＲが、ビデオ
・サブシステムが現在保持しているアドレス可能度値Ｐ
ＣＡＤＤＲよりも小さい場合、ビデオ・サブシステムは
ＰＣ ＡＤＤＲをＤＩＳＰＬＡＹ ＡＤＤＲに設定す
る。そうでない場合は、ビデオ・サブシステムはＰＣ
ＡＤＤＲを最大値に設定する。ビデオ・サブシステムに
記憶されているリフレッシュ速度ＰＣ ＲＥＦＲＥＳＨ
が表示装置１０から受信したリフレッシュ速度ＤＩＳＰ
ＬＡＹ ＲＥＦＲＥＳＨよりも大きい場合、ビデオ・サ
ブシステムはＰＣ ＲＥＦＲＥＳＨをＤＩＳＰＬＡＹ
ＲＥＦＲＥＳＨ以下に設定する。さらに、各ビデオ・チ
ャネルＲ、Ｇ、およびＢについて、表示装置１０から受
信した対応する１画素当たりビット数値ＤＩＳＰＬＡＹ
ＢＰＰが、ビデオ・サブシステムによって記憶されて
いる対応する１画素当たりビット数値ＰＣ ＢＰＰより
も小さい場合、ビデオ・サブシステムはＰＣ ＢＰＰを
ＤＩＳＰＬＡＹ ＢＰＰに設定する。そうでない場合、
ビデオ・サブシステムはＰＣ ＢＰＰを最大値に設定す
る。次に、ビデオ・サブシステムは各ビデオ・チャネル
Ｒ、Ｇ、およびＢの１画素当たりビット数値ＰＣ ＢＰ
Ｐを制御チャネルＩを介して表示装置１０に送る。前述
のように、ビデオ・チャネルＲ、Ｇ、およびＢに対応す
る１画素当たりビット数値を受信すると、表示装置１０
は、ビデオ・サブシステムからのビデオ・データ・スト
リームの受信に備えて各レジスタ１５０〜１５２の位相
同期ループおよびカウンタ論理回路１６０〜１６２を設
定する。次に、表示プロセッサ１２０が、表示装置１０
が動作可能状態であることを示すようにＳＴＡＴＵＳコ
ードを設定する。表示装置１０はビデオ・サブシステム
からの次のコマンドを待つ。１画素当たりビット数値を
表示装置１０に送った後、ビデオ・サブシステムはタイ
ミング・チャネルＴＣをオンにし、表示装置１０からＳ
ＴＡＴＵＳコードを読み取る。上述のイベントのシーケ
ンスはシステム・ユニット２０における電源投入、リブ
ート、および表示解像度モード変更の場合も同じであろ
う。表示装置１０では、上述のイベントのシーケンスは
電源投入およびスタンバイ（たとえば電源管理）状態か
らの復帰の場合も同じである。
【００２６】上記の例示シーケンスによってビデオ・サ
ブシステムおよび表示装置１０は様々な能力を持つこと
ができることに留意されたい。このシーケンスによっ
て、表示装置１０とビデオ・サブシステムの両方に共通
の最高の動作モードが選択される。ビデオ・サブシステ
ムを適切にプログラミングすることによって他の任意の
共通モードも選択することができることがわかるであろ
う。
ブシステムおよび表示装置１０は様々な能力を持つこと
ができることに留意されたい。このシーケンスによっ
て、表示装置１０とビデオ・サブシステムの両方に共通
の最高の動作モードが選択される。ビデオ・サブシステ
ムを適切にプログラミングすることによって他の任意の
共通モードも選択することができることがわかるであろ
う。
【００２７】図５を参照しながら上述した本発明の実施
例は本質的に、システム・ユニット２０が常にマスタで
あるマスタ／スレーブ・システムであることがわかるで
あろう。新しい動作モードが要求されると常に同じ初期
設定シーケンスをたどり、それによってシステム・ユニ
ット２０のプログラミングが簡略化される。前述の例示
シーケンスによって、システム・ユニット２０にどのよ
うなオペレーティング・システムまたはグラフィック・
ドライバがロードされているかに関係なく表示システム
の自動構成が可能であることがわかるであろう。
例は本質的に、システム・ユニット２０が常にマスタで
あるマスタ／スレーブ・システムであることがわかるで
あろう。新しい動作モードが要求されると常に同じ初期
設定シーケンスをたどり、それによってシステム・ユニ
ット２０のプログラミングが簡略化される。前述の例示
シーケンスによって、システム・ユニット２０にどのよ
うなオペレーティング・システムまたはグラフィック・
ドライバがロードされているかに関係なく表示システム
の自動構成が可能であることがわかるであろう。
【００２８】次に図２に戻ると、インタフェース５０の
チャネルＩ、Ｒ、Ｇ、Ｂ、およびＴＣは対撚り線、同軸
ケーブル、プラスチック光ファイバ、またはガラス光フ
ァイバのうちのいずれでも形成することができる。しか
し、前者３種類は一般に比較的短い距離（たとえば１０
ｍ未満）での使用にのみ適している。それ以上の距離で
は信号減衰が表示システムのパフォーマンスに悪影響を
与える傾向がある。本発明の実施例によっては、インタ
フェース５０内でビデオ・チャネルＲ、Ｇ、およびＢの
それぞれを別々の経路（たとえばワイヤまたはファイ
バ）によって実施可能なこともある。しかし、本発明の
他の実施例では、ビデオ・チャネルＲ、Ｇ、およびＢの
すべてで１つの経路を使用し、各チャネルが、経路を形
成する伝送媒体およびトランスデューサの帯域幅のうち
の異なる部分を使用することができる。本発明の上述の
実施例では、インタフェース５０を介したビデオ・デー
タの転送速度は画素クロック速度の１５倍の速さにする
ことができる。本発明のある種の実施例では、ビデオ・
チャネルＲ、Ｇ、およびＢで使用する伝送媒体と、タイ
ミング・チャネルＴＣで使用する伝送媒体を異なるもの
にすることができる。たとえば、ビデオ・チャネルＲ、
Ｇ、およびＢを光ファイバで実施し、タイミング・チャ
ネルＴＣを同軸ケーブルで実施することができる。その
ような構成の問題点は、伝送媒体によって伝搬速度が異
なることである。伝搬速度の相違の結果、表示装置１０
でフェーズ・エラーが発生する。それを超えると表示装
置１０が元のディジタル・ビデオ・データを回復するこ
とができなくなる許容最大フェーズ・エラーがある。こ
の最大フェーズ・エラーを、ディジタル・ビデオ・デー
タおよびタイミング・データの相対度数で割る。したが
って、たとえば８ビットの色情報と１ビットのパリティ
・ビットを使用して送られるディジタル・ビデオ画素デ
ータの場合、最大フェーズ・エラーは９０度数から１０
度数に減る。したがって、本発明の好ましい実施例で
は、２つの間のスキューを防ぐために、ビデオ・データ
とタイミング・データの両方の伝送に同じ伝送媒体を使
用することがわかるであろう。本発明の特に好ましい実
施例では、ビデオ・データとタイミング・データを１つ
の光ファイバで伝送する。
チャネルＩ、Ｒ、Ｇ、Ｂ、およびＴＣは対撚り線、同軸
ケーブル、プラスチック光ファイバ、またはガラス光フ
ァイバのうちのいずれでも形成することができる。しか
し、前者３種類は一般に比較的短い距離（たとえば１０
ｍ未満）での使用にのみ適している。それ以上の距離で
は信号減衰が表示システムのパフォーマンスに悪影響を
与える傾向がある。本発明の実施例によっては、インタ
フェース５０内でビデオ・チャネルＲ、Ｇ、およびＢの
それぞれを別々の経路（たとえばワイヤまたはファイ
バ）によって実施可能なこともある。しかし、本発明の
他の実施例では、ビデオ・チャネルＲ、Ｇ、およびＢの
すべてで１つの経路を使用し、各チャネルが、経路を形
成する伝送媒体およびトランスデューサの帯域幅のうち
の異なる部分を使用することができる。本発明の上述の
実施例では、インタフェース５０を介したビデオ・デー
タの転送速度は画素クロック速度の１５倍の速さにする
ことができる。本発明のある種の実施例では、ビデオ・
チャネルＲ、Ｇ、およびＢで使用する伝送媒体と、タイ
ミング・チャネルＴＣで使用する伝送媒体を異なるもの
にすることができる。たとえば、ビデオ・チャネルＲ、
Ｇ、およびＢを光ファイバで実施し、タイミング・チャ
ネルＴＣを同軸ケーブルで実施することができる。その
ような構成の問題点は、伝送媒体によって伝搬速度が異
なることである。伝搬速度の相違の結果、表示装置１０
でフェーズ・エラーが発生する。それを超えると表示装
置１０が元のディジタル・ビデオ・データを回復するこ
とができなくなる許容最大フェーズ・エラーがある。こ
の最大フェーズ・エラーを、ディジタル・ビデオ・デー
タおよびタイミング・データの相対度数で割る。したが
って、たとえば８ビットの色情報と１ビットのパリティ
・ビットを使用して送られるディジタル・ビデオ画素デ
ータの場合、最大フェーズ・エラーは９０度数から１０
度数に減る。したがって、本発明の好ましい実施例で
は、２つの間のスキューを防ぐために、ビデオ・データ
とタイミング・データの両方の伝送に同じ伝送媒体を使
用することがわかるであろう。本発明の特に好ましい実
施例では、ビデオ・データとタイミング・データを１つ
の光ファイバで伝送する。
【００２９】図３に戻って参照すると、前述のように、
応用例によっては、パレット２００はＮビット・ワード
の論理幅を変化させて必要に応じて異なる１画素当たり
ビット数にすることができる。クロスポイント・スイッ
チ２１０によって、パレット２００とレジスタ２６０〜
２６２との間の信号経路指定を再編成して異なる１画素
当たりビット数に対応するようにすることができ、具体
的には、色データが適切なレジスタ２６０〜２６２に確
実に送られるようにすることができる。このような再編
成では、複数の画素に対応するデータをレジスタ２６０
〜２６２に同時に供給する必要がある可能性があること
がわかるであろう。また、クロスポイント２１０によっ
て、画素データの順序変更を行い、表示装置１０に送る
データの順序を入れ換えて、たとえば最下位ビットが先
であった順序を最上位ビットが先の順序に変えたり、そ
の逆に変更したりすることもできる。さらに、クロスポ
イント２１０によって、色データを３つのチャネル全部
にではなく１つまたは２つのビデオ・チャネルのみに送
って単一の経路で通信できるようにしたり、万一１つま
たは複数のチャネルに障害が発生した場合に通信を維持
できるようにしたりすることができる。本発明の実施例
によっては、クロスポイント・スイッチ２１０を省くこ
ともできる。
応用例によっては、パレット２００はＮビット・ワード
の論理幅を変化させて必要に応じて異なる１画素当たり
ビット数にすることができる。クロスポイント・スイッ
チ２１０によって、パレット２００とレジスタ２６０〜
２６２との間の信号経路指定を再編成して異なる１画素
当たりビット数に対応するようにすることができ、具体
的には、色データが適切なレジスタ２６０〜２６２に確
実に送られるようにすることができる。このような再編
成では、複数の画素に対応するデータをレジスタ２６０
〜２６２に同時に供給する必要がある可能性があること
がわかるであろう。また、クロスポイント２１０によっ
て、画素データの順序変更を行い、表示装置１０に送る
データの順序を入れ換えて、たとえば最下位ビットが先
であった順序を最上位ビットが先の順序に変えたり、そ
の逆に変更したりすることもできる。さらに、クロスポ
イント２１０によって、色データを３つのチャネル全部
にではなく１つまたは２つのビデオ・チャネルのみに送
って単一の経路で通信できるようにしたり、万一１つま
たは複数のチャネルに障害が発生した場合に通信を維持
できるようにしたりすることができる。本発明の実施例
によっては、クロスポイント・スイッチ２１０を省くこ
ともできる。
【００３０】以上、本発明の実施例についてカラー・デ
ィジタル表示装置を参照しながら説明した。しかし、本
発明はモノクローム・ディジタル表示装置を含むディス
プレイ・システムでも等しく適用可能である。
ィジタル表示装置を参照しながら説明した。しかし、本
発明はモノクローム・ディジタル表示装置を含むディス
プレイ・システムでも等しく適用可能である。
【００３１】本発明の上述の実施例では、ビデオ・メモ
リに記憶されたデータをパレット２００によって、表示
装置１０に表示するイメージの各画素のカラー・データ
・セットに変換する。しかし、ビデオ・メモリに記憶さ
れている色データをパレット２００のｎビット出力に直
接転送する直接カラー・モードで動作可能な実施例もあ
ることがわかるであろう。
リに記憶されたデータをパレット２００によって、表示
装置１０に表示するイメージの各画素のカラー・データ
・セットに変換する。しかし、ビデオ・メモリに記憶さ
れている色データをパレット２００のｎビット出力に直
接転送する直接カラー・モードで動作可能な実施例もあ
ることがわかるであろう。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３３】（１）画素クロック信号を生成する画素ク
ロック発生器と、画素クロック信号の各パルスで画素デ
ータ・ワードを生成するパレット論理回路と、画素クロ
ック信号レートより画素データ・ワードのビット数倍だ
け高いレートを有するシフト・クロック信号を、画素ク
ロック信号から生成するシフト・クロック発生論理回路
と、前記シフト・クロック発生論理回路に接続され、外
部供給源から画素データ・ワードのビット数を読み取る
制御論理回路と、シフト・クロック信号レートで直列ビ
ット・ストリームの画素データ・ワードを出力する並直
列変換論理回路とを含む直列ビデオ・ビット・ストリー
ム生成装置。 （２）前記並直列変換論理回路が複数存在し、パレット
論理回路によって生成された画素データ・ワードを複数
の前記並直列変換論理回路に転送するクロスポイント・
スイッチ論理回路を含む、（１）に記載の装置。 （３）画素データ・ワードに対応するエラー・コードを
生成し、エラー・コードを直列ビット・ストリームに付
加するエラー論理回路を含む、（１）または（２）に記
載の装置。 （４）画素ワードに応答してイメージの画素を生成する
表示画面と、外部ビデオ供給源から画素クロック信号を
受信するタイミング受信器と、画素クロック信号レート
より画素データ・ワードのビット数倍だけ高いレートを
有するシフト・クロック信号を、画素クロック信号から
生成するシフト・クロック発生論理回路と、前記シフト
・クロック発生論理回路に接続され、外部供給源から画
素データ・ワードのビット数を読み取る制御論理回路
と、シフト・クロック信号レートで入力ビデオ・ビット
・ストリームを受信して画素ワードを生成する直並列変
換論理回路とを含む表示装置。 （５）画素ワード内で直列ビット・ストリーム内のエラ
ー・コードからエラーを検出するエラー論理回路を含
む、（４）に記載の装置。 （６）画素ワードによってモノクローム・ビデオ・イメ
ージの画素が定義されることを特徴とする、（４）また
は（５）に記載の装置。 （７）画素ワードによってカラー・ビデオ・イメージの
画素の色成分が定義されることを特徴とする、（４）ま
たは（５）に記載の装置。 （８）ビデオ供給源から画素クロック信号を表示装置に
搬送するタイミング・チャネルと、ビデオ供給源からデ
ィジタル・ビデオ・ビット・ストリームを表示装置に搬
送するディジタル・ビデオ・チャネルと、ビデオ供給源
から画素ワードのビット数を表示装置に伝達する制御チ
ャネルと、を有するディジタル・インタフェースを介し
てディジタル表示装置に結合されたディジタル・ビデオ
供給源を含む表示システムであって、ビデオ供給源は、
画素クロック信号を発生する画素クロック発生器と、画
素クロック信号の各パルスで画素ワードを出力するパレ
ット論理回路と、画素クロック信号レートより画素デー
タ・ワードのビット数倍だけ高いレートを有するシフト
・クロック信号を、画素クロック信号から生成す第１の
るシフト・クロック発生論理回路と、シフト・クロック
信号レートで直列ビット・ストリームの画素ワードを直
列に出力する並直列変換論理回路とを含み、表示装置
は、画素ワードに応答してイメージの画素を生成する表
示画面と、画素クロック信号レートより画素データ・ワ
ードのビット数倍だけ高いレートを有するシフト・クロ
ック信号を、画素クロック信号から生成する第２のシフ
ト・クロック発生論理回路と、シフト・クロック信号レ
ートで入力ビデオ・ビット・ストリームを受信してビデ
オ・ビット・ストリームから画素ワードを再生する直並
列変換論理回路とを含むことを特徴とする表示システ
ム。 （９）プロセッサとメモリと（８）に記載の表示システ
ムとを含むコンピュータ・システム。
ロック発生器と、画素クロック信号の各パルスで画素デ
ータ・ワードを生成するパレット論理回路と、画素クロ
ック信号レートより画素データ・ワードのビット数倍だ
け高いレートを有するシフト・クロック信号を、画素ク
ロック信号から生成するシフト・クロック発生論理回路
と、前記シフト・クロック発生論理回路に接続され、外
部供給源から画素データ・ワードのビット数を読み取る
制御論理回路と、シフト・クロック信号レートで直列ビ
ット・ストリームの画素データ・ワードを出力する並直
列変換論理回路とを含む直列ビデオ・ビット・ストリー
ム生成装置。 （２）前記並直列変換論理回路が複数存在し、パレット
論理回路によって生成された画素データ・ワードを複数
の前記並直列変換論理回路に転送するクロスポイント・
スイッチ論理回路を含む、（１）に記載の装置。 （３）画素データ・ワードに対応するエラー・コードを
生成し、エラー・コードを直列ビット・ストリームに付
加するエラー論理回路を含む、（１）または（２）に記
載の装置。 （４）画素ワードに応答してイメージの画素を生成する
表示画面と、外部ビデオ供給源から画素クロック信号を
受信するタイミング受信器と、画素クロック信号レート
より画素データ・ワードのビット数倍だけ高いレートを
有するシフト・クロック信号を、画素クロック信号から
生成するシフト・クロック発生論理回路と、前記シフト
・クロック発生論理回路に接続され、外部供給源から画
素データ・ワードのビット数を読み取る制御論理回路
と、シフト・クロック信号レートで入力ビデオ・ビット
・ストリームを受信して画素ワードを生成する直並列変
換論理回路とを含む表示装置。 （５）画素ワード内で直列ビット・ストリーム内のエラ
ー・コードからエラーを検出するエラー論理回路を含
む、（４）に記載の装置。 （６）画素ワードによってモノクローム・ビデオ・イメ
ージの画素が定義されることを特徴とする、（４）また
は（５）に記載の装置。 （７）画素ワードによってカラー・ビデオ・イメージの
画素の色成分が定義されることを特徴とする、（４）ま
たは（５）に記載の装置。 （８）ビデオ供給源から画素クロック信号を表示装置に
搬送するタイミング・チャネルと、ビデオ供給源からデ
ィジタル・ビデオ・ビット・ストリームを表示装置に搬
送するディジタル・ビデオ・チャネルと、ビデオ供給源
から画素ワードのビット数を表示装置に伝達する制御チ
ャネルと、を有するディジタル・インタフェースを介し
てディジタル表示装置に結合されたディジタル・ビデオ
供給源を含む表示システムであって、ビデオ供給源は、
画素クロック信号を発生する画素クロック発生器と、画
素クロック信号の各パルスで画素ワードを出力するパレ
ット論理回路と、画素クロック信号レートより画素デー
タ・ワードのビット数倍だけ高いレートを有するシフト
・クロック信号を、画素クロック信号から生成す第１の
るシフト・クロック発生論理回路と、シフト・クロック
信号レートで直列ビット・ストリームの画素ワードを直
列に出力する並直列変換論理回路とを含み、表示装置
は、画素ワードに応答してイメージの画素を生成する表
示画面と、画素クロック信号レートより画素データ・ワ
ードのビット数倍だけ高いレートを有するシフト・クロ
ック信号を、画素クロック信号から生成する第２のシフ
ト・クロック発生論理回路と、シフト・クロック信号レ
ートで入力ビデオ・ビット・ストリームを受信してビデ
オ・ビット・ストリームから画素ワードを再生する直並
列変換論理回路とを含むことを特徴とする表示システ
ム。 （９）プロセッサとメモリと（８）に記載の表示システ
ムとを含むコンピュータ・システム。
【図１】本発明の表示システムの実施例を示すブロック
図である。
図である。
【図２】図１の表示システムのインタフェースを示す略
図である。
図である。
【図３】図１の表示システムのビデオ供給源を示すブロ
ック図である。
ック図である。
【図４】図１の表示システムの表示装置を示すブロック
図である。
図である。
【図５】図１の表示システムに対応する流れ図である。
１０ ディジタル表示装置 ２０ コンピュータ・システム・ユニット ３０ キーボード ４０ ポインティング・デバイス ５０ インタフェース １００ 通信論理回路 １１０ 制御論理回路 １２０ 表示プロセッサ １３０ 同期分割論理回路 １４０ バッファ増幅器 １５０ レジスタ １６０ 位相同期ループおよおびカウンタ論理回路 ２００ ディジタル出力パレット ２１０ クロスポイント・スイッチ ２２０ 制御論理ブロック ２３０ 通信論理ブロック ２４０ 加算ブロック ２５０ バッファ増幅器 ２６０ レジスタ ２７０ 位相同期ループおよびカウンタ論理ブロック
フロントページの続き (72)発明者 クリストファー・カーロ・ピートルザッ ク イギリス レンフルーシア ピイエイ19 １エヌアール グーロック アッシュ バーン・ゲート ２ (56)参考文献 特開 平９−246974（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 - 5/40
Claims (9)
- 【請求項１】画素クロック信号を生成する画素クロック
発生器と、 画素クロック信号の各パルスで画素データ・ワードを生
成するパレット論理回路と、 画素クロック信号レートより画素データ・ワードのビッ
ト数倍だけ高いレートを有するシフト・クロック信号
を、画素クロック信号から生成するシフト・クロック発
生論理回路と、 前記シフト・クロック発生論理回路に接続され、外部供
給源から画素データ・ワードのビット数を読み取る制御
論理回路と、 シフト・クロック信号レートで直列ビット・ストリーム
の画素データ・ワードを出力する並直列変換論理回路と
を含む直列ビデオ・ビット・ストリーム生成装置。 - 【請求項２】前記並直列変換論理回路が複数存在し、パ
レット論理回路によって生成された画素データ・ワード
を複数の前記並直列変換論理回路に転送するクロスポイ
ント・スイッチ論理回路を含む、請求項１に記載の装
置。 - 【請求項３】画素データ・ワードに対応するエラー・コ
ードを生成し、エラー・コードを直列ビット・ストリー
ムに付加するエラー論理回路を含む、請求項１または２
に記載の装置。 - 【請求項４】画素ワードに応答してイメージの画素を生
成する表示画面と、 外部ビデオ供給源から画素クロック信号を受信するタイ
ミング受信器と、 画素クロック信号レートより画素データ・ワードのビッ
ト数倍だけ高いレートを有するシフト・クロック信号
を、画素クロック信号から生成するシフト・クロック発
生論理回路と、 前記シフト・クロック発生論理回路に接続され、外部供
給源から画素データ・ワードのビット数を読み取る制御
論理回路と、 シフト・クロック信号レートで入力ビデオ・ビット・ス
トリームを受信して画素ワードを生成する直並列変換論
理回路とを含む表示装置。 - 【請求項５】画素ワード内で直列ビット・ストリーム内
のエラー・コードからエラーを検出するエラー論理回路
を含む、請求項４に記載の装置。 - 【請求項６】画素ワードによってモノクローム・ビデオ
・イメージの画素が定義されることを特徴とする、請求
項４または５に記載の装置。 - 【請求項７】画素ワードによってカラー・ビデオ・イメ
ージの画素の色成分が定義されることを特徴とする、請
求項４または５に記載の装置。 - 【請求項８】ビデオ供給源から画素クロック信号を表示
装置に搬送するタイミング・チャネルと、 ビデオ供給源からディジタル・ビデオ・ビット・ストリ
ームを表示装置に搬送するディジタル・ビデオ・チャネ
ルと、 ビデオ供給源から画素ワードのビット数を表示装置に伝
達する制御チャネルと、 を有するディジタル・インタフェースを介してディジタ
ル表示装置に結合されたディジタル・ビデオ供給源を含
む表示システムであって、 ビデオ供給源は、 画素クロック信号を発生する画素クロック発生器と、画
素クロック信号の各パルスで画素ワードを出力するパレ
ット論理回路と、 画素クロック信号レートより画素データ・ワードのビッ
ト数倍だけ高いレートを有するシフト・クロック信号
を、画素クロック信号から生成す第１のるシフト・クロ
ック発生論理回路と、 シフト・クロック信号レートで直列ビット・ストリーム
の画素ワードを直列に出力する並直列変換論理回路とを
含み、 表示装置は、 画素ワードに応答してイメージの画素を生成する表示画
面と、 画素クロック信号レートより画素データ・ワードのビッ
ト数倍だけ高いレートを有するシフト・クロック信号
を、画素クロック信号から生成する第２のシフト・クロ
ック発生論理回路と、 シフト・クロック信号レートで入力ビデオ・ビット・ス
トリームを受信してビデオ・ビット・ストリームから画
素ワードを再生する直並列変換論理回路とを含むことを
特徴とする表示システム。 - 【請求項９】プロセッサとメモリと請求項８に記載の表
示システムとを含むコンピュータ・システム。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9602293A GB2309872A (en) | 1996-02-05 | 1996-02-05 | Digital display apparatus |
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| Publication Number | Publication Date |
|---|---|
| JPH09218676A JPH09218676A (ja) | 1997-08-19 |
| JP3352600B2 true JP3352600B2 (ja) | 2002-12-03 |
Family
ID=10788135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| EP (1) | EP0788048B1 (ja) |
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| DE (1) | DE69722476T2 (ja) |
| GB (1) | GB2309872A (ja) |
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