JPH09218676A - 表示装置 - Google Patents

表示装置

Info

Publication number
JPH09218676A
JPH09218676A JP9008190A JP819097A JPH09218676A JP H09218676 A JPH09218676 A JP H09218676A JP 9008190 A JP9008190 A JP 9008190A JP 819097 A JP819097 A JP 819097A JP H09218676 A JPH09218676 A JP H09218676A
Authority
JP
Japan
Prior art keywords
pixel
clock signal
video
word
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9008190A
Other languages
English (en)
Other versions
JP3352600B2 (ja
Inventor
Andrew Knox
アンドリュー・ノックス
Christopher Carlo Pietrzak
クリストファー・カーロ・ピートルザック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH09218676A publication Critical patent/JPH09218676A/ja
Application granted granted Critical
Publication of JP3352600B2 publication Critical patent/JP3352600B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006Details of the interface to the display terminal
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00Aspects of display data processing
    • G09G2340/04Changes in size, position or resolution of an image
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00Aspects of the architecture of display systems
    • G09G2360/02Graphics controller able to handle multiple formats, e.g. input or output formats
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00Aspects of data communication
    • G09G2370/04Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00Aspects of data communication
    • G09G2370/04Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
    • G09G2370/042Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller for monitor identification

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

(57)【要約】 【課題】 ディジタル・ビデオ供給源を含む改善された
表示システムの提供。 【解決手段】 ビデオ供給源は、画素クロック信号を発
生する画素クロック発生器と、画素クロック信号の各パ
ルスで画素ワードを出力するパレット論理回路と、画素
クロック信号に画素ワード内の画素数を乗じてシフト・
クロック信号を生成するシフト・クロック論理回路と、
シフト・クロック信号レートで直列ビット・ストリーム
の画素ワードを直列に出力する並直列変換論理回路とを
含む。表示装置は、画素ワードに応答してイメージの画
素を生成する表示画面と、画素クロック信号に画素ワー
ド内の画素数を乗じるシフト・クロック発生論理回路
と、シフト・クロック信号レートで入力ビデオ・ビット
・ストリームを受信し、ビデオ・ビット・ストリームか
ら画素ワードを再生する直並列変換論理回路とを含む。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、直列ビデオ・ビッ
ト・ストリームを生成する装置と、前記直列ビデオ・ビ
ット・ストリームを受信する表示装置と、前記装置を含
む表示システムとに関する。
【0002】
【従来の技術】典型的な表示システムは、陰極線管(C
RT)表示装置などの表示装置と、表示装置に接続され
たホスト・コンピュータ・システムとを備える。動作中
には、コンピュータ・システムはイメージ・データを生
成し、表示装置の画面上に画像を生成する。従来、コン
ピュータ・システムは最初にディジタル領域でイメージ
・データを生成する。次に、コンピュータ・システム内
のディジタル−アナログ変換器がそのイメージ・データ
をアナログ・ビデオ信号に変換し、表示装置に転送す
る。このような表示システムは、表示装置がアナログ・
ビデオ信号に応答することを条件として、受容可能なパ
フォーマンスを実現する。しかし、ある種の表示装置、
たとえば液晶表示画面は、ディジタル・ビデオ信号を必
要とする。さらに、ある種の表示装置は、パフォーマン
ス向上のために入力ビデオ信号を処理するディジタル信
号処理システムを備える。このような表示装置(以下、
ディジタル表示装置と呼ぶ)の動作は、コンピュータ・
システムが発生したアナログ・ビデオ信号をディジタル
領域に戻す変換に依存する。
【0003】
【発明が解決しようとする課題】しかし、このような変
換によって表示システムに雑音と不安定性がもたらされ
る。従来のシステムでは、イメージの各画素は一定のビ
ット数で表現される。したがって、各画素はそれに対応
して有限の色の濃さを有する。現在の液晶表示装置は、
1色当たり4〜6ビットを割り振る。しかし、より最新
のディジタル表示技法では、色の濃さは1色当たり8ビ
ットである。ある種のディジタル・ビデオ出力装置すな
わち「パレット」は、現在、1色当たり10ビットを割
り振ることができる。さらに、そのようなパレットでは
1色当たりのビット数は色によって変わることがある。
たとえば、一般に、緑には赤および青よりも多くのビッ
ト数が割り振られる。液晶表示パネルなどの組込み電子
表示装置の原価が下がるにつれて、それに対応する市場
動向は従来のアナログ表示装置技術よりディジタル表示
装置の方に向かっている。このようなディジタル表示装
置は市場では画面サイズ、リフレッシュ速度、解像度、
および色の濃さによって分類されることがあることはわ
かるであろう。
【0004】
【課題を解決するための手段】本発明によると、ビデオ
供給源から表示装置に画素クロック信号を搬送するタイ
ミング・チャネルと、ビデオ供給源から表示装置にディ
ジタル・ビデオ・ビット・ストリームを搬送するディジ
タル・ビデオ・チャネルとを有するディジタル・インタ
フェースを介してディジタル表示装置に結合されたディ
ジタル・ビデオ供給源を備える表示システムを提供す
る。ビデオ供給源は、画素クロック信号を発生する画素
クロック発生器と、画素クロック信号の各パルスで画素
ワードを出力するパレット論理回路と、画素クロック信
号に画素ワード内のビット数を乗じてシフト・クロック
信号を生成する第1のシフト・クロック論理回路と、直
列ビット・ストリームの画素ワードをシフト・クロック
信号レートで直列に出力する並直列変換論理回路とを含
み、表示装置は画素ワードに応答してイメージの画素を
生成する表示画面と、画素クロック信号に画素ワード内
のビット数を乗じる第2のシフト・クロック論理回路
と、入力ビデオ・ビット・ストリームをシフト・クロッ
ク信号レートで受信してビデオ・ビット・ストリームか
ら画素ワードを再生する直並列変換論理回路とを含む。
【0005】インタフェースはビデオ供給源から表示装
置に画素ワード内のビット数を伝達する制御チャネルを
備えることが好ましい。
【0006】本発明は、プロセッサとメモリとこのよう
な表示システムとを含むコンピュータ・システムに及ぶ
ことはわかるであろう。
【0007】本発明を他の態様から見ると、直列ビデオ
・ビット・ストリームを生成する装置が提供される。こ
の装置は、画素クロック信号を発生する画素クロック発
生器と、画素クロック信号の各パルスで画素データ・ワ
ードを発生するパレット論理回路と、画素クロック信号
に画素データ・ワード内のビット数を乗じてシフト・ク
ロック信号を生成するシフト・クロック発生論理回路
と、シリアル・ビット・ストリームの画素データ・ワー
ドをシフト・クロック信号レートで出力する並直列変換
論理回路とを含む。
【0008】シフト・クロック発生論理回路には、外部
供給源からの画素データ・ワード内のビット数を読み取
るように制御論理回路が接続されていることが好まし
い。
【0009】本発明の好ましい実施例では、パレット論
理回路が発生した画素データ・ワードを並直列変換論理
回路に転送するクロスポイント・スイッチ論理回路を備
える。
【0010】本発明の特に好ましい実施例では、画素デ
ータ・ワードに対応するエラー・コードを生成し、直列
ビット・ストリームにエラー・コードを付加するエラー
論理回路を備える。
【0011】本発明を他の態様から見ると、画素ワード
に少なくとも部分的に応答してイメージの画素を生成す
る表示画面と、外部ビデオ供給源から画素クロック信号
を受信するタイミング受信器と、画素クロック信号に画
素ワード内のビット数を乗じてシフト・クロック信号を
生成するシフト・クロック発生論理回路と、入力ビデオ
・ビット・ストリームをシフト・クロック信号レートで
受信して画素ワードを生成する直並列変換論理回路とを
含む表示装置が提供される。
【0012】この表示装置は、外部供給源からの画素デ
ータ・ワード内のビット数を読み取るようにシフト・ク
ロック発生論理回路に接続された制御論理回路を含むこ
とが好ましい。
【0013】本発明の表示装置の好ましい実施例では、
画素ワード内で直列ビット・ストリーム内のエラー・コ
ードからエラーを検出するエラー論理回路を備える。
【0014】本発明のある種の実施例では、画素ワード
によってモノクローム・ビデオ・イメージの画素が定義
される。しかし、本発明の他の実施例では、画素ワード
によってカラー・ビデオ・イメージの画素の色成分が定
義される。
【0015】本発明は、リフレッシュ速度、色の濃淡、
および解像度に関係なく、コンピュータ・システム・ユ
ニットまたはワークステーションなどのビデオ供給源を
一連のディジタル表示装置のうちのどの1つにもリンク
することができるディスプレイ・インタフェースを設け
るので有利である。このような互換性は、インタフェー
スに可変の色の濃淡、タイミング・チャネル、および単
純な構成方法を備えることによって実現される。
【0016】
【発明の実施の形態】まず図1を参照すると、本発明の
表示システムの実施例は、液晶表示装置、投影表示装
置、陰極線管表示装置、または同様のものなどのディジ
タル表示装置10を備える。パーソナル・コンピュー
タ、ワークステーション、または同様のものなどのコン
ピュータ・システム・ユニット20は、インタフェース
50を介して表示装置10に接続された内部ビデオ出力
サブシステムを備える。キーボード30とポインティン
グ・デバイス40を入力装置がシステム・ユニット20
のデータ入力ポートに接続されている。ポインティング
・デバイスは、マウス、トラッカ・ボール、ジョイステ
ィック、タッチスクリーン、または同様のものなどの形
態をとることができる。システム・ユニット20は、す
べてバス・アーキテクチャによって相互接続されたマイ
クロプロセッサなどの中央演算処理装置(CPU)と、
メモリと、ハード・ディスク・ドライブなどの大容量デ
ータ記憶手段を備える。バス・アーキテクチャは、さら
にビデオ・サブシステム、データ入力ポート、および、
たとえばプリンタなどに接続するための追加の出力ポー
トまで延びている。動作中は、CPUはメモリに記憶さ
れているかまたは大容量記憶手段から取り出されたコン
ピュータ・プログラム・コードを実行し、表示装置10
を駆動してビジュアル出力を発生するディジタル・ビデ
オ信号を、ビデオ・サブシステムを介して生成する。ユ
ーザは、キーボード30およびポインティング・デバイ
ス40を介して、CPUによるプログラム・コードの実
行を制御することができる。
【0017】図2を参照すると、インタフェース50
は、赤、緑、および青のディジタル・ビデオ・チャネル
R、G、Bと、タイミング・チャネルTCと、制御チャ
ネルIとを備える。
【0018】次に図3を参照すると、システム・ユニッ
ト20のビデオ・サブシステムはNビットのビデオ・デ
ータ出力、画素クロック出力CLK、データ有効出力D
V、ライン同期出力およびフレーム同期出力Hsync
およびVsyncを有するカラー・ディジタル出力パレ
ット200を備える。nビデオ・データ出力は、NxN
クロスポイント・スイッチ210に接続される。Syn
c出力HsyncおよびVsyncと画素クロック出力
CLKは加算論理ブロック240に入力信号を供給す
る。加算ブロック240の出力は、インタフェース50
のタイミング・チャネルTCを提供する。クロスポイン
ト210の出力は、3つの並列入力直列出力シフト・レ
ジスタ260〜262のそれぞれに接続されている。レ
ジスタ260〜262のそれぞれは、位相同期ループお
よびカウンタ論理回路270〜271を有する。パレッ
ト200のデータ有効出力は、各レジスタ260〜26
2のイネーブル入力に接続されている。各レジスタ26
0〜262の直列出力は、バッファ増幅器250〜25
2を介して、インタフェース50のビデオ・チャネル
R、G、Bのうちの異なる1つに接続されている。各チ
ャネルR、G、およびBは三原色赤、緑、および青のう
ちの異なる1色に対応する。インタフェース・ケーブル
50の制御チャネルIは、通信論理ブロック230に接
続されている。制御論理ブロック220が通信論理ブロ
ック230とパレット200とに結合されている。制御
論理ブロック220は、それぞれ4ビット幅の3つの制
御出力BPP Cntlを有し、各制御出力BPP C
ntlは位相同期ループおよびカウンタ論理ブロック2
70〜272のうちの異なる一つに接続されている。パ
レット200からの画素クロック出力CLKも各論理ブ
ロック270〜272に接続されている。
【0019】動作中は、表示装置10に表示するデータ
がシステム・ユニット20のCPUによってビデオ・サ
ブシステムのビデオ・メモリ(図示せず)に書き込まれ
る。ビデオ・メモリに記憶されているデータは、パレッ
ト200によって、表示装置10に表示するイメージの
各画素のカラー・データ・セットに変換される。各画素
に対応する画素データ・セットは、パレット200の出
力端子に並列にNビット幅のワードとして出現する。パ
レット200はそのすぐ後にデータ有効信号DVを発生
してNビット・ワードが安定化したことを示す。画素の
三原色の各色は、対応するNビット・ワードの異なるサ
ブセットによって表わされる。すなわち、三原色がすべ
て同時に提示される。たとえば、Nビット・ワードが1
6ビット幅であって、赤、緑、青色データをそれぞれ5
ビット、6ビット、5ビット幅とすることができる。パ
レット200は各Nビット・ワードの出現に対して同期
した画素クロック信号CLKも発生する。
【0020】各Nビット・ワードは、クロスポイント・
スイッチ210を介してレジスタ260〜262に送ら
れる。クロスポイント・スイッチ210の動作について
簡単に以下に説明する。具体的には、赤色データはレジ
スタ260に送られる。緑色データはレジスタ261に
送られる。青色データはレジスタ262に送られる。各
色データ・サブセットは、データ有効信号DVに応答し
て対応するレジスタに並列してロードされる。各レジス
タ260〜262は並直列変換回路として機能する。具
体的には、各レジスタは色データのビットを対応するビ
デオ・チャネルで表示装置10に順次に送る。各レジス
タ260〜262から表示装置10へのビットの伝送レ
ートは、対応する色データを構成するビット数倍だけ画
素クロックよりも高い。シフト・レジスタからの伝送レ
ートは、シフト・レジスタ・クロックによって制御され
る。シフト・レジスタ・クロックは、対応する位相同期
ループおよびカウンタ論理回路270〜272が発生す
る。対応する位相同期ループおよびカウンタ論理回路
は、画素クロック信号CLKに、対応する色データを構
成するビット数を乗じてシフト・レジスタ・クロックを
発生する。したがって、各色データは対応するレジスタ
260〜262のシフト・レジスタ・クロック周波数で
伝送される。各レジスタ260〜262の位相同期ルー
プおよびカウンタ論理回路270〜272は、制御論理
クロック220によって対応する1画素当たりビット数
値BPP Cntlを使用して設定される。図3の構成
では、各BPP Cntl値には4ビットが割り振られ
る。これによって、最大16通りの状態すなわち1画素
当たり15ビットが可能になる(値0は対応するチャネ
ルを事実上使用不能にする)。1画素当たり15ビット
によって、個々の画素について、1つの原色の3276
8の陰影または最大245=3.5×1013色が可能にな
る。このようなレベルのバリエーションは、人間の目で
見分けられるよりも多い。
【0021】図3の構成の変更態様では、エラー検出を
可能にするパリティ・ビット、CRCチェックサム、ま
たはその他のエラー・コードを生成するエラー論理回路
を備える。エラー・コードは、画素データと共に送ら
れ、表示装置10でデコードされる。表示装置10は、
デコードされたエラー・コードに基づいて受信データを
修正するエラー修正論理回路を備えることはわかるであ
ろう。
【0022】加算論理回路240は、同期信号Hsyn
cとVsyncと画素クロック信号CLK(または少な
くともその約数)とを加算して、インタフェース50の
タイミング・チャネルTCで複合タイミング信号を生成
する。本発明の好ましい実施例では、加算の前に画素ク
ロック信号CLKをフィルタリングして高周波成分を削
減し、振幅を小さくし、電磁干渉の可能性を最小限にす
る。
【0023】次に図4を参照すると、表示装置10は、
インタフェース50の制御チャネルIに接続された通信
論理ブロック100を備える。通信論理ブロック100
は、表示装置10の表示プロセッサ120と制御論理ブ
ロック110とに接続されている。インタフェース50
の赤、緑、および青のビデオ・チャネルR、G、および
Bはそれぞれ、バッファ増幅器140〜142を介して
3つの直列入力並列出力シフト・レジスタ150〜15
2のグループのうちの異なる1つのシフト・レジスタに
接続されている。各レジスタ150〜152は、位相同
期ループおよびカウンタ論理回路160〜162を含
む。制御論理ブロック110は、3つの制御出力を有
し、それぞれが4ビット幅であり、それぞれが位相同期
ループおよび制御論理回路160〜162のうちの異な
る1つに接続されている。各レジスタ150〜152
は、並列色データ出力R'、G'、およびB'のほかにデ
ータ有効出力DV'を有する。インタフェース50のタ
イミング・チャネルTCが、画素クロック出力CLK'
とラインおよびフレーム同期出力Hsync'およびV
sync'とを有するタイミング分割論理ブロック13
0に接続されている。画素クロック出力CLK'は各論
理ブロック160〜162に接続されている。
【0024】動作中、バッファ増幅器140〜142
は、対応するビデオ・チャネルR、G、およびBから各
画素の直列色データ・ビットを受け取る。バッファ増幅
器140〜142は、受け取ったデータ・ビットを対応
するレジスタ150〜152の直列入力端子に送る。同
期分割論理回路130が、インタフェース50のタイミ
ング・チャネルTC上の複合信号からラインおよびフレ
ーム同期信号Hsyncおよび同期信号Vsyncを分
割する。分割論理回路130は、複合タイミング信号か
ら画素クロック信号CLK'を回復するクロック回復論
理回路も含む。各ビデオ・チャネルの1画素当たりビッ
ト数値は、通信論理回路100によってインタフェース
50の制御チャネルIから回復される。通信論理回路1
00は1画素当たりビット数値を制御論理回路110に
供給する。制御論理回路110は、受け取った1画素当
たりビット数値に応じて、レジスタ150〜152の位
相同期ループおよびカウンタ論理回路160〜162を
設定する。各レジスタ150〜152は、対応するビデ
オ・チャネルR、G、およびBから色データのビットを
順次にロードする。各レジスタ150〜152によるビ
ットの受信レートは、回復された画素クロックCLK'
よりも対応する色データを構成するビット数倍だけ高
い。レジスタ150〜152による受信レートは、シフ
ト・レジスタ・クロックによって制御される。シフト・
レジスタ・クロックは、対応する位相同期ループおよび
カウンタ論理回路160〜162を発生する。対応する
位相同期ループおよびカウンタ論理回路160〜162
は、受信した画素クロック信号CLK'に、対応する色
データを構成するビット数を乗じて、シフト・レジスタ
・クロックを生成する。したがって、各色データは対応
するレジスタ150〜152のシフト・レジスタ・クロ
ック周波数で受信される。前述のように、各レジスタ1
50〜152の位相同期ループおよびカウンタ論理回路
160〜162は、制御論理ブロック110によって対
応する1画素当たりビット数値を使用して設定される。
したがって、色データR'、G'、およびB'が、それぞ
れ対応するレジスタ160〜162'の並列出力端子に
同時に現れ、それによってNビットの画素データ・ワー
ドが再構成される。各レジスタ150〜152はデータ
有効信号DV'を発生して、レジスタ150〜152の
並列出力端子で対応する色データが安定したことを示
す。各レジスタ150〜152は直並列変換器の役割を
果たすことがわかるであろう。
【0025】次に図5を参照すると、以上で説明した本
発明の実施例の好ましい初期設定シーケンスは、システ
ム・ユニット20ではビデオ・サブシステムがタイミン
グ・チャネルTCを使用不能にすることから開始され
る。表示装置10では、表示プロセッサ120がディス
プレイ・ドライブ回路をリセットして、システム・ユニ
ット10からのコマンドを待つことから開始される。タ
イミング・チャネルを使用不能にした状態で、ビデオ・
サブシステムは次に、インタフェース50の制御チャネ
ルIを介して表示装置10にトークンを送り、表示装置
がやはり制御チャネルIを介してトークンを返すのを待
つ。所定の期間後、ビデオ・サブシステムが表示装置1
0からまだトークンを受け取らなければならない場合、
ビデオ・サブシステムはもう1つトークンを送る。表示
装置10からトークンを受け取ると、ビデオ・サブシス
テムは表示装置10にRESET命令を送る。表示装置
10はディスプレイ・ドライブ回路をリセットし、表示
装置10の動作パラメータを示すパフォーマンス・デー
タを制御チャネルIを介してビデオ・サブシステムに送
ることによってRESET命令に応答する。具体的に
は、パフォーマンス・データには、画素アドレス可能度
(解像度)ADDR、最大リフレッシュ速度、および各
ビデオ・チャネルR、G、およびBの最大BPP(1画
素当たりビット数)が含まれる。その後、表示装置10
はビデオ・サブシステムからの次のコマンドを待つ。ビ
デオ・サブシステムは表示装置10から送られたパフォ
ーマンス・データを読み取る。表示装置10から受信し
たアドレス可能度値DISPLAYADDRが、ビデオ
・サブシステムが現在保持しているアドレス可能度値P
CADDRよりも小さい場合、ビデオ・サブシステムは
PC ADDRをDISPLAY ADDRに設定す
る。そうでない場合は、ビデオ・サブシステムはPC
ADDRを最大値に設定する。ビデオ・サブシステムに
記憶されているリフレッシュ速度PC REFRESH
が表示装置10から受信したリフレッシュ速度DISP
LAY REFRESHよりも大きい場合、ビデオ・サ
ブシステムはPC REFRESHをDISPLAY
REFRESH以下に設定する。さらに、各ビデオ・チ
ャネルR、G、およびBについて、表示装置10から受
信した対応する1画素当たりビット数値DISPLAY
BPPが、ビデオ・サブシステムによって記憶されて
いる対応する1画素当たりビット数値PC BPPより
も小さい場合、ビデオ・サブシステムはPC BPPを
DISPLAY BPPに設定する。そうでない場合、
ビデオ・サブシステムはPC BPPを最大値に設定す
る。次に、ビデオ・サブシステムは各ビデオ・チャネル
R、G、およびBの1画素当たりビット数値PC BP
Pを制御チャネルIを介して表示装置10に送る。前述
のように、ビデオ・チャネルR、G、およびBに対応す
る1画素当たりビット数値を受信すると、表示装置10
は、ビデオ・サブシステムからのビデオ・データ・スト
リームの受信に備えて各レジスタ150〜152の位相
同期ループおよびカウンタ論理回路160〜162を設
定する。次に、表示プロセッサ120が、表示装置10
が動作可能状態であることを示すようにSTATUSコ
ードを設定する。表示装置10はビデオ・サブシステム
からの次のコマンドを待つ。1画素当たりビット数値を
表示装置10に送った後、ビデオ・サブシステムはタイ
ミング・チャネルTCをオンにし、表示装置10からS
TATUSコードを読み取る。上述のイベントのシーケ
ンスはシステム・ユニット20における電源投入、リブ
ート、および表示解像度モード変更の場合も同じであろ
う。表示装置10では、上述のイベントのシーケンスは
電源投入およびスタンバイ(たとえば電源管理)状態か
らの復帰の場合も同じである。
【0026】上記の例示シーケンスによってビデオ・サ
ブシステムおよび表示装置10は様々な能力を持つこと
ができることに留意されたい。このシーケンスによっ
て、表示装置10とビデオ・サブシステムの両方に共通
の最高の動作モードが選択される。ビデオ・サブシステ
ムを適切にプログラミングすることによって他の任意の
共通モードも選択することができることがわかるであろ
う。
【0027】図5を参照しながら上述した本発明の実施
例は本質的に、システム・ユニット20が常にマスタで
あるマスタ/スレーブ・システムであることがわかるで
あろう。新しい動作モードが要求されると常に同じ初期
設定シーケンスをたどり、それによってシステム・ユニ
ット20のプログラミングが簡略化される。前述の例示
シーケンスによって、システム・ユニット20にどのよ
うなオペレーティング・システムまたはグラフィック・
ドライバがロードされているかに関係なく表示システム
の自動構成が可能であることがわかるであろう。
【0028】次に図2に戻ると、インタフェース50の
チャネルI、R、G、B、およびTCは対撚り線、同軸
ケーブル、プラスチック光ファイバ、またはガラス光フ
ァイバのうちのいずれでも形成することができる。しか
し、前者3種類は一般に比較的短い距離(たとえば10
m未満)での使用にのみ適している。それ以上の距離で
は信号減衰が表示システムのパフォーマンスに悪影響を
与える傾向がある。本発明の実施例によっては、インタ
フェース50内でビデオ・チャネルR、G、およびBの
それぞれを別々の経路(たとえばワイヤまたはファイ
バ)によって実施可能なこともある。しかし、本発明の
他の実施例では、ビデオ・チャネルR、G、およびBの
すべてで1つの経路を使用し、各チャネルが、経路を形
成する伝送媒体およびトランスデューサの帯域幅のうち
の異なる部分を使用することができる。本発明の上述の
実施例では、インタフェース50を介したビデオ・デー
タの転送速度は画素クロック速度の15倍の速さにする
ことができる。本発明のある種の実施例では、ビデオ・
チャネルR、G、およびBで使用する伝送媒体と、タイ
ミング・チャネルTCで使用する伝送媒体を異なるもの
にすることができる。たとえば、ビデオ・チャネルR、
G、およびBを光ファイバで実施し、タイミング・チャ
ネルTCを同軸ケーブルで実施することができる。その
ような構成の問題点は、伝送媒体によって伝搬速度が異
なることである。伝搬速度の相違の結果、表示装置10
でフェーズ・エラーが発生する。それを超えると表示装
置10が元のディジタル・ビデオ・データを回復するこ
とができなくなる許容最大フェーズ・エラーがある。こ
の最大フェーズ・エラーを、ディジタル・ビデオ・デー
タおよびタイミング・データの相対度数で割る。したが
って、たとえば8ビットの色情報と1ビットのパリティ
・ビットを使用して送られるディジタル・ビデオ画素デ
ータの場合、最大フェーズ・エラーは90度数から10
度数に減る。したがって、本発明の好ましい実施例で
は、2つの間のスキューを防ぐために、ビデオ・データ
とタイミング・データの両方の伝送に同じ伝送媒体を使
用することがわかるであろう。本発明の特に好ましい実
施例では、ビデオ・データとタイミング・データを1つ
の光ファイバで伝送する。
【0029】図3に戻って参照すると、前述のように、
応用例によっては、パレット200はNビット・ワード
の論理幅を変化させて必要に応じて異なる1画素当たり
ビット数にすることができる。クロスポイント・スイッ
チ210によって、パレット200とレジスタ260〜
262との間の信号経路指定を再編成して異なる1画素
当たりビット数に対応するようにすることができ、具体
的には、色データが適切なレジスタ260〜262に確
実に送られるようにすることができる。このような再編
成では、複数の画素に対応するデータをレジスタ260
〜262に同時に供給する必要がある可能性があること
がわかるであろう。また、クロスポイント210によっ
て、画素データの順序変更を行い、表示装置10に送る
データの順序を入れ換えて、たとえば最下位ビットが先
であった順序を最上位ビットが先の順序に変えたり、そ
の逆に変更したりすることもできる。さらに、クロスポ
イント210によって、色データを3つのチャネル全部
にではなく1つまたは2つのビデオ・チャネルのみに送
って単一の経路で通信できるようにしたり、万一1つま
たは複数のチャネルに障害が発生した場合に通信を維持
できるようにしたりすることができる。本発明の実施例
によっては、クロスポイント・スイッチ210を省くこ
ともできる。
【0030】以上、本発明の実施例についてカラー・デ
ィジタル表示装置を参照しながら説明した。しかし、本
発明はモノクローム・ディジタル表示装置を含むディス
プレイ・システムでも等しく適用可能である。
【0031】本発明の上述の実施例では、ビデオ・メモ
リに記憶されたデータをパレット200によって、表示
装置10に表示するイメージの各画素のカラー・データ
・セットに変換する。しかし、ビデオ・メモリに記憶さ
れている色データをパレット200のnビット出力に直
接転送する直接カラー・モードで動作可能な実施例もあ
ることがわかるであろう。
【0032】まとめとして、本発明の構成に関して以下
の事項を開示する。
【0033】(1)画素クロック信号を生成する画素ク
ロック発生器と、画素クロック信号の各パルスで画素デ
ータ・ワードを生成するパレット論理回路と、画素クロ
ック信号に画素データ・ワード内のビット数を乗じてシ
フト・クロック信号を生成するシフト・クロック発生論
理回路と、シフト・クロック信号レートで直列ビット・
ストリームの画素データ・ワードを出力する並直列変換
論理回路とを含む直列ビデオ・ビット・ストリーム生成
装置。 (2)シフト・クロック発生論理回路に接続され、外部
供給源から画素データ・ワード内のビット数を読み取る
制御論理回路を含む、上記(1)に記載の装置。 (3)パレット論理回路によって生成された画素データ
・ワードを並直列変換論理回路に転送するクロスポイン
ト・スイッチ論理回路を含む、上記(1)または(2)
に記載の装置。 (4)画素データ・ワードに対応するエラー・コードを
生成し、エラー・コードを直列ビット・ストリームに付
加するエラー論理回路を含む、上記(1)ないし(3)
のいずれか一項に記載の装置。 (5)画素ワードに応答してイメージの画素を生成する
表示画面と、外部ビデオ供給源から画素クロック信号を
受信するタイミング受信器と、画素クロック信号に画素
ワード内のビット数を乗じてシフト・クロック信号を生
成するシフト・クロック発生論理回路と、シフト・クロ
ック信号レートで入力ビデオ・ビット・ストリームを受
信して画素ワードを生成する直並列変換論理回路とを含
む表示装置。 (6)シフト・クロック発生論理回路に接続され、外部
供給源から画素データ・ワード内のビット数を読み取る
制御論理回路を含む、上記(5)に記載の装置。 (7)画素ワード内で直列ビット・ストリーム内のエラ
ー・コードからエラーを検出するエラー論理回路を含
む、上記(5)または(6)に記載の装置。 (8)画素ワードによってモノクローム・ビデオ・イメ
ージの画素が定義されることを特徴とする、上記(5)
ないし(7)のいずれか一項に記載の装置。 (9)画素ワードによってカラー・ビデオ・イメージの
画素の色成分が定義されることを特徴とする、上記
(5)ないし(7)のいずれか一項に記載の装置。 (10)ビデオ供給源から画素クロック信号を表示装置
に搬送するタイミング・チャネルと、ビデオ供給源から
ディジタル・ビデオ・ビット・ストリームを表示装置に
搬送するディジタル・ビデオ・チャネルとを有するディ
ジタル・インタフェースを介してディジタル表示装置に
結合されたディジタル・ビデオ供給源を含む表示システ
ムであって、ビデオ供給源は、画素クロック信号を発生
する画素クロック発生器と、画素クロック信号の各パル
スで画素ワードを出力するパレット論理回路と、画素ク
ロック信号に画素ワード内のビット数を乗じてシフト・
クロック信号を生成する第1のシフト・クロック論理回
路と、シフト・クロック信号レートで直列ビット・スト
リームの画素ワードを直列に出力する並直列変換論理回
路とを含み、表示装置は、画素ワードに応答してイメー
ジの画素を生成する表示画面と、画素クロック信号に画
素ワード内のビット数を乗じる第2のシフト・クロック
論理回路と、シフト・クロック信号レートで入力ビデオ
・ビット・ストリームを受信してビデオ・ビット・スト
リームから画素ワードを再生する直並列変換論理回路と
を含むことを特徴とする表示システム。 (11)インタフェースがビデオ供給源から画素ワード
内のビット数を表示装置に伝達する制御チャネルを含む
ことを特徴とする、上記(10)に記載の表示システ
ム。 (12)プロセッサとメモリと上記(10)または(1
1)に記載の表示システムとを含むコンピュータ・シス
テム。
【図面の簡単な説明】
【図1】本発明の表示システムの実施例を示すブロック
図である。
【図2】図1の表示システムのインタフェースを示す略
図である。
【図3】図1の表示システムのビデオ供給源を示すブロ
ック図である。
【図4】図1の表示システムの表示装置を示すブロック
図である。
【図5】図1の表示システムに対応する流れ図である。
【符号の説明】
10 ディジタル表示装置 20 コンピュータ・システム・ユニット 30 キーボード 40 ポインティング・デバイス 50 インタフェース 100 通信論理回路 110 制御論理回路 120 表示プロセッサ 130 同期分割論理回路 140 バッファ増幅器 150 レジスタ 160 位相同期ループおよおびカウンタ論理回路 200 ディジタル出力パレット 210 クロスポイント・スイッチ 220 制御論理ブロック 230 通信論理ブロック 240 加算ブロック 250 バッファ増幅器 260 レジスタ 270 位相同期ループおよびカウンタ論理ブロック
フロントページの続き (72)発明者 クリストファー・カーロ・ピートルザック イギリス レンフルーシア ピイエイ19 1エヌアール グーロック アッシュバー ン・ゲート 2

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】画素クロック信号を生成する画素クロック
    発生器と、画素クロック信号の各パルスで画素データ・
    ワードを生成するパレット論理回路と、画素クロック信
    号に画素データ・ワード内のビット数を乗じてシフト・
    クロック信号を生成するシフト・クロック発生論理回路
    と、シフト・クロック信号レートで直列ビット・ストリ
    ームの画素データ・ワードを出力する並直列変換論理回
    路とを含む直列ビデオ・ビット・ストリーム生成装置。
  2. 【請求項2】シフト・クロック発生論理回路に接続さ
    れ、外部供給源から画素データ・ワード内のビット数を
    読み取る制御論理回路を含む、請求項1に記載の装置。
  3. 【請求項3】パレット論理回路によって生成された画素
    データ・ワードを並直列変換論理回路に転送するクロス
    ポイント・スイッチ論理回路を含む、請求項1または2
    に記載の装置。
  4. 【請求項4】画素データ・ワードに対応するエラー・コ
    ードを生成し、エラー・コードを直列ビット・ストリー
    ムに付加するエラー論理回路を含む、請求項1ないし3
    のいずれか一項に記載の装置。
  5. 【請求項5】画素ワードに応答してイメージの画素を生
    成する表示画面と、外部ビデオ供給源から画素クロック
    信号を受信するタイミング受信器と、画素クロック信号
    に画素ワード内のビット数を乗じてシフト・クロック信
    号を生成するシフト・クロック発生論理回路と、シフト
    ・クロック信号レートで入力ビデオ・ビット・ストリー
    ムを受信して画素ワードを生成する直並列変換論理回路
    とを含む表示装置。
  6. 【請求項6】シフト・クロック発生論理回路に接続さ
    れ、外部供給源から画素データ・ワード内のビット数を
    読み取る制御論理回路を含む、請求項5に記載の装置。
  7. 【請求項7】画素ワード内で直列ビット・ストリーム内
    のエラー・コードからエラーを検出するエラー論理回路
    を含む、請求項5または6に記載の装置。
  8. 【請求項8】画素ワードによってモノクローム・ビデオ
    ・イメージの画素が定義されることを特徴とする、請求
    項5ないし7のいずれか一項に記載の装置。
  9. 【請求項9】画素ワードによってカラー・ビデオ・イメ
    ージの画素の色成分が定義されることを特徴とする、請
    求項5ないし7のいずれか一項に記載の装置。
  10. 【請求項10】ビデオ供給源から画素クロック信号を表
    示装置に搬送するタイミング・チャネルと、ビデオ供給
    源からディジタル・ビデオ・ビット・ストリームを表示
    装置に搬送するディジタル・ビデオ・チャネルとを有す
    るディジタル・インタフェースを介してディジタル表示
    装置に結合されたディジタル・ビデオ供給源を含む表示
    システムであって、ビデオ供給源は、画素クロック信号
    を発生する画素クロック発生器と、画素クロック信号の
    各パルスで画素ワードを出力するパレット論理回路と、
    画素クロック信号に画素ワード内のビット数を乗じてシ
    フト・クロック信号を生成する第1のシフト・クロック
    論理回路と、シフト・クロック信号レートで直列ビット
    ・ストリームの画素ワードを直列に出力する並直列変換
    論理回路とを含み、表示装置は、画素ワードに応答して
    イメージの画素を生成する表示画面と、画素クロック信
    号に画素ワード内のビット数を乗じる第2のシフト・ク
    ロック論理回路と、シフト・クロック信号レートで入力
    ビデオ・ビット・ストリームを受信してビデオ・ビット
    ・ストリームから画素ワードを再生する直並列変換論理
    回路とを含むことを特徴とする表示システム。
  11. 【請求項11】インタフェースがビデオ供給源から画素
    ワード内のビット数を表示装置に伝達する制御チャネル
    を含むことを特徴とする、請求項10に記載の表示シス
    テム。
  12. 【請求項12】プロセッサとメモリと請求項10または
    11に記載の表示システムとを含むコンピュータ・シス
    テム。
JP00819097A 1996-02-05 1997-01-21 表示装置 Expired - Lifetime JP3352600B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9602293.4 1996-02-05
GB9602293A GB2309872A (en) 1996-02-05 1996-02-05 Digital display apparatus

Publications (2)

Publication Number Publication Date
JPH09218676A true JPH09218676A (ja) 1997-08-19
JP3352600B2 JP3352600B2 (ja) 2002-12-03

Family

ID=10788135

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00819097A Expired - Lifetime JP3352600B2 (ja) 1996-02-05 1997-01-21 表示装置

Country Status (5)

Country Link
US (1) US5963193A (ja)
EP (1) EP0788048B1 (ja)
JP (1) JP3352600B2 (ja)
DE (1) DE69722476T2 (ja)
GB (1) GB2309872A (ja)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030030618A1 (en) * 1999-02-26 2003-02-13 Morris Jones Method and apparatus for sensing changes in digital video data
US7023442B2 (en) * 2000-06-28 2006-04-04 Sun Microsystems, Inc. Transferring a digital video stream through a series of hardware modules
KR100365497B1 (ko) * 2000-12-15 2002-12-18 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 구동방법
SE522004C2 (sv) * 2001-05-09 2004-01-07 Comex Electronics Ab Förfarande och anordning för att minska förekomsten av röjande signaler från ett tangentbord
KR100402409B1 (ko) * 2001-05-26 2003-10-30 (주)오피트정보통신 원거리 전송이 가능한 디지털 비디오 신호 인터페이스 모듈
KR20040029052A (ko) * 2001-08-27 2004-04-03 코닌클리케 필립스 일렉트로닉스 엔.브이. 컴퓨터 시스템 디바이스용 처리 모듈
US7327355B2 (en) * 2001-12-08 2008-02-05 Samsung Electronics Co., Ltd. LCD monitor with dual interface and control method thereof
US7653315B2 (en) * 2003-01-21 2010-01-26 Gateway, Inc. Bi-directional optical monitor interconnect
US8068485B2 (en) 2003-05-01 2011-11-29 Genesis Microchip Inc. Multimedia interface
US7424558B2 (en) 2003-05-01 2008-09-09 Genesis Microchip Inc. Method of adaptively connecting a video source and a video display
US7405719B2 (en) 2003-05-01 2008-07-29 Genesis Microchip Inc. Using packet transfer for driving LCD panel driver electronics
US8204076B2 (en) 2003-05-01 2012-06-19 Genesis Microchip Inc. Compact packet based multimedia interface
US8059673B2 (en) 2003-05-01 2011-11-15 Genesis Microchip Inc. Dynamic resource re-allocation in a packet based video display interface
US7839860B2 (en) 2003-05-01 2010-11-23 Genesis Microchip Inc. Packet based video display interface
US7733915B2 (en) 2003-05-01 2010-06-08 Genesis Microchip Inc. Minimizing buffer requirements in a digital video system
US20040218599A1 (en) * 2003-05-01 2004-11-04 Genesis Microchip Inc. Packet based video display interface and methods of use thereof
US7800623B2 (en) 2003-09-18 2010-09-21 Genesis Microchip Inc. Bypassing pixel clock generation and CRTC circuits in a graphics controller chip
US7487273B2 (en) 2003-09-18 2009-02-03 Genesis Microchip Inc. Data packet based stream transport scheduler wherein transport data link does not include a clock line
US7634090B2 (en) 2003-09-26 2009-12-15 Genesis Microchip Inc. Packet based high definition high-bandwidth digital content protection
KR20050096701A (ko) * 2004-03-31 2005-10-06 (주)오피트정보통신 디지털 영상 전송장치
JP2005316146A (ja) * 2004-04-28 2005-11-10 Fujitsu Display Technologies Corp 液晶表示装置及びその処理方法
US7705842B2 (en) * 2006-01-11 2010-04-27 Microsoft Corporation Fast display initialization and light up
US7903047B2 (en) * 2006-04-17 2011-03-08 Qualcomm Mems Technologies, Inc. Mode indicator for interferometric modulator displays
US7917442B2 (en) * 2006-09-21 2011-03-29 Sony Corporation System and method for relaxing media access restrictions over time
JP4805900B2 (ja) 2007-11-30 2011-11-02 ザインエレクトロニクス株式会社 映像信号送信装置、映像信号受信装置及び映像信号伝送システム
US9036081B2 (en) 2007-11-30 2015-05-19 Thine Electronics, Inc. Video signal transmission device, video signal reception device, and video signal transmission system
US8429440B2 (en) 2009-05-13 2013-04-23 Stmicroelectronics, Inc. Flat panel display driver method and system
US8760461B2 (en) 2009-05-13 2014-06-24 Stmicroelectronics, Inc. Device, system, and method for wide gamut color space support
US8860888B2 (en) 2009-05-13 2014-10-14 Stmicroelectronics, Inc. Method and apparatus for power saving during video blanking periods
US8156238B2 (en) 2009-05-13 2012-04-10 Stmicroelectronics, Inc. Wireless multimedia transport method and apparatus
US8468285B2 (en) 2009-05-18 2013-06-18 Stmicroelectronics, Inc. Operation of video source and sink with toggled hot plug detection
US8582452B2 (en) 2009-05-18 2013-11-12 Stmicroelectronics, Inc. Data link configuration by a receiver in the absence of link training data
US8291207B2 (en) 2009-05-18 2012-10-16 Stmicroelectronics, Inc. Frequency and symbol locking using signal generated clock frequency and symbol identification
US8370554B2 (en) 2009-05-18 2013-02-05 Stmicroelectronics, Inc. Operation of video source and sink with hot plug detection not asserted
US20110048488A1 (en) * 2009-09-01 2011-03-03 Gabriel Karim M Combined thermoelectric/photovoltaic device and method of making the same
US20110048489A1 (en) * 2009-09-01 2011-03-03 Gabriel Karim M Combined thermoelectric/photovoltaic device for high heat flux applications and method of making the same
US8671234B2 (en) 2010-05-27 2014-03-11 Stmicroelectronics, Inc. Level shifting cable adaptor and chip system for use with dual-mode multi-media device
US8788890B2 (en) 2011-08-05 2014-07-22 Apple Inc. Devices and methods for bit error rate monitoring of intra-panel data link

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4827255A (en) * 1985-05-31 1989-05-02 Ascii Corporation Display control system which produces varying patterns to reduce flickering
US5384912A (en) * 1987-10-30 1995-01-24 New Microtime Inc. Real time video image processing system
US5543819A (en) * 1988-07-21 1996-08-06 Proxima Corporation High resolution display system and method of using same
JP2865676B2 (ja) * 1988-10-05 1999-03-08 株式会社日立製作所 画像表示装置
US5296851A (en) * 1990-06-08 1994-03-22 Mita Industrial Co., Ltd. Signal communication system
US5293468A (en) * 1990-06-27 1994-03-08 Texas Instruments Incorporated Controlled delay devices, systems and methods
FR2664765B1 (fr) * 1990-07-11 2003-05-16 Bull Sa Dispositif de serialisation et de deserialisation de donnees et systeme de transmission numerique de donnees en serie en resultant.
US5107264A (en) * 1990-09-26 1992-04-21 International Business Machines Corporation Digital frequency multiplication and data serialization circuits
US5621425A (en) * 1992-12-24 1997-04-15 Seiko Instruments Inc. Liquid crystal display device
JP3259428B2 (ja) * 1993-03-24 2002-02-25 ソニー株式会社 ディジタル画像信号のコンシール装置及び方法

Also Published As

Publication number Publication date
US5963193A (en) 1999-10-05
DE69722476D1 (de) 2003-07-10
EP0788048B1 (en) 2003-06-04
GB2309872A (en) 1997-08-06
DE69722476T2 (de) 2004-04-15
EP0788048A1 (en) 1997-08-06
JP3352600B2 (ja) 2002-12-03
GB9602293D0 (en) 1996-04-03

Similar Documents

Publication Publication Date Title
JP3352600B2 (ja) 表示装置
US5608418A (en) Flat panel display interface for a high resolution computer graphics system
KR100737000B1 (ko) 데이터 전송 제어 장치 및 전자 기기
US6646645B2 (en) System and method for synchronization of video display outputs from multiple PC graphics subsystems
US6759997B2 (en) Image signal generating apparatus, image signal transmission apparatus, image signal generating method, image signal transmission method, image display unit, control method for an image display unit, and image display system
KR100875340B1 (ko) 데이터 비활성 기간에 부채널 데이터를 전송하는 방법 및시스템
US7266629B2 (en) Data transfer control device and electronic instrument generating interface signal of signal type according to interface information set in internal register
EP0498544B1 (en) Multimedia expansion unit
JP3786120B2 (ja) データ転送制御装置及び電子機器
JPS59186A (ja) ラスタ走査型ビデオ表示器用色信号発生器
KR20110132126A (ko) 모드전환방법, 상기 모드전환방법이 적용되는 디스플레이구동ic 및 영상신호처리시스템
JP2007028645A (ja) シリアルリンクを経てnビットビデオデータを送信するための方法及びシステム
US6816131B2 (en) Single horizontal scan range CRT monitor
KR20200012060A (ko) 표시 장치 및 그것의 구동 방법
EP2351007A1 (en) A display device
GB2409781A (en) Transmission of colour video signals over a wire pair
JPH09168147A (ja) 画像データ送信方法及び画像データ受信方法
CA2372109C (en) Apparatus and method for merging pixels
JP3481868B2 (ja) データ伝送回路及び液晶表示装置
JP4781688B2 (ja) 映像信号伝送方法及び映像信号伝送装置
JPH07160213A (ja) 画像表示システム
JP2018066934A (ja) 表示ドライバ、表示装置及び表示パネルの駆動方法
JPH09274475A (ja) 1台のコンピュータに複数台接続可能な表示装置
JP2004347739A (ja) デイジーチェイン回路、ディスプレイ装置、及びマルチディスプレイシステム
JPH09127908A (ja) 表示信号インターフェース方式

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080920

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080920

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090920

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090920

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100920

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100920

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110920

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120920

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120920

Year of fee payment: 10

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120920

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S202 Request for registration of non-exclusive licence

Free format text: JAPANESE INTERMEDIATE CODE: R315201

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120920

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130920

Year of fee payment: 11

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term