JP2003189122A - デジタルビデオ信号伝送システム及び伝送方法 - Google Patents
デジタルビデオ信号伝送システム及び伝送方法Info
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N7/12—Systems in which the television signal is transmitted via one channel or a plurality of parallel channels, the bandwidth of each channel being less than the bandwidth of the television signal
-
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- H04N11/00—Colour television systems
- H04N11/04—Colour television systems using pulse code modulation
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Abstract
(57)【要約】
【課題】 デジタルビデオ信号伝送システム及び伝送方
法を提供する。 【解決手段】 ビデオ信号をＤＣバランスされた第１デ
ータにエンコーディングし、第１制御信号の論理状態に
相応して発生した所定の同期信号をＤＣバランスされた
第２データにエンコーディングする段階と、第１データ
を第１シリアルデータストリームに変換して第１チャン
ネルを通じて伝送し、第２データを第２シリアルデータ
ストリームに変換して第１チャンネルを通じて伝送する
段階と、第１シリアルデータストリームと第２データス
トリームのスキューを補正して第３データ及び第４デー
タを各々検出する段階とを具備し、第２データと第３デ
ータとが一致しないように第１データをエンコーディン
グして伝送する。第１シリアルデータストリームは第１
チャンネルを通じて伝送され、第２シリアルデータスト
リームは第２制御信号の非活性化に応答して第１チャン
ネルを通じて伝送される。
法を提供する。 【解決手段】 ビデオ信号をＤＣバランスされた第１デ
ータにエンコーディングし、第１制御信号の論理状態に
相応して発生した所定の同期信号をＤＣバランスされた
第２データにエンコーディングする段階と、第１データ
を第１シリアルデータストリームに変換して第１チャン
ネルを通じて伝送し、第２データを第２シリアルデータ
ストリームに変換して第１チャンネルを通じて伝送する
段階と、第１シリアルデータストリームと第２データス
トリームのスキューを補正して第３データ及び第４デー
タを各々検出する段階とを具備し、第２データと第３デ
ータとが一致しないように第１データをエンコーディン
グして伝送する。第１シリアルデータストリームは第１
チャンネルを通じて伝送され、第２シリアルデータスト
リームは第２制御信号の非活性化に応答して第１チャン
ネルを通じて伝送される。
Description
【０００１】
【発明の属する技術分野】本発明は信号伝送システム及
び信号伝送方法に係り、より詳細には一つの通信リンク
（以下‘チャンネル’という）を通じて受信された隣接
データの組合わせによってＤＣバランスされたデータと
ＤＣバランスされた同期コードとが一致しないようにＤ
Ｃバランスされたデータをエンコーディングできる信号
伝送システム及び信号伝送方法に関する。
び信号伝送方法に係り、より詳細には一つの通信リンク
（以下‘チャンネル’という）を通じて受信された隣接
データの組合わせによってＤＣバランスされたデータと
ＤＣバランスされた同期コードとが一致しないようにＤ
Ｃバランスされたデータをエンコーディングできる信号
伝送システム及び信号伝送方法に関する。
【０００２】
【従来の技術】最近のＬＣＤモニタは伝送ケーブルによ
る電磁波干渉（ＥＭＩ；ｅｌｅｃｔｒｏｍａｇｎｅｔｉ
ｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）及び伝送線雑音を減少
させるために光ファイバを利用してデータを伝送するイ
ンターフェースを使用する。光を利用するデータ伝送シ
ステムでＤＣバランスは必ず必要である。したがって、
光を利用するインターフェースでは、ＤＣ−バランスさ
れた信号を伝送するための信号伝送スキームを利用す
る。当業界で公知のように、ＤＣ−バランスはデジタル
データの伝送において各々のデータビットの‘ハイ’論
理値と‘ロー’論理値との均衡を意味する。
る電磁波干渉（ＥＭＩ；ｅｌｅｃｔｒｏｍａｇｎｅｔｉ
ｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）及び伝送線雑音を減少
させるために光ファイバを利用してデータを伝送するイ
ンターフェースを使用する。光を利用するデータ伝送シ
ステムでＤＣバランスは必ず必要である。したがって、
光を利用するインターフェースでは、ＤＣ−バランスさ
れた信号を伝送するための信号伝送スキームを利用す
る。当業界で公知のように、ＤＣ−バランスはデジタル
データの伝送において各々のデータビットの‘ハイ’論
理値と‘ロー’論理値との均衡を意味する。
【０００３】図１は、従来の５つのチャンネルを利用す
る信号伝送システムのハイ−レベルブロックダイヤグラ
ムである。図１の信号伝送システム１０は８ビットを９
ビットにエンコーディングするスキーム（以下、‘８Ｂ
／９Ｂ’という）を利用し、信号伝送システム１０はコ
ントローラ２、伝送回路４、受信回路６、ＬＣＤパネル
８及び５つのチャンネル１、３、５、７及び９を具備す
る。図２は、一般のビデオコントローラの出力信号のタ
イミングダイヤグラムを示す。
る信号伝送システムのハイ−レベルブロックダイヤグラ
ムである。図１の信号伝送システム１０は８ビットを９
ビットにエンコーディングするスキーム（以下、‘８Ｂ
／９Ｂ’という）を利用し、信号伝送システム１０はコ
ントローラ２、伝送回路４、受信回路６、ＬＣＤパネル
８及び５つのチャンネル１、３、５、７及び９を具備す
る。図２は、一般のビデオコントローラの出力信号のタ
イミングダイヤグラムを示す。
【０００４】図１及び図２を参照すれば、コントローラ
２は赤色、緑色及び青色のビデオ信号Ｒ［７：０］、Ｇ
［７：０］及びＢ［７：０］、水平同期信号ＨＳＹＮ
Ｃ、垂直同期信号ＶＳＹＮＣ、データイネーブル信号Ｄ
Ｅ及びクロック信号ＣＬＫを伝送回路４に出力する。赤
色、緑色及び青色のビデオ信号Ｒ［７：０］、Ｇ［７：
０］及びＢ［７：０］は各々８ビットデータで構成され
る。
２は赤色、緑色及び青色のビデオ信号Ｒ［７：０］、Ｇ
［７：０］及びＢ［７：０］、水平同期信号ＨＳＹＮ
Ｃ、垂直同期信号ＶＳＹＮＣ、データイネーブル信号Ｄ
Ｅ及びクロック信号ＣＬＫを伝送回路４に出力する。赤
色、緑色及び青色のビデオ信号Ｒ［７：０］、Ｇ［７：
０］及びＢ［７：０］は各々８ビットデータで構成され
る。
【０００５】図３は、図１の伝送回路の出力信号を示す
ものである。図１及び図３を参照すれば、伝送回路４は
４つのチャンネル１、３、５及び７を通じてＤＣバラン
スされたデータＤＣＢＲ、ＤＣＢＧ、ＤＣＢＢ及びＳＹ
ＮＣを受信回路６に各々伝送し、伝送回路４はチャンネ
ル９を通じてクロック信号ＣＬＫを受信回路６に伝送す
る。
ものである。図１及び図３を参照すれば、伝送回路４は
４つのチャンネル１、３、５及び７を通じてＤＣバラン
スされたデータＤＣＢＲ、ＤＣＢＧ、ＤＣＢＢ及びＳＹ
ＮＣを受信回路６に各々伝送し、伝送回路４はチャンネ
ル９を通じてクロック信号ＣＬＫを受信回路６に伝送す
る。
【０００６】ここでＤＣバランスされたデータＤＣＢ
Ｒ、ＤＣＢＧまたはＤＣＢＢの各々はエンコーディング
されたビデオ信号Ｒ［７：０］、Ｇ［７：０］及びＢ
［７：０］を示し、ＤＣバランスされた同期信号ＳＹＮ
Ｃは水平同期信号ＨＳＹＮＣの論理値と垂直同期信号Ｖ
ＳＹＮＣの論理値によって発生した８ビット同期信号を
エンコーディングしたものである。ＤＣバランスされた
データＤＣＢＲ、ＤＣＢＧ、ＤＣＢＢとＤＣバランスさ
れた同期コードＳＹＮＣは直列化されて受信回路６に出
力される。
Ｒ、ＤＣＢＧまたはＤＣＢＢの各々はエンコーディング
されたビデオ信号Ｒ［７：０］、Ｇ［７：０］及びＢ
［７：０］を示し、ＤＣバランスされた同期信号ＳＹＮ
Ｃは水平同期信号ＨＳＹＮＣの論理値と垂直同期信号Ｖ
ＳＹＮＣの論理値によって発生した８ビット同期信号を
エンコーディングしたものである。ＤＣバランスされた
データＤＣＢＲ、ＤＣＢＧ、ＤＣＢＢとＤＣバランスさ
れた同期コードＳＹＮＣは直列化されて受信回路６に出
力される。
【０００７】受信回路６はＤＣバランスされたデータＤ
ＣＢＲ、ＤＣＢＧ、またはＤＣＢＢ、ＤＣバランスされ
た同期コードＳＹＮＣとクロック信号ＣＬＫに応答して
赤色、緑色及び青色のビデオ信号Ｒ［７：０］、Ｇ
［７：０］及びＢ［７：０］、水平同期信号ＨＳＹＮ
Ｃ、垂直同期信号ＶＳＹＮＣ、データイネーブル信号Ｄ
Ｅを復調してＬＣＤパネル８に出力する。ＬＣＤパネル
８は赤色、緑色及び青色のビデオ信号Ｒ［７：０］、Ｇ
［７：０］及びＢ［７：０］、水平同期信号ＨＳＹＮ
Ｃ、垂直同期信号ＶＳＹＮＣ、データイネーブル信号Ｄ
Ｅ及びクロック信号ＣＬＫを受信してビデオ信号をディ
スプレーする。
ＣＢＲ、ＤＣＢＧ、またはＤＣＢＢ、ＤＣバランスされ
た同期コードＳＹＮＣとクロック信号ＣＬＫに応答して
赤色、緑色及び青色のビデオ信号Ｒ［７：０］、Ｇ
［７：０］及びＢ［７：０］、水平同期信号ＨＳＹＮ
Ｃ、垂直同期信号ＶＳＹＮＣ、データイネーブル信号Ｄ
Ｅを復調してＬＣＤパネル８に出力する。ＬＣＤパネル
８は赤色、緑色及び青色のビデオ信号Ｒ［７：０］、Ｇ
［７：０］及びＢ［７：０］、水平同期信号ＨＳＹＮ
Ｃ、垂直同期信号ＶＳＹＮＣ、データイネーブル信号Ｄ
Ｅ及びクロック信号ＣＬＫを受信してビデオ信号をディ
スプレーする。
【０００８】従来のデータ伝送システム１０は、ＤＣバ
ランスされたデータＤＣＢＲ、ＤＣＢＧまたはＤＣＢＢ
とＤＣバランスされた同期コードＳＹＮＣとを混合でき
なかったために、ＤＣバランスされたデータＤＣＢＲ、
ＤＣＢＧまたはＤＣＢＢを伝送するチャンネル１、３ま
たは５とＤＣバランスされた同期コードＳＹＮＣを伝送
するチャンネル７とを別途に使用した。
ランスされたデータＤＣＢＲ、ＤＣＢＧまたはＤＣＢＢ
とＤＣバランスされた同期コードＳＹＮＣとを混合でき
なかったために、ＤＣバランスされたデータＤＣＢＲ、
ＤＣＢＧまたはＤＣＢＢを伝送するチャンネル１、３ま
たは５とＤＣバランスされた同期コードＳＹＮＣを伝送
するチャンネル７とを別途に使用した。
【０００９】従来のデータ伝送システム１０のデータ伝
送速度はデータを伝送するチャンネルの数（クロック信
号を伝送するチャンネルは除外）、ビットストリーム及
び動作周波数（ＭＨｚ）の積で決定される。したがっ
て、１１２ＭＨｚを使用するＳＸＧＡ（ｓｕｐｅｒ ｅ
ｘｔｅｎｄｅｄ ｇｒａｐｈｉｃ ａｒｒａｙ）のデータ
伝送速度は４×９×１１２（ＭＨｚ）によれば、約４Ｇ
ｂｐｓである。したがって、４つのチャンネル（クロッ
ク信号を伝送するチャンネルは除外）を使用する従来の
信号伝送システム１０はデータ伝送速度が遅いという短
所がある。
送速度はデータを伝送するチャンネルの数（クロック信
号を伝送するチャンネルは除外）、ビットストリーム及
び動作周波数（ＭＨｚ）の積で決定される。したがっ
て、１１２ＭＨｚを使用するＳＸＧＡ（ｓｕｐｅｒ ｅ
ｘｔｅｎｄｅｄ ｇｒａｐｈｉｃ ａｒｒａｙ）のデータ
伝送速度は４×９×１１２（ＭＨｚ）によれば、約４Ｇ
ｂｐｓである。したがって、４つのチャンネル（クロッ
ク信号を伝送するチャンネルは除外）を使用する従来の
信号伝送システム１０はデータ伝送速度が遅いという短
所がある。
【００１０】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする技術的な課題は、ＤＣバランスされた
データとＤＣバランスされた同期コードとを同じチャン
ネルを通じて伝送し、ＤＣバランスされたデータとＤＣ
バランスされた同期コードとが重複されないようにエン
コーディングされたＤＣバランスされたデータを生成し
て伝送する方法とこれを利用するシステムを提供するこ
とである。
解決しようとする技術的な課題は、ＤＣバランスされた
データとＤＣバランスされた同期コードとを同じチャン
ネルを通じて伝送し、ＤＣバランスされたデータとＤＣ
バランスされた同期コードとが重複されないようにエン
コーディングされたＤＣバランスされたデータを生成し
て伝送する方法とこれを利用するシステムを提供するこ
とである。
【００１１】
【課題を解決するための手段】前記技術的課題を解決す
るためのビデオ信号伝送方法は、ビデオ信号をＤＣバラ
ンスされた第１データにエンコーディングし、第１制御
信号の論理状態に相応して発生した所定の同期信号をＤ
Ｃバランスされた第２データにエンコーディングする段
階と、前記第１データを第１シリアルデータストリーム
に変換して第１チャンネルを通じて伝送し、前記第２デ
ータを第２シリアルデータストリームに変換して前記第
１チャンネルを通じて伝送する段階と、前記第１チャン
ネルを通じて各々受信された前記第１シリアルデータス
トリームと前記第２データストリームのスキューを補正
して第３データ及び第４データを各々検出する段階とを
具備し、前記第２データと前記第３データとが一致しな
いように前記第１データをエンコーディングして伝送す
る。
るためのビデオ信号伝送方法は、ビデオ信号をＤＣバラ
ンスされた第１データにエンコーディングし、第１制御
信号の論理状態に相応して発生した所定の同期信号をＤ
Ｃバランスされた第２データにエンコーディングする段
階と、前記第１データを第１シリアルデータストリーム
に変換して第１チャンネルを通じて伝送し、前記第２デ
ータを第２シリアルデータストリームに変換して前記第
１チャンネルを通じて伝送する段階と、前記第１チャン
ネルを通じて各々受信された前記第１シリアルデータス
トリームと前記第２データストリームのスキューを補正
して第３データ及び第４データを各々検出する段階とを
具備し、前記第２データと前記第３データとが一致しな
いように前記第１データをエンコーディングして伝送す
る。
【００１２】前記第１シリアルデータストリームは第２
制御信号の活性化に応答して前記第１チャンネルを通じ
て伝送され、前記第２シリアルデータストリームは前記
第２制御信号の非活性化に応答して前記第１チャンネル
を通じて伝送される。前記ビデオ信号と前記所定の同期
信号はＮ（Ｎは自然数）ビットを具備し、前記第１ない
し第４データは（Ｎ＋Ｍ（Ｍは自然数））ビットを具備
する。前記ビデオ信号伝送方法は、前記第３データ及び
第４データを各々デコーディングして前記第１データ、
前記第２データ、前記第１制御信号及び前記第２制御信
号を検出する段階をさらに具備する。前記第３データが
検出される場合に前記第２制御信号は活性化され、前記
第４データが検出される場合に前記第２制御信号は非活
性化される。
制御信号の活性化に応答して前記第１チャンネルを通じ
て伝送され、前記第２シリアルデータストリームは前記
第２制御信号の非活性化に応答して前記第１チャンネル
を通じて伝送される。前記ビデオ信号と前記所定の同期
信号はＮ（Ｎは自然数）ビットを具備し、前記第１ない
し第４データは（Ｎ＋Ｍ（Ｍは自然数））ビットを具備
する。前記ビデオ信号伝送方法は、前記第３データ及び
第４データを各々デコーディングして前記第１データ、
前記第２データ、前記第１制御信号及び前記第２制御信
号を検出する段階をさらに具備する。前記第３データが
検出される場合に前記第２制御信号は活性化され、前記
第４データが検出される場合に前記第２制御信号は非活
性化される。
【００１３】前記技術的課題を解決するためのビデオ信
号伝送方法は、多数の第１データと多数の第２データと
を各々連続的なシリアルデータストリームに変換して第
１チャンネルを通じて伝送する段階と、前記第１チャン
ネルを通じて受信された前記各々のシリアルデータスト
リームのスキューを補正して第３データを検出する段階
とを具備し、前記第３データと前記多数の第２データの
各々とが一致しないように前記多数の第１データの各々
を変換して伝送する。
号伝送方法は、多数の第１データと多数の第２データと
を各々連続的なシリアルデータストリームに変換して第
１チャンネルを通じて伝送する段階と、前記第１チャン
ネルを通じて受信された前記各々のシリアルデータスト
リームのスキューを補正して第３データを検出する段階
とを具備し、前記第３データと前記多数の第２データの
各々とが一致しないように前記多数の第１データの各々
を変換して伝送する。
【００１４】前記第１データは制御信号の活性化に応答
して前記第１チャンネルを通じて伝送され、前記第２デ
ータは前記制御信号の非活性化に応答して前記第１チャ
ンネルを通じて伝送され、前記第１ないし第３データは
（Ｎ＋Ｍ（Ｎ及びＭは自然数））ビットで構成されるこ
とが望ましい。ビデオ信号伝送方法は、前記第３データ
を各々デコーディングして前記各々の第１データ、前記
各々の第２データ及び制御信号を検出する段階をさらに
具備する。前記第３データと前記多数の第１データとの
各々とが一致する場合に前記制御信号は活性化状態を維
持し、前記第３データと前記多数の第２データの各々と
が一致する場合に前記制御信号は非活性化状態を維持す
る。
して前記第１チャンネルを通じて伝送され、前記第２デ
ータは前記制御信号の非活性化に応答して前記第１チャ
ンネルを通じて伝送され、前記第１ないし第３データは
（Ｎ＋Ｍ（Ｎ及びＭは自然数））ビットで構成されるこ
とが望ましい。ビデオ信号伝送方法は、前記第３データ
を各々デコーディングして前記各々の第１データ、前記
各々の第２データ及び制御信号を検出する段階をさらに
具備する。前記第３データと前記多数の第１データとの
各々とが一致する場合に前記制御信号は活性化状態を維
持し、前記第３データと前記多数の第２データの各々と
が一致する場合に前記制御信号は非活性化状態を維持す
る。
【００１５】前記技術的課題を解決するためのビデオ信
号伝送システムは、ビデオ信号をＤＣバランスされた第
１データにエンコーディングし、第１制御信号の論理状
態に相応して発生した所定の同期信号をＤＣバランスさ
れた第２データにエンコーディングするエンコーディン
グ回路と、前記第１データを第１シリアルデータストリ
ームに変換し、前記第２データを第２シリアルデータス
トリームに変換する変換回路と、前記第１シリアルデー
タストリーム及び前記第２シリアルデータストリームを
伝送する第１チャンネルと、前記第１チャンネルを通じ
て受信された前記第１シリアルデータストリーム及び前
記第２データストリームのスキューを補正して第３デー
タ及び第４データを各々検出する検出回路とを具備し、
前記エンコーディング回路は前記第２データと前記第３
データとが一致しないように前記第１データをエンコー
ディングする。
号伝送システムは、ビデオ信号をＤＣバランスされた第
１データにエンコーディングし、第１制御信号の論理状
態に相応して発生した所定の同期信号をＤＣバランスさ
れた第２データにエンコーディングするエンコーディン
グ回路と、前記第１データを第１シリアルデータストリ
ームに変換し、前記第２データを第２シリアルデータス
トリームに変換する変換回路と、前記第１シリアルデー
タストリーム及び前記第２シリアルデータストリームを
伝送する第１チャンネルと、前記第１チャンネルを通じ
て受信された前記第１シリアルデータストリーム及び前
記第２データストリームのスキューを補正して第３デー
タ及び第４データを各々検出する検出回路とを具備し、
前記エンコーディング回路は前記第２データと前記第３
データとが一致しないように前記第１データをエンコー
ディングする。
【００１６】前記第１シリアルデータストリームは第２
制御信号の活性化に応答して前記第１チャンネルを通じ
て伝送され、前記第２シリアルデータストリームは前記
第２制御信号の非活性化に応答して前記第１チャンネル
を通じて伝送される。前記ビデオ信号伝送システムは、
前記第３データ及び第４データを各々デコーディングし
て前記第１データ、前記第２データ、前記第１制御信号
及び前記第２制御信号を検出するデコーディング回路を
さらに具備する。前記第３データが検出される場合に前
記第２制御信号は活性化され、前記第４データが検出さ
れる場合に前記第２制御信号は非活性化される。前記ビ
デオ信号と前記所定の同期信号はＮ（Ｎは自然数）ビッ
トを具備し、前記第１ないし第４データは（Ｎ＋Ｍ（Ｍ
は自然数））ビットを具備することが望ましい。
制御信号の活性化に応答して前記第１チャンネルを通じ
て伝送され、前記第２シリアルデータストリームは前記
第２制御信号の非活性化に応答して前記第１チャンネル
を通じて伝送される。前記ビデオ信号伝送システムは、
前記第３データ及び第４データを各々デコーディングし
て前記第１データ、前記第２データ、前記第１制御信号
及び前記第２制御信号を検出するデコーディング回路を
さらに具備する。前記第３データが検出される場合に前
記第２制御信号は活性化され、前記第４データが検出さ
れる場合に前記第２制御信号は非活性化される。前記ビ
デオ信号と前記所定の同期信号はＮ（Ｎは自然数）ビッ
トを具備し、前記第１ないし第４データは（Ｎ＋Ｍ（Ｍ
は自然数））ビットを具備することが望ましい。
【００１７】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには本発明の望ましい実施例を例示する添付図面
及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施例
を説明することによって、本発明を詳細に説明する。各
図面に提示された同じ参照符号は同じ部材を示す。
び本発明の実施によって達成される目的を十分に理解す
るためには本発明の望ましい実施例を例示する添付図面
及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施例
を説明することによって、本発明を詳細に説明する。各
図面に提示された同じ参照符号は同じ部材を示す。
【００１８】図４は、本発明の一実施例による信号伝送
システムのハイレベルブロックダイヤグラムである。図
４を参照すれば、信号伝送システム１００は、コントロ
ーラ２、伝送回路２００、受信回路３００、ＬＣＤパネ
ル８及び４つのチャンネル１１、１３、１５及び１７を
具備する。コントローラ２の出力信号とＬＣＤパネル８
とは図１及び図２のそれと同一なので詳細な説明は省略
する。
システムのハイレベルブロックダイヤグラムである。図
４を参照すれば、信号伝送システム１００は、コントロ
ーラ２、伝送回路２００、受信回路３００、ＬＣＤパネ
ル８及び４つのチャンネル１１、１３、１５及び１７を
具備する。コントローラ２の出力信号とＬＣＤパネル８
とは図１及び図２のそれと同一なので詳細な説明は省略
する。
【００１９】伝送回路２００は、赤色ビデオ信号Ｒ
［７：０］、緑色ビデオ信号Ｇ［７：０］、青色ビデオ
信号Ｂ［７：０］、コントロール信号及びクロック信号
ＣＬＫに応答してＤＣバランスされた赤色、緑色及び青
色データＤＣＲ、ＤＣＧ及びＤＣＢとクロック信号ＣＬ
Ｋを受信回路３００に出力する。すなわち、伝送回路２
００は８Ｂを９Ｂにエンコーディングする。
［７：０］、緑色ビデオ信号Ｇ［７：０］、青色ビデオ
信号Ｂ［７：０］、コントロール信号及びクロック信号
ＣＬＫに応答してＤＣバランスされた赤色、緑色及び青
色データＤＣＲ、ＤＣＧ及びＤＣＢとクロック信号ＣＬ
Ｋを受信回路３００に出力する。すなわち、伝送回路２
００は８Ｂを９Ｂにエンコーディングする。
【００２０】コントロール信号は水平同期信号ＨＳＹＮ
Ｃ、垂直同期信号ＶＳＹＮＣ及びデータイネーブル信号
ＤＥを具備する。送信回路２００は各々のチャンネル１
１、１３または１５を通じてＤＣバランスされた赤色、
緑色または青色データＤＣＲ、ＤＣＧまたはＤＣＢを受
信回路３００に各々出力する。また、送信回路２００は
水平同期信号ＨＳＹＮＣの状態と垂直同期信号ＶＳＹＮ
Ｃの状態とによって定義された所定の同期信号をＤＣバ
ランスされた同期コードＤＳＹＮＣに変換してチャンネ
ル１５を通じて受信回路３００に出力する。すなわち、
送信回路２００は一つのチャンネル１５を通じてＤＣバ
ランスされた青色データＤＣＢとＤＣバランスされた同
期コードＤＳＹＮＣとを受信回路３００に出力する。
Ｃ、垂直同期信号ＶＳＹＮＣ及びデータイネーブル信号
ＤＥを具備する。送信回路２００は各々のチャンネル１
１、１３または１５を通じてＤＣバランスされた赤色、
緑色または青色データＤＣＲ、ＤＣＧまたはＤＣＢを受
信回路３００に各々出力する。また、送信回路２００は
水平同期信号ＨＳＹＮＣの状態と垂直同期信号ＶＳＹＮ
Ｃの状態とによって定義された所定の同期信号をＤＣバ
ランスされた同期コードＤＳＹＮＣに変換してチャンネ
ル１５を通じて受信回路３００に出力する。すなわち、
送信回路２００は一つのチャンネル１５を通じてＤＣバ
ランスされた青色データＤＣＢとＤＣバランスされた同
期コードＤＳＹＮＣとを受信回路３００に出力する。
【００２１】図５は、各チャンネルを通じて伝送される
ＤＣバランスされたデータの波形を示すタイミングダイ
ヤグラムである。図４及び図５を参照すれば、各々のＤ
Ｃバランスされた赤色、緑色または青色データＤＳＲ、
ＤＳＧまたはＤＳＢはデータイネーブル信号ＤＥの活性
化に応答して各々のチャンネル１１、１３または１５を
通じて受信回路３００に出力され、ＤＣバランスされた
同期コードＤＳＹＮＣはデータイネーブル信号ＤＥの非
活性化に応答してチャンネル１５を通じて受信回路３０
０に出力される。図４のＤＣバランスされた同期コード
ＤＳＹＮＣは、チャンネル１５を通じて受信回路３００
に出力される場合を示したが、ＤＣバランスされた同期
コードＤＳＹＮＣはチャンネル１１またはチャンネル１
３を通じて受信回路３００に出力されうることは明らか
である。
ＤＣバランスされたデータの波形を示すタイミングダイ
ヤグラムである。図４及び図５を参照すれば、各々のＤ
Ｃバランスされた赤色、緑色または青色データＤＳＲ、
ＤＳＧまたはＤＳＢはデータイネーブル信号ＤＥの活性
化に応答して各々のチャンネル１１、１３または１５を
通じて受信回路３００に出力され、ＤＣバランスされた
同期コードＤＳＹＮＣはデータイネーブル信号ＤＥの非
活性化に応答してチャンネル１５を通じて受信回路３０
０に出力される。図４のＤＣバランスされた同期コード
ＤＳＹＮＣは、チャンネル１５を通じて受信回路３００
に出力される場合を示したが、ＤＣバランスされた同期
コードＤＳＹＮＣはチャンネル１１またはチャンネル１
３を通じて受信回路３００に出力されうることは明らか
である。
【００２２】本発明の実施例による３つのチャンネル
（クロック信号ＣＬＫを伝送するチャンネルは除外す
る）を使用する場合のデータ伝送速度は減少する。例え
ば、従来の１１２ＭＨｚを使用するＳＸＧＡのデータ伝
送速度は約４Ｇｂｐｓであるが、本発明の実施例による
データ伝送速度は３.４Ｇｂｐｓである。
（クロック信号ＣＬＫを伝送するチャンネルは除外す
る）を使用する場合のデータ伝送速度は減少する。例え
ば、従来の１１２ＭＨｚを使用するＳＸＧＡのデータ伝
送速度は約４Ｇｂｐｓであるが、本発明の実施例による
データ伝送速度は３.４Ｇｂｐｓである。
【００２３】図６は、本発明の実施例による同期コード
とＤＣバランスされた同期コードとを示すものである。
同期コードは水平同期信号ＨＳＹＮＣの状態と垂直同期
信号ＶＳＹＮＣの状態によって任意に生成された８ビッ
トであり、ＤＣバランスを考慮して同期コードのディス
パリティは０である。図６の同期コードは一実施例であ
り、同期コードの多様な変形は当業界で明らかである。
とＤＣバランスされた同期コードとを示すものである。
同期コードは水平同期信号ＨＳＹＮＣの状態と垂直同期
信号ＶＳＹＮＣの状態によって任意に生成された８ビッ
トであり、ＤＣバランスを考慮して同期コードのディス
パリティは０である。図６の同期コードは一実施例であ
り、同期コードの多様な変形は当業界で明らかである。
【００２４】図６を参照すれば、水平同期信号ＨＳＹＮ
Ｃの状態と垂直同期信号ＶＳＹＮＣの状態とが各々０で
ある場合、同期コードは１００００１１１であり、水平
同期信号ＨＳＹＮＣの状態と垂直同期信号ＶＳＹＮＣの
状態が各々１である場合、同期コードは１０１０００１
１である。ＤＣバランスされた同期コードＤＳＹＮＣは
ＤＣバランスされた赤色、緑色または青色データＤＳ
Ｒ、ＤＳＧ、またはＤＳＢとの重複を防止するために同
期コードのＭＳＢの前に１を加えて生成された９ビット
である。したがって、同期コード１００００１１１のＤ
Ｃバランスされた同期コードＤＳＹＮＣは１１００００
１１１であり、同期コード１０１０００１１のＤＣバラ
ンスされた同期コードＤＳＹＮＣは１１０１０００１１
である。
Ｃの状態と垂直同期信号ＶＳＹＮＣの状態とが各々０で
ある場合、同期コードは１００００１１１であり、水平
同期信号ＨＳＹＮＣの状態と垂直同期信号ＶＳＹＮＣの
状態が各々１である場合、同期コードは１０１０００１
１である。ＤＣバランスされた同期コードＤＳＹＮＣは
ＤＣバランスされた赤色、緑色または青色データＤＳ
Ｒ、ＤＳＧ、またはＤＳＢとの重複を防止するために同
期コードのＭＳＢの前に１を加えて生成された９ビット
である。したがって、同期コード１００００１１１のＤ
Ｃバランスされた同期コードＤＳＹＮＣは１１００００
１１１であり、同期コード１０１０００１１のＤＣバラ
ンスされた同期コードＤＳＹＮＣは１１０１０００１１
である。
【００２５】図７は、ＤＣバランスされたデータを発生
する場合のフローチャートを示す。図８は、ＤＣバラン
スされたデータとＤＣバランスされた同期コードとが一
致する場合を示す。図７及び図８を参照すれば、７１０
段階は累積されたディスパリティＡＣＣ＿ＤＩＳが０で
あるか、または入力信号Ｂ［７：０］に含まれた１の個
数Ｎ１が４であるかを判断して、７１０段階の判断結果
がＹＥＳ（はい）であれば７３０段階を遂行し、ＮＯ
（いいえ）であれば７２０段階を遂行する。
する場合のフローチャートを示す。図８は、ＤＣバラン
スされたデータとＤＣバランスされた同期コードとが一
致する場合を示す。図７及び図８を参照すれば、７１０
段階は累積されたディスパリティＡＣＣ＿ＤＩＳが０で
あるか、または入力信号Ｂ［７：０］に含まれた１の個
数Ｎ１が４であるかを判断して、７１０段階の判断結果
がＹＥＳ（はい）であれば７３０段階を遂行し、ＮＯ
（いいえ）であれば７２０段階を遂行する。
【００２６】７２０段階は、累積されたディスパリティ
ＡＣＣ＿ＤＩＳが０より大きくて入力信号Ｂ［７：０］
に含まれた１の個数Ｎ１が入力信号Ｂ［７：０］に含ま
れた０の個数Ｎ０より大きいか、または累積されたディ
スパリティＡＣＣ＿ＤＩＳが０より小さくて入力信号Ｂ
［７：０］に含まれた１の個数Ｎ１が入力信号Ｂ［７：
０］に含まれた０の個数Ｎ０より小さいかを判断して、
７２０段階の判断結果がＹＥＳ（はい）であれば７５０
段階を遂行し、ＮＯ（いいえ）であれば７４０段階を遂
行する。
ＡＣＣ＿ＤＩＳが０より大きくて入力信号Ｂ［７：０］
に含まれた１の個数Ｎ１が入力信号Ｂ［７：０］に含ま
れた０の個数Ｎ０より大きいか、または累積されたディ
スパリティＡＣＣ＿ＤＩＳが０より小さくて入力信号Ｂ
［７：０］に含まれた１の個数Ｎ１が入力信号Ｂ［７：
０］に含まれた０の個数Ｎ０より小さいかを判断して、
７２０段階の判断結果がＹＥＳ（はい）であれば７５０
段階を遂行し、ＮＯ（いいえ）であれば７４０段階を遂
行する。
【００２７】例えば、入力信号Ｂ［７：０］が１１００
００１１である場合、７１０段階の判断結果はＹＥＳ
（はい）であるので、１１００００１１は７３０段階の
条件によって０１１００００１１に出力される。すなわ
ち、１１００００１１のＤＣバランスされたデータＤＳ
Ｂ′は０１１００００１１になる。また、入力信号Ｂ
［７：０］が１１１１０００１である場合、７１０段階
の判断結果はＮＯ（いいえ）であるので、１１１１００
０１は７２０段階の条件を判断する。７２０段階の判断
結果はＹＥＳ（はい）であるので、１１１１０００１は
７５０段階の条件によって１００００１１１０になる。
／は反転を意味する。すなわち、１１１１０００１のＤ
ＣバランスされたデータＤＳＢ′は１００００１１１０
になる。
００１１である場合、７１０段階の判断結果はＹＥＳ
（はい）であるので、１１００００１１は７３０段階の
条件によって０１１００００１１に出力される。すなわ
ち、１１００００１１のＤＣバランスされたデータＤＳ
Ｂ′は０１１００００１１になる。また、入力信号Ｂ
［７：０］が１１１１０００１である場合、７１０段階
の判断結果はＮＯ（いいえ）であるので、１１１１００
０１は７２０段階の条件を判断する。７２０段階の判断
結果はＹＥＳ（はい）であるので、１１１１０００１は
７５０段階の条件によって１００００１１１０になる。
／は反転を意味する。すなわち、１１１１０００１のＤ
ＣバランスされたデータＤＳＢ′は１００００１１１０
になる。
【００２８】図４の受信回路３００は、図８に示された
ようにＤＣバランスされたデータＤＣＢ′のスキューを
補正するためにＤＣバランスされたデータＤＳＢ′と以
前データのＬＳＢと次のデータのＭＳＢとより構成され
る１１ビットを生成する。このような過程によって生成
された非直列化された１１ビットデータのうち９ビット
のデータがＤＣバランスされた同期コードＤＳＹＮＣと
一致する場合が発生しうる。
ようにＤＣバランスされたデータＤＣＢ′のスキューを
補正するためにＤＣバランスされたデータＤＳＢ′と以
前データのＬＳＢと次のデータのＭＳＢとより構成され
る１１ビットを生成する。このような過程によって生成
された非直列化された１１ビットデータのうち９ビット
のデータがＤＣバランスされた同期コードＤＳＹＮＣと
一致する場合が発生しうる。
【００２９】例えば、入力信号Ｂ［７：０］が１１００
００１１である場合、図７によって生成されたＤＣバラ
ンスされたデータＤＳＢ′は０１１００００１１である
ので、ＤＣバランスされたデータＤＳＢ′に対する非直
列化された１１ビットデータはＸ０１１００００１１１
になり、Ｘ０１１００００１１１から１１００００１１
１が発生する。
００１１である場合、図７によって生成されたＤＣバラ
ンスされたデータＤＳＢ′は０１１００００１１である
ので、ＤＣバランスされたデータＤＳＢ′に対する非直
列化された１１ビットデータはＸ０１１００００１１１
になり、Ｘ０１１００００１１１から１１００００１１
１が発生する。
【００３０】したがって、ＤＣバランスされたデータＤ
ＳＢ′とＤＣバランスされた同期コードＤＳＹＮＣとが
同じ場合、受信回路３００はＤＣバランスされたデータ
ＤＳＢ′とＤＣバランスされた同期コードＤＳＹＮＣと
を区別できないという問題が生じる。このような問題を
解決するための本発明の一実施例によるアルゴリズムを
図９に示す。
ＳＢ′とＤＣバランスされた同期コードＤＳＹＮＣとが
同じ場合、受信回路３００はＤＣバランスされたデータ
ＤＳＢ′とＤＣバランスされた同期コードＤＳＹＮＣと
を区別できないという問題が生じる。このような問題を
解決するための本発明の一実施例によるアルゴリズムを
図９に示す。
【００３１】図９は、本発明の一実施例によるエンコー
ディングアルゴリズムである。図１０は、図９のエンコ
ーディングアルゴリズムを使用して生成されたＤＣバラ
ンスされたデータを示す。図９を参照すれば、９００段
階は累積されたディスパリティＡＣＣ＿ＤＩＳが０であ
るか、または入力信号Ｂ［７：０］に含まれた１の個数
Ｎ１が４であるかを判断する。９００段階の判断結果が
ＹＥＳ（はい）であれば９１０段階を遂行し、９００段
階の判断結果がＮＯ（いいえ）であれば９２０段階を遂
行する。
ディングアルゴリズムである。図１０は、図９のエンコ
ーディングアルゴリズムを使用して生成されたＤＣバラ
ンスされたデータを示す。図９を参照すれば、９００段
階は累積されたディスパリティＡＣＣ＿ＤＩＳが０であ
るか、または入力信号Ｂ［７：０］に含まれた１の個数
Ｎ１が４であるかを判断する。９００段階の判断結果が
ＹＥＳ（はい）であれば９１０段階を遂行し、９００段
階の判断結果がＮＯ（いいえ）であれば９２０段階を遂
行する。
【００３２】９１０段階は、入力信号Ｂ［７：０］のＬ
ＳＢ Ｂ［０］が１であるかを判断して、９１０段階の
判断結果がＹＥＳ（はい）であれば９３０段階を遂行
し、ＮＯ（いいえ）であれば９４０段階を遂行する。９
２０段階は、入力信号Ｂ［７：０］のＭＳＢ Ｂ［７］
が１であり、入力信号Ｂ［７：０］のうち３ビットＢ
［２：０］が００１であるかを判断する。９２０段階の
判断結果がＹＥＳ（はい）であれば９５０段階を遂行
し、９２０段階の判断結果がＮＯ（いいえ）であれば９
６０段階を遂行する。
ＳＢ Ｂ［０］が１であるかを判断して、９１０段階の
判断結果がＹＥＳ（はい）であれば９３０段階を遂行
し、ＮＯ（いいえ）であれば９４０段階を遂行する。９
２０段階は、入力信号Ｂ［７：０］のＭＳＢ Ｂ［７］
が１であり、入力信号Ｂ［７：０］のうち３ビットＢ
［２：０］が００１であるかを判断する。９２０段階の
判断結果がＹＥＳ（はい）であれば９５０段階を遂行
し、９２０段階の判断結果がＮＯ（いいえ）であれば９
６０段階を遂行する。
【００３３】９６０段階は、累積されたディスパリティ
ＡＣＣ＿ＤＩＳが０より大きくて入力信号Ｂ［７：０］
に含まれた１の個数Ｎ１が入力信号Ｂ［７：０］に含ま
れた０の個数Ｎ０より大きいか、または累積されたディ
スパリティＡＣＣ＿ＤＩＳが０より小さくて入力信号Ｂ
［７：０］に含まれた１の個数Ｎ１が入力信号Ｂ［７：
０］に含まれた０の個数Ｎ０より小さいかを判断する。
９６０段階の判断結果がＹＥＳ（はい）であれば９７０
段階を遂行し、９６０段階の判断結果がＮＯ（いいえ）
であれば９８０段階を遂行する。
ＡＣＣ＿ＤＩＳが０より大きくて入力信号Ｂ［７：０］
に含まれた１の個数Ｎ１が入力信号Ｂ［７：０］に含ま
れた０の個数Ｎ０より大きいか、または累積されたディ
スパリティＡＣＣ＿ＤＩＳが０より小さくて入力信号Ｂ
［７：０］に含まれた１の個数Ｎ１が入力信号Ｂ［７：
０］に含まれた０の個数Ｎ０より小さいかを判断する。
９６０段階の判断結果がＹＥＳ（はい）であれば９７０
段階を遂行し、９６０段階の判断結果がＮＯ（いいえ）
であれば９８０段階を遂行する。
【００３４】図９及び図１０を参照して、本発明の一実
施例によるエンコーディングアルゴリズムを使用して生
成されたＤＣバランスされたデータＤＳＢを詳細に説明
する。まず、入力信号Ｂ［７：０］が１１００００１１
であれば、９００段階の判断結果はＹＥＳ（はい）であ
り、９１０段階の判断結果はＹＥＳ（はい）である。し
たがって、１１００００１１は９３０段階の条件によっ
て１００１１１１００に変換される。結局、１１０００
０１１のＤＣバランスされたデータ（ＳＤＳＢ＝ＯＵＴ
［８：０］）は１００１１１１００である。
施例によるエンコーディングアルゴリズムを使用して生
成されたＤＣバランスされたデータＤＳＢを詳細に説明
する。まず、入力信号Ｂ［７：０］が１１００００１１
であれば、９００段階の判断結果はＹＥＳ（はい）であ
り、９１０段階の判断結果はＹＥＳ（はい）である。し
たがって、１１００００１１は９３０段階の条件によっ
て１００１１１１００に変換される。結局、１１０００
０１１のＤＣバランスされたデータ（ＳＤＳＢ＝ＯＵＴ
［８：０］）は１００１１１１００である。
【００３５】また、入力信号Ｂ［７：０］が１１１１０
００１であれば、９００段階の判断結果はＮＯ（いい
え）であり、９２０段階の判断結果はＹＥＳ（はい）で
ある。したがって、１１１１０００１は９５０段階の条
件によって０１１１１０００１に変換される。結局、１
１１１０００１のＤＣバランスされたデータ（ＳＤＳＢ
＝ＯＵＴ［８：０］）は０１１１１０００１になる。図
１０に示された入力信号Ｂ［７：０］の各々は図９のエ
ンコーディングアルゴリズムを通じてＤＣバランスされ
たデータ（ＳＤＳＢ＝ＯＵＴ［８：０］）に各々変換さ
れる。
００１であれば、９００段階の判断結果はＮＯ（いい
え）であり、９２０段階の判断結果はＹＥＳ（はい）で
ある。したがって、１１１１０００１は９５０段階の条
件によって０１１１１０００１に変換される。結局、１
１１１０００１のＤＣバランスされたデータ（ＳＤＳＢ
＝ＯＵＴ［８：０］）は０１１１１０００１になる。図
１０に示された入力信号Ｂ［７：０］の各々は図９のエ
ンコーディングアルゴリズムを通じてＤＣバランスされ
たデータ（ＳＤＳＢ＝ＯＵＴ［８：０］）に各々変換さ
れる。
【００３６】図１０を参照すれば、ＤＣバランスされた
データ（ＳＤＳＢ＝ＯＵＴ［８：０］）を受信回路３０
０で非直列化されたデータに変換する場合にも、変換さ
れたデータと図６に示されたＤＣバランスされた同期コ
ードＤＳＹＮＣとは重複されない。したがって、本発明
の一実施例によるエンコーディングアルゴリズムを使用
する場合、一つのチャンネル１５を通じてＤＣバランス
されたデータＤＣＢとＤＣバランスされた同期コードＤ
ＳＹＮＣを伝送できる。
データ（ＳＤＳＢ＝ＯＵＴ［８：０］）を受信回路３０
０で非直列化されたデータに変換する場合にも、変換さ
れたデータと図６に示されたＤＣバランスされた同期コ
ードＤＳＹＮＣとは重複されない。したがって、本発明
の一実施例によるエンコーディングアルゴリズムを使用
する場合、一つのチャンネル１５を通じてＤＣバランス
されたデータＤＣＢとＤＣバランスされた同期コードＤ
ＳＹＮＣを伝送できる。
【００３７】図１１は、図４の送信回路の回路図を示
す。図１１を参照すれば、送信回路２００は位相同期ル
ープＰＬＬ ２１０、ラッチ回路２２０、エンコーディ
ング回路２４０、シリアライザ回路２６０及びドライバ
回路２８０を具備する。図１２は、位相同期ループの入
／出力波形を示すタイミングダイヤグラムである。
す。図１１を参照すれば、送信回路２００は位相同期ル
ープＰＬＬ ２１０、ラッチ回路２２０、エンコーディ
ング回路２４０、シリアライザ回路２６０及びドライバ
回路２８０を具備する。図１２は、位相同期ループの入
／出力波形を示すタイミングダイヤグラムである。
【００３８】図１１及び図１２を参照すれば、位相同期
ループ２１０はクロック信号ＣＬＫに応答して多位相の
クロック信号ＣＬＫ＿［８：０］を出力する。ラッチ回
路２２０は第１ラッチ２２１、第２ラッチ２２３、第３
ラッチ２２５及び第４ラッチ２２７を具備する。各々の
ラッチ２２１、２２３、２２５はクロック信号ＣＬＫ＿
０に応答して各々のビデオ信号Ｒ［７：０］、Ｇ［７：
０］、Ｂ［７：０］をラッチし、第４ラッチ２２７はク
ロック信号ＣＬＫ＿０に応答してデータイネーブル信号
ＤＥ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＨＳＹ
ＮＣをラッチする。
ループ２１０はクロック信号ＣＬＫに応答して多位相の
クロック信号ＣＬＫ＿［８：０］を出力する。ラッチ回
路２２０は第１ラッチ２２１、第２ラッチ２２３、第３
ラッチ２２５及び第４ラッチ２２７を具備する。各々の
ラッチ２２１、２２３、２２５はクロック信号ＣＬＫ＿
０に応答して各々のビデオ信号Ｒ［７：０］、Ｇ［７：
０］、Ｂ［７：０］をラッチし、第４ラッチ２２７はク
ロック信号ＣＬＫ＿０に応答してデータイネーブル信号
ＤＥ、水平同期信号ＨＳＹＮＣ及び垂直同期信号ＨＳＹ
ＮＣをラッチする。
【００３９】エンコーディング回路２４０は、第１エン
コーダ２４１、第２エンコーダ２４３及び第３エンコー
ダ２４５を具備し、各々のエンコーダ２４１、２４３、
２４５は図９のエンコーディングアルゴリズムによって
入力信号Ｒ［７：０］、Ｇ［７：０］、Ｂ［７：０］の
各々をＤＣバランスされたデータＤＣＲ、ＤＣＧ、ＤＣ
Ｂに各々エンコーディングする。
コーダ２４１、第２エンコーダ２４３及び第３エンコー
ダ２４５を具備し、各々のエンコーダ２４１、２４３、
２４５は図９のエンコーディングアルゴリズムによって
入力信号Ｒ［７：０］、Ｇ［７：０］、Ｂ［７：０］の
各々をＤＣバランスされたデータＤＣＲ、ＤＣＧ、ＤＣ
Ｂに各々エンコーディングする。
【００４０】すなわち、第１エンコーダ２４１は、クロ
ック信号ＣＬＫ＿０に応答して第１ラッチ２２１の出力
信号をＤＣバランスされたデータＤＳＲにエンコーディ
ングまたは変換し、第２エンコーダ２４３はクロック信
号ＣＬＫ＿０に応答して第２ラッチ２２３の出力信号を
ＤＣバランスされたデータＤＳＧにエンコーディングす
る。
ック信号ＣＬＫ＿０に応答して第１ラッチ２２１の出力
信号をＤＣバランスされたデータＤＳＲにエンコーディ
ングまたは変換し、第２エンコーダ２４３はクロック信
号ＣＬＫ＿０に応答して第２ラッチ２２３の出力信号を
ＤＣバランスされたデータＤＳＧにエンコーディングす
る。
【００４１】第３エンコーダ２４５は、クロック信号Ｃ
ＬＫ＿０に応答して第３ラッチ２２５または第４ラッチ
２２７の出力信号をＤＣバランスされたデータＤＳＢま
たはＤＣバランスされた同期コードＤＳＹＮＣにエンコ
ーディングする。したがって、エンコーディング回路２
４０が図９に示されたアルゴリズムを使用してＤＣバラ
ンスされた同期コードＤＳＹＮＣが図６と同一であれ
ば、ＤＣバランスされた同期コードＤＳＹＮＣとエンコ
ーダ２４５の出力信号ＤＳＢとは同一でない。
ＬＫ＿０に応答して第３ラッチ２２５または第４ラッチ
２２７の出力信号をＤＣバランスされたデータＤＳＢま
たはＤＣバランスされた同期コードＤＳＹＮＣにエンコ
ーディングする。したがって、エンコーディング回路２
４０が図９に示されたアルゴリズムを使用してＤＣバラ
ンスされた同期コードＤＳＹＮＣが図６と同一であれ
ば、ＤＣバランスされた同期コードＤＳＹＮＣとエンコ
ーダ２４５の出力信号ＤＳＢとは同一でない。
【００４２】シリアライザ回路２６０は第１シリアライ
ザ回路２６１、第２シリアライザ回路２６３及び第３シ
リアライザ回路２６５を具備する。第１シリアライザ回
路２６１はクロック信号ＣＬＫ＿［８：０］に応答して
ＤＣバランスされたデータＤＳＲをシリアルデータスト
リームＳＤＳＲに変換し、第２シリアライザ回路２６３
はクロック信号ＣＬＫ＿［８：０］に応答してＤＣバラ
ンスされたデータＤＳＧをシリアルデータストリームＳ
ＤＳＧに変換する。第３シリアライザ回路２６５はクロ
ック信号ＣＬＫ＿［８：０］に応答してＤＣバランスさ
れたデータＤＳＢとＤＣバランスされた同期信号ＤＳＹ
ＮＣをシリアルデータストリームＳＤＳＢに変換する。
ザ回路２６１、第２シリアライザ回路２６３及び第３シ
リアライザ回路２６５を具備する。第１シリアライザ回
路２６１はクロック信号ＣＬＫ＿［８：０］に応答して
ＤＣバランスされたデータＤＳＲをシリアルデータスト
リームＳＤＳＲに変換し、第２シリアライザ回路２６３
はクロック信号ＣＬＫ＿［８：０］に応答してＤＣバラ
ンスされたデータＤＳＧをシリアルデータストリームＳ
ＤＳＧに変換する。第３シリアライザ回路２６５はクロ
ック信号ＣＬＫ＿［８：０］に応答してＤＣバランスさ
れたデータＤＳＢとＤＣバランスされた同期信号ＤＳＹ
ＮＣをシリアルデータストリームＳＤＳＢに変換する。
【００４３】ドライバー回路２８０は多数のドライバー
２８１、２８３、２８５、２８７を具備し、多数のドラ
イバー２８１、２８３、２８５、２８７は垂直空洞表面
放出型レーザー（ｖｅｒｔｉｃａｌ ｃａｖｉｔｙ ｓｕ
ｒｆａｃｅ ｅｍｉｔｔｉｎｇ ｌａｓｅｒ；ＶＣＳＥ
Ｌ）であることが望ましく、多数のドライバー２８１、
２８３、２８５は光信号に変換されたシリアルデータス
トリームＳＤＳＲ、ＳＤＳＧ、ＳＤＳＢを光ファイバを
通じて受信回路３００に伝送する。
２８１、２８３、２８５、２８７を具備し、多数のドラ
イバー２８１、２８３、２８５、２８７は垂直空洞表面
放出型レーザー（ｖｅｒｔｉｃａｌ ｃａｖｉｔｙ ｓｕ
ｒｆａｃｅ ｅｍｉｔｔｉｎｇ ｌａｓｅｒ；ＶＣＳＥ
Ｌ）であることが望ましく、多数のドライバー２８１、
２８３、２８５は光信号に変換されたシリアルデータス
トリームＳＤＳＲ、ＳＤＳＧ、ＳＤＳＢを光ファイバを
通じて受信回路３００に伝送する。
【００４４】図１３は、図４の受信回路の回路図を示
す。図１２を参照すれば、受信回路３００は位相同期ル
ープ２１０、デシリアライザ回路群（ｄｅｓｅｒｉａｌ
ｉｚｅｒ ｃｉｒｃｕｉｔ）３２０、アライナ４０、チ
ャンネル同期回路３６０及びデコーディング回路３８０
を具備する。
す。図１２を参照すれば、受信回路３００は位相同期ル
ープ２１０、デシリアライザ回路群（ｄｅｓｅｒｉａｌ
ｉｚｅｒ ｃｉｒｃｕｉｔ）３２０、アライナ４０、チ
ャンネル同期回路３６０及びデコーディング回路３８０
を具備する。
【００４５】デシリアライザ回路群３２０は受信された
シリアルデータストリームＳＤＳＲ、ＳＤＳＧ、ＳＤＳ
Ｂの（＋）１ビットまたは（−）１ビットのスキューを
補正するために１１ビットで構成された並列データを出
力する。説明の便宜のためにＤＣバランスされた同期コ
ードＤＳＹＮＣとＤＣバランスされたデータＤＳＢがチ
ャンネル１５を通じて伝送される場合を仮定して以下、
デシリアライザ回路３２５について詳細に説明する。
シリアルデータストリームＳＤＳＲ、ＳＤＳＧ、ＳＤＳ
Ｂの（＋）１ビットまたは（−）１ビットのスキューを
補正するために１１ビットで構成された並列データを出
力する。説明の便宜のためにＤＣバランスされた同期コ
ードＤＳＹＮＣとＤＣバランスされたデータＤＳＢがチ
ャンネル１５を通じて伝送される場合を仮定して以下、
デシリアライザ回路３２５について詳細に説明する。
【００４６】デシリアライザ回路３２５は、受信された
シリアルデータストリームＳＤＳＢとクロック信号ＣＬ
Ｋとの間のスキューを補正するために、シリアルデータ
ストリームＳＤＳＢの直前データのＬＳＢとシリアルデ
ータストリームＳＤＳＢとシリアルデータストリームＳ
ＤＳＢの次のデータのＭＳＢとより構成される１１ビッ
トＳＰＢをアライナ３４５に出力する。
シリアルデータストリームＳＤＳＢとクロック信号ＣＬ
Ｋとの間のスキューを補正するために、シリアルデータ
ストリームＳＤＳＢの直前データのＬＳＢとシリアルデ
ータストリームＳＤＳＢとシリアルデータストリームＳ
ＤＳＢの次のデータのＭＳＢとより構成される１１ビッ
トＳＰＢをアライナ３４５に出力する。
【００４７】図１４は、図１３のデシリアライザ回路の
回路図を示す。図１４を参照すれば、各々のデシリアラ
イザ回路３２１、３２３、３２５は多数のフリップフロ
ップと同期フリップフロップとを具備する。各々のデシ
リアライザ回路３２１、３２３、３２５の動作は当業者
には明らかであるのでこれに関する説明は省略する。ア
ライナ３４５は、クロック信号ＣＬＫ＿７に応答してデ
シリアライザ回路３２５の出力信号ＳＰＢを９ビットデ
ータＡＢ ＯＲ ＡＳＹＮＣに変換する。９ビットデータ
ＡＢはスキューが補正されたデータである。アライナ３
４５の出力信号ＡＳＹＮＣとＤＣバランスされた同期コ
ードＤＳＹＮＣとは互いに一致してはならない。したが
って、図１１のエンコーダ２４５は、図９のアルゴリズ
ムを使用して青色ビデオ信号Ｂ［７：０］をＤＣバラン
スされた青色データＤＳＢにエンコーディングする。
回路図を示す。図１４を参照すれば、各々のデシリアラ
イザ回路３２１、３２３、３２５は多数のフリップフロ
ップと同期フリップフロップとを具備する。各々のデシ
リアライザ回路３２１、３２３、３２５の動作は当業者
には明らかであるのでこれに関する説明は省略する。ア
ライナ３４５は、クロック信号ＣＬＫ＿７に応答してデ
シリアライザ回路３２５の出力信号ＳＰＢを９ビットデ
ータＡＢ ＯＲ ＡＳＹＮＣに変換する。９ビットデータ
ＡＢはスキューが補正されたデータである。アライナ３
４５の出力信号ＡＳＹＮＣとＤＣバランスされた同期コ
ードＤＳＹＮＣとは互いに一致してはならない。したが
って、図１１のエンコーダ２４５は、図９のアルゴリズ
ムを使用して青色ビデオ信号Ｂ［７：０］をＤＣバラン
スされた青色データＤＳＢにエンコーディングする。
【００４８】図１５は、図１３のアライナの回路図であ
る。図１５を参照すれば、アライナ３４５は、同期コー
ド検出回路３０３、第１レイテンシ整合回路３０１、バ
レルシフタ３０９、シフト量補正回路３０５、データイ
ネーブル信号補正回路３０７及び第２レイテンシ整合回
路３１１を具備する。
る。図１５を参照すれば、アライナ３４５は、同期コー
ド検出回路３０３、第１レイテンシ整合回路３０１、バ
レルシフタ３０９、シフト量補正回路３０５、データイ
ネーブル信号補正回路３０７及び第２レイテンシ整合回
路３１１を具備する。
【００４９】同期コード検出回路３０３は、デシリアラ
イザ回路３２５の出力信号ＳＰＢを受信してデシリアラ
イザ回路３２５の出力信号ＳＰＢに含まれた図６に示さ
れたＤＣバランスされた同期コードＤＳＹＮＣを検出す
る。すなわち、同期コード検出回路３０３は、受信され
た１１ビットＳＰＢで図１７を参照して説明される９ビ
ットずつブロック（例えば、ＤＣバランスされた同期コ
ードＤＳＹＮＣのバウンダリが現在ＳＹＮＣ、以前ＰＲ
ＥＶＩＯＵＳ及び次ＮＥＸＴである場合）を形成しなが
ら図６に示されたＤＣバランスされた同期コードＤＳＹ
ＮＣを検出する。
イザ回路３２５の出力信号ＳＰＢを受信してデシリアラ
イザ回路３２５の出力信号ＳＰＢに含まれた図６に示さ
れたＤＣバランスされた同期コードＤＳＹＮＣを検出す
る。すなわち、同期コード検出回路３０３は、受信され
た１１ビットＳＰＢで図１７を参照して説明される９ビ
ットずつブロック（例えば、ＤＣバランスされた同期コ
ードＤＳＹＮＣのバウンダリが現在ＳＹＮＣ、以前ＰＲ
ＥＶＩＯＵＳ及び次ＮＥＸＴである場合）を形成しなが
ら図６に示されたＤＣバランスされた同期コードＤＳＹ
ＮＣを検出する。
【００５０】同期コード検出回路３０３が受信された１
１ビットＳＰＢでＤＣバランスされた同期コードＤＳＹ
ＮＣを検出すれば、同期コード検出回路３０３は論理
‘ロー’のデータイネーブル信号ＤＥをデータイネーブ
ル信号補正回路３０７に出力する。また、同期コード検
出回路３０３は、ＤＣバランスされた同期コードＤＳＹ
ＮＣのバウンダリ状態、例えば、現在ＳＹＮＣ、以前Ｐ
ＲＥＶＩＯＵＳ及び次ＮＥＸＴによる３ビットのバウン
ダリ情報ＳＡＴをシフト量補正回路３０５に出力する。
ＤＣバランスされた同期コードＤＳＹＮＣのバウンダリ
を示す現在ＳＹＮＣ、以前ＰＲＥＶＩＯＵＳ及び次ＮＥ
ＸＴの状態は図１７を参照して詳細に説明される。
１ビットＳＰＢでＤＣバランスされた同期コードＤＳＹ
ＮＣを検出すれば、同期コード検出回路３０３は論理
‘ロー’のデータイネーブル信号ＤＥをデータイネーブ
ル信号補正回路３０７に出力する。また、同期コード検
出回路３０３は、ＤＣバランスされた同期コードＤＳＹ
ＮＣのバウンダリ状態、例えば、現在ＳＹＮＣ、以前Ｐ
ＲＥＶＩＯＵＳ及び次ＮＥＸＴによる３ビットのバウン
ダリ情報ＳＡＴをシフト量補正回路３０５に出力する。
ＤＣバランスされた同期コードＤＳＹＮＣのバウンダリ
を示す現在ＳＹＮＣ、以前ＰＲＥＶＩＯＵＳ及び次ＮＥ
ＸＴの状態は図１７を参照して詳細に説明される。
【００５１】第１レイテンシ整合回路３０１は、第１レ
イテンシ整合回路３０１の出力信号ＤＳＰＢの出力時間
と、同期コード検出回路３０３及びシフト量補正回路３
０５を通じて出力される出力信号ＤＢＩの出力時間とを
整合させるためのものであって、所定の遅延回路であ
る。バレルシフタ３０９は、シフト量補正回路３０５の
出力信号に応答してＤＣバランスされた同期コードＤＳ
ＹＮＣを出力する。シフト量補正回路３０５は同期コー
ド検出回路３０３の出力信号ＳＡＴのエラーを訂正し、
データイネーブル信号補正回路３０７はデータイネーブ
ル信号ＤＥのエラーを訂正する。第２レイテンシ整合回
路３１１はバレルシフタ３０９の出力信号の出力時間と
データイネーブル信号補正回路３０７の出力信号の出力
時間とを整合させるためのものであって、所定の遅延回
路である。
イテンシ整合回路３０１の出力信号ＤＳＰＢの出力時間
と、同期コード検出回路３０３及びシフト量補正回路３
０５を通じて出力される出力信号ＤＢＩの出力時間とを
整合させるためのものであって、所定の遅延回路であ
る。バレルシフタ３０９は、シフト量補正回路３０５の
出力信号に応答してＤＣバランスされた同期コードＤＳ
ＹＮＣを出力する。シフト量補正回路３０５は同期コー
ド検出回路３０３の出力信号ＳＡＴのエラーを訂正し、
データイネーブル信号補正回路３０７はデータイネーブ
ル信号ＤＥのエラーを訂正する。第２レイテンシ整合回
路３１１はバレルシフタ３０９の出力信号の出力時間と
データイネーブル信号補正回路３０７の出力信号の出力
時間とを整合させるためのものであって、所定の遅延回
路である。
【００５２】図１６は、データイネーブル信号によるデ
ータイネーブル信号補正回路の出力信号を示す特性図で
ある。図１５及び図１６を参照すれば、状態Ｓ０及び状
態Ｓ３は安定した状態を示し、状態Ｓ０、状態Ｓ１及び
状態Ｓ２でエラー訂正されたデータイネーブル信号ＥＤ
Ｅは論理ローを示し、状態Ｓ３、状態Ｓ４及び状態Ｓ５
でエラー訂正されたデータイネーブル信号ＥＤＥは論理
ハイを示す。
ータイネーブル信号補正回路の出力信号を示す特性図で
ある。図１５及び図１６を参照すれば、状態Ｓ０及び状
態Ｓ３は安定した状態を示し、状態Ｓ０、状態Ｓ１及び
状態Ｓ２でエラー訂正されたデータイネーブル信号ＥＤ
Ｅは論理ローを示し、状態Ｓ３、状態Ｓ４及び状態Ｓ５
でエラー訂正されたデータイネーブル信号ＥＤＥは論理
ハイを示す。
【００５３】例えば、状態Ｓ０で入力されるデータイネ
ーブル信号ＤＥがロー（Ｌ）であれば、状態Ｓ０は状態
Ｓ１に遷移し、状態Ｓ１で入力されるデータイネーブル
信号ＤＥがＬであれば状態Ｓ１は状態Ｓ２に遷移する。
また、状態Ｓ２で入力されるデータイネーブル信号ＤＥ
がＬであれば、状態Ｓ２は状態Ｓ３に遷移するのでエラ
ー訂正されたデータイネーブル信号ＥＤＥは論理ハイに
なる。すなわち、データイネーブル信号補正回路３０７
に入力されるデータイネーブル信号ＤＥの論理値が連続
的に３回入力されれば、エラー訂正されたデータイネー
ブル信号ＥＤＥの出力信号は変動する。
ーブル信号ＤＥがロー（Ｌ）であれば、状態Ｓ０は状態
Ｓ１に遷移し、状態Ｓ１で入力されるデータイネーブル
信号ＤＥがＬであれば状態Ｓ１は状態Ｓ２に遷移する。
また、状態Ｓ２で入力されるデータイネーブル信号ＤＥ
がＬであれば、状態Ｓ２は状態Ｓ３に遷移するのでエラ
ー訂正されたデータイネーブル信号ＥＤＥは論理ハイに
なる。すなわち、データイネーブル信号補正回路３０７
に入力されるデータイネーブル信号ＤＥの論理値が連続
的に３回入力されれば、エラー訂正されたデータイネー
ブル信号ＥＤＥの出力信号は変動する。
【００５４】しかし、状態Ｓ０で入力されるデータイネ
ーブル信号ＤＥがＬであれば、状態Ｓ０は状態Ｓ１に遷
移し、状態Ｓ１で入力されるデータイネーブル信号ＤＥ
がＬであれば、状態Ｓ１は状態Ｓ２に遷移し、状態Ｓ２
で入力されるデータイネーブル信号ＤＥがハイ（Ｈ）で
あれば、状態Ｓ２は状態Ｓ０に遷移するので、エラー訂
正されたデータイネーブル信号ＥＤＥは最初の安定な状
態Ｓ０を維持する。したがって、前記過程を通じてデー
タイネーブル信号ＤＥのエラーは訂正できる。
ーブル信号ＤＥがＬであれば、状態Ｓ０は状態Ｓ１に遷
移し、状態Ｓ１で入力されるデータイネーブル信号ＤＥ
がＬであれば、状態Ｓ１は状態Ｓ２に遷移し、状態Ｓ２
で入力されるデータイネーブル信号ＤＥがハイ（Ｈ）で
あれば、状態Ｓ２は状態Ｓ０に遷移するので、エラー訂
正されたデータイネーブル信号ＥＤＥは最初の安定な状
態Ｓ０を維持する。したがって、前記過程を通じてデー
タイネーブル信号ＤＥのエラーは訂正できる。
【００５５】図１７は、シフト量補正回路３０５の特性
を表す状態図である。図１７を参照すれば、！は論理否
定（ｌｏｇｉｃａｌ ＮＯＴ）を意味するベリログ演算
子（ｖｅｒｉｌ ｏｇｏｐｅｒａｔｏｒ）である。状態
Ｐ、状態Ｓ及び状態Ｎは安定した状態を示し、シフト量
補正回路３０５の状態が状態Ｐ、状態ＰＳ１及び状態Ｐ
Ｓ２である場合、シフト−量補正回路３０５は１００で
構成されるシフト量制御信号ＤＢＩをバレルシフタ３０
９に出力し、シフト量補正回路３０５の状態が状態Ｓ、
状態ＳＰ１、状態ＳＰ２、状態ＳＮ１及び状態ＳＮ２で
ある場合、シフト量補正回路３０５は０１０で構成され
るエラー訂正されたシフト量制御信号ＤＢＩをバレルシ
フタ３０９に出力する。また、シフト量補正回路３０５
の状態が状態Ｎ、状態ＮＳ１及び状態ＮＳ２である場
合、シフト量補正回路３０５は００１で構成されるエラ
ー訂正されたシフト量制御信号ＤＢＩをバレルシフタ３
０９に出力する。
を表す状態図である。図１７を参照すれば、！は論理否
定（ｌｏｇｉｃａｌ ＮＯＴ）を意味するベリログ演算
子（ｖｅｒｉｌ ｏｇｏｐｅｒａｔｏｒ）である。状態
Ｐ、状態Ｓ及び状態Ｎは安定した状態を示し、シフト量
補正回路３０５の状態が状態Ｐ、状態ＰＳ１及び状態Ｐ
Ｓ２である場合、シフト−量補正回路３０５は１００で
構成されるシフト量制御信号ＤＢＩをバレルシフタ３０
９に出力し、シフト量補正回路３０５の状態が状態Ｓ、
状態ＳＰ１、状態ＳＰ２、状態ＳＮ１及び状態ＳＮ２で
ある場合、シフト量補正回路３０５は０１０で構成され
るエラー訂正されたシフト量制御信号ＤＢＩをバレルシ
フタ３０９に出力する。また、シフト量補正回路３０５
の状態が状態Ｎ、状態ＮＳ１及び状態ＮＳ２である場
合、シフト量補正回路３０５は００１で構成されるエラ
ー訂正されたシフト量制御信号ＤＢＩをバレルシフタ３
０９に出力する。
【００５６】図１５及び図１７を参照して、シフト量制
御信号ＤＢＩを出力する場合を詳細に説明すれば次の通
りである。まず、シフト量補正回路３０５の状態が安定
した状態Ｓであると仮定する。受信された第１データの
バウンダリが以前ＰＲＥＶＩＯＵＳである場合、同期コ
ード検出回路３０３は以前ＰＲＥＶＩＯＵＳを示すバウ
ンダリ情報ＳＡＴ、すなわち、１００をシフト量補正回
路３０５に出力する。シフト量補正回路３０５は以前Ｐ
ＲＥＶＩＯＵＳに応答して状態Ｓから状態ＳＰ１に遷移
する。
御信号ＤＢＩを出力する場合を詳細に説明すれば次の通
りである。まず、シフト量補正回路３０５の状態が安定
した状態Ｓであると仮定する。受信された第１データの
バウンダリが以前ＰＲＥＶＩＯＵＳである場合、同期コ
ード検出回路３０３は以前ＰＲＥＶＩＯＵＳを示すバウ
ンダリ情報ＳＡＴ、すなわち、１００をシフト量補正回
路３０５に出力する。シフト量補正回路３０５は以前Ｐ
ＲＥＶＩＯＵＳに応答して状態Ｓから状態ＳＰ１に遷移
する。
【００５７】次いで、第１データに連続して入力される
第２データのバウンダリが以前ＰＲＥＶＩＯＵＳである
場合、同期コード検出回路３０３は以前ＰＲＥＶＩＯＵ
Ｓを示すバウンダリ情報ＳＡＴ、すなわち、１００をシ
フト量補正回路３０５に出力する、シフト量補正回路３
０５は以前ＰＲＥＶＩＯＵＳに応答して状態ＳＰ１から
状態ＳＰ２に遷移する。
第２データのバウンダリが以前ＰＲＥＶＩＯＵＳである
場合、同期コード検出回路３０３は以前ＰＲＥＶＩＯＵ
Ｓを示すバウンダリ情報ＳＡＴ、すなわち、１００をシ
フト量補正回路３０５に出力する、シフト量補正回路３
０５は以前ＰＲＥＶＩＯＵＳに応答して状態ＳＰ１から
状態ＳＰ２に遷移する。
【００５８】次いで、第２データに連続して入力される
第３データのバウンダリが以前ＰＲＥＶＩＯＵＳである
場合、同期コード検出回路３０３は以前ＰＲＥＶＩＯＵ
Ｓを示すバウンダリ情報ＳＡＴ、すなわち、１００をシ
フト量補正回路３０５に出力する。シフト量補正回路３
０５は以前ＰＲＥＶＩＯＵＳに応答して状態ＳＰ２から
状態Ｐに遷移する。
第３データのバウンダリが以前ＰＲＥＶＩＯＵＳである
場合、同期コード検出回路３０３は以前ＰＲＥＶＩＯＵ
Ｓを示すバウンダリ情報ＳＡＴ、すなわち、１００をシ
フト量補正回路３０５に出力する。シフト量補正回路３
０５は以前ＰＲＥＶＩＯＵＳに応答して状態ＳＰ２から
状態Ｐに遷移する。
【００５９】この時、状態Ｐは安定した状態であるの
で、シフト量補正回路３０５は最終的に以前ＰＲＥＶＩ
ＯＵＳを示すシフト量制御信号ＤＢＩ、すなわち、１０
０をバレルシフタ３０９に出力する。バレルシフタ３０
９はシフト量制御信号ＤＢＩ、すなわち、１００に応答
して第１レイテンシ整合回路３０１の出力信号ＤＳＰＢ
のうちバウンダリが以前ＰＲＥＶＩＯＵＳである９ビッ
トを出力する。前記９ビットはスキューが補正されたＤ
Ｃバランスされた同期コードＤＳＹＮＣである。
で、シフト量補正回路３０５は最終的に以前ＰＲＥＶＩ
ＯＵＳを示すシフト量制御信号ＤＢＩ、すなわち、１０
０をバレルシフタ３０９に出力する。バレルシフタ３０
９はシフト量制御信号ＤＢＩ、すなわち、１００に応答
して第１レイテンシ整合回路３０１の出力信号ＤＳＰＢ
のうちバウンダリが以前ＰＲＥＶＩＯＵＳである９ビッ
トを出力する。前記９ビットはスキューが補正されたＤ
Ｃバランスされた同期コードＤＳＹＮＣである。
【００６０】図１７を参照すれば、同じ状態を有するバ
ウンダリ情報ＳＡＴが連続して３回シフト量補正回路３
０５に入力される場合、状態Ｓは状態Ｎまたは状態Ｐに
転移する。したがって、図１７の状態度によって誤りは
訂正できる。図１３及び図１５を参照すれば、チャンネ
ル同期回路３６０は、クロック信号ＣＬＫ＿７に応答し
てアライナ３４５の出力信号ＡＢ間のスキューを除去
し、スキューが除去されたデータをデコーダ３８０に出
力する。デコーダ３８５はアライナ３４５の出力信号で
あるＤＣバランスされた同期コードＤＳＹＮＣをデコー
ディングしてコントローラの出力信号Ｂ［７：０］、Ｖ
ＳＹＮＣ、ＨＳＹＮＣ及びＤＥを復元する。
ウンダリ情報ＳＡＴが連続して３回シフト量補正回路３
０５に入力される場合、状態Ｓは状態Ｎまたは状態Ｐに
転移する。したがって、図１７の状態度によって誤りは
訂正できる。図１３及び図１５を参照すれば、チャンネ
ル同期回路３６０は、クロック信号ＣＬＫ＿７に応答し
てアライナ３４５の出力信号ＡＢ間のスキューを除去
し、スキューが除去されたデータをデコーダ３８０に出
力する。デコーダ３８５はアライナ３４５の出力信号で
あるＤＣバランスされた同期コードＤＳＹＮＣをデコー
ディングしてコントローラの出力信号Ｂ［７：０］、Ｖ
ＳＹＮＣ、ＨＳＹＮＣ及びＤＥを復元する。
【００６１】図１８は、本発明の一実施例による信号伝
送システムの入／出力波形を示すタイミングダイヤグラ
ムである。図１８に示されたビットは１６進数を意味す
るので別の添字は使用しない。図６、図１１、図１３及
び図１８を参照すれば、垂直同期信号ＨＳＹＮＣが０
で、水平同期信号ＶＳＹＮＣが１である場合、ＤＣバラ
ンスされた同期コードＤＳＹＮＣは１８ｂになる。ま
た、垂直同期信号ＨＳＹＮＣが１で、水平同期信号ＶＳ
ＹＮＣが１である場合、ＤＣバランスされた同期コード
ＤＳＹＮＣは１ａ３になる。
送システムの入／出力波形を示すタイミングダイヤグラ
ムである。図１８に示されたビットは１６進数を意味す
るので別の添字は使用しない。図６、図１１、図１３及
び図１８を参照すれば、垂直同期信号ＨＳＹＮＣが０
で、水平同期信号ＶＳＹＮＣが１である場合、ＤＣバラ
ンスされた同期コードＤＳＹＮＣは１８ｂになる。ま
た、垂直同期信号ＨＳＹＮＣが１で、水平同期信号ＶＳ
ＹＮＣが１である場合、ＤＣバランスされた同期コード
ＤＳＹＮＣは１ａ３になる。
【００６２】図９のフローチャートを参照して図１８を
詳細に説明する。青色ビデオ信号Ｂ［７：０］が００で
あれば、００のＤＣバランスされたデータＤＳＢは００
０になり、青色ビデオ信号Ｂ［７：０］が０１である場
合、０１のＤＣバランスされたデータＤＳＢは１ｆｅに
なる。そして、青色ビデオ信号Ｂ［７：０］が０ｆであ
る場合、０ｆのＤＣバランスされたデータＤＳＢは１ｆ
０になる。
詳細に説明する。青色ビデオ信号Ｂ［７：０］が００で
あれば、００のＤＣバランスされたデータＤＳＢは００
０になり、青色ビデオ信号Ｂ［７：０］が０１である場
合、０１のＤＣバランスされたデータＤＳＢは１ｆｅに
なる。そして、青色ビデオ信号Ｂ［７：０］が０ｆであ
る場合、０ｆのＤＣバランスされたデータＤＳＢは１ｆ
０になる。
【００６３】図１３のデシリアライザ回路３２５は、直
前データのＬＳＢ、現在シリアルデータストリームと次
のデータのＭＳＢで構成される１１ビットの並列データ
を発生させる。例えば、デシリアライザ回路３２５の１
１ビット出力信号７４６は、データ１８ｂのＬＳＢ、現
在のデータ１ａ３と次のデータ０００のＭＳＢで構成さ
れる。次いで、デシリアライザ回路３２５の１１ビット
のデータ４０１は、直前データ１ａ３のＬＳＢ、現在の
データ０００と次のデータ１ｆｅのＭＳＢで構成され
る。また、デシリアライザ回路３２５の１１ビットのデ
ータ３ｆｄは、直前データ０００のＬＳＢ、現在のデー
タ１ｆｅと次のデータ１ｆｄのＭＳＢで構成される。
前データのＬＳＢ、現在シリアルデータストリームと次
のデータのＭＳＢで構成される１１ビットの並列データ
を発生させる。例えば、デシリアライザ回路３２５の１
１ビット出力信号７４６は、データ１８ｂのＬＳＢ、現
在のデータ１ａ３と次のデータ０００のＭＳＢで構成さ
れる。次いで、デシリアライザ回路３２５の１１ビット
のデータ４０１は、直前データ１ａ３のＬＳＢ、現在の
データ０００と次のデータ１ｆｅのＭＳＢで構成され
る。また、デシリアライザ回路３２５の１１ビットのデ
ータ３ｆｄは、直前データ０００のＬＳＢ、現在のデー
タ１ｆｅと次のデータ１ｆｄのＭＳＢで構成される。
【００６４】図１５のアライナ３４５は、デシリアライ
ザ回路３２５の出力信号ＳＰＢに応答して（＋）１ビッ
トまたは（−）１ビットのスキューを補正して最終的に
９ビットのデータＢ［７：０］をチャンネル同期回路３
６０に出力する。結局、デコーダ３８５は、チャンネル
同期回路３６０の出力信号に応答してエンコーディング
された８ビットの青色ビデオ信号Ｂ［７：０］を復元す
る。デコーダ３８５は復調された水平同期信号ＨＳＹＮ
Ｃ′、復調された垂直同期信号ＶＳＹＮＣ′及び復調さ
れたデータイネーブル信号ＤＥ′を出力する。
ザ回路３２５の出力信号ＳＰＢに応答して（＋）１ビッ
トまたは（−）１ビットのスキューを補正して最終的に
９ビットのデータＢ［７：０］をチャンネル同期回路３
６０に出力する。結局、デコーダ３８５は、チャンネル
同期回路３６０の出力信号に応答してエンコーディング
された８ビットの青色ビデオ信号Ｂ［７：０］を復元す
る。デコーダ３８５は復調された水平同期信号ＨＳＹＮ
Ｃ′、復調された垂直同期信号ＶＳＹＮＣ′及び復調さ
れたデータイネーブル信号ＤＥ′を出力する。
【００６５】すなわち、デコーダ３８５は、エンコーダ
２４５で使用したアルゴリズムを使用してデコーダ３８
５に入力される９ビットデータのＭＳＢによってコント
ローラ２の出力信号を復元する。したがって、本発明の
一実施例によるアルゴリズムを使用して一つのチャンネ
ルを通じてＤＣバランスされたデータとＤＣバランスさ
れた同期コードとを伝送する信号伝送システム及び信号
伝送方法では、受信回路３００でＤＣバランスされたデ
ータとＤＣバランスされた同期コードとは一致しない。
２４５で使用したアルゴリズムを使用してデコーダ３８
５に入力される９ビットデータのＭＳＢによってコント
ローラ２の出力信号を復元する。したがって、本発明の
一実施例によるアルゴリズムを使用して一つのチャンネ
ルを通じてＤＣバランスされたデータとＤＣバランスさ
れた同期コードとを伝送する信号伝送システム及び信号
伝送方法では、受信回路３００でＤＣバランスされたデ
ータとＤＣバランスされた同期コードとは一致しない。
【００６６】
【発明の効果】前述したように、本発明の一実施例によ
るビデオ信号伝送システムは、ＤＣバランスされたデー
タとＤＣバランスされた同期コードとを一つのチャンネ
ルを通じて伝送する場合にも、本発明の一実施例による
エンコーディングアルゴリズムを使用すれば受信回路で
ＤＣバランスされたデータとＤＣバランスされた同期コ
ードとは一致しないのでビデオ信号伝送システムのデー
タ率を下げる長所がある。本発明は図面に示された一実
施例を参考して説明されたが、これは例示的なものに過
ぎず、本技術分野の当業者であれば、これより多様な変
形及び均等な他実施例が可能であるという点を理解でき
る。したがって、本発明の真の技術的保護範囲は特許請
求の範囲の技術的思想により決まらねばならない。
るビデオ信号伝送システムは、ＤＣバランスされたデー
タとＤＣバランスされた同期コードとを一つのチャンネ
ルを通じて伝送する場合にも、本発明の一実施例による
エンコーディングアルゴリズムを使用すれば受信回路で
ＤＣバランスされたデータとＤＣバランスされた同期コ
ードとは一致しないのでビデオ信号伝送システムのデー
タ率を下げる長所がある。本発明は図面に示された一実
施例を参考して説明されたが、これは例示的なものに過
ぎず、本技術分野の当業者であれば、これより多様な変
形及び均等な他実施例が可能であるという点を理解でき
る。したがって、本発明の真の技術的保護範囲は特許請
求の範囲の技術的思想により決まらねばならない。
【図１】従来の５つのチャンネルを利用する信号伝送シ
ステムのハイ−レベルブロックダイヤグラムである。
ステムのハイ−レベルブロックダイヤグラムである。
【図２】一般のビデオコントローラの出力信号のタイミ
ングダイヤグラムである。
ングダイヤグラムである。
【図３】図１の伝送回路の出力信号を示す図面である。
【図４】本発明の一実施例による４つのチャンネルを利
用する信号伝送システムのハイレベルブロックダイヤグ
ラムである。
用する信号伝送システムのハイレベルブロックダイヤグ
ラムである。
【図５】各チャンネルを通じて伝送されるＤＣバランス
されたデータの波形を示すタイミングダイヤグラムであ
る。
されたデータの波形を示すタイミングダイヤグラムであ
る。
【図６】本発明の実施例による同期コードとＤＣバラン
スされた同期コードとを示す図面である。
スされた同期コードとを示す図面である。
【図７】ＤＣバランスされたデータを発生させる場合の
フローチャートである。
フローチャートである。
【図８】ＤＣバランスされたデータとＤＣバランスされ
た同期コードとが一致する場合を示す図面である。
た同期コードとが一致する場合を示す図面である。
【図９】本発明の一実施例によるエンコーディングアル
ゴリズムを示す図面である。
ゴリズムを示す図面である。
【図１０】図９のエンコーディングアルゴリズムを使用
して生成されたＤＣバランスされたデータを示す図面で
ある。
して生成されたＤＣバランスされたデータを示す図面で
ある。
【図１１】図４の送信回路の回路図である。
【図１２】位相同期ループの入／出力波形を示すタイミ
ングダイヤグラムである。
ングダイヤグラムである。
【図１３】図４の受信回路の回路図である。
【図１４】図１３のデシリアライザ回路の回路図であ
る。
る。
【図１５】図１３のアライナの回路図である。
【図１６】データイネーブル信号によるデータイネーブ
ル信号補正回路の出力信号を示す特性図である。
ル信号補正回路の出力信号を示す特性図である。
【図１７】シフト量補正回路３０５の特性を示す状態図
である。
である。
【図１８】本発明の一実施例による信号伝送システムの
入／出力波形を示すタイミングダイヤグラムである。
入／出力波形を示すタイミングダイヤグラムである。
２ コントローラ
８ ＬＣＤパネル
１１、１３、１５、１７ チャンネル
１００ 信号伝送システム
２００ 伝送回路
３００ 受信回路
Claims (19)
- 【請求項１】 ビデオ信号をＤＣバランスされた第１デ
ータにエンコーディングし、第１制御信号の論理状態に
相応して発生した所定の同期信号をＤＣバランスされた
第２データにエンコーディングする段階と、 前記第１データを第１シリアルデータストリームに変換
して第１チャンネルを通じて伝送し、前記第２データを
第２シリアルデータストリームに変換して前記第１チャ
ンネルを通じて伝送する段階と、 前記第１チャンネルを通じて各々受信された前記第１シ
リアルデータストリームと前記第２データストリームの
スキューを補正して第３データ及び第４データを各々検
出する段階とを具備し、 前記第２データと前記第３データとが一致しないように
前記第１データをエンコーディングして伝送することを
特徴とするビデオ信号伝送方法。 - 【請求項２】 前記第１シリアルデータストリームは第
２制御信号の活性化に応答して前記第１チャンネルを通
じて伝送され、 前記第２シリアルデータストリームは前記第２制御信号
の非活性化に応答して前記第１チャンネルを通じて伝送
されることを特徴とする請求項１に記載のビデオ信号伝
送方法。 - 【請求項３】 前記ビデオ信号と前記所定の同期信号は
Ｎ（Ｎは自然数）ビットを具備し、 前記第１ないし第４データは（Ｎ＋Ｍ（Ｍは自然数））
ビットを具備することを特徴とする請求項１に記載のビ
デオ信号伝送方法。 - 【請求項４】 ビデオ信号伝送方法は、 前記第３データ及び前記第４データを各々デコーディン
グして前記第１データ、前記第２データ、前記第１制御
信号及び前記第２制御信号を検出する段階をさらに具備
することを特徴とする請求項２に記載のビデオ信号伝送
方法。 - 【請求項５】 前記第３データが検出される場合に前記
第２制御信号は活性化され、 前記第４データが検出される場合に前記第２制御信号は
非活性化されることを特徴とする請求項４に記載のビデ
オ信号伝送方法。 - 【請求項６】 多数の第１データと多数の第２データと
を各々連続的なシリアルデータストリームに変換して第
１チャンネルを通じて伝送する段階と、 前記第１チャンネルを通じて受信された前記各々のシリ
アルデータストリームのスキューを補正して第３データ
を検出する段階とを具備し、 前記第３データと前記多数の第２データの各々が一致し
ないように前記多数の第１データの各々を変換して伝送
することを特徴とするデータ伝送方法。 - 【請求項７】 前記第１データは制御信号の活性化に応
答して前記第１チャンネルを通じて伝送され、 前記第２データは前記制御信号の非活性化に応答して前
記第１チャンネルを通じて伝送され、 前記第１ないし第３データは（Ｎ＋Ｍ（Ｎ及びＭは自然
数））ビットで構成されることを特徴とする請求項６に
記載のデータ伝送方法。 - 【請求項８】 ビデオ信号伝送方法は、 前記第３データを各々デコーディングして前記各々の第
１データ、前記各々の第２データ及び前記制御信号を検
出する段階をさらに具備することを特徴とする請求項７
に記載のデータ伝送方法。 - 【請求項９】 前記第３データと前記多数の第１データ
との各々が一致する場合に前記制御信号は活性化状態を
維持し、 前記第３データと前記多数の第２データの各々が一致す
る場合に前記制御信号は非活性化状態を維持することを
特徴とする請求項８に記載のデータ伝送方法。 - 【請求項１０】 各々のＲ／Ｇ／Ｂビデオ信号を各々の
ＤＣバランスされたＲ／Ｇ／Ｂビデオ信号にエンコーデ
ィングし、データイネーブル信号が活性化される場合、
前記各々のＤＣバランスされたＲ／Ｇ／Ｂビデオ信号を
前記各々のＲ／Ｇ／Ｂチャンネルを通じて伝送する第１
伝送段階と、 制御信号に相応する所定の同期コードをＤＣバランスさ
れた同期コードに変換し、前記データイネーブル信号が
非活性化される場合、前記ＤＣバランスされた同期コー
ドを前記Ｒ／Ｇ／Ｂチャンネルの少なくとも一つを通じ
て伝送する第２伝送段階と、 前記各々のＤＣバランスされたＲ／Ｇ／Ｂビデオ信号と
ＤＣバランスされた同期コードとを受信して前記各々の
ＤＣバランスされたＲ／Ｇ／Ｂビデオ信号のスキューを
補正し、スキュー補正されたＲ／Ｇ／Ｂビデオ信号を出
力する補正段階と、 前記補正段階の前記スキュー補正されたＲ／Ｇ／Ｂビデ
オ信号と前記ＤＣバランスされた同期コードとが一致し
ないように前記各々のＤＣバランスされたＲ／Ｇ／Ｂビ
デオ信号をエンコーディングするビデオ信号伝送方法。 - 【請求項１１】 ビデオ信号をＤＣバランスされた第１
データにエンコーディングし、第１制御信号の論理状態
に相応して発生した所定の同期信号をＤＣバランスされ
た第２データにエンコーディングするエンコーディング
回路と、 前記第１データを第１シリアルデータストリームに変換
し、前記第２データを第２シリアルデータストリームに
変換する変換回路と、 前記第１シリアルデータストリーム及び前記第２シリア
ルデータストリームとを伝送する第１チャンネルと、 前記第１チャンネルを通じて受信された前記第１シリア
ルデータストリーム及び前記第２データストリームのス
キューを補正して第３データ及び第４データを各々検出
する検出回路とを具備し、 前記エンコーディング回路は前記第２データと前記第３
データとが一致しないように前記第１データをエンコー
ディングすることを特徴とするビデオ信号伝送システ
ム。 - 【請求項１２】 前記第１シリアルデータストリームは
第２制御信号の活性化に応答して前記第１チャンネルを
通じて伝送され、 前記第２シリアルデータストリームは前記第２制御信号
の非活性化に応答して前記第１チャンネルを通じて伝送
されることを特徴とする請求項１１に記載のビデオ信号
伝送システム。 - 【請求項１３】 前記ビデオ信号伝送システムは、 前記第３データ及び前記第４データを各々デコーディン
グして前記第１データ、前記第２データ、前記第１制御
信号及び前記第２制御信号を検出するデコーディング回
路をさらに具備することを特徴とする請求項１２に記載
のビデオ信号伝送システム。 - 【請求項１４】 前記第３データが検出される場合に前
記第２制御信号は活性化され、 前記第４データが検出される場合に前記第２制御信号は
非活性化されることを特徴とする請求項１３に記載のビ
デオ信号伝送システム。 - 【請求項１５】 前記ビデオ信号と前記所定の同期信号
はＮ（Ｎは自然数）ビットを具備し、 前記第１ないし第４データは（Ｎ＋Ｍ（Ｍは自然数））
ビットを具備することを特徴とする請求項１１に記載の
ビデオ信号伝送システム。 - 【請求項１６】 多数の第１データと多数の第２デー
タの各々をシリアルデータストリームに変換する変換回
路と、 前記各々のシリアルデータストリームを伝送する第１チ
ャンネルと、 前記第１チャンネルを通じて受信された前記各々のシリ
アルデータストリームのスキューを補正して第３データ
を検出する第１検出回路とを具備し、 前記変換回路は前記第３データと前記多数の第２データ
の各々とが一致しないように前記多数の第１データの各
々を変換して伝送することを特徴とするデータ伝送シス
テム。 - 【請求項１７】 前記第１データの各々は制御信号の活
性化に応答して前記第１チャンネルを通じて伝送され、 前記第２データの各々は前記制御信号の非活性化に応答
して前記第１チャンネルを通じて伝送され、 前記第１ないし第３データの各々は（Ｎ＋Ｍ（Ｎ及びＭ
は自然数））ビットで構成されることを特徴とする請求
項１６に記載のデータ伝送システム。 - 【請求項１８】 前記データ伝送システムは、 前記第３データを各々デコーディングして前記各々の第
１データ、前記各々の第２データ及び前記制御信号を検
出する第２検出回路をさらに具備することを特徴とする
請求項１６に記載のデータ伝送システム。 - 【請求項１９】 前記第３データと前記多数の第１デー
タの各々とが一致する場合に前記制御信号は活性化状態
を維持し、 前記第３データと前記多数の第２データの各々とが一致
する場合に前記制御信号は非活性化状態を維持すること
を特徴とする請求項１８に記載のデータ伝送システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-054774 | 2001-09-06 | ||
| KR10-2001-0054774A KR100408416B1 (ko) | 2001-09-06 | 2001-09-06 | 디지털 비디오 신호 전송 시스템 및 전송방법 |
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| Publication Number | Publication Date |
|---|---|
| JP2003189122A true JP2003189122A (ja) | 2003-07-04 |
Family
ID=36083271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002261962A Ceased JP2003189122A (ja) | 2001-09-06 | 2002-09-06 | デジタルビデオ信号伝送システム及び伝送方法 |
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| US7184466B1 (en) * | 2002-09-12 | 2007-02-27 | Xilinx, Inc. | Radio frequency data conveyance system including configurable integrated circuits |
| EP1737174B1 (en) * | 2004-04-16 | 2015-05-27 | Thine Electronics, Inc. | Transmitter circuit, receiver circuit, data transmitting method and system |
| WO2006095313A1 (en) * | 2005-03-11 | 2006-09-14 | Koninklijke Philips Electronics N.V. | Method for remotely controlling a display apparatus based thereon and a portable device comprising such an apparatus |
| US7768507B2 (en) * | 2005-11-17 | 2010-08-03 | Ati Technologies Ulc | Methods and apparatus for driving a display device |
| DE102007017003B4 (de) * | 2007-04-11 | 2012-03-01 | Inova Semiconductors Gmbh | Verfahren und Vorrichtung zum Übertragen von unabhängigen Datenströmen über eine serielle Übertragungsstrecke unter Verwendung von Zeitmultiplex |
| US8036248B2 (en) * | 2008-10-29 | 2011-10-11 | Silicon Image, Inc. | Method, apparatus, and system for automatic data aligner for multiple serial receivers |
| CN102567828A (zh) * | 2010-12-21 | 2012-07-11 | 金蝶软件（中国）有限公司 | 一种合并报表的编制方法和装置 |
| US8750176B2 (en) * | 2010-12-22 | 2014-06-10 | Apple Inc. | Methods and apparatus for the intelligent association of control symbols |
| GB2489724B (en) * | 2011-04-06 | 2017-08-02 | Nexus Electronics Ltd | Digital video transmission |
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| US8897398B2 (en) | 2012-01-27 | 2014-11-25 | Apple Inc. | Methods and apparatus for error rate estimation |
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Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4338597A (en) * | 1980-03-06 | 1982-07-06 | Honeywell Information Systems Inc. | Remote monitor interface |
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| JPS63204838A (ja) * | 1987-02-19 | 1988-08-24 | Sumitomo Electric Ind Ltd | フレ−ム同期方式 |
| US4899383A (en) * | 1987-09-08 | 1990-02-06 | Westinghouse Electric Corp. | Apparatus and method for secure digital communication |
| JPH07264177A (ja) * | 1994-03-25 | 1995-10-13 | Matsushita Electric Ind Co Ltd | 並列信号光伝送方式 |
| JPH0865289A (ja) * | 1994-08-17 | 1996-03-08 | Japan Radio Co Ltd | ２値直列データ通信における同期方式 |
| US5974464A (en) * | 1995-10-06 | 1999-10-26 | Silicon Image, Inc. | System for high speed serial video signal transmission using DC-balanced coding |
| US5926172A (en) * | 1997-08-25 | 1999-07-20 | Int Labs, Inc. | Video data transmission and display system and associated methods for encoding/decoding synchronization information and video data |
| US6181300B1 (en) * | 1998-09-09 | 2001-01-30 | Ati Technologies | Display format conversion circuit with resynchronization of multiple display screens |
| EP1247118B1 (en) * | 2000-01-11 | 2005-04-13 | Input/Output, Inc. | Two-conductor bidirectional digital seismic telemetry interface |
| US6604219B1 (en) * | 2000-02-02 | 2003-08-05 | Calimetrics, Inc. | DC control of a multilevel signal |
| KR100708078B1 (ko) * | 2000-05-04 | 2007-04-16 | 삼성전자주식회사 | 디지털 비디오 데이터 전송방법, 수신방법, 전송장치,그리고 수신장치 |
| KR100374605B1 (ko) * | 2000-10-25 | 2003-03-04 | 삼성전자주식회사 | 그래픽 신호의 광 전송장치 및 방법 |
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2002
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