WO2017199603A1 - 通信システムおよび送信装置 - Google Patents

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WO2017199603A1
WO2017199603A1 PCT/JP2017/013925 JP2017013925W WO2017199603A1 WO 2017199603 A1 WO2017199603 A1 WO 2017199603A1 JP 2017013925 W JP2017013925 W JP 2017013925W WO 2017199603 A1 WO2017199603 A1 WO 2017199603A1
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WO
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signal
frequency
unit
clock signal
phase synchronization
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PCT/JP2017/013925
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亮太 篠田
貴志 増田
Original Assignee
ソニー株式会社
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    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
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Definitions

  • the present disclosure relates to a communication system that transmits and receives signals and a transmission device used in such a communication system.
  • Patent Document 1 discloses a communication system that changes a bit rate of a signal by exchanging information between a transmission device and a reception device.
  • bit rate when changing the bit rate of a signal during communication, it is desirable that the bit rate can be changed in a short time.
  • the communication system includes a transmission device and a reception device.
  • the transmission device includes a phase synchronization unit, a generation unit, and a control unit.
  • the phase synchronization unit is configured to generate a first clock signal and change the frequency of the first clock signal.
  • the generation unit generates a transmission signal based on the first clock signal.
  • the control unit controls the generation unit and the phase synchronization unit so as to change the frequency of the first clock signal while generating the transmission signal.
  • the reception device receives a transmission signal.
  • the transmission device includes a phase synchronization unit, a generation unit, and a control unit.
  • the phase synchronization unit is configured to generate a first clock signal and change the frequency of the first clock signal.
  • the generation unit generates a transmission signal based on the first clock signal.
  • the control unit controls the generation unit and the phase synchronization unit so as to change the frequency of the first clock signal while generating the transmission signal.
  • the first clock signal is generated by the phase synchronization unit, and the transmission signal is generated by the generation unit based on the first clock signal. At this time, a transmission signal is generated and the frequency of the first clock signal is changed.
  • the frequency of the first clock signal is changed while generating the transmission signal, so that a communication system capable of changing the bit rate in a short time is realized. it can.
  • the effect described here is not necessarily limited, and there may be any effect described in the present disclosure.
  • FIG. 1 is a block diagram illustrating a configuration example of a communication system according to an embodiment of the present disclosure.
  • FIG. 2 is a block diagram illustrating a configuration example of a transmission unit illustrated in FIG. 1.
  • FIG. 3 is a block diagram illustrating a configuration example of a phase synchronization unit illustrated in FIG. 2.
  • FIG. 2 is a block diagram illustrating a configuration example of a receiving unit illustrated in FIG. 1.
  • 3 is a flowchart illustrating an operation example of the communication system illustrated in FIG. 1.
  • FIG. 2 is a sequence diagram illustrating an operation example of the communication system illustrated in FIG. 1. It is explanatory drawing showing the example of 1 operation
  • FIG. 1 illustrates a configuration example of a communication system (communication system 1) according to an embodiment.
  • the communication system 1 is configured to be able to change the bit rate of the signal SIG to be transmitted.
  • the communication system 1 includes a transmission device 10 and a reception device 40.
  • the transmission device 10 transmits a signal SIG to the reception device 40 via the transmission path 91.
  • the bit rate BR of the signal SIG is configured to be set within a range of 100 Mbps to 1 Gbps, for example.
  • the signal SIG may be a single-ended signal or a differential signal including two signals inverted from each other.
  • the reception device 40 transmits a control signal SCTL to the transmission device 10 via the transmission path 92. This control signal may be a single-ended signal or a differential signal including two signals inverted from each other.
  • the transmission device 10 includes a processing unit 11 and a transmission unit 20.
  • the processing unit 11 generates data DT to be transmitted by performing a predetermined process.
  • the processing unit 11 also has a function of determining the bit rate BR of the signal SIG transmitted in the communication system 1 and notifying the determined bit rate BR to the transmission unit 20 using the bit rate instruction signal SBR. ing.
  • the transmission unit 20 receives the control signal SCTL transmitted from the reception device 40 and transmits the signal SIG at a bit rate BR corresponding to the bit rate instruction signal SBR.
  • FIG. 2 shows a configuration example of the transmission unit 20.
  • the transmission unit 20 includes a signal processing unit 21, a serializer 25, a clock signal generation unit 26, a phase synchronization unit 30, a mode determination unit 27, and a communication control unit 28.
  • the signal processing unit 21 generates a signal SIG1 that is parallel data based on the data DT supplied from the processing unit 11, the control signal supplied from the communication control unit 28, and the clock signal TxCK3.
  • the signal processing unit 21 includes a data signal generation unit 22, a training signal generation unit 23, and a command generation unit 24.
  • the data signal generation unit 22 generates a data signal by performing predetermined processing such as encoding processing on the data DT supplied from the processing unit 11 based on the control signal supplied from the communication control unit 28. It is.
  • the signal processing unit 21 outputs this data signal as a signal SIG1.
  • the training signal generator 23 generates a training signal when changing the bit rate BR based on the control signal supplied from the communication controller 28. And the signal processing part 21 outputs this training signal as signal SIG1.
  • This training signal has a signal pattern in which “1” and “0” alternate, such as “... 1010...” When serialized by a serializer 25 described later.
  • the command generation unit 24 generates a bit rate change command CMD based on the control signal supplied from the communication control unit 28. Specifically, the command generation unit 24 generates a bit rate change command CMD when the amount of change in the bit rate BR when changing the bit rate BR is large. Then, the signal processing unit 21 generates a signal SIG1 including the bit rate change command CMD based on the bit rate change command CMD.
  • the serializer 25 generates the signal SIG that is serial data by serializing the signal SIG1 based on the signal SIG1 that is parallel data and the clock signal TxCK2.
  • the serializer 25 transmits the signal SIG to the receiving device 40.
  • the serializer 25 also has a function of dividing the clock signal TxCK2 by a predetermined division ratio and outputting the divided clock signal as the clock signal TxCK3.
  • the clock signal generation unit 26 generates a clock signal TxCK1 having a frequency of about 10 MHz to 100 MHz, for example.
  • the clock signal generation unit 26 is configured using, for example, a PLL (Phase Locked Loop), and is configured to be able to change the frequency of the clock signal TxCK1 based on a control signal supplied from the communication control unit 28. Yes.
  • PLL Phase Locked Loop
  • the phase synchronization unit 30 generates the clock signal TxCK2 based on the clock signal TxCK1.
  • the phase synchronization unit 30 is configured using a so-called fractional N type PLL.
  • FIG. 3 shows a configuration example of the phase synchronization unit 30.
  • the phase synchronization unit 30 includes a phase frequency detector (PFD) 31, a charge pump 32, a loop filter 33, a voltage controlled oscillator 34, a frequency divider 35, and a frequency division ratio setting unit 36. And a synchronization detection circuit 37.
  • PFD phase frequency detector
  • the phase frequency detector 31 compares the phase of the clock signal TxCK1 with the phase of the clock signal TxCK11 output from the frequency divider 35.
  • the charge pump 32 selectively supplies current to the loop filter 33 or sinks current from the loop filter 33 based on the phase comparison result in the phase frequency detector 31.
  • the loop filter 33 is for determining a loop response characteristic in the phase synchronization unit 30.
  • the voltage controlled oscillator 34 generates a clock signal TxCK2 by oscillating at a frequency corresponding to the output voltage of the loop filter 33.
  • the frequency divider 35 generates the clock signal TxCK11 by dividing the clock signal TxCK2 by the frequency division ratio DR.
  • the frequency division ratio setting unit 36 sets the frequency division ratio DR in the frequency divider 35 based on the control signal supplied from the communication control unit 28.
  • the frequency division ratio setting unit 36 can set the frequency division ratio DR equivalently to a non-integer using, for example, delta-sigma ( ⁇ ) modulation.
  • the synchronization detection circuit 37 detects whether or not the phase synchronization unit 30 has established phase synchronization based on the clock signals TxCK1 and TxCK2, and notifies the communication control unit 28 of the detection result. In this example, the synchronization detection circuit 37 detects whether or not phase synchronization is established based on the clock signals TxCK1 and TxCK2.
  • the present invention is not limited to this.
  • the clock signal TxCK1 Whether phase synchronization is established based on TxCK11 may be detected, or whether phase synchronization is established based on the phase comparison result in the phase frequency detector 31 may be detected.
  • the transmission unit 20 can set the frequency of the clock signal TxCK2 in the range of, for example, 100 MHz to 1 GHz by changing the frequency of the clock signal TxCK1 and the frequency division ratio DR in the phase synchronization unit 30. . Thereby, the transmission unit 20 can set the bit rate of the signal SIG in the range of 100 Mbps to 1 Gbps in this example.
  • the mode determination unit 27 determines an operation for changing the bit rate BR based on the bit rate instruction signal SBR.
  • the transmission unit 20 uses one of the two operation modes M1 and M2 according to the amount of change in the bit rate BR.
  • the operation mode M1 is a mode used when the change amount of the bit rate BR is small
  • the operation mode M2 is a mode used when the change amount of the bit rate BR is large.
  • the mode determination unit 27 checks whether or not the amount of change in the bit rate BR is smaller than a predetermined amount based on the bit rate instruction signal SBR.
  • the mode determination unit 27 checks whether or not the difference between the current bit rate BR and the changed bit rate BR is smaller than, for example, 20% of the current bit rate BR. The mode determination unit 27 determines that the operation mode M1 should be used when the change amount of the bit rate BR is smaller than the predetermined amount, and when the change amount of the bit rate BR is larger than the predetermined amount. Determines that the operation mode M2 should be used. And the mode determination part 27 notifies the communication control part 28 of the determination result using the mode signal SMD with the information of the bit rate BR after a change.
  • the communication control unit 28 based on the mode signal SMD supplied from the mode determination unit 27, the detection result notified from the synchronization detection circuit 37, and the control signal SCTL supplied from the receiving device 40, The operation of the transmission unit 20 is controlled by supplying control signals to the signal generation unit 26 and the phase synchronization unit 30, respectively.
  • the receiving device 40 includes a receiving unit 50 and a processing unit 41.
  • the receiving unit 50 receives the signal SIG transmitted from the transmission device 10 and transmits a control signal SCTL to the transmission device 10.
  • the processing unit 41 performs predetermined processing based on the data received by the receiving unit 50.
  • FIG. 4 shows a configuration example of the receiving unit 50.
  • the receiver 50 includes a CDR (Clock and Data Recovery) circuit 51, a deserializer 53, a signal processor 54, and a control signal generator 56.
  • CDR Lock and Data Recovery
  • the CDR circuit 51 generates a clock signal RxCK1 and a signal SIG2 based on the signal SIG.
  • the CDR circuit 51 is configured using, for example, a PLL.
  • the CDR circuit 51 has a synchronization detection circuit 52.
  • the synchronization detection circuit 52 detects whether the CDR circuit 51 has established phase synchronization and notifies the control signal generation unit 56 of the detection result.
  • the deserializer 53 generates a signal SIG3 that is parallel data by deserializing the signal SIG2 based on the signal SIG2 that is serial data and the clock signal RxCK1.
  • the deserializer 53 also has a function of dividing the clock signal RxCK1 by a predetermined division ratio and outputting the divided clock signal as the clock signal RxCK2.
  • the signal processing unit 54 performs predetermined processing such as decoding processing based on the signal SIG3 and the clock signal RxCK2.
  • the signal processing unit 54 has a command analysis unit 55.
  • the command analysis unit 55 analyzes whether or not the signal SIG received by the reception unit 50 includes a bit rate change command CMD. Then, the signal processing unit 54 supplies the processing result to the processing unit 41.
  • the control signal generator 56 generates the control signal SCTL based on the detection result notified from the synchronization detection circuit 52.
  • the control signal generation unit 56 transmits the control signal SCTL to the transmission device 10.
  • the clock signal generation unit 26 and the phase synchronization unit 30 correspond to a specific example of “phase synchronization unit” in the present disclosure.
  • the signal processing unit 21 and the serializer 25 correspond to a specific example of “generation unit” in the present disclosure.
  • the mode determination unit 27 and the communication control unit 28 correspond to a specific example of “control unit” in the present disclosure.
  • the operation mode M1 corresponds to a specific example of “first frequency change mode” in the present disclosure.
  • the operation mode M2 corresponds to a specific example of “second frequency change mode” in the present disclosure.
  • the CDR circuit 51 corresponds to a specific example of “clock recovery unit” in the present disclosure.
  • the processing unit 11 In the transmission device 10 (FIG. 1), the processing unit 11 generates data DT to be transmitted by performing predetermined processing. Further, the processing unit 11 determines the bit rate BR of the signal SIG, and notifies the determined bit rate BR to the transmission unit 20 using the bit rate instruction signal SBR. In the transmission unit 20 (FIG. 2), the signal processing unit 21 generates a signal SIG1 that is parallel data based on the data DT supplied from the processing unit 11, the control signal supplied from the communication control unit 28, and the clock signal TxCK3. Is generated.
  • the data signal generation unit 22 of the transmission unit 20 generates a data signal by performing predetermined processing such as encoding processing on the data DT based on the control signal supplied from the communication control unit 28.
  • the training signal generation unit 23 of the transmission unit 20 generates a training signal based on the control signal supplied from the communication control unit 28.
  • the command generation unit 24 of the transmission unit 20 generates a bit rate change command CMD based on the control signal supplied from the communication control unit 28.
  • the serializer 25 serializes the signal SIG1 based on the signal SIG1 that is parallel data and the clock signal TxCK2, thereby generating a signal SIG that is serial data.
  • the serializer 25 divides the clock signal TxCK2 by a predetermined division ratio and outputs the divided clock signal as the clock signal TxCK3.
  • the clock signal generation unit 26 generates a clock signal TxCK1.
  • the phase synchronization unit 30 generates a clock signal TxCK2 based on the clock signal TxCK1.
  • the synchronization detection circuit 37 of the phase synchronization unit 30 detects whether or not the phase synchronization unit 30 has established phase synchronization, and notifies the communication control unit 28 of the detection result.
  • the mode determination unit 27 determines which of the operation modes M1 and M2 should be used when changing the bit rate BR, and displays the determination result after the change. Is notified to the communication control unit 28 using the mode signal SMD.
  • the communication control unit 28 based on the mode signal SMD supplied from the mode determination unit 27, the detection result notified from the synchronization detection circuit 37, and the control signal SCTL supplied from the receiving device 40, By supplying control signals to the signal generation unit 26 and the phase synchronization unit 30, the operation of the transmission unit 20 is controlled.
  • the CDR circuit 51 In the receiving unit 50 (FIG. 4) of the receiving device 40, the CDR circuit 51 generates the clock signal RxCK1 and the signal SIG2 based on the signal SIG.
  • the synchronization detection circuit 52 of the CDR circuit 51 detects whether or not the CDR circuit 51 has established phase synchronization, and notifies the control signal generation unit 56 of the detection result.
  • the deserializer 53 generates a signal SIG3 that is parallel data by deserializing the signal SIG2 based on the signal SIG2 that is serial data and the clock signal RxCK1. In addition, the deserializer 53 divides the clock signal RxCK1 by a predetermined division ratio, and outputs the divided clock signal as the clock signal RxCK2.
  • the signal processing unit 54 performs predetermined processing such as decoding processing based on the signal SIG3 and the clock signal RxCK2.
  • the command analysis unit 55 of the signal processing unit 54 analyzes whether or not the signal SIG received by the reception unit 50 includes the bit rate change command CMD.
  • the control signal generator 56 generates the control signal SCTL based on the detection result notified from the synchronization detection circuit 52.
  • the processing unit 41 (FIG. 1) performs a predetermined process based on the data received by the receiving unit 50.
  • FIG. 5 illustrates an example of an operation for changing the bit rate BR in the communication system 1.
  • the communication system 1 determines which of the operation modes M1 and M2 should be used based on the bit rate instruction signal SBR when transmitting the signal SIG, and based on the determination result
  • the bit rate BR of the signal SIG is changed. This operation will be described in detail below.
  • the transmission device 10 starts transmission of the signal SIG (step S1). Specifically, first, the clock signal generation unit 26 generates a clock signal TxCK1 having a certain frequency based on the control signal supplied from the communication control unit 28. Further, the phase synchronization unit 30 sets the frequency division ratio DR based on the control signal supplied from the communication control unit 28, and generates the clock signal TxCK2 based on the clock signal TxCK1.
  • the data signal generation unit 22 of the signal processing unit 21 performs a predetermined process such as an encoding process on the data DT supplied from the processing unit 11 based on a control signal from the communication control unit 28 to generate a data signal. Generate. Then, the signal processing unit 21 generates a signal SIG1 based on this data signal.
  • the serializer 25 generates the signal SIG by serializing the signal SIG1, and transmits the signal SIG to the receiving device 40.
  • the CDR circuit 51 of the receiving device 40 receives this signal SIG and generates a signal SIG2 and a clock signal RxCK1 based on this signal SIG.
  • the deserializer 53 generates a signal SIG3 which is parallel data by deserializing the signal SIG2 based on the serial signal SIG2 and the clock signal RxCK1.
  • the signal processing unit 54 performs predetermined processing such as decoding processing based on the signal SIG3 and the clock signal RxCK2.
  • the mode determination unit 27 of the transmission device 10 confirms whether there is a request for changing the bit rate BR (step S2). Specifically, the mode determination unit 27 checks whether or not the bit rate instruction signal SBR is supplied from the processing unit 11. If there is no request for changing the bit rate BR, step S2 is repeated. When there is a request for changing the bit rate BR, the process proceeds to step S3.
  • the mode determination unit 27 confirms whether or not the amount of change in the bit rate BR is large (step S3). Specifically, the mode determination unit 27 confirms whether or not the change amount of the bit rate BR is smaller than a predetermined amount based on the bit rate instruction signal SBR. For example, the mode determination unit 27 checks whether or not the difference between the current bit rate BR and the changed bit rate BR is greater than, for example, 20% of the current bit rate BR. When the change amount of the bit rate BR is larger than the predetermined amount (“Y” in step S3), the mode determination unit 27 determines that the operation mode M2 should be used, and the determination result is determined based on the bit rate. Along with the BR information, the communication control unit 28 is notified using the mode signal SMD.
  • step S11 When the change amount of the bit rate BR is smaller than the predetermined amount (“N” in step S3), the mode determination unit 27 determines that the operation mode M1 should be used, and the determination result is Along with the information of the bit rate BR, the communication control unit 28 is notified using the mode signal SMD. Then, the process proceeds to step S21.
  • FIG. 6 shows the operation of the communication system 1 in the operation mode M2.
  • steps S41 to S48 correspond to steps S11 to S18 in FIG. 5, respectively.
  • the transmission apparatus 10 transmits a bit rate change command CMD (steps S11 and S41). Specifically, first, the command generation unit 24 of the signal processing unit 21 generates a bit rate change command CMD based on a control signal from the communication control unit 28. Then, the signal processing unit 21 generates a signal SIG1 including the bit rate change command CMD. The serializer 25 generates the signal SIG by serializing the signal SIG1, and transmits the signal SIG to the receiving device 40.
  • the receiving device 40 receives the signal SIG including the bit rate change command CMD. Then, the command analysis unit 55 confirms that the signal SIG received by the reception unit 50 includes the bit rate change command CMD.
  • the transmission device 10 stops transmission of the signal SIG (steps S12 and S42). Specifically, the signal processing unit 21 stops processing based on the control signal supplied from the communication control unit 28. Thereby, the transmitter 10 stops the transmission of the signal SIG. As a result, phase synchronization is temporarily lost in the CDR circuit 51 of the receiving device 40.
  • the transmission device 10 changes the frequency setting (steps S13 and S43). Specifically, first, the clock signal generation unit 26 changes the frequency of the clock signal TxCK1 based on the control signal supplied from the communication control unit 28. Further, the phase synchronization unit 30 changes the frequency division ratio DR based on the control signal supplied from the communication control unit 28. As a result, the phase synchronization unit 30 temporarily loses phase synchronization. Then, the phase synchronization unit 30 starts operation toward establishment of phase synchronization.
  • the frequency of the clock signal TxCK1 is changed and the frequency division ratio DR is changed.
  • the present invention is not limited to this. Instead, for example, the frequency division ratio DR may be changed without changing the frequency of the clock signal TxCK1, or the frequency of the clock signal TxCK1 may be changed without changing the frequency division ratio DR. Good. That is, the transmission apparatus 10 can determine how to set the frequency and the frequency division ratio DR of the clock signal TxCK1 according to the changed frequency.
  • the receiving device 40 makes a transmission request for training signals (steps S14 and S44). That is, in steps S12 and S42, the CDR circuit 51 of the receiving device 40 has once lost phase synchronization, so the synchronization detection circuit 52 of the receiving device 40 detects that the CDR circuit 51 has not established phase synchronization. . Then, the control signal generation unit 56 generates a control signal SCTL indicating a training signal transmission request based on the detection result, and transmits the control signal SCTL to the transmission device 10. The communication control unit 28 of the transmission device 10 receives this control signal SCTL.
  • phase synchronization unit 30 of the transmission device 10 establishes phase synchronization (step S45). Specifically, first, the synchronization detection circuit 37 of the transmission device 10 confirms whether or not the phase synchronization unit 30 has established phase synchronization (step S15). If phase synchronization has not been established yet ("N" in step S15), the process returns to step S15 and repeats until phase synchronization is established.
  • the transmission device 10 starts transmission of a signal SIG (training signal) (steps S16 and S46). Specifically, since the transmission apparatus 10 has already received the training signal transmission request in steps S14 and S44, the training signal generation unit 23 of the signal processing unit 21 is based on the control signal from the communication control unit 28. Generate a training signal. Then, the serializer 25 generates a signal SIG by serializing the signal SIG1 (training signal), and transmits the signal SIG to the receiving device 40.
  • a signal SIG training signal
  • the receiving device 40 receives this signal SIG. Then, the CDR circuit 51 of the receiving device 40 starts an operation for establishing phase synchronization based on the signal SIG (training signal). That is, in steps S12 and S42, the CDR circuit 51 of the receiving device 40 is out of phase synchronization. Therefore, the CDR circuit 51 operates to establish phase synchronization based on the signal SIG (training signal). To start.
  • step S47 the CDR circuit 51 of the receiving device 40 establishes phase synchronization. Specifically, first, the synchronization detection circuit 52 of the reception device 40 checks whether the CDR circuit 51 has established phase synchronization (step S17). If phase synchronization has not been established yet ("N" in step S17), the process returns to step S17 and is repeated until phase synchronization is established.
  • the receiving device 40 makes a transmission stop request for the training signal (steps S18 and S48).
  • the control signal generation unit 56 generates a control signal SCTL indicating a training signal transmission stop request based on the detection result in the synchronization detection circuit 52, and transmits the control signal SCTL to the transmission device 10.
  • the transmission device 10 starts transmitting a training signal (step S21). Specifically, the training signal generation unit 23 of the signal processing unit 21 generates a training signal based on the control signal from the communication control unit 28. Then, the serializer 25 generates a signal SIG by serializing the signal SIG1 (training signal), and transmits the signal SIG to the receiving device 40. The CDR circuit 51 of the receiving device 40 continues to maintain phase synchronization.
  • the transmission device 10 changes the frequency setting (step S22). Specifically, first, the phase synchronization unit 30 changes the frequency division ratio DR based on the control signal supplied from the communication control unit 28. At this time, the communication control unit 28 changes the frequency division ratio DR within a range in which the phase synchronization unit 30 and the CDR circuit 51 can maintain the phase synchronization.
  • the synchronization detection circuit 37 of the transmission device 10 confirms whether or not the phase synchronization unit 30 maintains phase synchronization (step S23).
  • step S23 when the phase synchronization is not maintained (“N” in step S23), the transmission device 10 stops the transmission of the training signal (step S24). Specifically, the training signal generation unit 23 of the signal processing unit 21 stops processing based on the control signal supplied from the communication control unit 28. Thereby, the transmitter 10 stops the transmission of the signal SIG. As a result, phase synchronization is temporarily lost in the CDR circuit 51 of the receiving device 40. Then, the process proceeds to step S13.
  • step S23 If the phase synchronization is maintained in step S23 (“Y” in step S23), the synchronization detection circuit 52 of the reception device 40 checks whether the CDR circuit 51 is maintaining phase synchronization ( Step S25).
  • step S25 when the phase synchronization is not maintained (“N” in step S25), the receiving device 40 makes a training signal transmission stop request (step S26). Specifically, the control signal generation unit 56 generates a control signal SCTL indicating a training signal transmission stop request based on the detection result in the synchronization detection circuit 52, and transmits the control signal SCTL to the transmission device 10. Thereby, the transmission apparatus 10 stops transmission of a training signal (step S27). As a result, phase synchronization is temporarily lost in the CDR circuit 51 of the receiving device 40. Then, the process proceeds to step S13.
  • the transmitting apparatus 10 checks whether or not the frequency of the clock signal TxCK2 has reached the target frequency (step S28). . Specifically, the communication control unit 28 obtains the frequency of the clock signal TxCK2 based on the frequency setting in the clock signal generation unit 26 and the setting of the frequency division ratio DR in the phase synchronization unit 30, and this frequency is the mode signal. It is confirmed whether or not the frequency (target frequency) corresponding to the changed bit rate BR included in the SMD has been reached. If the target frequency has not yet been reached, the process returns to step S22, and these operations are repeated until the target frequency is reached. In this way, the communication control unit 28 gradually changes the frequency of the clock signal TxCK2 by gradually changing the frequency division ratio DR in a plurality of times.
  • FIG. 7A and 7B show an example in which the bit rate BR is changed from 1 Gbps to 0.9 Gbps using the operation mode M1.
  • the bit rate BR is linearly changed at the rate of change.
  • the bit rate BR is changed smoothly.
  • the rate of change is 0.1% / ⁇ sec. I try to be as follows. That is, the rate of change is set so that the phase synchronization unit 30 and the CDR circuit 51 can maintain phase synchronization. Therefore, this rate of change is not limited to this value, and is set according to the performance of the phase synchronization unit 30 and the CDR circuit 51.
  • step S28 if the frequency of the clock signal TxCK2 has reached the target frequency, the process proceeds to step S9.
  • the transmission device 10 starts transmitting a data signal (step S9).
  • the training signal generation unit 23 of the signal processing unit 21 stops processing based on the control signal supplied from the communication control unit 28.
  • the data signal generation unit 22 of the signal processing unit 21 performs data processing by performing predetermined processing such as encoding processing on the data DT supplied from the processing unit 11 based on the control signal from the communication control unit 28. Generate a signal.
  • the signal processing unit 21 generates a signal SIG1 based on this data signal.
  • the serializer 25 generates the signal SIG by serializing the signal SIG1, and transmits the signal SIG to the receiving device 40.
  • the receiving device 40 receives this signal SIG.
  • the two operation modes M1 and M2 are provided, so the time required for changing the bit rate BR Can be shortened. That is, for example, in the operation mode M2, the transmission of the signal SIG is temporarily stopped, the frequency settings of the clock signal generation unit 26 and the phase synchronization unit 30 are changed, and the phase synchronization unit 30 establishes phase synchronization. At that time, for the phase synchronization unit 30 to establish the phase synchronization, for example, 500 ⁇ sec. Takes time. Then, after the phase synchronization unit 30 establishes phase synchronization, the transmission device 10 transmits a signal SIG (training signal).
  • a signal SIG training signal
  • the transmitter 10 and the receiver 40 are AC-coupled, for example, 50 ⁇ sec. Is used to charge the capacitor used for the AC coupling. Takes time.
  • the CDR circuit 51 establishes phase synchronization. At that time, the CDR circuit 51 establishes phase synchronization, for example, 50 ⁇ sec. Takes time.
  • the transmission device 10 starts transmission of the signal SIG (data signal). Therefore, when the bit rate BR is changed using the operation mode M2 in this way, for example, about 600 ⁇ sec. Takes time. On the other hand, for example, when the bit rate BR is changed from 1 Gbps to 0.9 Gbps, as shown in FIGS.
  • the operation mode M1 for example, 100 ⁇ sec. ⁇ 200 ⁇ sec. It only takes about a minute.
  • the communication system 1 it is determined which of the two operation modes M1 and M2 should be used based on the amount of change in the bit rate BR.
  • the operation mode M1 can be used when the change amount of the bit rate BR is small
  • the operation mode M2 can be used when the change amount of the bit rate BR is large. Thereby, for example, when the change amount of the bit rate BR is small, the time required for changing the bit rate BR can be shortened.
  • phase synchronization unit 30 is configured using a so-called fractional N type PLL, for example, when the bit rate BR is changed using the operation mode M1, the degree of freedom in setting the frequency division ratio DR Therefore, the frequency of the clock signal TxCK2 can be changed more smoothly.
  • the bit rate BR of the signal SIG also changes smoothly, the CDR circuit 51 can easily maintain phase synchronization.
  • the transmission apparatus 10 when changing the bit rate BR, transmits a training signal having an alternating pattern such as “... 1010. Thereby, since the transition frequency in the signal SIG can be increased, the CDR circuit 51 can easily perform phase synchronization. In addition, since such a training signal is less likely to generate so-called ISI (Inter Symbol Interference) jitter, it is possible to reduce the possibility that a reception error occurs in the receiving device 40. Further, when the receiving device 40 receives such a training signal, the parallel data output from the deserializer 53 is fixed. Therefore, in the receiving device 40, data transition can be suppressed, so that power consumption can be reduced.
  • ISI Inter Symbol Interference
  • the transmission device 10 transmits the bit rate change command CMD.
  • the receiving device 40 can grasp that the bit rate BR will change greatly in the future. Therefore, the receiving device 40 can perform various processes in preparation for a change in the bit rate BR, for example. Specifically, for example, phase synchronization can be easily established by temporarily expanding the loop band of the CDR circuit 51. Since various processes can be performed in this way, the degree of freedom of operation can be increased.
  • the CDR circuit can easily maintain phase synchronization in the operation mode M1.
  • the transmission device transmits a training signal having an alternating pattern, so that the CDR circuit can easily perform phase synchronization, and a reception error occurs in the reception device.
  • the possibility of occurrence can be reduced, and power consumption can be reduced in the receiving apparatus.
  • the transmission device transmits the bit rate change command, so that the reception device can grasp that the bit rate will change greatly in the future.
  • various processes in preparation for a change in the bit rate can be performed, so that the degree of freedom of operation can be increased.
  • the training signal has an alternating pattern such as “... 1010...”, but the present invention is not limited to this. Instead, for example, a repetitive pattern such as “... 11001100...” Or a repetitive pattern such as “. Even in this case, the receiving device 40 can suppress data transition, and thus power consumption can be reduced.
  • the training signal may have a predetermined repetition pattern closer to actual data.
  • a training pattern in USB (Universal Serial Bus) 3.0 or a PRBS (Pseudo Random Bit Sequence) pattern can be used.
  • the pattern which encoded these patterns by 8B10B or 64B66B can be used.
  • the PRBS pattern for example, a pattern such as PRBS7, PRBS9, PRBS11, PRBS31 can be used.
  • the receiver 40 is provided with an equalizer for compensating for the loss of the high frequency component in the transmission path 91, and the equalizer coefficient is optimized using this training signal. You may make it perform.
  • the command generation unit 24 generates the bit rate change command CMD when the amount of change in the bit rate BR is large.
  • the command generation unit 24 may generate the bit rate change command CMD not only when the change amount of the bit rate BR is large but also when the change amount of the bit rate BR is small. That is, when changing the bit rate BR, the command generation unit 24 may generate the bit rate change command CMD regardless of the change amount of the bit rate BR.
  • the command generation unit 24 is provided.
  • the present invention is not limited to this.
  • the command generation unit 24 may be omitted.
  • the transmission apparatus 10 changes the bit rate BR while transmitting the training signal, but the present invention is not limited to this. Instead, for example, the bit rate BR may be changed while transmitting the data signal generated by the data signal generator 22.
  • the signal SIG is transmitted via the transmission path 91 and the control signal SCTL is transmitted via the transmission path 92.
  • the communication system 1A includes a transmission device 10A and a reception device 40A.
  • the transmission device 10A has a transmission unit 20A.
  • the receiving device 40A includes a receiving unit 50A.
  • the transmitting unit 20A transmits the signal SIG to the receiving unit 50A via the transmission path 91.
  • the receiver 50A transmits the control signal SCTL to the transmitter 20A via the transmission path 91.
  • one transmission unit 20 is provided in the transmission device 10 and one reception unit 50 is provided in the reception device 40.
  • the communication system 1B includes a transmission device 10B and a reception device 40B.
  • the transmission device 10B includes a processing unit 11B and transmission units 201 and 202.
  • the transmission units 201 and 202 have the same configuration as the transmission unit 20 according to the above embodiment.
  • the receiving device 40B includes receiving units 501, 502 and a processing unit 41B.
  • the receiving units 501 and 502 have the same configuration as the receiving unit 50 according to the above embodiment.
  • the transmission unit 201 transmits the signal SIG to the reception unit 501 via the transmission path 91, and the reception unit 501 transmits the control signal SCTL to the transmission unit 201 via the transmission path 92.
  • the transmission unit 202 transmits the signal SIG to the reception unit 502 via the transmission path 93, and the reception unit 502 transmits the control signal SCTL to the transmission unit 202 via the transmission path 94.
  • the present modification may be applied to the communication system 1A according to the modification 5.
  • a plurality of transmission units 20A may be provided in the transmission device and two reception units 50A may be provided in the reception device as in the communication system 1C illustrated in FIG.
  • the communication system 1C includes a transmission device 10C and a reception device 40C.
  • the transmission device 10C includes a processing unit 11B and transmission units 20A1 and 20A2.
  • the transmission units 20A1 and 20A2 have the same configuration as the transmission unit 20A according to the communication system 1A (FIG. 8).
  • the receiving device 40C includes receiving units 50A1 and 50A2 and a processing unit 41B.
  • the receiving units 50A1 and 50A2 have the same configuration as the receiving unit 50A according to the communication system 1A (FIG. 8).
  • the transmission unit 20A1 transmits the signal SIG to the reception unit 50A1 via the transmission path 91, and the reception unit 50A1 transmits the control signal SCTL to the transmission unit 20A1 via the transmission path 91.
  • the transmission unit 20A2 transmits the signal SIG to the reception unit 50A2 via the transmission path 92, and the reception unit 50A2 transmits the control signal SCTL to the transmission unit 20A2 via the transmission path 92.
  • the reception device may transmit the control signal SCTL to the transmission device via one transmission path.
  • the communication system 1D includes a transmission device 10D and a reception device 40D.
  • the transmission device 10D includes a processing unit 11D and transmission units 20D1 and 20D2.
  • the receiving device 40D includes receiving units 50D1 and 50D2 and a processing unit 41D.
  • the transmission unit 20D1 transmits the signal SIG to the reception unit 50D1 via the transmission path 91.
  • the transmission unit 20D2 transmits the signal SIG to the reception unit 50D2 via the transmission path 92.
  • the processing unit 41D of the reception device 40D transmits the control signal SCTL to the processing unit 11D of the transmission device 10D via the transmission path 93.
  • the phase synchronization unit 30 is configured using a fractional N-type PLL.
  • the present invention is not limited to this, and instead, for example, the frequency division ratio DR is set to various values.
  • the phase synchronization unit 30 may be configured using a PLL that can be set to an integer.
  • phase synchronization unit configured to generate a first clock signal and change a frequency of the first clock signal; a generation unit to generate a transmission signal based on the first clock signal;
  • a transmission device having a control unit that controls the generation unit and the phase synchronization unit so as to change the frequency of the first clock signal while generating the transmission signal;
  • a communication system comprising: a receiving device that receives the transmission signal.
  • the control unit changes the frequency of the first clock signal while maintaining the phase synchronization in the phase synchronization unit by gradually changing the frequency setting in the phase synchronization unit.
  • the control unit Having a first frequency change mode and a second frequency change mode; In the first frequency change mode, changing the frequency of the first clock signal while generating the transmission signal, The communication system according to (2), wherein in the second frequency change mode, the frequency of the first clock signal is changed while the generation of the transmission signal is stopped.
  • the control unit selects one of the first frequency change mode and the second frequency change mode based on a frequency change amount when changing the frequency of the first clock signal.
  • the control unit Selecting the first frequency change mode when the frequency change amount is smaller than a predetermined amount; The communication system according to (5), wherein the second frequency change mode is selected when the frequency change amount is larger than the predetermined amount. (7) In the first frequency change mode, the control unit switches the mode from the first frequency change mode to the second frequency change mode when the phase synchronization in the phase synchronization unit is lost.
  • the communication system according to any one of (3) to (6).
  • the reception device includes a clock generation unit that generates a second clock signal based on the transmission signal.
  • the reception device When the phase of the transmission signal and the phase of the second clock signal are out of phase in the clock generation unit, the reception device generates a control signal and transmits the control signal to the transmission device
  • the communication system according to (8).
  • Communications system (11) The communication system according to any one of (3) to (10), wherein the generation unit generates a signal having a repetitive pattern as the transmission signal in the first frequency change mode.
  • the phase synchronization unit includes: A clock generator for generating a third clock signal; A frequency divider that divides the first clock signal to generate a fourth clock signal; A phase comparator that compares the phase of the third clock signal with the phase of the fourth clock signal; An oscillation unit that generates the first clock signal based on a phase comparison result in the phase comparison unit, and The communication according to any one of (2) to (11), wherein the frequency setting includes one or both of a setting of a frequency of the third clock signal and a setting of a dividing ratio in the dividing unit. system. (13) The communication system according to any one of (1) to (12), wherein the phase synchronization unit includes a fractional N type phase synchronization circuit.
  • a phase synchronization unit configured to generate a first clock signal and change a frequency of the first clock signal;
  • a generator for generating a transmission signal based on the first clock signal;
  • a transmission device comprising: a control unit that controls the generation unit and the phase synchronization unit so as to change a frequency of the first clock signal while generating the transmission signal.

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Abstract

本開示の通信システムは、第１のクロック信号を生成し、第１のクロック信号の周波数を変更可能に構成された位相同期部と、第１のクロック信号に基づいて送信信号を生成する生成部と、送信信号を生成させつつ第１のクロック信号の周波数を変更させるように生成部および位相同期部を制御する制御部とを有する送信装置と、送信信号を受信する受信装置とを備える。

Description

通信システムおよび送信装置
　本開示は、信号を送受信する通信システム、およびそのような通信システムにおいて用いられる送信装置に関する。
　通信システムでは、例えば、通信の途中で信号のビットレートを変更したい場合がある。例えば、特許文献１には、送信装置と受信装置との間で相互に情報のやりとりを行うことにより、信号のビットレートを変更する通信システムが開示されている。
特開平１０－１４５４３６号公報
　このように通信の途中で信号のビットレートを変更する場合には、短い時間でビットレートを変更できることが望まれる。
　短い時間でビットレートを変更できる通信システムおよび送信装置を提供することが望ましい。
　本開示の一実施の形態における通信システムは、送信装置と、受信装置とを備えている。送信装置は、位相同期部と、生成部と、制御部とを有している。位相同期部は、第１のクロック信号を生成し、第１のクロック信号の周波数を変更可能に構成されたものである。生成部は、第１のクロック信号に基づいて送信信号を生成するものである。制御部は、送信信号を生成させつつ第１のクロック信号の周波数を変更させるように生成部および位相同期部を制御するものである。受信装置は、送信信号を受信するものである。
　本開示の一実施の形態における送信装置は、位相同期部と、生成部と、制御部とを備えている。位相同期部は、第１のクロック信号を生成し、第１のクロック信号の周波数を変更可能に構成されたものである。生成部は、第１のクロック信号に基づいて送信信号を生成するものである。制御部は、送信信号を生成させつつ第１のクロック信号の周波数を変更させるように生成部および位相同期部を制御するものである。
　本開示の一実施の形態における通信システムおよび送信装置では、位相同期部により第１のクロック信号が生成され、その第１のクロック信号に基づいて、生成部により、送信信号が生成される。その際、送信信号が生成されるとともに、第１のクロック信号の周波数が変更される。
　本開示の一実施の形態における通信システムおよび送信装置によれば、送信信号を生成しつつ第１のクロック信号の周波数を変更するようにしたので、短い時間でビットレートを変更できる通信システムを実現できる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る通信システムの一構成例を表すブロック図である。 図１に示した送信部の一構成例を表すブロック図である。 図２に示した位相同期部の一構成例を表すブロック図である。 図１に示した受信部の一構成例を表すブロック図である。 図１に示した通信システムの一動作例を表すフローチャートである。 図１に示した通信システムの一動作例を表すシーケンス図である。 図１に示した通信システムの一動作例を表す説明図である。 図１に示した通信システムの他の動作例を表す説明図である。 変形例に係る通信システムの一構成例を表すブロック図である。 他の変形例に係る通信システムの一構成例を表すブロック図である。 他の変形例に係る通信システムの一構成例を表すブロック図である。 他の変形例に係る通信システムの一構成例を表すブロック図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。
＜実施の形態＞
［構成例］
　図１は、一実施の形態に係る通信システム（通信システム１）の一構成例を表すものである。通信システム１は、伝送する信号ＳＩＧのビットレートを変更可能に構成されたものである。通信システム１は、送信装置１０と、受信装置４０とを備えている。送信装置１０は、伝送路９１を介して、受信装置４０に対して信号ＳＩＧを送信する。信号ＳＩＧのビットレートＢＲは、この例では、例えば１００Ｍｂｐｓ以上１Ｇｂｐｓ以下の範囲で設定可能に構成されている。信号ＳＩＧは、シングルエンド信号であってもよいし、互いに反転した２つの信号を含む差動信号であってもよい。また、受信装置４０は、伝送路９２を介して、送信装置１０に対して制御信号ＳＣＴＬを送信する。この制御信号は、シングルエンド信号であってもよいし、互いに反転した２つの信号を含む差動信号であってもよい。
（送信装置１０）
　送信装置１０は、処理部１１と、送信部２０とを有している。処理部１１は、所定の処理を行うことにより、送信すべきデータＤＴを生成するものである。また、処理部１１は、通信システム１において伝送される信号ＳＩＧのビットレートＢＲを決定し、決定したビットレートＢＲを、ビットレート指示信号ＳＢＲを用いて送信部２０に通知する機能をも有している。送信部２０は、受信装置４０から送信された制御信号ＳＣＴＬを受信するとともに、ビットレート指示信号ＳＢＲに応じたビットレートＢＲで、信号ＳＩＧを送信するものである。
　図２は、送信部２０の一構成例を表すものである。送信部２０は、信号処理部２１と、シリアライザ２５と、クロック信号生成部２６と、位相同期部３０と、モード判定部２７と、通信制御部２８とを有している。
　信号処理部２１は、処理部１１から供給されたデータＤＴ、通信制御部２８から供給された制御信号、およびクロック信号ＴｘＣＫ３に基づいて、パラレルデータである信号ＳＩＧ１を生成するものである。信号処理部２１は、データ信号生成部２２と、トレーニング信号生成部２３と、コマンド生成部２４とを有している。
　データ信号生成部２２は、通信制御部２８から供給された制御信号に基づいて、処理部１１から供給されたデータＤＴに対してエンコード処理などの所定の処理を行うことによりデータ信号を生成するものである。信号処理部２１は、このデータ信号を信号ＳＩＧ１として出力するようになっている。
　トレーニング信号生成部２３は、通信制御部２８から供給された制御信号に基づいて、ビットレートＢＲを変更する際にトレーニング信号を生成するものである。そして、信号処理部２１は、このトレーニング信号を信号ＳＩＧ１として出力するようになっている。このトレーニング信号は、後述するシリアライザ２５によりシリアライズされたときに “…１０１０…”のように、“１”と“０”とが交番する信号パターンを有するものである。
　コマンド生成部２４は、通信制御部２８から供給された制御信号に基づいて、ビットレート変更コマンドＣＭＤを生成するものである。具体的には、コマンド生成部２４は、ビットレートＢＲを変更する際の、ビットレートＢＲの変化量が大きい場合に、ビットレート変更コマンドＣＭＤを生成するようになっている。そして、信号処理部２１は、ビットレート変更コマンドＣＭＤに基づいて、このビットレート変更コマンドＣＭＤを含む信号ＳＩＧ１を生成するようになっている。
　シリアライザ２５は、パラレルデータである信号ＳＩＧ１、およびクロック信号ＴｘＣＫ２に基づいて、信号ＳＩＧ１をシリアライズすることにより、シリアルデータである信号ＳＩＧを生成するものである。そして、シリアライザ２５は、信号ＳＩＧを受信装置４０に送信するようになっている。また、シリアライザ２５は、クロック信号ＴｘＣＫ２を所定の分周比で分周し、分周されたクロック信号を、クロック信号ＴｘＣＫ３として出力する機能をも有している。
　クロック信号生成部２６は、例えば１０ＭＨｚ～１００ＭＨｚ程度の周波数を有するクロック信号ＴｘＣＫ１を生成するものである。クロック信号生成部２６は、例えばＰＬＬ（Phase Locked Loop）を用いて構成され、通信制御部２８から供給される制御信号に基づいて、クロック信号ＴｘＣＫ１の周波数を変更することができるように構成されている。
　位相同期部３０は、クロック信号ＴｘＣＫ１に基づいて、クロック信号ＴｘＣＫ２を生成するものである。この位相同期部３０は、この例では、いわゆるフラクショナルＮ型のＰＬＬを用いて構成されるものである。
　図３は、位相同期部３０の一構成例を表すものである。位相同期部３０は、位相周波数検出器（ＰＦＤ；Phase Frequency Detector）３１と、チャージポンプ３２と、ループフィルタ３３と、電圧制御発振器３４と、分周器３５と、分周比設定部３６と、同期検出回路３７とを有している。
　位相周波数検出器３１は、クロック信号ＴｘＣＫ１の位相と、分周器３５から出力されるクロック信号ＴｘＣＫ１１の位相とを比較するものである。チャージポンプ３２は、位相周波数検出器３１における位相比較結果に基づいて、選択的に、ループフィルタ３３に対して電流を流し、またはループフィルタ３３から電流をシンクするものである。ループフィルタ３３は、位相同期部３０におけるループ応答特性を定めるためのものである。電圧制御発振器３４は、ループフィルタ３３の出力電圧に応じた周波数で発振することにより、クロック信号ＴｘＣＫ２を生成するものである。分周器３５は、クロック信号ＴｘＣＫ２を分周比ＤＲで分周することによりクロック信号ＴｘＣＫ１１を生成するものである。分周比設定部３６は、通信制御部２８から供給された制御信号に基づいて、分周器３５における分周比ＤＲを設定するものである。この分周比設定部３６は、例えば、デルタシグマ（ΔΣ）変調を用いて、分周比ＤＲを等価的に非整数に設定することができるようになっている。同期検出回路３７は、クロック信号ＴｘＣＫ１，ＴｘＣＫ２に基づいて、位相同期部３０が位相同期を確立しているか否かを検出し、その検出結果を通信制御部２８に通知するものである。なお、この例では、同期検出回路３７は、クロック信号ＴｘＣＫ１，ＴｘＣＫ２に基づいて、位相同期を確立しているか否かを検出したが、これに限定されるものではなく、例えば、クロック信号ＴｘＣＫ１，ＴｘＣＫ１１に基づいて位相同期を確立しているか否かを検出してもよいし、位相周波数検出器３１における位相比較結果に基づいて位相同期を確立しているか否かを検出してもよい。
　この構成により、送信部２０では、クロック信号ＴｘＣＫ１の周波数および位相同期部３０における分周比ＤＲを変更することにより、クロック信号ＴｘＣＫ２の周波数を、例えば１００ＭＨｚ以上１ＧＨｚ以下の範囲で設定することができる。これにより、送信部２０は、信号ＳＩＧのビットレートを、この例では１００Ｍｂｐｓ以上１Ｇｂｐｓ以下の範囲で設定することができるようになっている。
　モード判定部２７は、ビットレート指示信号ＳＢＲに基づいて、ビットレートＢＲの変更動作を決定するものである。送信部２０は、ビットレートＢＲを変更する際、ビットレートＢＲの変化量に応じて、２つの動作モードＭ１，Ｍ２のうちのいずれかのモードを用いる。動作モードＭ１は、ビットレートＢＲの変化量が小さい場合に用いるモードであり、動作モードＭ２は、ビットレートＢＲの変化量が大きい場合に用いるモードである。モード判定部２７は、ビットレート指示信号ＳＢＲに基づいて、ビットレートＢＲの変化量が、所定量よりも小さいか否かを確認する。具体的には、例えば、モード判定部２７は、現在のビットレートＢＲと、変更後のビットレートＢＲとの差が、現在のビットレートＢＲの例えば２０％よりも小さいか否かを確認する。そして、モード判定部２７は、ビットレートＢＲの変化量が所定量よりも小さい場合には動作モードＭ１を使用すべきであると判定し、ビットレートＢＲの変化量が所定量よりも大きい場合には動作モードＭ２を使用すべきであると判定する。そして、モード判定部２７は、その判定結果を、変更後のビットレートＢＲの情報とともに、モード信号ＳＭＤを用いて通信制御部２８に通知するようになっている。
　通信制御部２８は、モード判定部２７から供給されたモード信号ＳＭＤ、同期検出回路３７から通知された検出結果、および受信装置４０から供給された制御信号ＳＣＴＬに基づいて、信号処理部２１、クロック信号生成部２６、および位相同期部３０に制御信号をそれぞれ供給することにより、送信部２０の動作を制御するものである。
（受信装置４０）
　受信装置４０は、受信部５０と、処理部４１とを有している。受信部５０は、送信装置１０から送信された信号ＳＩＧを受信するとともに、送信装置１０に対して制御信号ＳＣＴＬを送信するものである。処理部４１は、受信部５０が受信したデータに基づいて、所定の処理を行うものである。
　図４は、受信部５０の一構成例を表すものである。受信部５０は、ＣＤＲ（Clock and Data Recovery）回路５１と、デシリアライザ５３と、信号処理部５４と、制御信号生成部５６とを有している。
　ＣＤＲ回路５１は、信号ＳＩＧに基づいて、クロック信号ＲｘＣＫ１および信号ＳＩＧ２を生成するものである。ＣＤＲ回路５１は、例えば、ＰＬＬを用いて構成されるものである。ＣＤＲ回路５１は、同期検出回路５２を有している。同期検出回路５２は、ＣＤＲ回路５１が位相同期を確立しているか否かを検出し、その検出結果を制御信号生成部５６に通知するものである。
　デシリアライザ５３は、シリアルデータである信号ＳＩＧ２、およびクロック信号ＲｘＣＫ１に基づいて、信号ＳＩＧ２をデシリアライズすることにより、パラレルデータである信号ＳＩＧ３を生成するものである。また、デシリアライザ５３は、クロック信号ＲｘＣＫ１を所定の分周比で分周し、分周されたクロック信号を、クロック信号ＲｘＣＫ２として出力する機能をも有している。
　信号処理部５４は、信号ＳＩＧ３およびクロック信号ＲｘＣＫ２に基づいて、デコード処理などの所定の処理を行うものである。信号処理部５４は、コマンド解析部５５を有している。コマンド解析部５５は、受信部５０が受信した信号ＳＩＧにビットレート変更コマンドＣＭＤが含まれているか否かを解析するものである。そして、信号処理部５４は、処理結果を、処理部４１に供給するようになっている。
　制御信号生成部５６は、同期検出回路５２から通知された検出結果に基づいて、制御信号ＳＣＴＬを生成するものである。そして、制御信号生成部５６は、その制御信号ＳＣＴＬを送信装置１０に送信するようになっている。
　ここで、クロック信号生成部２６および位相同期部３０は、本開示における「位相同期部」の一具体例に対応する。信号処理部２１およびシリアライザ２５は、本開示における「生成部」の一具体例に対応する。モード判定部２７および通信制御部２８は、本開示における「制御部」の一具体例に対応する。動作モードＭ１は、本開示における「第１の周波数変更モード」の一具体例に対応する。動作モードＭ２は、本開示における「第２の周波数変更モード」の一具体例に対応する。ＣＤＲ回路５１は、本開示における「クロック再生部」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の通信システム１の動作および作用について説明する。
（全体動作概要）
　まず、図１，２，４を参照して、通信システム１の全体動作概要を説明する。送信装置１０（図１）において、処理部１１は、所定の処理を行うことにより、送信すべきデータＤＴを生成する。また、処理部１１は、信号ＳＩＧのビットレートＢＲを決定し、決定したビットレートＢＲを、ビットレート指示信号ＳＢＲを用いて送信部２０に通知する。送信部２０（図２）において、信号処理部２１は、処理部１１から供給されたデータＤＴ、通信制御部２８から供給された制御信号、およびクロック信号ＴｘＣＫ３に基づいて、パラレルデータである信号ＳＩＧ１を生成する。送信部２０のデータ信号生成部２２は、通信制御部２８から供給された制御信号に基づいて、データＤＴに対してエンコード処理などの所定の処理を行うことによりデータ信号を生成する。送信部２０のトレーニング信号生成部２３は、通信制御部２８から供給された制御信号に基づいてトレーニング信号を生成する。送信部２０のコマンド生成部２４は、通信制御部２８から供給された制御信号に基づいてビットレート変更コマンドＣＭＤを生成する。シリアライザ２５は、パラレルデータである信号ＳＩＧ１、およびクロック信号ＴｘＣＫ２に基づいて、信号ＳＩＧ１をシリアライズすることにより、シリアルデータである信号ＳＩＧを生成する。また、シリアライザ２５は、クロック信号ＴｘＣＫ２を所定の分周比で分周し、分周されたクロック信号を、クロック信号ＴｘＣＫ３として出力する。クロック信号生成部２６は、クロック信号ＴｘＣＫ１を生成する。位相同期部３０は、クロック信号ＴｘＣＫ１に基づいて、クロック信号ＴｘＣＫ２を生成する。位相同期部３０の同期検出回路３７は、位相同期部３０が位相同期を確立しているか否かを検出し、その検出結果を通信制御部２８に通知する。モード判定部２７は、ビットレート指示信号ＳＢＲに基づいて、ビットレートＢＲを変更する際、動作モードＭ１，Ｍ２のうちのどちらを使用すべきであるかを判定し、その判定結果を、変更後のビットレートＢＲの情報とともに、モード信号ＳＭＤを用いて通信制御部２８に通知する。通信制御部２８は、モード判定部２７から供給されたモード信号ＳＭＤ、同期検出回路３７から通知された検出結果、および受信装置４０から供給された制御信号ＳＣＴＬに基づいて、信号処理部２１、クロック信号生成部２６、および位相同期部３０に制御信号をそれぞれ供給することにより、送信部２０の動作を制御する。
　受信装置４０の受信部５０（図４）において、ＣＤＲ回路５１は、信号ＳＩＧに基づいて、クロック信号ＲｘＣＫ１および信号ＳＩＧ２を生成する。ＣＤＲ回路５１の同期検出回路５２は、ＣＤＲ回路５１が位相同期を確立しているか否かを検出し、その検出結果を制御信号生成部５６に通知する。デシリアライザ５３は、シリアルデータである信号ＳＩＧ２、およびクロック信号ＲｘＣＫ１に基づいて、信号ＳＩＧ２をデシリアライズすることにより、パラレルデータである信号ＳＩＧ３を生成する。また、デシリアライザ５３は、クロック信号ＲｘＣＫ１を所定の分周比で分周し、分周されたクロック信号を、クロック信号ＲｘＣＫ２として出力する。信号処理部５４は、信号ＳＩＧ３およびクロック信号ＲｘＣＫ２に基づいて、デコード処理などの所定の処理を行う。信号処理部５４のコマンド解析部５５は、受信部５０が受信した信号ＳＩＧにビットレート変更コマンドＣＭＤが含まれているか否かを解析する。制御信号生成部５６は、同期検出回路５２から通知された検出結果に基づいて、制御信号ＳＣＴＬを生成する。処理部４１（図１）は、受信部５０が受信したデータに基づいて、所定の処理を行う。
（詳細動作）
　図５は、通信システム１における、ビットレートＢＲの変更動作の一例を表すものである。通信システム１は、信号ＳＩＧを伝送している場合において、ビットレート指示信号ＳＢＲに基づいて、動作モードＭ１，Ｍ２のうちのどちらを使用すべきであるかを判定し、その判定結果に基づいて、信号ＳＩＧのビットレートＢＲを変更する。以下に、この動作について詳細に説明する。
　まず、送信装置１０が、信号ＳＩＧの送信を開始する（ステップＳ１）。具体的には、まず、クロック信号生成部２６は、通信制御部２８から供給された制御信号に基づいて、ある周波数のクロック信号ＴｘＣＫ１を生成する。また、位相同期部３０は、通信制御部２８から供給された制御信号に基づいて分周比ＤＲを設定し、クロック信号ＴｘＣＫ１に基づいてクロック信号ＴｘＣＫ２を生成する。信号処理部２１のデータ信号生成部２２は、通信制御部２８からの制御信号に基づいて、処理部１１から供給されたデータＤＴに対してエンコード処理などの所定の処理を行うことによりデータ信号を生成する。そして、信号処理部２１は、このデータ信号に基づいて信号ＳＩＧ１を生成する。シリアライザ２５は、この信号ＳＩＧ１をシリアライズすることにより信号ＳＩＧを生成し、この信号ＳＩＧを受信装置４０に送信する。
　受信装置４０のＣＤＲ回路５１は、この信号ＳＩＧを受信し、この信号ＳＩＧに基づいて信号ＳＩＧ２およびクロック信号ＲｘＣＫ１を生成する。デシリアライザ５３は、シリアルである信号ＳＩＧ２、およびクロック信号ＲｘＣＫ１に基づいて、信号ＳＩＧ２をデシリアライズすることにより、パラレルデータである信号ＳＩＧ３を生成する。信号処理部５４は、信号ＳＩＧ３およびクロック信号ＲｘＣＫ２に基づいて、デコード処理などの所定の処理を行う。
　次に、送信装置１０のモード判定部２７は、ビットレートＢＲの変更要求があるか否かを確認する（ステップＳ２）。具体的には、モード判定部２７は、処理部１１からビットレート指示信号ＳＢＲが供給されたか否かを確認する。ビットレートＢＲの変更要求がない場合には、ステップＳ２を繰り返す。また、ビットレートＢＲの変更要求がある場合には、ステップＳ３に進む。
　次に、モード判定部２７は、ビットレートＢＲの変化量が大きいか否かを確認する（ステップＳ３）。具体的には、モード判定部２７は、ビットレート指示信号ＳＢＲに基づいて、ビットレートＢＲの変化量が、所定量よりも小さいか否かを確認する。例えば、モード判定部２７は、現在のビットレートＢＲと、変更後のビットレートＢＲとの差が、現在のビットレートＢＲの例えば２０％よりも大きいか否かを確認する。ビットレートＢＲの変化量が所定量よりも大きい場合（ステップＳ３において“Ｙ”）には、モード判定部２７は、動作モードＭ２を使用すべきであると判定し、その判定結果を、ビットレートＢＲの情報とともに、モード信号ＳＭＤを用いて通信制御部２８に通知する。そして、ステップＳ１１に進む。また、ビットレートＢＲの変化量が所定量よりも小さい場合（ステップＳ３において“Ｎ”）には、モード判定部２７は、動作モードＭ１を使用すべきであると判定し、その判定結果を、ビットレートＢＲの情報とともに、モード信号ＳＭＤを用いて通信制御部２８に通知する。そして、ステップＳ２１に進む。
（動作モードＭ２）
　まず、動作モードＭ２を使用してビットレートＢＲを変化させる場合（ステップＳ１１～ステップＳ１８）について説明する。
　図６は、動作モードＭ２における通信システム１の動作を表すものである。図６において、ステップＳ４１～Ｓ４８は、図５におけるステップＳ１１～Ｓ１８にそれぞれ対応している。
　動作モードＭ２で動作する場合、図５，６に示したように、まず、送信装置１０は、ビットレート変更コマンドＣＭＤを送信する（ステップＳ１１，Ｓ４１）。具体的には、まず、信号処理部２１のコマンド生成部２４は、通信制御部２８からの制御信号に基づいて、ビットレート変更コマンドＣＭＤを生成する。そして、信号処理部２１は、そのビットレート変更コマンドＣＭＤを含む信号ＳＩＧ１を生成する。シリアライザ２５は、この信号ＳＩＧ１をシリアライズすることにより信号ＳＩＧを生成し、この信号ＳＩＧを受信装置４０に送信する。
　受信装置４０は、このビットレート変更コマンドＣＭＤを含む信号ＳＩＧを受信する。そして、コマンド解析部５５は、受信部５０が受信した信号ＳＩＧにビットレート変更コマンドＣＭＤが含まれていることを確認する。
　次に、送信装置１０は、信号ＳＩＧの送信を停止する（ステップＳ１２，Ｓ４２）。具体的には、信号処理部２１は、通信制御部２８から供給された制御信号に基づいて、処理を停止する。これにより、送信装置１０は、信号ＳＩＧの送信を停止する。その結果、受信装置４０のＣＤＲ回路５１では、位相同期が一旦外れる。
　次に、送信装置１０は、周波数設定を変更する（ステップＳ１３，Ｓ４３）。具体的には、まず、クロック信号生成部２６は、通信制御部２８から供給された制御信号に基づいて、クロック信号ＴｘＣＫ１の周波数を変更する。また、位相同期部３０は、通信制御部２８から供給された制御信号に基づいて分周比ＤＲを変更する。これにより、位相同期部３０では、位相同期が一旦外れる。そして、位相同期部３０は、位相同期の確立に向けて動作を開始する。
　なお、この例では、クロック信号ＴｘＣＫ１の周波数を変更するとともに、分周比ＤＲを変更したが、これに限定されるものではない。これに代えて、例えば、クロック信号ＴｘＣＫ１の周波数を変更せずに、分周比ＤＲを変更してもよいし、分周比ＤＲを変更せずに、クロック信号ＴｘＣＫ１の周波数を変更してもよい。すなわち、送信装置１０は、変更後の周波数に応じて、クロック信号ＴｘＣＫ１の周波数および分周比ＤＲをどのように設定するかを決定することができる。
　次に、受信装置４０は、トレーニング信号の送信要求を行う（ステップＳ１４，Ｓ４４）。すなわち、ステップＳ１２，Ｓ４２において、受信装置４０のＣＤＲ回路５１では、位相同期が一旦外れたので、受信装置４０の同期検出回路５２は、ＣＤＲ回路５１が位相同期を確立していないことを検出する。そして、制御信号生成部５６は、この検出結果に基づいて、トレーニング信号の送信要求を示す制御信号ＳＣＴＬを生成し、その制御信号ＳＣＴＬを送信装置１０に送信する。送信装置１０の通信制御部２８は、この制御信号ＳＣＴＬを受信する。
　次に、送信装置１０の位相同期部３０は、位相同期を確立する（ステップＳ４５）。具体的には、まず、送信装置１０の同期検出回路３７は、位相同期部３０が位相同期を確立しているか否かを確認する（ステップＳ１５）。まだ位相同期を確立していない場合（ステップＳ１５において“Ｎ”）には、ステップＳ１５に戻り、位相同期を確立するまで繰り返す。
　次に、送信装置１０は、信号ＳＩＧ（トレーニング信号）の送信を開始する（ステップＳ１６，Ｓ４６）。具体的には、送信装置１０は、ステップＳ１４，４４においてトレーニング信号の送信要求をすでに受け取っているので、信号処理部２１のトレーニング信号生成部２３は、通信制御部２８からの制御信号に基づいて、トレーニング信号を生成する。そして、シリアライザ２５は、信号ＳＩＧ１（トレーニング信号）をシリアライズすることにより信号ＳＩＧを生成し、この信号ＳＩＧを受信装置４０に送信する。
　受信装置４０は、この信号ＳＩＧを受け取る。そして、受信装置４０のＣＤＲ回路５１は、この信号ＳＩＧ（トレーニング信号）に基づいて、位相同期の確立に向けて動作を開始する。すなわち、ステップＳ１２，Ｓ４２において、受信装置４０のＣＤＲ回路５１では、位相同期が一旦外れているので、ＣＤＲ回路５１は、この信号ＳＩＧ（トレーニング信号）に基づいて、位相同期の確立に向けて動作を開始する。
　次に、受信装置４０のＣＤＲ回路５１は、位相同期を確立する（ステップＳ４７）。具体的には、まず、受信装置４０の同期検出回路５２は、ＣＤＲ回路５１が位相同期を確立しているか否かを確認する（ステップＳ１７）。まだ位相同期を確立していない場合（ステップＳ１７において“Ｎ”）には、ステップＳ１７に戻り、位相同期を確立するまで繰り返す。
　次に、受信装置４０は、トレーニング信号の送信停止要求を行う（ステップＳ１８，Ｓ４８）。具体的には、制御信号生成部５６は、同期検出回路５２における検出結果に基づいて、トレーニング信号の送信停止要求を示す制御信号ＳＣＴＬを生成し、その制御信号ＳＣＴＬを送信装置１０に送信する。
　そして、ステップＳ９に進む。
（動作モードＭ１）
　次に、動作モードＭ１を使用してビットレートＢＲを変化させる場合（ステップＳ２１～ステップＳ２８）について説明する。
　まず、送信装置１０は、トレーニング信号の送信を開始する（ステップＳ２１）。具体的には、信号処理部２１のトレーニング信号生成部２３は、通信制御部２８からの制御信号に基づいて、トレーニング信号を生成する。そして、シリアライザ２５は、信号ＳＩＧ１（トレーニング信号）をシリアライズすることにより信号ＳＩＧを生成し、この信号ＳＩＧを受信装置４０に送信する。受信装置４０のＣＤＲ回路５１は、引き続き位相同期を維持する。
　次に、送信装置１０は、周波数設定を変更する（ステップＳ２２）。具体的には、まず、位相同期部３０は、通信制御部２８から供給された制御信号に基づいて分周比ＤＲを変更する。このとき、通信制御部２８は、位相同期部３０およびＣＤＲ回路５１が、位相同期を維持することができる範囲内で、分周比ＤＲを変更する。
　次に、送信装置１０の同期検出回路３７は、位相同期部３０が位相同期を維持しているか否かを確認する（ステップＳ２３）。
　ステップＳ２３において、位相同期を維持していない場合（ステップＳ２３において“Ｎ”）には、送信装置１０は、トレーニング信号の送信を停止する（ステップＳ２４）。具体的には、信号処理部２１のトレーニング信号生成部２３は、通信制御部２８から供給された制御信号に基づいて、処理を停止する。これにより、送信装置１０は、信号ＳＩＧの送信を停止する。その結果、受信装置４０のＣＤＲ回路５１では、位相同期が一旦外れる。そして、ステップＳ１３に進む。
　ステップＳ２３において、位相同期を維持している場合（ステップＳ２３において“Ｙ”）には、受信装置４０の同期検出回路５２は、ＣＤＲ回路５１が位相同期を維持しているか否かを確認する（ステップＳ２５）。
　ステップＳ２５において、位相同期を維持していない場合（ステップＳ２５において“Ｎ”）には、受信装置４０は、トレーニング信号の送信停止要求を行う（ステップＳ２６）。具体的には、制御信号生成部５６は、同期検出回路５２における検出結果に基づいて、トレーニング信号の送信停止要求を示す制御信号ＳＣＴＬを生成し、その制御信号ＳＣＴＬを送信装置１０に送信する。これにより、送信装置１０は、トレーニング信号の送信を停止する（ステップＳ２７）。その結果、受信装置４０のＣＤＲ回路５１では、位相同期が一旦外れる。そして、ステップＳ１３に進む。
　ステップＳ２５において、位相同期を維持している場合（ステップＳ２５において“Ｙ”）には、送信装置１０は、クロック信号ＴｘＣＫ２の周波数が目標周波数に到達しているか否かを確認する（ステップＳ２８）。具体的には、通信制御部２８は、クロック信号生成部２６における周波数設定、および位相同期部３０における分周比ＤＲの設定に基づいて、クロック信号ＴｘＣＫ２の周波数を求め、この周波数が、モード信号ＳＭＤに含まれる変更後のビットレートＢＲに対応する周波数（目標周波数）に到達しているか否かを確認する。まだ目標周波数に到達していない場合には、ステップＳ２２に戻り、目標周波数に到達するまでこれらの動作を繰り返す。このようにして、通信制御部２８は、分周比ＤＲを、複数回に分けて徐々に変更することにより、クロック信号ＴｘＣＫ２の周波数を徐々に変更する。
　図７Ａ，７Ｂは、動作モードＭ１を用いて、ビットレートＢＲを１Ｇｂｐｓから０．９Ｇｂｐｓに変化させる場合の例を表すものである。図７Ａの例では、－０．１％／μｓｅｃ．の変化率で、直線的にビットレートＢＲを変化させている。また、図７Ｂの例では、なめらかにビットレートＢＲを変化させている。この例において、変化率の大きさが０．１％／μｓｅｃ．以下になるようにしている。すなわち、変化率は、位相同期部３０およびＣＤＲ回路５１が位相同期を維持することができるように設定される。よって、この変化率は、この値に限定されるものではなく、位相同期部３０およびＣＤＲ回路５１の性能に応じて設定される。
　ステップＳ２８において、クロック信号ＴｘＣＫ２の周波数が目標周波数に到達している場合には、ステップＳ９に進む。
　そして、送信装置１０が、データ信号の送信を開始する（ステップＳ９）。具体的には、まず、信号処理部２１のトレーニング信号生成部２３は、通信制御部２８から供給された制御信号に基づいて処理を停止する。そして、信号処理部２１のデータ信号生成部２２は、通信制御部２８からの制御信号に基づいて、処理部１１から供給されたデータＤＴに対してエンコード処理などの所定の処理を行うことによりデータ信号を生成する。そして、信号処理部２１は、このデータ信号に基づいて信号ＳＩＧ１を生成する。シリアライザ２５は、この信号ＳＩＧ１をシリアライズすることにより信号ＳＩＧを生成し、この信号ＳＩＧを受信装置４０に送信する。受信装置４０は、この信号ＳＩＧを受信する。
　以上で、このフローは終了する。
　このように、通信システム１では、信号ＳＩＧを伝送している場合においてビットレートＢＲの変更を変更する際、２つの動作モードＭ１，Ｍ２を設けるようにしたので、ビットレートＢＲの変更に要する時間を短くすることができる。すなわち、例えば、動作モードＭ２では、信号ＳＩＧの送信を一旦停止し、クロック信号生成部２６および位相同期部３０の周波数設定を変更し、位相同期部３０が位相同期を確立する。その際、位相同期部３０が位相同期を確立するのに、例えば５００μｓｅｃ．の時間を要する。そして、位相同期部３０が位相同期を確立した後に、送信装置１０は信号ＳＩＧ（トレーニング信号）を送信する。このとき、送信装置１０と受信装置４０とがＡＣ結合されている場合には、そのＡＣ結合に用いられるキャパシタの充電に、例えば５０μｓｅｃ．の時間を要する。そしてそのトレーニング信号に基づいてＣＤＲ回路５１が位相同期を確立する。その際、ＣＤＲ回路５１が位相同期を確立するのに、例えば５０μｓｅｃ．の時間を要する。そして、ＣＤＲ回路５１が位相同期を確立した後に、送信装置１０は信号ＳＩＧ（データ信号）の送信を開始する。よって、このように、動作モードＭ２を用いてビットレートＢＲを変更する場合には、例えば、約６００μｓｅｃ．の時間を要する。一方、例えば、ビットレートＢＲを１Ｇｂｐｓから０．９Ｇｂｐｓに変更する場合には、図７Ａ，７Ｂに示したように、動作モードＭ１を用いることにより、例えば、１００μｓｅｃ．～２００μｓｅｃ．程度の時間で済む。通信システム１では、ビットレートＢＲの変化量に基づいて、２つの動作モードＭ１，Ｍ２のうちのどちらを用いるべきかを判定するようにした。これにより、例えば、ビットレートＢＲの変化量が小さい場合には動作モードＭ１を用い、ビットレートＢＲの変化量が大きい場合には動作モードＭ２を用いることができる。これにより、例えば、ビットレートＢＲの変化量が小さい場合において、ビットレートＢＲの変更に要する時間を短くすることができる。
　また、通信システム１では、動作モードＭ１を用いてビットレートＢＲを変更する場合において、仮に、位相同期部３０やＣＤＲ回路５１において、位相同期が維持できなかった場合には、動作モードＭ１から動作モードＭ２に途中でモードを切り替えるようにした。これにより、予期せぬ理由により位相同期部３０やＣＤＲ回路５１において位相同期が外れた場合でも、ビットレートＢＲの変更に要する時間が長くなるおそれを低減することができる。
　また、通信システム１では、いわゆるフラクショナルＮ型のＰＬＬを用いて位相同期部３０を構成したので、例えば動作モードＭ１を用いてビットレートＢＲを変更する場合において、分周比ＤＲを設定の自由度が高いため、クロック信号ＴｘＣＫ２の周波数をより滑らかに変化させることができる。この場合、信号ＳＩＧのビットレートＢＲもまた滑らかに変化するため、ＣＤＲ回路５１が位相同期を維持しやすくすることができる。
　また、通信システム１では、ビットレートＢＲを変更する際に、送信装置１０が“…１０１０…”のような交番パターンを有するトレーニング信号を送信するようにした。これにより、信号ＳＩＧにおける遷移頻度を高くすることができるため、ＣＤＲ回路５１が位相同期を行いやすくすることができる。また、このようなトレーニング信号は、いわゆるＩＳＩ（Inter Symbol Interference）ジッタが生じにくいため、受信装置４０において受信エラーが生じるおそれを低減することができる。また、受信装置４０がこのようなトレーニング信号を受信した場合、デシリアライザ５３から出力されるパラレルデータは固定される。よって、受信装置４０では、データの遷移を抑えることができるため、消費電力を低減することができる。
　また、通信システム１では、ビットレートＢＲの変化量が大きい場合に、送信装置１０がビットレート変更コマンドＣＭＤを送信するようにした。これにより、受信装置４０では、ビットレートＢＲが今後大きく変化することを把握することができる。よって、受信装置４０では、例えば、ビットレートＢＲの変化に備えた様々な処理を行うことができる。具体的には、例えば、ＣＤＲ回路５１のループ帯域を一時的に広げることにより、位相同期を確立しやすくすることができる。このように様々な処理を行うことができるため、動作の自由度を高めることができる。
［効果］
　以上のように本実施の形態では、２つの動作モードを設けるようにしたので、ビットレートの変更に要する時間を短くすることができる。
　本実施の形態では、動作モードＭ１を用いてビットレートを変更する場合において、位相同期が維持できなかった場合には、動作モードＭ１から動作モードＭ２に途中でモードを切り替えるようにしたので、予期せぬ理由により位相同期が外れた場合でも、ビットレートの変更に要する時間が長くなるおそれを低減することができる。
　本実施の形態では、フラクショナルＮ型のＰＬＬを用いて位相同期部を構成したので、動作モードＭ１において、ＣＤＲ回路が位相同期を維持しやすくすることができる。
　本実施の形態では、ビットレートを変更する際に、送信装置が交番パターンを有するトレーニング信号を送信するようにしたので、ＣＤＲ回路が位相同期を行いやすくすることができ、受信装置において受信エラーが生じるおそれを低減することができ、受信装置において消費電力を低減することができる。
　本実施の形態では、ビットレートの変化量が大きい場合に、送信装置がビットレート変更コマンドを送信するようにしたので、受信装置は、ビットレートが今後大きく変化することを把握することができる。これにより、例えば、ビットレートの変化に備えた様々な処理を行うことができるため、動作の自由度を高めることができる。
［変形例１］
　本実施の形態では、トレーニング信号が“…１０１０…”のような交番パターンを有するようにしたが、これに限定されるものではない。これに代えて、例えば、“…１１００１１００…”のような繰り返しパターンを有するようにしてもよいし、“…１１１１００００１１１１００００…”のような繰り返しパターンを有するようにしてもよい。この場合でも、受信装置４０では、データの遷移を抑えることができるため、消費電力を低減することができる。
　また、例えば、トレーニング信号が、実際のデータにより近い所定の繰り返しパターンを有するようにしてもよい。具体的には、例えば、ＵＳＢ（Universal Serial Bus）３．０におけるトレーニングパターンや、ＰＲＢＳ（Pseudo Random Bit Sequence）パターンを用いることができる。また、これらのパターンを８Ｂ１０Ｂや６４Ｂ６６Ｂでエンコーディングしたパターンを用いることができる。ＰＲＢＳパターンは、例えば、ＰＲＢＳ７、ＰＲＢＳ９、ＰＲＢＳ１１、ＰＲＢＳ３１などのパターンを用いることができる。このように、実際のデータにより近いパターンを用いた場合には、例えば受信装置４０に、伝送路９１における高周波成分のロスを補うためのイコライザを設け、このトレーニング信号を用いてイコライザの係数の最適化を行うようにしてもよい。
［変形例２］
　上記実施の形態では、コマンド生成部２４は、ビットレートＢＲの変化量が大きい場合に、ビットレート変更コマンドＣＭＤを生成したが、これに限定されるものではない。これに代えて、コマンド生成部２４は、例えば、ビットレートＢＲの変化量が大きい場合に加え、ビットレートＢＲの変化量が小さい場合にも、ビットレート変更コマンドＣＭＤを生成してもよい。すなわち、コマンド生成部２４は、ビットレートＢＲを変更する場合には、ビットレートＢＲの変化量にかかわらず、ビットレート変更コマンドＣＭＤを生成してもよい。
［変形例３］
　上記実施の形態では、コマンド生成部２４を設けたが、これに限定されるものではなく、これに代えて、例えば、コマンド生成部２４を省いてもよい。この場合には、例えば、　受信装置４０の信号処理部５４がトレーニング信号を検出し、この検出結果に基づいて、受信装置４０が、ビットレートＢＲが変更されることを把握することが望ましい。
［変形例４］
　上記実施の形態では、動作モードＭ１において、送信装置１０は、トレーニング信号を送信しながらビットレートＢＲを変化させたが、これに限定されるものではない。これに代えて、例えば、データ信号生成部２２が生成したデータ信号を送信しながらビットレートＢＲを変化させてもよい。
［変形例５］
　上記実施の形態では、伝送路９１を介して信号ＳＩＧを送信するとともに、伝送路９２を介して制御信号ＳＣＴＬを送信したが、これに限定されるものではない。これに代えて、例えば、図８に示す通信システム１Ａのように、信号ＳＩＧおよび制御信号ＳＣＴＬを、１つの伝送路９１を介して送信してもよい。通信システム１Ａは、送信装置１０Ａと、受信装置４０Ａとを備えている。送信装置１０Ａは、送信部２０Ａを有している。受信装置４０Ａは、受信部５０Ａを有している。送信部２０Ａは、伝送路９１を介して信号ＳＩＧを受信部５０Ａに送信する。受信部５０Ａは、伝送路９１を介して制御信号ＳＣＴＬを送信部２０Ａに送信する。
［変形例６］
　上記実施の形態では、送信装置１０に１つの送信部２０を設けるとともに、受信装置４０に１つの受信部５０を設けたが、これに限定されるものではない。これに代えて、例えば、図９に示す通信システム１Ｂのように、送信装置に複数の送信部２０を設けるとともに、受信装置に複数の受信部５０を設けてもよい。通信システム１Ｂは、送信装置１０Ｂと、受信装置４０Ｂとを備えている。送信装置１０Ｂは、処理部１１Ｂと、送信部２０１，２０２とを有している。送信部２０１，２０２は、上記実施の形態に係る送信部２０と同様の構成を有するものである。受信装置４０Ｂは、受信部５０１，５０２と、処理部４１Ｂとを有している。受信部５０１，５０２は、上記実施の形態に係る受信部５０と同様の構成を有するものである。送信部２０１は、伝送路９１を介して信号ＳＩＧを受信部５０１に送信し、受信部５０１は、伝送路９２を介して制御信号ＳＣＴＬを送信部２０１に送信する。送信部２０２は、伝送路９３を介して信号ＳＩＧを受信部５０２に送信し、受信部５０２は、伝送路９４を介して制御信号ＳＣＴＬを送信部２０２に送信する。
　また、変形例５に係る通信システム１Ａに、本変形例を適用してもよい。具体的には、例えば、図１０に示す通信システム１Ｃのように、送信装置に複数の送信部２０Ａを設けるとともに、受信装置に２つの受信部５０Ａを設けてもよい。通信システム１Ｃは、送信装置１０Ｃと、受信装置４０Ｃとを備えている。送信装置１０Ｃは、処理部１１Ｂと、送信部２０Ａ１，２０Ａ２とを有している。送信部２０Ａ１，２０Ａ２は、通信システム１Ａ（図８）に係る送信部２０Ａと同様の構成を有するものである。受信装置４０Ｃは、受信部５０Ａ１，５０Ａ２と、処理部４１Ｂとを有している。受信部５０Ａ１，５０Ａ２は、通信システム１Ａ（図８）に係る受信部５０Ａと同様の構成を有するものである。送信部２０Ａ１は、伝送路９１を介して信号ＳＩＧを受信部５０Ａ１に送信し、受信部５０Ａ１は、伝送路９１を介して制御信号ＳＣＴＬを送信部２０Ａ１に送信する。送信部２０Ａ２は、伝送路９２を介して信号ＳＩＧを受信部５０Ａ２に送信し、受信部５０Ａ２は、伝送路９２を介して制御信号ＳＣＴＬを送信部２０Ａ２に送信する。
　また、図１１に示す通信システム１Ｄのように、受信装置が、１つの伝送路を介して制御信号ＳＣＴＬを送信装置に送信してもよい。通信システム１Ｄは、送信装置１０Ｄと、受信装置４０Ｄとを備えている。送信装置１０Ｄは、処理部１１Ｄと、送信部２０Ｄ１，２０Ｄ２とを有している。受信装置４０Ｄは、受信部５０Ｄ１，５０Ｄ２と、処理部４１Ｄとを有している。送信部２０Ｄ１は、伝送路９１を介して信号ＳＩＧを受信部５０Ｄ１に送信する。送信部２０Ｄ２は、伝送路９２を介して信号ＳＩＧを受信部５０Ｄ２に送信する。受信装置４０Ｄの処理部４１Ｄは、伝送路９３を介して、制御信号ＳＣＴＬを、送信装置１０Ｄの処理部１１Ｄに送信する。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
　以上、実施の形態およびいくつかの変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の実施の形態等では、フラクショナルＮ型のＰＬＬを用いて位相同期部３０を構成したが、これに限定されるものではなく、これに代えて、例えば、分周比ＤＲを様々な整数に設定可能なＰＬＬを用いて位相同期部３０を構成してもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）第１のクロック信号を生成し、前記第１のクロック信号の周波数を変更可能に構成された位相同期部と、前記第１のクロック信号に基づいて送信信号を生成する生成部と、前記送信信号を生成させつつ前記第１のクロック信号の周波数を変更させるように前記生成部および前記位相同期部を制御する制御部とを有する送信装置と、
　前記送信信号を受信する受信装置と
　を備えた通信システム。
（２）前記制御部は、前記位相同期部における周波数設定を徐々に変更することにより、前記位相同期部における位相同期を維持させつつ、前記第１のクロック信号の周波数を変化させる
　前記（１）に記載の通信システム。
（３）前記制御部は、
　第１の周波数変更モードと、第２の周波数変更モードとを有し、
　前記第１の周波数変更モードにおいて、前記送信信号を生成させつつ、前記第１のクロック信号の周波数を変化させ、
　前記第２の周波数変更モードにおいて、前記送信信号の生成を停止させつつ、前記第１のクロック信号の周波数を変化させる
　前記（２）に記載の通信システム。
（４）前記制御部は、前記第２の周波数変更モードにおいて、前記周波数設定を１回変更することにより、前記第１のクロック信号の周波数を変化させる
　前記（３）に記載の通信システム。
（５）前記制御部は、前記第１のクロック信号の周波数を変化させる際の周波数変化量に基づいて、前記第１の周波数変更モードおよび前記第２の周波数変更モードのうちの一方を選択する
　前記（３）または（４）に記載の通信システム。
（６）前記制御部は、
　前記周波数変化量が所定量よりも小さい場合に前記第１の周波数変更モードを選択し、
　前記周波数変化量が前記所定量よりも大きい場合に前記第２の周波数変更モードを選択する
　前記（５）に記載の通信システム。
（７）前記制御部は、前記第１の周波数変更モードにおいて、前記位相同期部での位相同期が外れた場合には、前記第１の周波数変更モードから前記第２の周波数変更モードにモードを切り替える
　前記（３）から（６）のいずれかに記載の通信システム。
（８）前記受信装置は、前記送信信号に基づいて第２のクロック信号を生成するクロック生成部を有する
　前記（３）から（７）のいずれかに記載の通信システム。
（９）前記受信装置は、前記クロック生成部において、前記送信信号の位相と前記第２のクロック信号の位相との位相同期が外れた場合に、制御信号を生成して前記送信装置に送信する
　前記（８）に記載の通信システム。
（１０）前記制御部は、前記第１の周波数変更モードにおいて、前記制御信号に基づいて、前記第１の周波数変更モードから前記第２の周波数変更モードにモードを切り替える
　前記（９）に記載の通信システム。
（１１）前記生成部は、前記第１の周波数変更モードにおいて、繰り返しパターンを有する信号を前記送信信号として生成する
　前記（３）から（１０）のいずれかに記載の通信システム。
（１２）前記位相同期部は、
　第３のクロック信号を生成するクロック生成部と、
　前記第１のクロック信号を分周することにより第４のクロック信号を生成する分周部と、
　前記第３のクロック信号の位相と前記第４のクロック信号の位相とを比較する位相比較部と、
　前記位相比較部における位相比較結果に基づいて前記第１のクロック信号を生成する発振部と
　を有し、
　前記周波数設定は、前記第３のクロック信号の周波数の設定、および前記分周部における分周比の設定のうちの一方または双方を含む
　前記（２）から（１１）のいずれかに記載の通信システム。
（１３）前記位相同期部は、フラクショナルＮ型の位相同期回路を含む
　前記（１）から（１２）のいずれかに記載の通信システム。
（１４）第１のクロック信号を生成し、前記第１のクロック信号の周波数を変更可能に構成された位相同期部と、
　前記第１のクロック信号に基づいて送信信号を生成する生成部と、
　前記送信信号を生成させつつ前記第１のクロック信号の周波数を変更させるように前記生成部および前記位相同期部を制御する制御部と
　を備えた送信装置。
　本出願は、日本国特許庁において２０１６年５月１７日に出願された日本特許出願番号２０１６－０９８３５２号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (14)

  1. 　第１のクロック信号を生成し、前記第１のクロック信号の周波数を変更可能に構成された位相同期部と、前記第１のクロック信号に基づいて送信信号を生成する生成部と、前記送信信号を生成させつつ前記第１のクロック信号の周波数を変更させるように前記生成部および前記位相同期部を制御する制御部とを有する送信装置と、
    　前記送信信号を受信する受信装置と
    　を備えた通信システム。
  2. 　前記制御部は、前記位相同期部における周波数設定を徐々に変更することにより、前記位相同期部における位相同期を維持させつつ、前記第１のクロック信号の周波数を変化させる
    　請求項１に記載の通信システム。
  3. 　前記制御部は、
    　第１の周波数変更モードと、第２の周波数変更モードとを有し、
    　前記第１の周波数変更モードにおいて、前記送信信号を生成させつつ、前記第１のクロック信号の周波数を変化させ、
    　前記第２の周波数変更モードにおいて、前記送信信号の生成を停止させつつ、前記第１のクロック信号の周波数を変化させる
    　請求項２に記載の通信システム。
  4. 　前記制御部は、前記第２の周波数変更モードにおいて、前記周波数設定を１回変更することにより、前記第１のクロック信号の周波数を変化させる
    　請求項３に記載の通信システム。
  5. 　前記制御部は、前記第１のクロック信号の周波数を変化させる際の周波数変化量に基づいて、前記第１の周波数変更モードおよび前記第２の周波数変更モードのうちの一方を選択する
    　請求項３に記載の通信システム。
  6. 　前記制御部は、
    　前記周波数変化量が所定量よりも小さい場合に前記第１の周波数変更モードを選択し、
    　前記周波数変化量が前記所定量よりも大きい場合に前記第２の周波数変更モードを選択する
    　請求項５に記載の通信システム。
  7. 　前記制御部は、前記第１の周波数変更モードにおいて、前記位相同期部での位相同期が外れた場合には、前記第１の周波数変更モードから前記第２の周波数変更モードにモードを切り替える
    　請求項３に記載の通信システム。
  8. 　前記受信装置は、前記送信信号に基づいて第２のクロック信号を再生するクロック再生部を有する
    　請求項３に記載の通信システム。
  9. 　前記受信装置は、前記クロック再生部において、前記送信信号の位相と前記第２のクロック信号の位相との位相同期が外れた場合に、制御信号を生成して前記送信装置に送信する
    　請求項８に記載の通信システム。
  10. 　前記制御部は、前記第１の周波数変更モードにおいて、前記制御信号に基づいて、前記第１の周波数変更モードから前記第２の周波数変更モードにモードを切り替える
    　請求項９に記載の通信システム。
  11. 　前記生成部は、前記第１の周波数変更モードにおいて、繰り返しパターンを有する信号を前記送信信号として生成する
    　請求項３に記載の通信システム。
  12. 　前記位相同期部は、
    　第３のクロック信号を生成するクロック生成部と、
    　前記第１のクロック信号を分周することにより第４のクロック信号を生成する分周部と、
    　前記第３のクロック信号の位相と前記第４のクロック信号の位相とを比較する位相比較部と、
    　前記位相比較部における位相比較結果に基づいて前記第１のクロック信号を生成する発振部と
    　を有し、
    　前記周波数設定は、前記第３のクロック信号の周波数の設定、および前記分周部における分周比の設定のうちの一方または双方を含む
    　請求項２に記載の通信システム。
  13. 　前記位相同期部は、フラクショナルＮ型の位相同期回路を含む
    　請求項１に記載の通信システム。
  14. 　第１のクロック信号を生成し、前記第１のクロック信号の周波数を変更可能に構成された位相同期部と、
    　前記第１のクロック信号に基づいて送信信号を生成する生成部と、
    　前記送信信号を生成させつつ前記第１のクロック信号の周波数を変更させるように前記生成部および前記位相同期部を制御する制御部と
    　を備えた送信装置。
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