JP2013162159A - データ再生回路およびデータ伝送装置 - Google Patents
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Abstract
【課題】AC結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能なデータ再生回路およびデータ伝送装置を提供する。
【解決手段】容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、比較電圧を、入力データのマーク率に沿って変化させてコンパレータに供給する比較電圧可変部とを有する。
【選択図】図6
【解決手段】容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、比較電圧を、入力データのマーク率に沿って変化させてコンパレータに供給する比較電圧可変部とを有する。
【選択図】図6
Description
本発明は、たとえば伝送路を介してデータが入力されるデータ再生回路およびそれを用いたデータ伝送装置に関するものである。
シリアルデータ伝送は、一本もしくは一対の伝送媒体で信号を伝送することができるので、省スペース性に優れ、また、多芯の信号伝送路で信号を伝送するときに生じるデータ間のスキュー(タイミングずれ)の問題がないので、長距離のデータ伝送に適している。
特許文献1および2には、下りデータと上り同相信号である参照クロック要求信号を同時に伝送するデータ伝送装置が記載されている。
このデータ伝送装置によれば、回路構成の簡単化および伝送路の省スペース化を図れ、広範囲なデータ伝送レートに対応でき、簡単な回路構成で高速なデータ伝送および参照クロック要求信号の伝送を実現できる利点がある。
このデータ伝送装置によれば、回路構成の簡単化および伝送路の省スペース化を図れ、広範囲なデータ伝送レートに対応でき、簡単な回路構成で高速なデータ伝送および参照クロック要求信号の伝送を実現できる利点がある。
このデータ伝送装置には、伝送路を伝送された上り同相信号を検出し、コンパレータにおける検出信号と参照電圧との比較結果に応じて、データを再生するデータ再生回路が設けられている。
図1は、コンパレータを用いたデータ再生回路の一般的な構成例を示す図である。
図2は、図1のデータ再生回路のタイミングチャートである。
図1のデータ再生回路1は、入力電圧(データ)VINと参照電圧VREFを入力とするコンパレータ2により構成される。
図2は、図1のデータ再生回路のタイミングチャートである。
図1のデータ再生回路1は、入力電圧(データ)VINと参照電圧VREFを入力とするコンパレータ2により構成される。
ところで、上述したデータ再生回路1は、一般的なシステムでは問題にはならないが、システムによっては、他電源等とのショート問題の回避や、システムの多様化等のため、図3に示すように、キャパシタC1によるAC結合が必要になることがある。
図3は、AC結合を適用したデータ再生回路の基本構成を示す図である。
図4は、図3のデータ再生回路のタイミングチャートである。
図3のデータ再生回路1Aにおいて、キャパシタC1による容量結合後の入力データVIN’の入力ラインにはバイアス回路3が接続されている。
図4は、図3のデータ再生回路のタイミングチャートである。
図3のデータ再生回路1Aにおいて、キャパシタC1による容量結合後の入力データVIN’の入力ラインにはバイアス回路3が接続されている。
このAC結合を適用したデータ再生回路1Aにおいて、容量結合後の入力データVIN’は、図4のタイミング図に示したように、DC情報を失うため、DC値が変動してしまう。
そのため、一定の参照電圧VREFを比較電圧としたコンパレータ2の出力VOUTから得られる再生データにエラーが発生してしまう。
そのため、一定の参照電圧VREFを比較電圧としたコンパレータ2の出力VOUTから得られる再生データにエラーが発生してしまう。
図5は、入力データのマーク率が極端な例を示す図である。
図5は、さらに入力データのマーク率が極端な例を示しているが、この場合、一層、データ再生が困難になることがわかる。
図5は、さらに入力データのマーク率が極端な例を示しているが、この場合、一層、データ再生が困難になることがわかる。
ここまで説明したデータ再生について、後段において、失われたDC側成分を再生する方法として、QFB(Quantized Feedback)という技術がある。
この技術では、構成が複雑化し、さらにHPFと同等の時定数を持つLPFが必要となるため、ICへの内蔵は非常に困難となる。
この技術では、構成が複雑化し、さらにHPFと同等の時定数を持つLPFが必要となるため、ICへの内蔵は非常に困難となる。
また、送信側にて、送信データをバランスコード化しDC変動を抑える方法もある。
しかし、この方法では8B10Bなどのエンコーダーが必要となり、さらに受信側にもデコーダーが必要となり複雑な構成となってしまう。
しかし、この方法では8B10Bなどのエンコーダーが必要となり、さらに受信側にもデコーダーが必要となり複雑な構成となってしまう。
また、特許文献1,2に記載のデータ伝送装置において、上り通信をAC結合を介して伝送する場合も、前述した通りデータ再生が困難となる。
本発明は、AC結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能なデータ再生回路およびデータ伝送装置を提供することにある。
本発明の第1の観点のデータ再生回路は、容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部とを有する。
本発明の第2の観点のデータ伝送装置は、一対の信号線により形成され、当該信号線に直流成分を遮断し、伝送信号に基づく交流信号を通過させるキャパシタが接続された伝送路と、上記伝送路を介して、送信クロック信号により設定された伝送レートで送信データを伝送する第1の送受信部と、上記伝送路を介して受信した受信信号の基づき受信用クロック信号を再生し、上記第1の送受信部から伝送された送信データを受信する第2の送受信部と、を有し、上記第1の送受信部は、選択制御信号に応じて上記送信データまたは参照クロック信号のいずれかを選択して上記伝送路に出力する出力回路と、上記第2の送受信部から上記伝送路を介して伝送される同相信号を検出し、容量結合後の入力データを再生するデータ再生回路と、を含み、上記データ再生回路は、容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部と、を含み、上記第2の送受信部は、上記伝送線を伝送された上記参照クロック信号もしくは送信データに応じて、クロック信号を生成するクロック再生回路を含み、上記クロック再生回路により生成されたクロック信号の周波数が上記伝送線の信号周波数と異なるとき、上記伝送線に上記要求信号を出力する。
本発明によれば、AC結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能となる。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
1.第1の実施形態(データ再生回路の第1の構成例)
2.第2の実施形態(データ再生回路の第2の構成例)
3.第3の実施形態(データ再生回路の第3の構成例)
4.第4の実施形態(データ再生回路の第4の構成例)
5.第5の実施形態(データ再生回路の第5の構成例)
6.第6の実施形態(データ伝送装置の構成例)
なお、説明は以下の順序で行う。
1.第1の実施形態(データ再生回路の第1の構成例)
2.第2の実施形態(データ再生回路の第2の構成例)
3.第3の実施形態(データ再生回路の第3の構成例)
4.第4の実施形態(データ再生回路の第4の構成例)
5.第5の実施形態(データ再生回路の第5の構成例)
6.第6の実施形態(データ伝送装置の構成例)
<1.第1の実施形態>
図6は、本第1の実施形態に係るデータ再生回路を示す回路図である。
図7は、図6のデータ再生回路のタイミングチャートである。
図6は、本第1の実施形態に係るデータ再生回路を示す回路図である。
図7は、図6のデータ再生回路のタイミングチャートである。
本第1の実施形態に係るデータ再生回路10は、図6に示すように、コンパレータ11、ピークホールド回路12、参照電圧源13、演算増幅器(オペアンプ)14、加算器15、バイアス回路16、および入力ノードND10を有する。
そして、データ再生回路10の入力データVINの入力段にAC結合用のキャパシタC10が配置されている。
そして、データ再生回路10の入力データVINの入力段にAC結合用のキャパシタC10が配置されている。
データ再生回路10において、ピークホールド回路12、参照電圧源13、演算増幅器(オペアンプ)14、および加算器15により比較電圧(閾値電圧)可変回路20が形成されている。
コンパレータ11は、一方の入力に供給される容量結合後に入力ノードND10に入力された入力データVIN’と、他方の入力に供給される閾値としての比較電圧VVAREFとの比較結果に応じて出力する再生データVOUTを得る。
なお、比較電圧VVAREFは、第1の参照電圧VREFPとピークホールドした電圧P/HOの差分に応じて第1の参照電圧VREFを可変した閾値電圧として加算器15により得られる。
なお、比較電圧VVAREFは、第1の参照電圧VREFPとピークホールドした電圧P/HOの差分に応じて第1の参照電圧VREFを可変した閾値電圧として加算器15により得られる。
ピークホールド回路12は、入力ノードND10に入力された入力データVIN’のピーク値をホールドした電圧P/HOを生成する。
演算増幅器14は、非反転入力端子(+)にピークホールド回路12でピークホールドした電圧P/HOが供給され、反転入力端子(−)に参照電圧源13による第1の参照電圧VREFPが供給される。
演算増幅器14は、ピークホールド電圧P/HOと第1の参照電圧VREFPとの差分に応じた電圧(信号)V14を生成し、この電圧V14を加算器15に出力する。
演算増幅器14は、ピークホールド電圧P/HOと第1の参照電圧VREFPとの差分に応じた電圧(信号)V14を生成し、この電圧V14を加算器15に出力する。
加算器15は、基本的な閾値電圧としての第2の参照電圧VREFに演算増幅器14による電圧V14を加算し、その加算電圧を比較電圧VVAREFとしてコンパレータ11の他方の入力に供給する。
本実施形態においては、第2の参照電圧VREFを入力データのマーク率に沿って変化させる。その理由は以下の通りである。
図7のタイミング図には、わかりやすいように、H(ハイ)データが続いた後にマーク率の低いデータ列に切り替わり、途中で、マーク率の高いデータ列に切り替わるデータ列を用いている。
図7からわかるように、キャパシタC10によるAC結合後の入力データVIN’はマーク率に応じて、DC値が大きく変動する。
このため、一定電圧である第2の参照電圧VREFをコンパレータ11の比較電圧とした場合には、DC変動の大きいところでエラーを発生してしまう。
そこで、本実施形態においては、第2の参照電圧VREFを入力データのマーク率に沿って変化させる。
図7のタイミング図には、わかりやすいように、H(ハイ)データが続いた後にマーク率の低いデータ列に切り替わり、途中で、マーク率の高いデータ列に切り替わるデータ列を用いている。
図7からわかるように、キャパシタC10によるAC結合後の入力データVIN’はマーク率に応じて、DC値が大きく変動する。
このため、一定電圧である第2の参照電圧VREFをコンパレータ11の比較電圧とした場合には、DC変動の大きいところでエラーを発生してしまう。
そこで、本実施形態においては、第2の参照電圧VREFを入力データのマーク率に沿って変化させる。
本第1の実施形態のデータ再生回路10においては、まず、入力データVIN’をピークホールドした電圧P/HOを生成し、その電圧と第1の参照電圧VREFPの差分に応じて、コンパレータ11の比較電圧VVAREFを変化させる。
図7に示した例では、たとえばUART(Universal Asynchronous Receiver Transmitter)のように、データのない区間は“H”に固定されるものを例としている、
そして、本例ではあらかじめコンパレータ11の基本的な比較電圧である第2の参照電圧VREFは、低めに設定し、“H”が再生できるようになっている。
その後、マーク率の低いデータ列が入ってくると、データの開始直後は、DCレベルは下がり、結合容量と内部抵抗の時定数で徐々に上がってくる。
UARTの場合、スタートビットとストップビットが存在するため、マーク率は最小20%程度〜100%となり、“H”が長期間到達しないというケースは存在しない。
そして、本例ではあらかじめコンパレータ11の基本的な比較電圧である第2の参照電圧VREFは、低めに設定し、“H”が再生できるようになっている。
その後、マーク率の低いデータ列が入ってくると、データの開始直後は、DCレベルは下がり、結合容量と内部抵抗の時定数で徐々に上がってくる。
UARTの場合、スタートビットとストップビットが存在するため、マーク率は最小20%程度〜100%となり、“H”が長期間到達しないというケースは存在しない。
本第1の実施形態によれば、AC結合された伝送路において、伝送するデータのマーク率を制限もしくは、データ変換する必要がないため、簡易な構成で多様な伝送システムが実現可能となる。
換言すると、本第1の実施形態によれば、AC結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能となる。
換言すると、本第1の実施形態によれば、AC結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能となる。
<2.第2の実施形態>
図8は、本第2の実施形態に係るデータ再生回路を示す回路図である。
図9は、図8のデータ再生回路のタイミングチャートである。
図8は、本第2の実施形態に係るデータ再生回路を示す回路図である。
図9は、図8のデータ再生回路のタイミングチャートである。
本第2の実施形態に係るデータ再生回路10Aが第1の実施形態に係るデータ再生回路10と異なる点はる次の通りである。
本データ再生回路10Aは、入力データVIN’のピークホールドではなくボトムホールドした電圧B/HOと第1の参照電圧VREFPとの差電圧に応じてコンパレータ11の閾値電圧である比較電圧VVAREFを変化させる。
本データ再生回路10Aは、入力データVIN’のピークホールドではなくボトムホールドした電圧B/HOと第1の参照電圧VREFPとの差電圧に応じてコンパレータ11の閾値電圧である比較電圧VVAREFを変化させる。
データ再生回路10Aにおいては、演算増幅器14Aの反転入力端子(−)にボトムホールド回路17でボトムホールドした電圧B/HOが供給され、非反転入力端子(+)に参照電圧源13による第1の参照電圧VREFPが供給される。
データ再生回路10Aにおいて、ボトムホールド回路17、参照電圧源13A、演算増幅器(オペアンプ)14、および加算器15により比較電圧(閾値電圧)可変回路20Aが形成されている。
図9のタイミング図には、わかりやすいように、L(ロー)データが続いた後にマーク率の高いデータ列に切り替わり、途中で、マーク率の低いデータ列に切り替わるデータ列を用いている。
この場合も、図9からわかるように、キャパシタC10によるAC結合後の入力データVIN’はマーク率に応じて、DC値が大きく変動する。
このため、一定電圧である第2の参照電圧VREFをコンパレータ11の比較電圧とした場合には、DC変動の大きいところでエラーを発生してしまう。
この場合も、図9からわかるように、キャパシタC10によるAC結合後の入力データVIN’はマーク率に応じて、DC値が大きく変動する。
このため、一定電圧である第2の参照電圧VREFをコンパレータ11の比較電圧とした場合には、DC変動の大きいところでエラーを発生してしまう。
本第2の実施形態のデータ再生回路10Aにおいては、まず、入力データVIN’をボトムホールドした電圧B/HOを生成し、その電圧と第1の参照電圧VREFPの差分に応じて、コンパレータ11の比較電圧VVAREFを変化させる。
図9に示した例では、たとえば前述したデータフォーマットと逆でデータのない区間は“L”に固定されるものを例としている。
そして、本例では、あらかじめコンパレータ11の基本的な比較電圧である第2の参照電圧VREFは、高めに設定し、“L”が再生できるようになっている。
その後、マーク率の高いデータ列が入ってくると、データの開始直後は、DCレベルは上がり、結合容量と内部抵抗の時定数で徐々に下がってくる。
UARTの場合、スタートビットとストップビットが存在するため、マーク率は0%〜80%程度となり、“L”が長期間到達しないというケースは存在しない。
そして、本例では、あらかじめコンパレータ11の基本的な比較電圧である第2の参照電圧VREFは、高めに設定し、“L”が再生できるようになっている。
その後、マーク率の高いデータ列が入ってくると、データの開始直後は、DCレベルは上がり、結合容量と内部抵抗の時定数で徐々に下がってくる。
UARTの場合、スタートビットとストップビットが存在するため、マーク率は0%〜80%程度となり、“L”が長期間到達しないというケースは存在しない。
本第2の実施形態によれば、上述した第1の実施形態と同様に効果を得ることができる。
すなわち、第2の実施形態によれば、AC結合された伝送路において、伝送するデータのマーク率を制限もしくは、データ変換する必要がないため、簡易な構成で多様な伝送システムが実現可能となる。
換言すると、本第2の実施形態によれば、AC結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能となる。
すなわち、第2の実施形態によれば、AC結合された伝送路において、伝送するデータのマーク率を制限もしくは、データ変換する必要がないため、簡易な構成で多様な伝送システムが実現可能となる。
換言すると、本第2の実施形態によれば、AC結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能となる。
以上、第1の実施形態および第2の実施形態に示したように、データ列のマーク率に応じて、コンパレータ11の比較電圧を変動させることで、データ列のマーク率によらず安定したデータを再生することが可能となる。
<3.第3の実施形態>
図10は、本第3の実施形態に係るデータ再生回路を示す回路図である。
図10は、本第3の実施形態に係るデータ再生回路を示す回路図である。
本第3の実施形態に係るデータ再生回路10Bが第1の実施形態に係るデータ再生回路10と異なる点はる次の通りである。
本データ再生回路10Bは、オフセット電圧付加部18によりピークホールド電圧P/HOに固定のオフセット電圧VOFFを単に付加することによりコンパレータ11の比較電圧VVAREFを変動させる。
本データ再生回路10Bは、オフセット電圧付加部18によりピークホールド電圧P/HOに固定のオフセット電圧VOFFを単に付加することによりコンパレータ11の比較電圧VVAREFを変動させる。
第1の実施形態では、ピークホールドした電圧と第1の参照電圧VREFPの差電圧に応じて、コンパレータ11の比較電圧VVAREFを生成している。
ただし、データ列のマーク率変動が小さい場合には、本第3の実施形態のように、単にピークホールドした電圧に固定のオフセット電圧VOFFを加えるだけでも良い。
ただし、データ列のマーク率変動が小さい場合には、本第3の実施形態のように、単にピークホールドした電圧に固定のオフセット電圧VOFFを加えるだけでも良い。
データ再生回路10Bおいて、ピークホールド回路12、およびオフセット電圧付加部18により比較電圧(閾値電圧)可変回路20Bが形成されている。
本第3の実施形態によれば、上述した第1の実施形態と同様に効果を得ることができる。
<4.第4の実施形態>
図11は、本第3の実施形態に係るデータ再生回路を示す回路図である。
図11は、本第3の実施形態に係るデータ再生回路を示す回路図である。
本第4の実施形態に係るデータ再生回路10Cが第2の実施形態に係るデータ再生回路10Aと異なる点は次の通りである。
本データ再生回路10Cは、オフセット電圧付加部18Cによりボトムホールド電圧B/HOに固定のオフセット電圧VOFFを単に付加することによりコンパレータ11の比較電圧VVAREFを変動させる。
本データ再生回路10Cは、オフセット電圧付加部18Cによりボトムホールド電圧B/HOに固定のオフセット電圧VOFFを単に付加することによりコンパレータ11の比較電圧VVAREFを変動させる。
第2の実施形態では、ボトムホールドした電圧と第1の参照電圧VREFPの差電圧に応じて、コンパレータ11の比較電圧VVAREFを生成している。
ただし、データ列のマーク率変動が小さい場合には、本第4の実施形態のように、単にボトムホールドした電圧に固定のオフセット電圧VOFFを加えるだけでも良い。
ただし、データ列のマーク率変動が小さい場合には、本第4の実施形態のように、単にボトムホールドした電圧に固定のオフセット電圧VOFFを加えるだけでも良い。
データ再生回路10Cおいて、ボトムホールド回路17、およびオフセット電圧付加部18Cにより比較電圧(閾値電圧)可変回路20Cが形成されている。
本第4の実施形態によれば、上述した第1および第2の実施形態と同様に効果を得ることができる。
以上のように、第1の実施形態および第2の実施形態2ともに、ピークホールドもしくは、ボトムホールドした電圧と第1の参照電圧VREFPの差電圧に応じて、コンパレータ11の比較電圧VVAREFを生成している。
しかし、データ列のマーク率変動が小さい場合には、第3の実施形態または第4の実施形態のように、単にピークホールドもしくは、ボトムホールドした電圧に固定のオフセット電圧VOFFを加えるだけでも良い。
しかし、データ列のマーク率変動が小さい場合には、第3の実施形態または第4の実施形態のように、単にピークホールドもしくは、ボトムホールドした電圧に固定のオフセット電圧VOFFを加えるだけでも良い。
<5.第5の実施形態>
図12は、本第5の実施形態に係るデータ再生回路を示す回路図である。
図13は、図12のデータ再生回路のタイミングチャートである。
図12は、本第5の実施形態に係るデータ再生回路を示す回路図である。
図13は、図12のデータ再生回路のタイミングチャートである。
本第5の実施形態に係るデータ再生回路10Dは、基本的に、ピークホールドした電圧P/HOおよびボトムホールドした電圧B/HOの平均値をコンパレータ11の比較電圧VVAREFとして生成している。
本データ再生回路10Dでは、ピークホールド回路12の出力電圧P/HOとボトムホールド回路17の出力電圧B/HOを平均値化およびオフセット電圧付加部19に入力する。
そして、平均値化およびオフセット電圧付加部19は、ピークホールドした電圧P/HOおよびボトムホールドした電圧B/HOの平均値を求める。
また、本データ再生回路10では、平均値化およびオフセット電圧付加部19において、求めた平均値に対してオフセット電圧VOFFを加えてコンパレータ11の比較電圧VVAREFとして生成している。
そして、平均値化およびオフセット電圧付加部19は、ピークホールドした電圧P/HOおよびボトムホールドした電圧B/HOの平均値を求める。
また、本データ再生回路10では、平均値化およびオフセット電圧付加部19において、求めた平均値に対してオフセット電圧VOFFを加えてコンパレータ11の比較電圧VVAREFとして生成している。
平均値化およびオフセット電圧付加部19において、たとえばデータが無い区間が“L“の入力フォーマットには、平均値に+のオフセット電圧を付加する。
データが無い区間が“H“の入力フォーマットには、平均値に−のオフセットを付加する。
データが無い区間が“H“の入力フォーマットには、平均値に−のオフセットを付加する。
データ再生回路10Dおいて、ピークホールド回路12、ボトムホールド回路17、および平均値化およびオフセット電圧付加部19により比較電圧(閾値電圧)可変回路20Dが形成されている。
本第5の実施形態においても、AC結合された伝送路において、伝送するデータのマーク率を制限もしくは、データ変換する必要がないため、簡易な構成で多様な伝送システムが実現可能となる。
<6.第6の実施形態>
次に、本実施形態に係るデータ再生回路を適用したデータ伝送装置について説明する。
図14は、本実施形態に係るデータ再生回路を適用したデータ伝送装置を示す回路図である。
本データ伝送装置100は、第1の送受信部200、伝送路300、および第2の送受信部400を含んで構成されている。
本第6の実施形態においては、第1の送受信部200から伝送路300を介して第2の送受信部400に伝送される信号を下り信号DSといい、第2の送受信部400から伝送路300を介して第1の送受信部200に伝送される信号を上り信号USという。
次に、本実施形態に係るデータ再生回路を適用したデータ伝送装置について説明する。
図14は、本実施形態に係るデータ再生回路を適用したデータ伝送装置を示す回路図である。
本データ伝送装置100は、第1の送受信部200、伝送路300、および第2の送受信部400を含んで構成されている。
本第6の実施形態においては、第1の送受信部200から伝送路300を介して第2の送受信部400に伝送される信号を下り信号DSといい、第2の送受信部400から伝送路300を介して第1の送受信部200に伝送される信号を上り信号USという。
第1の送受信部200は、第1の送受信部200における伝送データ/参照クロック信号の出力回路210、および上り信号受信部220を有している。
第2の送受信部400は、第2の送受信部400におけるクロック再生回路310および下り信号受信部330を有している。
第2の送受信部400は、第2の送受信部400におけるクロック再生回路310および下り信号受信部330を有している。
伝送路300は、一対の信号線LSGN1,LSGN2により構成されている。
伝送路300は、第1の送受信部200との接続側の信号線LSGN1,LSGN2に、直流成分を遮断し、交流信号を通過させるAC結合のためのキャパシタC11,C12が挿入されている。
伝送路300は、第2の送受信部400との接続側の信号線LSGN1,LSGN2に、直流成分を遮断し、交流信号を通過させるAC結合のためのキャパシタC21,C22が挿入されている。
さらに、伝送路300は、第2の送受信部400の受信部端との接続部に、直流成分を遮断し、交流信号を通過させるAC結合のためのキャパシタC31,C32が挿入されている。
伝送路300は、第1の送受信部200との接続側の信号線LSGN1,LSGN2に、直流成分を遮断し、交流信号を通過させるAC結合のためのキャパシタC11,C12が挿入されている。
伝送路300は、第2の送受信部400との接続側の信号線LSGN1,LSGN2に、直流成分を遮断し、交流信号を通過させるAC結合のためのキャパシタC21,C22が挿入されている。
さらに、伝送路300は、第2の送受信部400の受信部端との接続部に、直流成分を遮断し、交流信号を通過させるAC結合のためのキャパシタC31,C32が挿入されている。
データ伝送装置100においては、基本的に、第1の送受信部200からAC結合された1対の伝送路300で高速下り信号を伝送する。そして、データ伝送装置100は、第2の送受信部400から参照クロック要求信号およびユーザー信号といった2種類以上の上り信号を同時並列的に伝送することを可能とする。
データ伝送装置100は、2種類以上の上り信号を、一方を片相(正相または逆相)のみ伝送、他方を両相(正相および逆相)に同相信号を伝送する。
本実施形態のデータ伝送装置100は、参照クロック要求信号を片相で伝送し、ユーザー信号を両相で伝送する。
上り通信において、第1の送受信部200の上り信号の受信部では、正相と逆相間の電圧差に応じて、2種類以上の通信を分離する機能を含んで構成される。
データ伝送装置100は、2種類以上の上り信号を、一方を片相(正相または逆相)のみ伝送、他方を両相(正相および逆相)に同相信号を伝送する。
本実施形態のデータ伝送装置100は、参照クロック要求信号を片相で伝送し、ユーザー信号を両相で伝送する。
上り通信において、第1の送受信部200の上り信号の受信部では、正相と逆相間の電圧差に応じて、2種類以上の通信を分離する機能を含んで構成される。
AC結合後のデータは、DC情報を失うため、伝送できるパルス幅に限界がある。
本実施形態のデータ伝送装置1においては、上り信号USは下り信号DSと分離するため、下りは差動、そして上りは同相信号を伝送する。
さらに上り信号USとしては、第2の送受信部400が非同期時に片相の参照クロック要求信号を伝送し、同期時にユーザーからの制御情報等の両相のユーザー信号を伝送する。
本実施形態のデータ伝送装置1においては、上り信号USは下り信号DSと分離するため、下りは差動、そして上りは同相信号を伝送する。
さらに上り信号USとしては、第2の送受信部400が非同期時に片相の参照クロック要求信号を伝送し、同期時にユーザーからの制御情報等の両相のユーザー信号を伝送する。
第1の送受信部200の出力回路210は、D型フリップフロップ211、セレクタ212、分周器213、および差動ドライバー214を含んで構成されている。
上り信号受信部220は、差電圧検出回路221、第1のコンパレータ222、同相電圧検出回路223、第2のコンパレータ224、閾値電圧(比較電圧)可変回路225、およびゲート226を有する。
そして、同相電圧検出回路223、第2のコンパレータ224、および閾値電圧(比較電圧)可変回路225によりデータ再生回路230が形成される。
上り信号受信部220は、差電圧検出回路221、第1のコンパレータ222、同相電圧検出回路223、第2のコンパレータ224、閾値電圧(比較電圧)可変回路225、およびゲート226を有する。
そして、同相電圧検出回路223、第2のコンパレータ224、および閾値電圧(比較電圧)可変回路225によりデータ再生回路230が形成される。
図14では、上述したように、データ伝送装置100の上り通信および下り通信両方の、送信部側、受信部側の両方を示しており、上り通信の受信部側に本実施形態に係るデータ再生回路230が配置されている。
伝送路300上でキャパシタC11,C12およびC21,C22によりデータ伝送装置100はAC結合されている。
上り通信は下り通信よりも十分に低速な信号を扱い、さらに、上り通信は同相信号を送り、下り通信は差動信号とすることで、上り下り通信を分離している。
データ伝送装置100の上り信号受信部220では、同相電圧検出回路223の加算器2231により差動信号をキャンセルし、同相のみを取り出し、さらにLPF(ローパスフィルタ)2232により不要な高周波成分を取り除いている。
そして、同相電圧検出回路223の出力電圧UPDALがコンパレータ224および閾値電圧(比較電圧)可変回路225に入力される。
本回路を用いることで、上り通信に対して、マーク率の制限、データのバランスコード化が不要となるデータ伝送システムを提供可能となっている。
伝送路300上でキャパシタC11,C12およびC21,C22によりデータ伝送装置100はAC結合されている。
上り通信は下り通信よりも十分に低速な信号を扱い、さらに、上り通信は同相信号を送り、下り通信は差動信号とすることで、上り下り通信を分離している。
データ伝送装置100の上り信号受信部220では、同相電圧検出回路223の加算器2231により差動信号をキャンセルし、同相のみを取り出し、さらにLPF(ローパスフィルタ)2232により不要な高周波成分を取り除いている。
そして、同相電圧検出回路223の出力電圧UPDALがコンパレータ224および閾値電圧(比較電圧)可変回路225に入力される。
本回路を用いることで、上り通信に対して、マーク率の制限、データのバランスコード化が不要となるデータ伝送システムを提供可能となっている。
第1の送受信部200の各構成および機能に付いて説明する。
出力回路210において、フリップフロップ211のクロック信号入力端子に、図示しない送信クロック発生回路からの送信クロック信号TCKが入力され、データ入力端子に図示しない並列/直列変換回路からシリアルの送信データSDATAが入力される。
フリップフロップ211は、送信データをクロック信号TCKのタイミングで順次出力し、この出力データはセレクタ212の入力端子T0に入力される。
出力回路210において、フリップフロップ211のクロック信号入力端子に、図示しない送信クロック発生回路からの送信クロック信号TCKが入力され、データ入力端子に図示しない並列/直列変換回路からシリアルの送信データSDATAが入力される。
フリップフロップ211は、送信データをクロック信号TCKのタイミングで順次出力し、この出力データはセレクタ212の入力端子T0に入力される。
分周器213は、送信クロック信号TCKをN(Nは正整数である)分周して、分周信号を参照クロック信号TCK/Nとして、セレクタ212の入力端子T1に入力する。
セレクタ212は、選択信号端子Sに入力された選択制御信号REFREQのレベルに応じて、入力端子T0または入力端子T1の何れかに入力された信号を選択して、出力する。
たとえば、選択信号端子SにハイレベルHの選択制御信号が入力されているとき、セレクタ212は入力端子T1に入力された信号を選択して出力する。逆に、選択信号端子SにローレベルLの選択制御信号が入力されているとき、セレクタ212は入力端子T0に入力された信号を選択して出力する。
選択制御信号REFREQは、第1のコンパレータ222の出力信号である。
選択制御信号REFREQがハイレベルHの場合には、参照クロック要求信号を受信したものとして、セレクタ212では送信クロック信号の参照クロック信号TCK/Nが選択される。
選択制御信号REFREQがローレベルLの場合には、参照クロック要求信号を受信していないものとして、セレクタ212では送信データSDATAが選択される。
たとえば、選択信号端子SにハイレベルHの選択制御信号が入力されているとき、セレクタ212は入力端子T1に入力された信号を選択して出力する。逆に、選択信号端子SにローレベルLの選択制御信号が入力されているとき、セレクタ212は入力端子T0に入力された信号を選択して出力する。
選択制御信号REFREQは、第1のコンパレータ222の出力信号である。
選択制御信号REFREQがハイレベルHの場合には、参照クロック要求信号を受信したものとして、セレクタ212では送信クロック信号の参照クロック信号TCK/Nが選択される。
選択制御信号REFREQがローレベルLの場合には、参照クロック要求信号を受信していないものとして、セレクタ212では送信データSDATAが選択される。
差動ドライバー214は、セレクタ212の出力信号を受けて、それに応じて対をなす差動信号を発生し、一対の信号線LSGN1,LSGN2からなる伝送路300に出力する。
上り信号受信部220において、差電圧検出回路221は、受信した上り信号USの正相と逆相間の電圧差を検出して、上り信号USが参照クロック要求信号か、ユーザー信号であるかを判別する。差電圧検出回路221は、判別結果に応じたレベルの信号S221として第1のコンパレータ222に出力する。
上り信号USがユーザー信号の場合、両相の信号であることから、その差電圧はゼロになる。この場合、差電圧検出回路221は、ほぼゼロレベルで信号S221を出力する。
上り信号USが参照クロック要求信号の場合、片相のみのため、正相と逆相間に差電圧が発生する。この場合、差電圧検出回路221は、閾値電圧DVREF1より高いハイレベルで信号S221を出力する。
上り信号USがユーザー信号の場合、両相の信号であることから、その差電圧はゼロになる。この場合、差電圧検出回路221は、ほぼゼロレベルで信号S221を出力する。
上り信号USが参照クロック要求信号の場合、片相のみのため、正相と逆相間に差電圧が発生する。この場合、差電圧検出回路221は、閾値電圧DVREF1より高いハイレベルで信号S221を出力する。
第1のコンパレータ222は、差電圧検出回路221の判別信号S221とあらかじめ設定された閾値電圧DVREF1のレベルを比較する。
第1のコンパレータ222は、判別信号S221のレベルが閾値電圧DVREF1より高い場合には、参照クロック要求信号を受信したものとして、選択制御信号REFREQをハイレベルHでセレクタ212およびゲート226に出力する。
第1のコンパレータ222は、判別信号S221のレベルが閾値電圧DVREF1以下の場合には、参照クロック要求信号を受信していないものとして、選択制御信号REFREQをローレベルLでセレクタ212およびゲート226に出力する。
参照クロック要求時は、選択制御信号REFREQがハイレベルHとなるため、ゲート226で上り信号出力UPDAOはマスクされる。
第1のコンパレータ222は、判別信号S221のレベルが閾値電圧DVREF1より高い場合には、参照クロック要求信号を受信したものとして、選択制御信号REFREQをハイレベルHでセレクタ212およびゲート226に出力する。
第1のコンパレータ222は、判別信号S221のレベルが閾値電圧DVREF1以下の場合には、参照クロック要求信号を受信していないものとして、選択制御信号REFREQをローレベルLでセレクタ212およびゲート226に出力する。
参照クロック要求時は、選択制御信号REFREQがハイレベルHとなるため、ゲート226で上り信号出力UPDAOはマスクされる。
同相電圧検出回路223は、伝送路300に同相信号が印加されたとき、それを検出して、第2のコンパレータ224および閾値電圧(比較電圧)可変回路225に出力する。
同相電圧検出回路223は、上述したように、加算器2231により差動信号をキャンセルし、同相のみを取り出し、さらにLPF2232により不要な高周波成分を取り除いている。
同相電圧検出回路223は、上述したように、加算器2231により差動信号をキャンセルし、同相のみを取り出し、さらにLPF2232により不要な高周波成分を取り除いている。
閾値電圧(比較電圧)可変回路225は、上記第1から第5の実施形態に関連付けて説明した構成を含む。
閾値電圧(比較電圧)可変回路225は、データ列のマーク率に応じて、第2のコンパレータ224の比較電圧を変動させることで、データ列のマーク率によらず安定したデータを再生することが可能となっている。
ここでは、その詳細な説明は省略する。
閾値電圧(比較電圧)可変回路225は、データ列のマーク率に応じて、第2のコンパレータ224の比較電圧を変動させることで、データ列のマーク率によらず安定したデータを再生することが可能となっている。
ここでは、その詳細な説明は省略する。
第2のコンパレータ224は、同相電圧検出回路223からの検出信号UPDALと比較電圧VVAREFとを比較して、上りデータUPDAOとしてゲート226に出力する。
上述したように構成された出力回路210において、通常動作時に、伝送路300に差動信号しか存在せず、差電圧検出回路221により、ローレベルの信号S221が出力される。
これにより、第1のコンパレータ222からローレベルの選択制御信号REFREQが出力され、セレクタ212の選択信号端子Sに入力される。
これに応じて、セレクタ212により、入力端子T0に入力された信号が選択される。すなわち、フリップフロップ211から出力されたシリアルの送信データSDATAがセレクタ212により選択され、伝送路300に出力される。
これにより、第1のコンパレータ222からローレベルの選択制御信号REFREQが出力され、セレクタ212の選択信号端子Sに入力される。
これに応じて、セレクタ212により、入力端子T0に入力された信号が選択される。すなわち、フリップフロップ211から出力されたシリアルの送信データSDATAがセレクタ212により選択され、伝送路300に出力される。
一方、第2の送受信部400において、何らかの原因でPLL回路の同期がずれたとき、第2の送受信部400のクロック再生回路410により、同相信号である参照クロック信号の要求信号が発生され、伝送路300に出力される。
これを受けて、第1の送受信部200の上り信号受信部220において、差電圧検出回路221により、ハイレベルの検出信号が発生され、第1のコンパレータ222からハイレベルの選択制御信号REFREQが出力される。
このハイレベルの選択制御信号REFREQはセレクタ212の選択信号端子Sに入力される。これに応じて、セレクタ212により、入力端子T1に入力された信号が選択される。
すなわち、分周器213から出力された参照クロック信号TCK/Nがセレクタ212により選択され、差動ドライバー214を介して伝送路300に出力される。
これを受けて、第1の送受信部200の上り信号受信部220において、差電圧検出回路221により、ハイレベルの検出信号が発生され、第1のコンパレータ222からハイレベルの選択制御信号REFREQが出力される。
このハイレベルの選択制御信号REFREQはセレクタ212の選択信号端子Sに入力される。これに応じて、セレクタ212により、入力端子T1に入力された信号が選択される。
すなわち、分周器213から出力された参照クロック信号TCK/Nがセレクタ212により選択され、差動ドライバー214を介して伝送路300に出力される。
第2の送受信部400のクロック再生回路410は、図示のように、電圧制御発振器(VCO)411、ループフィルタ412、位相比較回路(PD)413、周波数比較回路(PFD)414、および分周器415、416を有する。
クロック再生回路410は、同期検出回路417、差動ドライバー418、セレクタ419、バッファとしての同相ドライバー420、およびスイッチ421を有する。
なお、分周器415の分周比は、第1の送受信部200における分周器213の分周比と同様に設定されている。また、これらの分周回路の分周比がともに1に設定することができる。すなわち、これらの分周器は省略できる。
第1の送受信部200および第2の送受信部400にそれぞれ分周器213および415を設けることにより、参照クロック信号RCK(TCK/N)の周波数を低減でき、第2の送受信部400の周波数比較回路414の動作周波数範囲を低減させることができる。
クロック再生回路410は、同期検出回路417、差動ドライバー418、セレクタ419、バッファとしての同相ドライバー420、およびスイッチ421を有する。
なお、分周器415の分周比は、第1の送受信部200における分周器213の分周比と同様に設定されている。また、これらの分周回路の分周比がともに1に設定することができる。すなわち、これらの分周器は省略できる。
第1の送受信部200および第2の送受信部400にそれぞれ分周器213および415を設けることにより、参照クロック信号RCK(TCK/N)の周波数を低減でき、第2の送受信部400の周波数比較回路414の動作周波数範囲を低減させることができる。
下り信号受信部430は、差動レシーバー431およびD型フリップフロップ432を有する。
位相比較回路413、周波数比較回路414、ループフィルタ412およびVCO411により、PLL回路440が構成されている。
位相比較回路413は、差動レシーバー431からの受信信号である下り信号DS(S431)とVCO411からのクロック信号LCKの位相を比較し、比較結果に応じて、発振制御信号S413を発生し、ループフィルタ412に出力する。
位相比較回路413は、差動レシーバー431からの受信信号である下り信号DS(S431)とVCO411からのクロック信号LCKの位相を比較し、比較結果に応じて、発振制御信号S413を発生し、ループフィルタ412に出力する。
図15は、位相比較回路413の一構成例を示す回路図である。
図15に示すように、本例の位相比較回路413は、位相比較器4131とロック検出器4132により構成されている。
図15に示すように、本例の位相比較回路413は、位相比較器4131とロック検出器4132により構成されている。
位相比較器4131は、VCO411により発生されたクロック信号LCKの位相と伝送路300の伝送信号の位相とを比較して、比較結果に応じて、発振制御信号S413を出力する。
ロック検出器4132は、クロック信号LCKの同期状態を示すロック検出信号S4132を発生し、同期検出回路417に出力する。
なお、ロック検出器4132は、位相比較回路413と別々に設けることもできる。
ロック検出器4132は、クロック信号LCKの同期状態を示すロック検出信号S4132を発生し、同期検出回路417に出力する。
なお、ロック検出器4132は、位相比較回路413と別々に設けることもできる。
周波数比較回路414は、分周器415からの分周信号の周波数と伝送路300から伝送された参照クロック信号TCK/N(RCK)の周波数とを比較して、比較結果に応じて、発振制御信号S2を出力する。
ループフィルタ412は、位相比較回路413からの発振制御信号S413もしくは周波数比較回路414からの発振制御信号S414の高域成分、ノイズなどを除去し、低域成分のみをVCO411に出力する。
VCO411は、ループフィルタ412からの発振制御信号S412を受けて、これに応じて、クロック信号LCKの周波数を制御する。
VCO411は、ループフィルタ412からの発振制御信号S412を受けて、これに応じて、クロック信号LCKの周波数を制御する。
このように構成されたPLL回路440において、VCO411により、第1の送受信部200に用いられた送信クロック信号TCKと同じ周波数を有するクロック信号LCK(TCK)が得られる。
クロック信号LCKは、送信クロック信号TCKの再生信号として、送信データの受信あるいは第2の送受信部400の同期制御に用いられる。
クロック信号LCKは、送信クロック信号TCKの再生信号として、送信データの受信あるいは第2の送受信部400の同期制御に用いられる。
受信時に、差動レシーバー431は伝送路300より伝送されてきた差動信号を受けて、それに応じて、受信信号S431を生成し、位相比較回路413および周波数比較回路414、並びにフリップフロップ432にそれぞれ出力する。
位相比較回路413および周波数比較回路414は、イネーブル付きであり、入力されたイネーブル信号のレベルに応じて、動作/非動作状態が設定される。
ここで、位相比較回路413および周波数比較回路414はともにローイネーブルとする。すなわち、イネーブル信号端子にローレベルの信号が入力されているときのみ動作し、それ以外のとき動作しない。
なお、位相比較回路413および周波数比較回路414の動作状態を制御するイネーブル信号EN1およびEN2は差動ドライバー418により生成される。また、位相比較回路413にあるロック検出器4132は、位相比較回路413に入力されたイネーブル信号EN1に関係なく、動作状態に設定されている。
ここで、位相比較回路413および周波数比較回路414はともにローイネーブルとする。すなわち、イネーブル信号端子にローレベルの信号が入力されているときのみ動作し、それ以外のとき動作しない。
なお、位相比較回路413および周波数比較回路414の動作状態を制御するイネーブル信号EN1およびEN2は差動ドライバー418により生成される。また、位相比較回路413にあるロック検出器4132は、位相比較回路413に入力されたイネーブル信号EN1に関係なく、動作状態に設定されている。
通常動作時に、差動ドライバー418により、それぞれローレベルのイネーブル信号EN1およびハイレベルのイネーブル信号EN2が生成されるので、位相比較回路413のみが動作状態に設定され、周波数比較回路414は非動作状態に設定される。
第2の送受信部400において、初期化状態または通常受信動作時に、何らかの原因でVCO411により生成されたクロック信号LCKの周波数は第1の送受信部200に用いられているクロック信号TCKの周波数と大きくずれることがある。
このとき、位相比較回路413に設けられているロック検出器4132により、周波数ずれを示す、たとえば、ハイレベルのロック検出信号が発生され、同期検出回路417に出力される。
このとき、位相比較回路413に設けられているロック検出器4132により、周波数ずれを示す、たとえば、ハイレベルのロック検出信号が発生され、同期検出回路417に出力される。
同期検出回路417は、ロック検出器4132からのロック検出信号S4132に応じて、同期制御信号LOCK(S417)を発生する。
たとえば、同期検出回路41はロック検出器4132からハイレベルのロック検出信号S4132が受けたとき、ハイレベルHの同期制御信号LOCKを発生し、差動ドライバー418、セレクタ419、およびスイッチ421にそれぞれ出力する。
なお、同期制御信号LOCKは、たとえば、一定の時間幅を有するパルス信号である。
たとえば、同期検出回路41はロック検出器4132からハイレベルのロック検出信号S4132が受けたとき、ハイレベルHの同期制御信号LOCKを発生し、差動ドライバー418、セレクタ419、およびスイッチ421にそれぞれ出力する。
なお、同期制御信号LOCKは、たとえば、一定の時間幅を有するパルス信号である。
同期制御信号LOCKを受けて、差動ドライバー418が、ハイレベルのイネーブル信号EN1とローレベルのイネーブル信号EN2を発生し、それぞれ位相比較回路413および周波数比較回路414に出力する。
これを受けて、位相比較回路413は非動作状態に設定され、周波数比較回路414は動作状態に設定される。
これを受けて、位相比較回路413は非動作状態に設定され、周波数比較回路414は動作状態に設定される。
セレクタ419は、選択信号端子Sに供給される同期検出回路417による同期制御信号LOCKがハイレベルHの場合には、同期がとれているものとして上り信号US2としてのユーザー信号を選択し、同相ドライバー420に出力する。
セレクタ419は、同期制御信号LOCKがローレベルLの場合には、同期がとれていないものとして、クロック信号LCKを分周器415,416で分周した上り信号US1としての参照クロック要求信号を選択し、同相ドライバー420に出力する。
セレクタ419は、同期制御信号LOCKがローレベルLの場合には、同期がとれていないものとして、クロック信号LCKを分周器415,416で分周した上り信号US1としての参照クロック要求信号を選択し、同相ドライバー420に出力する。
ユーザー信号は、たとえばUARTのように、データのないときは“High”に固定されているデータを想定している。上り信号受信部220の第2のコンパレータ224の比較電圧VVAREFは、上述したように可変制御されるが、基本的に低めに設定され、Highが認識できるようになっている。
データのないときが“Low”である場合には、逆に比較電圧VVAREFは高めに設定し、Lowが認識できるようにする。
参照クロック要求信号は、PLL回路440内のVCO411の出力を分周したクロック信号である。このクロック信号は非同期時にはVCO411の自走クロックとなる。
データのないときが“Low”である場合には、逆に比較電圧VVAREFは高めに設定し、Lowが認識できるようにする。
参照クロック要求信号は、PLL回路440内のVCO411の出力を分周したクロック信号である。このクロック信号は非同期時にはVCO411の自走クロックとなる。
同相ドライバー420により、同相信号が発生され、伝送路300に出力する。
このとき、同期制御信号LOCKがハイレベルHの場合にスイッチ421がオンし、セレクタ419で選択されたユーザー信号が両相(正相および逆相)として伝送路300に伝送される。
このとき、伝送路300を構成する一対の信号線の平均電圧がハイレベル、たとえば、1Vに保持される。
同期制御信号LOCKがローレベルLの場合にスイッチ421がオフし、セレクタ419で選択された参照クロック要求信号が片相(正相もしくは逆相)として伝送路300に伝送される。
このとき、同期制御信号LOCKがハイレベルHの場合にスイッチ421がオンし、セレクタ419で選択されたユーザー信号が両相(正相および逆相)として伝送路300に伝送される。
このとき、伝送路300を構成する一対の信号線の平均電圧がハイレベル、たとえば、1Vに保持される。
同期制御信号LOCKがローレベルLの場合にスイッチ421がオフし、セレクタ419で選択された参照クロック要求信号が片相(正相もしくは逆相)として伝送路300に伝送される。
伝送路300に片相の信号が出力されているとき、第1の送受信部200の上り信号受信部220において、差電圧検出回路221によりハイレベルの検出信号S221が出力される。その結果、第1のコンパレータ222によりハイレベルの選択制御信号REFREQが出力される。
これに応じて、セレクタ212により、分周器213からの参照クロックTCK/N(RCK)が選択され、差動ドライバー214を介して、伝送路300に出力される。
この参照クロック要求時は、選択制御信号REFREQがハイレベルHとなるため、ゲート226で上り信号出力UPDAOはマスクされる。
これに応じて、セレクタ212により、分周器213からの参照クロックTCK/N(RCK)が選択され、差動ドライバー214を介して、伝送路300に出力される。
この参照クロック要求時は、選択制御信号REFREQがハイレベルHとなるため、ゲート226で上り信号出力UPDAOはマスクされる。
第2の送受信部400の下り信号受信部430において、差動レシーバー431により、参照クロックTCK/N(RCK)に同期した受信信号S431が出力される。
この信号は、ローレベルのイネーブル信号EN2により動作状態に設定されている周波数比較回路414に入力される。さらに、VCO411により出力されたクロック信号LCKが分周器415により、N分周され、分周信号も周波数比較回路414に入力される。
この信号は、ローレベルのイネーブル信号EN2により動作状態に設定されている周波数比較回路414に入力される。さらに、VCO411により出力されたクロック信号LCKが分周器415により、N分周され、分周信号も周波数比較回路414に入力される。
周波数比較回路414により、受信信号S431と分周器415の分周信号の周波数が比較され、比較結果に応じて、発振制御信号S414が発生され、ループフィルタ412に出力される。
ループフィルタ412により、周波数比較回路414からの発振制御信号S414の高域成分、ノイズなどが除去され、低域成分のみがVCO411に出力される。
そして、VCO411において、ループフィルタ412からの発振制御信号S412に応じて、クロック信号LCKの周波数が制御される。
ループフィルタ412により、周波数比較回路414からの発振制御信号S414の高域成分、ノイズなどが除去され、低域成分のみがVCO411に出力される。
そして、VCO411において、ループフィルタ412からの発振制御信号S412に応じて、クロック信号LCKの周波数が制御される。
このような制御により、分周器415からの分周信号と参照クロックTCK/N(RCK)の周波数が一致するようにVCO411の発振周波数が制御される。
これにより、VCO411により発生されたクロック信号LCKの周波数は第1の送受信部200に用いられている送信クロック信号TCKの周波数と一致する。
これにより、VCO411により発生されたクロック信号LCKの周波数は第1の送受信部200に用いられている送信クロック信号TCKの周波数と一致する。
周波数が一致すると、位相比較回路413に設けられているロック検出器4132により、ハイレベルのロック検出信号S4132が生成され、同期検出回路417に出力される。
これに応じて、同期検出回路417によりハイレベルの同期制御信号LOCKが出力されるので、セレクタ419の選択信号が参照クロック要求信号からユーザー信号に切り換わり、同相ドライバー420による片相信号の発生が停止される。このとき、スイッチ421がオフする。
これにより、第1の送受信部200の差電圧検出回路221により、ローレベルの検出信号S221が出力され、第1のコンパレータ222により、ローレベルの選択制御信号REFREQが発生され、セレクタ212の選択信号端子Sに入力される。
この結果、セレクタ212により、伝送路300への出力信号は、参照クロック信号TCK/Nから送信データSDATAに切り換えられる。
これに応じて、同期検出回路417によりハイレベルの同期制御信号LOCKが出力されるので、セレクタ419の選択信号が参照クロック要求信号からユーザー信号に切り換わり、同相ドライバー420による片相信号の発生が停止される。このとき、スイッチ421がオフする。
これにより、第1の送受信部200の差電圧検出回路221により、ローレベルの検出信号S221が出力され、第1のコンパレータ222により、ローレベルの選択制御信号REFREQが発生され、セレクタ212の選択信号端子Sに入力される。
この結果、セレクタ212により、伝送路300への出力信号は、参照クロック信号TCK/Nから送信データSDATAに切り換えられる。
また、同期制御信号LOCKがハイレベルHの場合にスイッチ421がオンし、セレクタ419で選択されたユーザー信号が両相(正相および逆相)として伝送路300に伝送されると、第1の送受信部200では次のような処理が行われる。
同相電圧検出回路223では、伝送路300に同相信号が印加されたことから、それを検出して、第2のコンパレータ224に出力する。
第2のコンパレータ224は、同相電圧検出回路223からの検出信号UPDALと、閾値電圧(比較電圧)可変回路225で可変された比較電圧VVAREFとを比較して、上りデータUPDAOとしてゲート226を通して出力する。
同相電圧検出回路223では、伝送路300に同相信号が印加されたことから、それを検出して、第2のコンパレータ224に出力する。
第2のコンパレータ224は、同相電圧検出回路223からの検出信号UPDALと、閾値電圧(比較電圧)可変回路225で可変された比較電圧VVAREFとを比較して、上りデータUPDAOとしてゲート226を通して出力する。
第2の送受信部400のクロック再生回路410において、差動ドライバー418により、ローレベルのイネーブル信号EN1およびハイレベルのイネーブル信号EN2が発生され、それぞれ位相比較回路413および周波数比較回路414に出力される。
これにより、周波数比較回路414は非動作状態に切り換えられ、位相比較回路413は動作状態に切り換えられる。
これにより、周波数比較回路414は非動作状態に切り換えられ、位相比較回路413は動作状態に切り換えられる。
すなわち、VCO411により生成されたクロック信号LCKの周波数が第1の送受信部200に用いられ送信クロック信号TCKの周波数と一致したとき、位相比較回路413、ループフィルタ412およびVCO411により構成されたPLL回路が動作する。
そして、VCO411により生成されたクロック信号LCKの位相は差動レシーバー431から出力された受信信号S431の位相と一致するように制御が行われる。
そして、VCO411により生成されたクロック信号LCKの位相は差動レシーバー431から出力された受信信号S431の位相と一致するように制御が行われる。
そして、フリップフロップ432により、VCO411により生成されたクロック信号LCKのタイミングに応じて、伝送路300から伝送されてきたデータSDATAが順次出力される。
フリップフロップ432の出力データSDATAが第2の送受信部400にある直列/並列変換回路により、たとえば、nビットのデータに変換され、出力される。
フリップフロップ432の出力データSDATAが第2の送受信部400にある直列/並列変換回路により、たとえば、nビットのデータに変換され、出力される。
上述した動作により、第1の送受信部200から送信されたデータが第2の送受信部400により正確に受信される。
初期化の時または通常データ伝送中にノイズなどの原因で、第2の送受信部400のクロック信号LCKの周波数が第1の送受信部200に用いられている送信クロック信号TCKの周波数とずれたとき次の処理が行われる。
クロック再生回路410により、セレクタ419で参照クロック信号RCKの送信を要求する信号が選択され、同相ドライバー420に同相信号が出力されるが、スイッチ421がオフであることから、片相信号として伝送路300に出力される。
第1の送受信部200の上り信号受信部220において、片相信号である参照クロック要求信号が検出され、それに応じて、セレクタ212で送信信号が参照クロック信号TCK/N(RCK)に切り換えられ、伝送路300に出力される。
初期化の時または通常データ伝送中にノイズなどの原因で、第2の送受信部400のクロック信号LCKの周波数が第1の送受信部200に用いられている送信クロック信号TCKの周波数とずれたとき次の処理が行われる。
クロック再生回路410により、セレクタ419で参照クロック信号RCKの送信を要求する信号が選択され、同相ドライバー420に同相信号が出力されるが、スイッチ421がオフであることから、片相信号として伝送路300に出力される。
第1の送受信部200の上り信号受信部220において、片相信号である参照クロック要求信号が検出され、それに応じて、セレクタ212で送信信号が参照クロック信号TCK/N(RCK)に切り換えられ、伝送路300に出力される。
第2の送受信部400において、周波数比較回路414、ループフィルタ412およびVCO411により構成されたPLL回路により、分周器415の分周信号の周波数と参照クロック信号RCKの周波数と一致するまで発振周波数の制御が行われる。
周波数が一致すると、参照クロック要求信号の発生が停止し、第1の送受信部200にて送信信号が通常の送信データSDATAに切り換えられる。
これと並行して、クロック再生回路410において、位相比較回路413、ループフィルタ412およびVCO411により構成されたPLL回路により第1の送受信部200に用いられている送信クロック信号TCKと同周波数のクロック信号LCKが発生される。これに基づき伝送路300により伝送されてきたデータが受信される。
周波数が一致すると、参照クロック要求信号の発生が停止し、第1の送受信部200にて送信信号が通常の送信データSDATAに切り換えられる。
これと並行して、クロック再生回路410において、位相比較回路413、ループフィルタ412およびVCO411により構成されたPLL回路により第1の送受信部200に用いられている送信クロック信号TCKと同周波数のクロック信号LCKが発生される。これに基づき伝送路300により伝送されてきたデータが受信される。
以上説明したように、本第6の実施形態によれば、以下の効果を得ることができる。
AC結合された一対のデータ伝送において、下り通信と合わせて上り通信として2種以上の信号の伝送が可能となる。
すなわち、本実施形態により、AC結合された伝送路において、簡易な構成で、2種類以上の上り通信を可能とし、システムの多様化に対応できる。
そして、広範囲な転送レートに対応でき、PLL回路を素早く送信クロックにロックでき、伝送媒体を増加する必要がなく、簡単な回路構成で有効なクロック再生回路を実現できる。
さらに、AC結合された伝送路において、伝送するデータのマーク率を制限もしくは、データ変換する必要がないため、簡易な構成で多様な伝送システムが実現可能となる。
換言すると、本第2の実施形態によれば、AC結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能となる。
AC結合された一対のデータ伝送において、下り通信と合わせて上り通信として2種以上の信号の伝送が可能となる。
すなわち、本実施形態により、AC結合された伝送路において、簡易な構成で、2種類以上の上り通信を可能とし、システムの多様化に対応できる。
そして、広範囲な転送レートに対応でき、PLL回路を素早く送信クロックにロックでき、伝送媒体を増加する必要がなく、簡単な回路構成で有効なクロック再生回路を実現できる。
さらに、AC結合された伝送路において、伝送するデータのマーク率を制限もしくは、データ変換する必要がないため、簡易な構成で多様な伝送システムが実現可能となる。
換言すると、本第2の実施形態によれば、AC結合を介したデータ伝送において、構成の複雑化を抑止しつつ、安定的にデータ再生することが可能となる。
なお、本技術は以下のような構成をとることができる。
(1)容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、
上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部と
を有するデータ再生回路。
(2)上記比較電圧可変部は、
上記入力データをピークホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
上記(1)記載のデータ再生回路。
(3)上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記ピークホールド部でピークホールドした電圧と第1の参照電圧との差分に応じた電圧を生成する演算増幅器と、
基本的な閾値電圧としての第2の参照電圧に上記演算増幅器による差分に応じて電圧を加算し、その加算電圧を上記比較電圧として上記コンパレータに供給する加算部と、を含む
上記(2)記載のデータ再生回路。
(4)上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記ピークホールド部でピークホールドした電圧に固定のオフセット電圧を付加し、当該オフセット電圧を付加した電圧を上記比較電圧として上記コンパレータに供給するオフセット電圧付加部と、を含む
上記(2)記載のデータ再生回路。
(5)上記比較電圧可変部は、
上記入力データをボトムホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
上記(1)記載のデータ再生回路。
(6)上記比較電圧可変部は、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ボトムホールド部でボトムホールドした電圧と第1の参照電圧との差分に応じた電圧を生成する演算増幅器と、
基本的な閾値電圧としての第2の参照電圧に上記演算増幅器による差分に応じて電圧を加算し、その加算電圧を上記比較電圧として上記コンパレータに供給する加算部と、を含む
上記(5)記載のデータ再生回路。
(7)上記比較電圧可変部は、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ボトムホールド部でボトムホールドした電圧に固定のオフセット電圧を付加し、当該オフセット電圧を付加した電圧を上記比較電圧として上記コンパレータに供給するオフセット電圧付加部と、を含む
上記(5)記載のデータ再生回路。
(8)上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧と上記入力データのボトム値をホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する
上記(1)記載のデータ再生回路。
(9)上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ピークホールド部でピークホールドした電圧と記ボトムホールド部でボトムホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する平均値化部と、を有する
上記(8)記載のデータ再生回路。
(10)上記平均値化部は、
データがない区間がロー(L)の入力フォーマットには、上記平均値にプラスのオフセット電圧を付加し、この電圧を上記比較電圧として上記コンパレータに供給する
上記(9)記載のデータ再生回路。
(11)上記平均値化部は、
データがない区間がハイ(H)の入力フォーマットには、上記平均値にマイナスのオフセット電圧を付加し、この電圧を上記比較電圧として上記コンパレータに供給する
上記(9)または(10)記載のデータ再生回路。
(12)上記入力データは、
データがない区間がハイ(H)またはロー(L)に固定されている
上記(1)から(11)のいずれか一に記載のデータ再生回路。
(13)一対の信号線により形成され、当該信号線に直流成分を遮断し、伝送信号に基づく交流信号を通過させるキャパシタが接続された伝送路と、
上記伝送路を介して、送信クロック信号により設定された伝送レートで送信データを伝送する第1の送受信部と、
上記伝送路を介して受信した受信信号の基づき受信用クロック信号を再生し、上記第1の送受信部から伝送された送信データを受信する第2の送受信部と、を有し、
上記第1の送受信部は、
選択制御信号に応じて上記送信データまたは参照クロック信号のいずれかを選択して上記伝送路に出力する出力回路と、
上記第2の送受信部から上記伝送路を介して伝送される同相信号を検出し、容量結合後の入力データを再生するデータ再生回路と、を含み、
上記データ再生回路は、
容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、
上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部と、を含み、
上記第2の送受信部は、
上記伝送線を伝送された上記参照クロック信号もしくは送信データに応じて、クロック信号を生成するクロック再生回路を含み、
上記クロック再生回路により生成されたクロック信号の周波数が上記伝送線の信号周波数と異なるとき、上記伝送線に上記要求信号を出力する
データ伝送装置。
(14)上記第1の送受信部の上記信号受信部は、
上記第2の送受信部から上記伝送路を介して伝送される正相または逆相の片相信号、正相および逆相の両相信号を受信して、受信信号の電圧差に応じて片相信号および両相信号を分離して判別し、判別結果に応じて上記送信データまたは参照クロック信号を選択するように上記選択制御信号を生成して上記出力回路に出力し、
上記第2の送受信部は、
上記クロック再生回路で生成したクロック信号の周波数が上記伝送路の信号周波数と異なるとき、上記伝送路に要求信号を片相信号または同相信号として上記伝送路に出力し、
生成したクロック信号の周波数が上記伝送路の信号周波数に相当する場合には、所定のデータを両相信号または片相信号として上記伝送路に出力し、
上記片相信号および上記両相信号を同時並列的に上記伝送路に伝送可能である
上記(13)記載のデータ伝送装置。
(15)上記第2の送受信部は、
上記要求信号を片相信号または同相信号として上記伝送路に出力し、
所定のデータを両相信号として上記伝送路に出力し、
上記第1の送受信部の上記信号受信部は、
受信信号の差電圧が閾値より大きい場合には、片相信号を受信し参照クロックの要求信号を受信したと判別して、上記送信データに代えて上記要求信号を選択するように上記選択制御信号を上記出力回路に出力し、
受信信号の差電圧が閾値以下の場合には、両相信号を受信したと判別して、上記送信データを選択するように上記選択制御信号を上記出力回路に出力する
上記(14)記載のデータ伝送装置。
(16)上記第1の送受信部の信号受信部は、
片相信号を受信したと判別して参照クロックを選択するように上記選択制御信号を生成した場合、上記同相信号が検出された場合であっても、上記データ再生回路で再生したデータの出力を停止する
上記(15)記載のデータ伝送装置。
(17)上記比較電圧可変部は、
上記入力データをピークホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
上記(13)から(16)のいずれか一に記載のデータ伝送装置。
(18)上記比較電圧可変部は、
上記入力データをボトムホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
上記(13)から(16)のいずれか一に記載のデータ伝送装置。
(19)上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧と上記入力データのボトム値をホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する
上記(13)から(16)のいずれか一記載のデータ伝送装置。
(1)容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、
上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部と
を有するデータ再生回路。
(2)上記比較電圧可変部は、
上記入力データをピークホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
上記(1)記載のデータ再生回路。
(3)上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記ピークホールド部でピークホールドした電圧と第1の参照電圧との差分に応じた電圧を生成する演算増幅器と、
基本的な閾値電圧としての第2の参照電圧に上記演算増幅器による差分に応じて電圧を加算し、その加算電圧を上記比較電圧として上記コンパレータに供給する加算部と、を含む
上記(2)記載のデータ再生回路。
(4)上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記ピークホールド部でピークホールドした電圧に固定のオフセット電圧を付加し、当該オフセット電圧を付加した電圧を上記比較電圧として上記コンパレータに供給するオフセット電圧付加部と、を含む
上記(2)記載のデータ再生回路。
(5)上記比較電圧可変部は、
上記入力データをボトムホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
上記(1)記載のデータ再生回路。
(6)上記比較電圧可変部は、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ボトムホールド部でボトムホールドした電圧と第1の参照電圧との差分に応じた電圧を生成する演算増幅器と、
基本的な閾値電圧としての第2の参照電圧に上記演算増幅器による差分に応じて電圧を加算し、その加算電圧を上記比較電圧として上記コンパレータに供給する加算部と、を含む
上記(5)記載のデータ再生回路。
(7)上記比較電圧可変部は、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ボトムホールド部でボトムホールドした電圧に固定のオフセット電圧を付加し、当該オフセット電圧を付加した電圧を上記比較電圧として上記コンパレータに供給するオフセット電圧付加部と、を含む
上記(5)記載のデータ再生回路。
(8)上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧と上記入力データのボトム値をホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する
上記(1)記載のデータ再生回路。
(9)上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ピークホールド部でピークホールドした電圧と記ボトムホールド部でボトムホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する平均値化部と、を有する
上記(8)記載のデータ再生回路。
(10)上記平均値化部は、
データがない区間がロー(L)の入力フォーマットには、上記平均値にプラスのオフセット電圧を付加し、この電圧を上記比較電圧として上記コンパレータに供給する
上記(9)記載のデータ再生回路。
(11)上記平均値化部は、
データがない区間がハイ(H)の入力フォーマットには、上記平均値にマイナスのオフセット電圧を付加し、この電圧を上記比較電圧として上記コンパレータに供給する
上記(9)または(10)記載のデータ再生回路。
(12)上記入力データは、
データがない区間がハイ(H)またはロー(L)に固定されている
上記(1)から(11)のいずれか一に記載のデータ再生回路。
(13)一対の信号線により形成され、当該信号線に直流成分を遮断し、伝送信号に基づく交流信号を通過させるキャパシタが接続された伝送路と、
上記伝送路を介して、送信クロック信号により設定された伝送レートで送信データを伝送する第1の送受信部と、
上記伝送路を介して受信した受信信号の基づき受信用クロック信号を再生し、上記第1の送受信部から伝送された送信データを受信する第2の送受信部と、を有し、
上記第1の送受信部は、
選択制御信号に応じて上記送信データまたは参照クロック信号のいずれかを選択して上記伝送路に出力する出力回路と、
上記第2の送受信部から上記伝送路を介して伝送される同相信号を検出し、容量結合後の入力データを再生するデータ再生回路と、を含み、
上記データ再生回路は、
容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、
上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部と、を含み、
上記第2の送受信部は、
上記伝送線を伝送された上記参照クロック信号もしくは送信データに応じて、クロック信号を生成するクロック再生回路を含み、
上記クロック再生回路により生成されたクロック信号の周波数が上記伝送線の信号周波数と異なるとき、上記伝送線に上記要求信号を出力する
データ伝送装置。
(14)上記第1の送受信部の上記信号受信部は、
上記第2の送受信部から上記伝送路を介して伝送される正相または逆相の片相信号、正相および逆相の両相信号を受信して、受信信号の電圧差に応じて片相信号および両相信号を分離して判別し、判別結果に応じて上記送信データまたは参照クロック信号を選択するように上記選択制御信号を生成して上記出力回路に出力し、
上記第2の送受信部は、
上記クロック再生回路で生成したクロック信号の周波数が上記伝送路の信号周波数と異なるとき、上記伝送路に要求信号を片相信号または同相信号として上記伝送路に出力し、
生成したクロック信号の周波数が上記伝送路の信号周波数に相当する場合には、所定のデータを両相信号または片相信号として上記伝送路に出力し、
上記片相信号および上記両相信号を同時並列的に上記伝送路に伝送可能である
上記(13)記載のデータ伝送装置。
(15)上記第2の送受信部は、
上記要求信号を片相信号または同相信号として上記伝送路に出力し、
所定のデータを両相信号として上記伝送路に出力し、
上記第1の送受信部の上記信号受信部は、
受信信号の差電圧が閾値より大きい場合には、片相信号を受信し参照クロックの要求信号を受信したと判別して、上記送信データに代えて上記要求信号を選択するように上記選択制御信号を上記出力回路に出力し、
受信信号の差電圧が閾値以下の場合には、両相信号を受信したと判別して、上記送信データを選択するように上記選択制御信号を上記出力回路に出力する
上記(14)記載のデータ伝送装置。
(16)上記第1の送受信部の信号受信部は、
片相信号を受信したと判別して参照クロックを選択するように上記選択制御信号を生成した場合、上記同相信号が検出された場合であっても、上記データ再生回路で再生したデータの出力を停止する
上記(15)記載のデータ伝送装置。
(17)上記比較電圧可変部は、
上記入力データをピークホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
上記(13)から(16)のいずれか一に記載のデータ伝送装置。
(18)上記比較電圧可変部は、
上記入力データをボトムホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
上記(13)から(16)のいずれか一に記載のデータ伝送装置。
(19)上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧と上記入力データのボトム値をホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する
上記(13)から(16)のいずれか一記載のデータ伝送装置。
10,10A〜10D・・・データ再生回路、11・・コンパレータ、12・・・ピークホールド回路、13・・・参照電圧源、14・・・演算増幅器(オペアンプ)、15・・・加算器、16・・・バイアス回路、17・・・ボトムホールド回路、18・・・オフセット電圧付加部、19・・・平均値化およびオフセット付加部、20,20A〜20D・・・比較電圧(閾値)可変回路、C10・・・キャパシタ、ND10・・・入力ノード、100・・・データ伝送装置、200・・・第1の送受信部、210・・・第1の送受信部の出力回路、211・・・フリップフロップ、212・・・セレクタ、213・・・分周器、214・・・差動ドライバー、220・・・上り信号受信部、221・・・差電圧検出回路、222・・・第1のコンパレータ、223・・・同相電圧検出回路、224・・・第2のコンパレータ、225・・・比較電圧(閾値)可変回路、226・・・ゲート、230・・・データ再生回路、300・・・伝送路、400・・・第2の送受信部、410・・・クロック再生回路、411・・・電圧制御発振器(VCO)、412・・・ループフィルタ、413・・・位相比較回路、414・・・周波数比較回路、415,416・・・分周器、417・・・同期検出回路、418・・・差動ドライバー、419・・・セレクタ、420・・同相ドライバー、421・・・スイッチ、430・・・下り信号受信部、431・・・差動レシーバー、432・・・フリップフロップ、430・・・PLL回路。
Claims (19)
- 容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、
上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部と
を有するデータ再生回路。 - 上記比較電圧可変部は、
上記入力データをピークホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
請求項1記載のデータ再生回路。 - 上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記ピークホールド部でピークホールドした電圧と第1の参照電圧との差分に応じた電圧を生成する演算増幅器と、
基本的な閾値電圧としての第2の参照電圧に上記演算増幅器による差分に応じて電圧を加算し、その加算電圧を上記比較電圧として上記コンパレータに供給する加算部と、を含む
請求項2記載のデータ再生回路。 - 上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記ピークホールド部でピークホールドした電圧に固定のオフセット電圧を付加し、当該オフセット電圧を付加した電圧を上記比較電圧として上記コンパレータに供給するオフセット電圧付加部と、を含む
請求項2記載のデータ再生回路。 - 上記比較電圧可変部は、
上記入力データをボトムホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
請求項1記載のデータ再生回路。 - 上記比較電圧可変部は、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ボトムホールド部でボトムホールドした電圧と第1の参照電圧との差分に応じた電圧を生成する演算増幅器と、
基本的な閾値電圧としての第2の参照電圧に上記演算増幅器による差分に応じて電圧を加算し、その加算電圧を上記比較電圧として上記コンパレータに供給する加算部と、を含む
請求項5記載のデータ再生回路。 - 上記比較電圧可変部は、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ボトムホールド部でボトムホールドした電圧に固定のオフセット電圧を付加し、当該オフセット電圧を付加した電圧を上記比較電圧として上記コンパレータに供給するオフセット電圧付加部と、を含む
請求項5記載のデータ再生回路。 - 上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧と上記入力データのボトム値をホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する
請求項1記載のデータ再生回路。 - 上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧を生成するピークホールド部と、
上記入力データのボトム値をホールドした電圧を生成するボトムホールド部と、
上記ピークホールド部でピークホールドした電圧と記ボトムホールド部でボトムホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する平均値化部と、を有する
請求項8記載のデータ再生回路。 - 上記平均値化部は、
データがない区間がロー(L)の入力フォーマットには、上記平均値にプラスのオフセット電圧を付加し、この電圧を上記比較電圧として上記コンパレータに供給する
請求項9記載のデータ再生回路。 - 上記平均値化部は、
データがない区間がハイ(H)の入力フォーマットには、上記平均値にマイナスのオフセット電圧を付加し、この電圧を上記比較電圧として上記コンパレータに供給する
請求項9記載のデータ再生回路。 - 上記入力データは、
データがない区間がハイ(H)またはロー(L)に固定されている
請求項1記載のデータ再生回路。 - 一対の信号線により形成され、当該信号線に直流成分を遮断し、伝送信号に基づく交流信号を通過させるキャパシタが接続された伝送路と、
上記伝送路を介して、送信クロック信号により設定された伝送レートで送信データを伝送する第1の送受信部と、
上記伝送路を介して受信した受信信号の基づき受信用クロック信号を再生し、上記第1の送受信部から伝送された送信データを受信する第2の送受信部と、を有し、
上記第1の送受信部は、
選択制御信号に応じて上記送信データまたは参照クロック信号のいずれかを選択して上記伝送路に出力する出力回路と、
上記第2の送受信部から上記伝送路を介して伝送される同相信号を検出し、容量結合後の入力データを再生するデータ再生回路と、を含み、
上記データ再生回路は、
容量結合後の入力データと閾値電圧としての比較電圧とを比較し、比較結果を出力するコンパレータと、
上記比較電圧を、上記入力データのマーク率に沿って変化させて上記コンパレータに供給する比較電圧可変部と、を含み、
上記第2の送受信部は、
上記伝送線を伝送された上記参照クロック信号もしくは送信データに応じて、クロック信号を生成するクロック再生回路を含み、
上記クロック再生回路により生成されたクロック信号の周波数が上記伝送線の信号周波数と異なるとき、上記伝送線に上記要求信号を出力する
データ伝送装置。 - 上記第1の送受信部の上記信号受信部は、
上記第2の送受信部から上記伝送路を介して伝送される正相または逆相の片相信号、正相および逆相の両相信号を受信して、受信信号の電圧差に応じて片相信号および両相信号を分離して判別し、判別結果に応じて上記送信データまたは参照クロック信号を選択するように上記選択制御信号を生成して上記出力回路に出力し、
上記第2の送受信部は、
上記クロック再生回路で生成したクロック信号の周波数が上記伝送路の信号周波数と異なるとき、上記伝送路に要求信号を片相信号または同相信号として上記伝送路に出力し、
生成したクロック信号の周波数が上記伝送路の信号周波数に相当する場合には、所定のデータを両相信号または片相信号として上記伝送路に出力し、
上記片相信号および上記両相信号を同時並列的に上記伝送路に伝送可能である
請求項13記載のデータ伝送装置。 - 上記第2の送受信部は、
上記要求信号を片相信号または同相信号として上記伝送路に出力し、
所定のデータを両相信号として上記伝送路に出力し、
上記第1の送受信部の上記信号受信部は、
受信信号の差電圧が閾値より大きい場合には、片相信号を受信し参照クロックの要求信号を受信したと判別して、上記送信データに代えて上記要求信号を選択するように上記選択制御信号を上記出力回路に出力し、
受信信号の差電圧が閾値以下の場合には、両相信号を受信したと判別して、上記送信データを選択するように上記選択制御信号を上記出力回路に出力する
請求項14記載のデータ伝送装置。 - 上記第1の送受信部の信号受信部は、
片相信号を受信したと判別して参照クロックを選択するように上記選択制御信号を生成した場合、上記同相信号が検出された場合であっても、上記データ再生回路で再生したデータの出力を停止する
請求項15記載のデータ伝送装置。 - 上記比較電圧可変部は、
上記入力データをピークホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
請求項13から16のいずれか一に記載のデータ伝送装置。 - 上記比較電圧可変部は、
上記入力データをボトムホールドした電圧と参照電圧の差電圧に応じて上記比較電圧を変化させる
請求項13から16のいずれか一に記載のデータ伝送装置。 - 上記比較電圧可変部は、
上記入力データのピーク値をホールドした電圧と上記入力データのボトム値をホールドした電圧との平均値を上記比較電圧として上記コンパレータに供給する
請求項13から16のいずれか一記載のデータ伝送装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012019989A JP2013162159A (ja) | 2012-02-01 | 2012-02-01 | データ再生回路およびデータ伝送装置 |
US13/749,414 US9160394B2 (en) | 2012-02-01 | 2013-01-24 | Data reproduction circuit and data transmission device |
CN201310042063.9A CN103353780B (zh) | 2012-02-01 | 2013-02-01 | 数据传输设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012019989A JP2013162159A (ja) | 2012-02-01 | 2012-02-01 | データ再生回路およびデータ伝送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013162159A true JP2013162159A (ja) | 2013-08-19 |
Family
ID=49174107
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012019989A Abandoned JP2013162159A (ja) | 2012-02-01 | 2012-02-01 | データ再生回路およびデータ伝送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013162159A (ja) |
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