JP7267133B2 - 信号生成装置および信号読取システム - Google Patents

信号生成装置および信号読取システム Download PDF

Info

Publication number
JP7267133B2
JP7267133B2 JP2019133340A JP2019133340A JP7267133B2 JP 7267133 B2 JP7267133 B2 JP 7267133B2 JP 2019133340 A JP2019133340 A JP 2019133340A JP 2019133340 A JP2019133340 A JP 2019133340A JP 7267133 B2 JP7267133 B2 JP 7267133B2
Authority
JP
Japan
Prior art keywords
voltage
signal
switch
target constant
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019133340A
Other languages
English (en)
Other versions
JP2020025254A (ja
Inventor
浩一 柳沢
大桂 池田
真 笠井
智春 坂井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hioki EE Corp
Original Assignee
Hioki EE Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hioki EE Corp filed Critical Hioki EE Corp
Priority to CN201980048565.8A priority Critical patent/CN112514333B/zh
Priority to PCT/JP2019/029047 priority patent/WO2020022387A1/ja
Publication of JP2020025254A publication Critical patent/JP2020025254A/ja
Application granted granted Critical
Publication of JP7267133B2 publication Critical patent/JP7267133B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Dc Digital Transmission (AREA)
  • Manipulation Of Pulses (AREA)

Description

本発明は、通信路を介して伝送される２線差動電圧方式のロジック信号に基づいてロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置、およびこの信号生成装置を備えた信号読取システムに関するものである。
例えば、下記の特許文献１には、ＣＡＮ通信用のシリアルバス（車内ＬＡＮ）を介して伝送されている各種ＣＡＮフレーム（制御データ）を収集して記録可能に構成された車両データ収集装置（以下、単に「収集装置」ともいう）の発明が開示されている。この収集装置は、故障診断やメンテナンスなどを目的として外部機器を接続可能にシリアルバスに設けられているダイアグコネクタ（診断機器接続用コネクタ：以下、単に「コネクタ」ともいう）に接続可能に構成されている。また、この収集装置では、上記のコネクタに接続することでコネクタを介して供給される電源によって動作し、イグニッションスイッチの操作に連動してシリアルバスからのＣＡＮフレームの収集の開始／停止を自動的に実行する構成が採用されている。
特開２００８－７０１３３号公報（第４－１１頁、第１－１７図）
ところで、シリアルバスに設けられている上記のコネクタは、通常、車両の開発者（製造メーカ）が出荷後の車両に対する故障診断やメンテナンスなどを目的として接続されることを想定している機器（例えば、製造メーカから提供される故障診断用機器やメンテナンス用機器。以下、これらをまとめて診断機器ともいう）を接続するためのコネクタである。したがって、出荷後に車両の故障診断やメンテナンスなどを実施しようとするときには、その車両（またはその車両の製造メーカ）に対応した専用の診断機器を用意する必要がある。しかしながら、複数の製造メーカの車両について故障診断等を実施しなければならない場合もあり、このような場合には、各製造メーカに対応した専用の診断機器を用意しなければならず、手間とコストがかかるという問題点が生じる。
また、近年では、シリアルバスに接続されている各種ノードの動作を阻害する目的の悪意のＣＡＮフレームを出力する機器がコネクタに接続されたり、シリアルバスを介して伝送されているＣＡＮフレームを悪意の第三者に対して移動体通信網等を介して転送する機器がコネクタに接続されたりする事象が確認されている。このため、車両の開発現場等においては、セキュリティの観点から上記のコネクタをシリアルバスに配設しない構成の採用が検討されている。しかしながら、このような構成が採用された場合には、コネクタを介してシリアルバスに接続することを前提とする上記の専用の診断機器では、出荷後に車両の故障診断やメンテナンスなどを実施することが困難になるという問題点が生じる。
なお、自動車の分野における問題点について例示したが、自動車以外の分野、例えば、工場内の機械設備の分野においても、上記したように専用のコネクタを介して専用の診断機器を接続するという構成が採用されていることから、ＣＡＮ通信用のシリアルバス（通信路）を介して伝送されているＣＡＮフレーム（２線差動電圧方式のロジック信号によって示されている符号の列）の取得に際して上記の問題と同様の問題が生じている。
本発明は、かかる解決すべき問題点に鑑みてなされたものであり、コネクタを介して通信路に接続されることなく、通信路に伝送されているロジック信号によって示されている符号を特定可能とする信号生成装置および信号読取システムを提供することを主目的とする。
上記目的を達成すべく請求項１記載の信号生成装置は、一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、前記一対の被覆導線における被覆部にそれぞれ接触させられる一対の電極のうちの一方の電極と接続されて、前記一対の被覆導線のうちの当該一方の電極と容量結合する一方の被覆導線に伝送されている電圧に応じて電圧が変化する第１電圧信号を発生させる第１インピーダンス素子と、前記一対の電極のうちの他方の電極と接続されて、前記一対の被覆導線のうちの当該他方の電極と容量結合する他方の被覆導線に伝送されている電圧に応じて電圧が変化する第２電圧信号を発生させる第２インピーダンス素子と、前記第１電圧信号および前記第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化するシングルエンド信号を出力する差動増幅部とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する。
また、請求項２記載の信号生成装置は、請求項１記載の信号生成装置において、前記シングルエンド信号を閾値電圧と比較して二値化することにより前記符号特定用信号を生成する信号生成部を備えている。
また、請求項３記載の信号生成装置は、請求項１または２記載の信号生成装置において、前記差動増幅部は、前記第１電圧信号および前記第２電圧信号を入力すると共に前記差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路、および前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ低電圧期間の電圧がターゲット定電圧に規定された前記シングルエンド信号に整形して出力する波形整形回路を備えている。
また、請求項４記載の信号生成装置は、請求項１または２記載の信号生成装置において、前記差動増幅部は、前記第１電圧信号および前記第２電圧信号を入力すると共に前記差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路、および前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ高電圧期間の電圧がターゲット定電圧に規定された前記シングルエンド信号に整形して出力する波形整形回路を備えている。
また、請求項５記載の信号生成装置は、請求項３記載の信号生成装置において、前記波形整形回路は、前記差分信号が入力される入力部に一端部が接続されると共に出力部に他端部が接続されたコンデンサと、一端部が前記コンデンサの前記他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第３インピーダンス素子と、直列接続された第４インピーダンス素子およびスイッチで構成されると共に、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加された直列回路と、前記差分信号の交流成分における低電圧期間に前記スイッチをオン状態に移行させると共に、当該交流成分における高電圧期間に前記スイッチをオフ状態に移行させる制御パルス信号を出力するスイッチ制御回路とを備えて、前記シングルエンド信号を前記出力部から出力する。
また、請求項６記載の信号生成装置は、請求項４記載の信号生成装置において、前記波形整形回路は、前記差分信号が入力される入力部に一端部が接続されると共に出力部に他端部が接続されたコンデンサと、一端部が前記コンデンサの前記他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第３インピーダンス素子と、直列接続された第４インピーダンス素子およびスイッチで構成されると共に、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加された直列回路と、前記差分信号の交流成分における高電圧期間に前記スイッチをオン状態に移行させると共に、当該交流成分における低電圧期間に前記スイッチをオフ状態に移行させる制御パルス信号を出力するスイッチ制御回路とを備えて、前記シングルエンド信号を前記出力部から出力する。
また、請求項７記載の信号生成装置は、請求項３記載の信号生成装置において、前記波形整形回路は、前記差分信号が入力される入力部に一端部が接続されたコンデンサと、一端部が前記コンデンサの他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第３インピーダンス素子と、前記コンデンサの前記他端部に一端部が接続されると共に出力部に他端部が接続された第５インピーダンス素子と、前記出力部に接続されると共に、オン状態のときに前記ターゲット定電圧を当該出力部に印加し、オフ状態のときに当該ターゲット定電圧の当該出力部への印加を停止するスイッチと、前記差分信号の交流成分における低電圧期間に前記スイッチを前記オン状態に移行させると共に、当該交流成分における高電圧期間に前記スイッチを前記オフ状態に移行させる制御パルス信号を出力するスイッチ制御回路とを備えて、前記シングルエンド信号を前記出力部から出力する。
また、請求項８記載の信号生成装置は、請求項４記載の信号生成装置において、前記波形整形回路は、前記差分信号が入力される入力部に一端部が接続されたコンデンサと、一端部が前記コンデンサの他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第３インピーダンス素子と、前記コンデンサの前記他端部に一端部が接続されると共に出力部に他端部が接続された第５インピーダンス素子と、前記出力部に接続されると共に、オン状態のときに前記ターゲット定電圧を当該出力部に印加し、オフ状態のときに当該ターゲット定電圧の当該出力部への印加を停止するスイッチと、前記差分信号の交流成分における高電圧期間に前記スイッチを前記オン状態に移行させると共に、当該交流成分における低電圧期間に前記スイッチを前記オフ状態に移行させる制御パルス信号を出力するスイッチ制御回路とを備えて、前記シングルエンド信号を前記出力部から出力する。
また、請求項９記載の信号生成装置は、請求項５または７記載の信号生成装置において、前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、前記コンデンサの前記他端部に反転入力端子が接続され、かつ前記ターゲット定電圧よりも高い基準電圧が非反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている。
また、請求項１０記載の信号生成装置は、請求項５または７記載の信号生成装置において、前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、前記コンデンサの前記他端部に非反転入力端子が接続され、かつ前記ターゲット定電圧よりも高い基準電圧が反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている。
また、請求項１１記載の信号生成装置は、請求項６または８記載の信号生成装置において、前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、前記コンデンサの前記他端部に非反転入力端子が接続され、かつ前記ターゲット定電圧よりも低い基準電圧が反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている。
また、請求項１２記載の信号生成装置は、請求項６または８記載の信号生成装置において、前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、前記コンデンサの前記他端部に反転入力端子が接続され、かつ前記ターゲット定電圧よりも低い基準電圧が非反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている。
また、請求項１３記載の信号生成装置は、請求項５または７記載の信号生成装置において、前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、反転入力端子が前記コンデンサの前記他端部に接続されると共に出力端子から前記制御パルス信号を出力するコンパレータと、一端部が前記出力端子に接続されると共に他端部に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されて、当該いずれかの電圧および前記制御パルス信号の電圧で規定される分圧電圧を前記コンパレータの非反転入力端子に基準電圧として出力する抵抗分圧回路とを備えている。
また、請求項１４記載の信号生成装置は、請求項５または７記載の信号生成装置において、前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、反転入力端子に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されると共に出力端子から前記制御パルス信号を出力するコンパレータと、一端部が前記出力端子に接続されると共に他端部が前記コンデンサの前記他端部に接続されて、前記シングルエンド信号の電圧および前記制御パルス信号の電圧で規定される分圧パルス信号を前記コンパレータの非反転入力端子に出力する抵抗分圧回路とを備えている。
また、請求項１５記載の信号生成装置は、請求項６または８記載の信号生成装置において、前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、反転入力端子に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されると共に出力端子から前記制御パルス信号を出力するコンパレータと、一端部が前記出力端子に接続されると共に他端部が前記コンデンサの前記他端部に接続されて、前記シングルエンド信号の電圧および前記制御パルス信号の電圧で規定される分圧パルス信号を前記コンパレータの非反転入力端子に出力する抵抗分圧回路とを備えている。
また、請求項１６記載の信号生成装置は、請求項６または８記載の信号生成装置において、前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、反転入力端子が前記コンデンサの前記他端部に接続されると共に出力端子から前記制御パルス信号を出力するコンパレータと、一端部が前記出力端子に接続されると共に他端部に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されて、当該いずれかの電圧および前記制御パルス信号の電圧で規定される分圧電圧を前記コンパレータの非反転入力端子に基準電圧として出力する抵抗分圧回路とを備えている。
また、請求項１７記載の信号生成装置は、請求項５記載の信号生成装置において、前記スイッチ制御回路は、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加されて、前記シングルエンド信号を分圧して分圧パルス信号として出力する抵抗分圧回路と、前記ターゲット定電圧を基準としてバイアス電圧を生成するバイアス電圧源と、前記分圧パルス信号に前記バイアス電圧を電圧加算して前記制御パルス信号として出力する加算器とを備えている。
また、請求項１８記載の信号生成装置は、請求項５から１２のいずれかに記載の信号生成装置において、前記スイッチは、前記制御パルス信号によって制御されて、前記オン状態のときには前記ターゲット定電圧を出力端子から前記出力部に出力し、前記オフ状態のときには前記出力端子をハイインピーダンス状態に移行させるスリーステートバッファで構成されている。
また、請求項１９記載の信号生成装置は、請求項３から１８のいずれかに記載の信号生成装置において、外部から入力された電圧データをＤ／Ａ変換して、当該電圧データで示される電圧値の前記ターゲット定電圧を出力するＤ／Ａ変換器を備えている。
また、請求項２０記載の信号生成装置は、請求項３から１９のいずれかに記載の信号生成装置において、前記差動増幅回路は、非反転入力端子に前記第１電圧信号が入力され、反転入力端子と基準電位との間に入力抵抗およびコンデンサの第１直列回路が接続され、かつ反転入力端子と出力端子との間に帰還抵抗が接続されて、前記第１電圧信号の交流成分を増幅して出力する交流増幅器として構成された第１演算増幅器と、前記第１演算増幅器と同一に構成されると共に非反転入力端子に前記第２電圧信号が入力されて、当該第２電圧信号の交流成分を増幅して出力する交流増幅器として構成された第２演算増幅器と、前記第１演算増幅器および前記第２演算増幅器の各出力信号の差分を増幅して前記差分信号を出力する差動増幅器として構成された第３演算増幅器とを備えている。
また、請求項２１記載の信号生成装置は、請求項１から２０のいずれかに記載の信号生成装置において、前記第１インピーダンス素子および前記第２インピーダンス素子は、共に、高インピーダンス抵抗もしくはコンデンサ、またはこれらの組み合わせ回路で同一に構成されている。
また、請求項２２記載の信号生成装置は、請求項１から２１のいずれかに記載の信号生成装置において、前記一方の電極は、基端部側が前記第１インピーダンス素子に接続された第１シールドケーブルの自由端側に接続され、前記他方の電極は、前記第１シールドケーブルとは別体の第２シールドケーブルであって、基端部側が前記第２インピーダンス素子に接続された当該第２シールドケーブルの自由端側に接続されている。
また、請求項２３記載の信号生成装置は、一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、前記一対の被覆導線のうちの一方の被覆導線に装着されて、当該一方の被覆導線に流れる電流であって、当該一方の被覆導線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する第１電圧信号を出力する第１電流検出プローブ、および前記一対の被覆導線のうちの他方の被覆導線に装着されて、当該他方の被覆導線に流れる電流であって、当該他方の被覆導線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する第２電圧信号を出力する第２電流検出プローブに接続されて、当該第１電圧信号および当該第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化するシングルエンド信号を出力する差動増幅部を備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する。
また、請求項２４記載の信号読取システムは、請求項１から２３のいずれかに記載の信号生成装置と、前記信号生成装置によって生成された前記符号特定用信号に基づいて前記ロジック信号に対応する前記符号を特定する符号化装置とを備えている。
請求項１記載の信号生成装置および請求項２４記載の信号読取システムによれば、一対の被覆導線における被覆部にそれぞれ接触させられる（一対の被覆導線における金属部分（芯線）に接触することなく非接触の状態（金属非接触の状態）で一対の被覆導線の被覆部に接触させられる）一対の電極と接続される構成のため、一対の被覆導線における長手方向の任意の部位において被覆導線の被覆部に一対の電極を接触させる簡易な作業を行うことで、一対の被覆導線を介して伝送されているロジック信号によって示されている符号を特定可能な符号特定用信号を生成し得るシングルエンド信号を生成することができる。したがって、シングルエンド信号に基づいて符号特定用信号を生成し得る装置を設けることにより、符号特定用信号を生成し、生成した符号特定用信号に基づいてロジック信号によって示されている符号を特定することができ、さらには特定した符号の列で構成される符号列を特定することができる。これにより、一対の被覆導線にコネクタが配設されていなくても、また一対の被覆導線にコネクタが配設されている場合においても、一対の被覆導線の任意の場所においてロジック信号を読み取って、符号、および符号列を特定することができる。
請求項２記載の信号生成装置および請求項２４記載の信号読取システムによれば、信号生成部を備えたことにより、シングルエンド信号に基づいて符号特定用信号を生成する装置を別途設ける手間を省くことができる。
請求項３，４記載の信号生成装置および請求項２４記載の信号読取システムでは、差動増幅部が、上記のように差分信号を出力する差動増幅回路、およびこの差分信号を、この差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつその高電位側電圧（高電圧期間の電圧）および低電位側電圧（低電圧期間の電圧）のうちのいずれか一方がターゲット定電圧に規定されたシングルエンド信号に整形（波形整形）して出力する波形整形回路を備えて構成されている。このため、この信号生成装置によれば、差動増幅部の後段に配置される信号生成部において、ターゲット定電圧を基準として規定された閾値電圧と比較することで、シングルエンド信号を確実に二値化して符号特定用信号を生成することができる。これにより、この信号読取システムによれば、この符号特定用信号に基づいて、ロジック信号によって示されている符号をより確実に特定することができ、さらにはこの符号で構成される符号列をより確実に特定することができる。
請求項５，６記載の信号生成装置および請求項２４記載の信号読取システムでは、波形整形回路が、コンデンサ、第３インピーダンス素子、直列回路、および差分信号の交流成分における低電圧期間に直列回路のスイッチをオン状態に移行させると共に、この交流成分における高電圧期間にスイッチをオフ状態に移行させるスイッチ制御回路とを備える構成か、またはコンデンサ、第３インピーダンス素子、直列回路、および差分信号の交流成分における高電圧期間に直列回路のスイッチをオン状態に移行させると共に、この交流成分における低電圧期間にスイッチをオフ状態に移行させるスイッチ制御回路とを備える構成のいずれかの構成となっている。
したがって、この信号生成装置によれば、順方向電圧の影響を受けるダイオード（個別半導体素子（ディスクリート部品）としてのダイオード）を用いて構成された波形整形回路を有する構成とは異なり、波形整形回路が、差分信号を、差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつその高電位側電圧（高電圧期間の電圧）および低電位側電圧（低電圧期間の電圧）のうちのいずれか一方が確実にターゲット定電圧に規定されたシングルエンド信号に整形（波形整形）して出力することができる。このため、この信号生成装置によれば、差動増幅部の後段に配置される信号生成部において、上記のターゲット定電圧を基準として規定された閾値電圧と比較することで、シングルエンド信号を一層確実に二値化して符号特定用信号を生成することができる。これにより、この信号読取システムによれば、この符号特定用信号に基づいて、ロジック信号によって示されている符号を一層確実に特定することができ、さらには特定した符号の列で構成されるＣＡＮフレームをより確実に特定することができる。
請求項７，８記載の信号生成装置および請求項２４記載の信号読取システムでは、波形整形回路が、コンデンサ、第３インピーダンス素子、第５インピーダンス素子、スイッチ、および差分信号の交流成分における低電圧期間にスイッチをオン状態に移行させると共に、この交流成分における高電圧期間にスイッチをオフ状態に移行させるスイッチ制御回路とを備える構成か、またはコンデンサ、第３インピーダンス素子、第５インピーダンス素子、スイッチ、および差分信号の交流成分における高電圧期間にスイッチをオン状態に移行させると共に、この交流成分における低電圧期間にスイッチをオフ状態に移行させるスイッチ制御回路とを備える構成のいずれかの構成となっている。
したがって、この信号生成装置によれば、順方向電圧の影響を受けるダイオード（個別半導体素子（ディスクリート部品）としてのダイオード）を用いて構成された波形整形回路を有する構成とは異なり、波形整形回路が、差分信号を、差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつその高電位側電圧（高電圧期間の電圧）および低電位側電圧（低電圧期間の電圧）のうちのいずれか一方が確実にターゲット定電圧に規定されたシングルエンド信号に整形（波形整形）して出力することができる。また、このシングルエンド信号の立ち上がりや立ち下がりをより急峻にすること（ターゲット定電圧への移行に要する時間をより短くすること）ができる。このため、この信号生成装置によれば、差動増幅部の後段に配置される信号生成部において、上記のターゲット定電圧を基準として規定された閾値電圧と比較することで、シングルエンド信号を一層確実に、かつより正確なパルス幅で二値化して符号特定用信号を生成することができる。これにより、この信号読取システムによれば、この符号特定用信号に基づいて、ロジック信号によって示されている符号を一層確実に特定することができ、さらには特定した符号の列で構成されるＣＡＮフレームをより確実に特定することができる。
請求項９，１０記載の信号生成装置および請求項２４記載の信号読取システムでは、スイッチが制御パルス信号が高電位のときにオン状態に移行し、制御パルス信号が低電位のときにオフ状態に移行するように構成されているときには、スイッチ制御回路は、コンデンサの他端部に反転入力端子が接続され、かつターゲット定電圧よりも高い（若干高い）基準電圧が非反転入力端子に入力されて、出力端子から制御パルス信号を出力するコンパレータを有して構成され、またスイッチが制御パルス信号が低電位のときにオン状態に移行し、制御パルス信号が高電位のときにオフ状態に移行するように構成されているときには、スイッチ制御回路は、コンデンサの他端部に非反転入力端子が接続され、かつターゲット定電圧よりも高い（若干高い）基準電圧が反転入力端子に入力されて、出力端子から制御パルス信号を出力するコンパレータを有して構成される。このため、このスイッチ制御回路を備えた波形整形回路によれば、シングルエンド信号の低電位側電圧（低電圧期間の電圧）がターゲット定電圧に規定されている状態において、シングルエンド信号にノイズが重畳した場合であっても、そのノイズのレベルが基準電圧に達するまで（基準電圧に上昇するまで）は、スイッチ制御回路がスイッチをオン状態に維持して、直列回路に対してコンデンサの他端部（および出力部）へのターゲット定電圧の印加を継続させることができる。したがって、この波形整形回路を備えた信号生成装置および信号読取システムによれば、ノイズによる誤動作を軽減することができるため、ノイズの存在下においても、符号特定用信号を安定して生成でき、またこの符号特定用信号に基づいて符号および符号で構成されるＣＡＮフレームを安定して特定して出力することができる。
請求項１１，１２記載の信号生成装置および請求項２４記載の信号読取システムでは、スイッチが制御パルス信号が高電位のときにオン状態に移行し、制御パルス信号が低電位のときにオフ状態に移行するように構成されているときには、スイッチ制御回路は、コンデンサの他端部に非反転入力端子が接続され、かつターゲット定電圧よりも低い（若干低い）基準電圧が反転入力端子に入力されて、出力端子から制御パルス信号を出力するコンパレータを有して構成され、またスイッチが制御パルス信号が低電位のときにオン状態に移行し、制御パルス信号が高電位のときにオフ状態に移行するように構成されているときには、スイッチ制御回路は、コンデンサの他端部に反転入力端子が接続され、かつターゲット定電圧よりも低い（若干低い）基準電圧が非反転入力端子に入力されて、出力端子から制御パルス信号を出力するコンパレータを有して構成される。このため、このスイッチ制御回路を備えた波形整形回路によれば、シングルエンド信号の高電位側電圧（高電圧期間の電圧）がターゲット定電圧に規定されている状態において、シングルエンド信号にノイズが重畳した場合であっても、そのノイズのレベルが基準電圧に達するまで（基準電圧に低下するまで）は、スイッチ制御回路がスイッチをオン状態に維持して、直列回路に対してコンデンサの他端部（および出力部）へのターゲット定電圧の印加を継続させることができる。したがって、この波形整形回路を備えた信号生成装置および信号読取システムによれば、ノイズによる誤動作を軽減することができるため、ノイズの存在下においても、符号特定用信号を安定して生成でき、またこの符号特定用信号に基づいて符号および符号で構成されるＣＡＮフレームを安定して特定して出力することができる。
請求項１３～１６記載の信号生成装置および請求項２４記載の信号読取システムでは、スイッチ制御回路を構成するコンパレータがヒステリシス特性を有している（コンパレータがヒステリシスコンパレータとして動作する）このため、この波形整形回路を備えた波形整形回路によれば、シングルエンド信号が低電位側電圧（低電圧期間の電圧）のとき、およびシングルエンド信号が高電位側電圧（高電圧期間の電圧）のときのいずれのときに、シングルエンド信号にノイズが重畳した場合であっても、そのノイズのレベルが上記のヒステリシス特性で規定されるレベル未満のときには、スイッチ制御回路が制御パルス信号の電位を現在の電位に維持すること（つまり、スイッチがオン状態のときにはこの状態を維持し、またスイッチがオフ状態のときにはこの状態を維持すること）ができることから、シングルエンド信号の電圧を現在の状態に維持することができる。したがって、この波形整形回路を備えた信号生成装置および信号読取システムによれば、ノイズによる誤動作を一層軽減することができるため、ノイズの存在下においても、符号特定用信号を一層安定して生成でき、またこの符号特定用信号に基づいて符号および符号で構成されるＣＡＮフレームを一層安定して特定して出力することができる。
請求項１７記載の信号生成装置および請求項２４記載の信号読取システムによれば、波形整形回路がコンパレータを使用しない構成においても、差動増幅回路から出力される差分信号を、差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつその低電位側電圧（低電圧期間の電圧）がターゲット定電圧に規定されたシングルエンド信号に確実に整形したり、また差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつその高電位側電圧（高電圧期間の電圧）がターゲット定電圧に規定されたシングルエンド信号に確実に整形したりして、出力部から出力することができる。これにより、この波形整形回路を備えた信号生成装置および信号読取システムによれば、設計の自由度を高めることができる。
請求項１８記載の信号生成装置および請求項２４記載の信号読取システムによれば、波形整形回路の直列回路を構成するスイッチが、スリーステートバッファ（３ステートロジックＩＣ）で構成されている。したがって、この波形整形回路を備えた信号生成装置および信号読取システムによれば、集積回路に内蔵されている出力バッファ（または入出力バッファ（双方向バッファ））を直列回路を構成するスイッチとして使用することができる。
請求項１９記載の信号生成装置および請求項２４記載の信号読取システムによれば、波形整形回路にＤ／Ａ変換器を配置して、Ｄ／Ａ変換器からターゲット定電圧を出力させる構成としたことにより、Ｄ／Ａ変換器への電圧データを変更することで、ターゲット定電圧を変更できるため、シングルエンド信号においてターゲット定電圧に規定される高電位側電圧（高電圧期間の電圧）や低電位側電圧（低電圧期間の電圧）を信号生成部の入力仕様に応じて変更することができる。つまり、この信号生成装置および信号読取システムによれば、信号生成部がシングルエンド信号から符号特定用信号を確実に生成し得るように、上記の高電位側電圧や低電位側電圧を調整することができる。
請求項２０記載の信号生成装置および請求項２４記載の信号読取システムによれば、差動増幅回路を構成する第１演算増幅器の入力抵抗に直列にコンデンサを接続し、かつ第２演算増幅器の入力抵抗に直列にコンデンサを接続して、第１演算増幅器および第２演算増幅器を交流増幅器として機能させる構成とすることにより、第１演算増幅器および第２演算増幅器の各出力端子から出力される出力信号が第１電圧信号，第２電圧信号の直流成分に起因して飽和する事態の発生を大幅に軽減することができる。
請求項２１記載の信号生成装置および請求項２４記載の信号読取システムによれば、各インピーダンス素子を、共に、高インピーダンス抵抗もしくはコンデンサ、またはこれらの組み合わせ回路で同一に構成したことにより、第１電圧信号および第２電圧信号を簡易な構成で確実に生成することができる。
請求項２２記載の信号生成装置および請求項２４記載の信号読取システムによれば、一対の電極部の各電極が別体に形成された第１シールドケーブルおよび第２シールドケーブルの自由端側に接続（配置）されているため、通信路の長さ方向に沿った異なる位置（それぞれが取り付け易い任意の位置）に取り付けることができる。
請求項２３記載の信号生成装置および請求項２４記載の信号読取システムによれば、一対の被覆導線における長手方向の任意の部位に電流検出プローブを装着する（クランプ型のときにはクランプする）という簡易な作業を行うことで、一対の被覆導線を介して伝送されているロジック信号によって示されている符号を特定可能な符号特定用信号を生成し得るシングルエンド信号を生成することができる。したがって、シングルエンド信号に基づいて符号特定用信号を生成し得る装置を設けることにより、符号特定用信号を生成し、生成した符号特定用信号に基づいてロジック信号によって示されている符号を特定することができ、さらには特定した符号の列で構成される符号列を特定することができる。これにより、一対の被覆導線にコネクタが配設されていなくても、また一対の被覆導線にコネクタが配設されている場合においても、一対の被覆導線の任意の場所においてロジック信号を読み取って、符号、および符号列を特定することができる。
信号読取システム１の構成を示す構成図である。 信号生成装置２の構成を示す構成図である。 差動増幅回路４１の他の構成を示す回路図である。 差動増幅回路４１の他の構成を示す回路図である。 図２の波形整形回路４２の構成、および信号生成部１４の構成を示す回路図である。 図５の波形整形回路４２および信号生成部１４を備えた信号生成装置２の動作を説明するための波形図である。 波形整形回路４２の他の構成、および信号生成部１４の他の構成を示す回路図である。 図７の波形整形回路４２および信号生成部１４を備えた信号生成装置２の動作を説明するための波形図である。 他の波形整形回路４２の回路図である。 他の波形整形回路４２の回路図である。 他の波形整形回路４２を説明するための説明図である。 他の波形整形回路４２を説明するための説明図である。 他の波形整形回路４２の回路図である。 他の波形整形回路４２の回路図である。 他の波形整形回路４２の回路図である。 他の波形整形回路４２の回路図である。 他の波形整形回路４２の回路図である。 他の波形整形回路４２の回路図である。 図５のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路４２の回路図である。 図７のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路４２の回路図である。 図９のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路４２の回路図である。 図１０のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路４２の回路図である。 図５の第４インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。 図７の第４インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。 図９の第４インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。 図１０の第４インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。 図１３の第４インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。 図１４の第４インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。 図１５の第４インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。 図１６の第４インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。 信号生成装置２を被覆導線Ｌａ，Ｌｂに接続する構成を説明するための構成図である。 信号生成装置２を被覆導線Ｌａ，Ｌｂに接続する他の構成を説明するための構成図である。 信号生成装置２を電流検出プローブＰＬｃ，ＰＬｄで被覆導線Ｌａ，Ｌｂに接続する構造を説明するための構成図である。
以下、信号生成装置および信号読取システムの実施の形態について、添付図面を参照して説明する。
この信号生成装置は、一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、このロジック信号に対応する符号を特定可能な符号特定用信号を生成する。また、この信号読取システムは、信号生成装置によって生成された符号特定用信号に基づいて上記のロジック信号に対応する符号を特定すると共に、特定した符号で構成される符号列を特定するシステムであって、「ＣＡＮプロトコル」、「ＣＡＮ ＦＤ」、「ＦｌｅｘＲａｙ（登録商標）」などの各種通信プロトコルに準拠した各種の「２線差動電圧方式のロジック信号」や、「ＬＶＤＳ」による小振幅低消費電力通信が可能な各種通信プロトコルに準拠した各種の「２線差動電圧方式のロジック信号」を対象とすることができる。この場合、「ＣＡＮプロトコル」および「ＣＡＮ ＦＤ」の「ＣＡＮ通信用のシリアルバス」では、「高電位側信号線（CANH）／低電位側信号線（CANL）」が「ロジック信号を伝送するための一対の被覆導線」に相当し、「ＦｌｅｘＲａｙ通信用のシリアルバス」では、「正側信号線（BP）／負側信号線（BM）」が「ロジック信号を伝送するための一対の被覆導線」に相当し、「ＬＶＤＳによる通信を行うシリアルバス」では、「正論理側信号線／負論理側信号線」が「ロジック信号を伝送するための一対の被覆導線」に相当する。また、この信号読取システムは、上記のロジック信号に対応する符号および符号列を特定する機能を備えていることから、結果として、通信路に伝送されているロジック信号を検出するアナライザとしても機能し、さらに検出した符号列をメモリに記憶するように構成されているときには記録装置（レコーダ）としても機能する。
以下では、一例として、「ＣＡＮ通信用のシリアルバス」を対象として、ＣＡＮ通信用のシリアルバス（通信路）から各種ＣＡＮフレーム（２線差動電圧方式のロジック信号によって示されている符号の列（以下、符号列ともいう））を取得して動作する各種電子機器とシリアルバスとの間に配設して使用される信号生成装置および信号読取システムを例に挙げて説明する。具体的には、一例として、自動車に配設されている通信路からロジック信号を読み取り、対応する符号列（ＣＡＮフレーム）を利用した各種の処理を外部機器（ＣＡＮ通信対応機器）において実行させる例について説明する。
図１に示す信号読取システム１は、「信号読取システム」の一例であって、信号生成装置２（「信号生成装置」の一例）、および符号化装置３（「符号化装置」の一例）を備えて構成されている。この信号読取システム１は、自動車に配設されているＣＡＮ通信用のシリアルバスＳＢ（「通信路」の一例）からＣＡＮフレーム（「通信路を介して伝送されるロジック信号」の一例）を読み取り、読み取ったＣＡＮフレームと同じＣＡＮフレームＣｓ（「ロジック信号に対応する符号列」の一例）を各種のＣＡＮ通信対応機器に出力することができるように（いわゆる、ＣＡＮバスアナライザとして）構成されている。
この場合、シリアルバスＳＢを介してのＣＡＮプロトコルに準拠した通信時には、図２に示すように、ＣＡＮフレーム（符号列）を構成する各符号を表すロジック信号Ｓａが、シリアルバスＳＢにおける２本の信号線のうちのＣＡＮＨｉｇｈ（CANH）の信号線としての被覆導線Ｌａに伝送される電圧信号の電圧Ｖａ（以下、理解の容易のため、この電圧信号自体を電圧信号Ｖａともいう）と、２本の信号線のうちのＣＡＮＬｏｗ（CANL）の信号線としての被覆導線Ｌｂに伝送される電圧信号の電圧Ｖｂ（以下、理解の容易のため、この電圧信号自体を電圧信号Ｖｂともいう）との間の電位差（Ｖａ－Ｖｂ）である差動信号として伝送される。
なお、シリアルバスＳＢを介してのロジック信号Ｓａの伝送原理については公知のため、詳細な説明を省略するが、ＣＡＮＨｉｇｈ（CANH）の電圧信号ＶａおよびＣＡＮＬｏｗ（CANL）の電圧信号Ｖｂの仕様について簡単に説明する。図６に示すように、電圧信号Ｖａ，Ｖｂは、ベースになる電圧（＋２．５Ｖ）から逆方向に変化する電圧信号であって、電圧信号Ｖａがこのベースの電圧のときには、電圧信号Ｖｂも同じ期間に亘り同じベースの電圧になって、電位差（Ｖａ－Ｖｂ）がゼロ（最小）となるこの期間に伝送されるＣＡＮフレームを構成する符号Ｃｓ（論理値）は「１」を示すものとなる。一方、電圧信号Ｖａがこのベースの電圧よりも高電圧の規定電圧（＋３．５Ｖ）のときには、電圧信号Ｖｂは同じ期間に亘り、逆にベースの電圧よりも低電圧の他の規定電圧（＋１．５Ｖ）になって、電位差（Ｖａ－Ｖｂ）が最大となるこの期間に伝送されるＣＡＮフレームを構成する符号Ｃｓ（論理値）は「０」を示すものとなる。また、シリアルバスＳＢにおいて差動信号を伝送するための基準電位となる信号線である「SG」や、差動信号の伝送の用途以外に配設されている信号線および電力線等の図示および説明を省略する。
信号生成装置２は、図２に示すように、電極部１１ａ，１１ｂ、インピーダンス素子１２ａ，１２ｂ、差動増幅部１３および信号生成部１４を備えている。また、信号生成装置２は、一対の被覆導線Ｌａ，Ｌｂ（以下、特に区別しないときには「被覆導線Ｌ」ともいう）で構成されるシリアルバスＳＢを介して伝送される２線差動電圧方式のロジック信号Ｓａ（具体的には、被覆導線Ｌａ側の電圧信号Ｖａおよび被覆導線Ｌｂ側の電圧信号Ｖｂ）に基づき、図６に示すように、電圧信号Ｖａ，Ｖｂに対応する符号Ｃｓ（電位差（Ｖａ－Ｖｂ）である差動信号に対応する符号Ｃｓ（「１」または「０」））を特定可能な符号特定用信号Ｓｆを生成する。
電極部１１ａ，１１ｂは、電極２１およびシールド２２を備えて同一に構成されている。また、各電極部１１ａ，１１ｂは、被覆導線Ｌａ，Ｌｂのうちの任意の一方に対して着脱可能に構成されている。なお、理解の容易のため、図１，２に示すように、電極部１１ａは被覆導線Ｌａに装着され、電極部１１ｂは被覆導線Ｌｂに装着されるものとする。また、電極部１１ａ，１１ｂは、対応する被覆導線Ｌへの装着状態において、その被覆導線Ｌの絶縁被覆部（以下、単に「被覆部」ともいう）に電極２１が接触（当接）するように構成されている。この構成により、電極部１１ａ，１１ｂの各電極２１は、対応する被覆導線Ｌａ，Ｌｂの金属部（芯線）と接触することなく非接触の状態（つまり、金属非接触の状態）で容量結合する。また、シールド２２は、各電極部１１ａ，１１ｂが対応する被覆導線Ｌａ，Ｌｂに装着されている状態において、被覆導線Ｌａ，Ｌｂの被覆部における電極２１の接触部位を、この電極２１を含めて覆うことで、電極２１が対応する被覆導線Ｌａの金属部以外の金属部と容量結合することを防止する。
インピーダンス素子１２ａ（以下、第１インピーダンス素子１２ａともいう）は、本例では一例として、抵抗３１ａ、および抵抗３１ａに並列接続されたコンデンサ３２ａを備えて構成され、またインピーダンス素子１２ｂ（以下、第２インピーダンス素子１２ｂともいう）は、抵抗３１ｂ（抵抗３１ａと同じ抵抗値）、および抵抗３１ｂに並列接続されたコンデンサ３２ｂ（コンデンサ３２ａと同じ容量値）を備えて構成されている。第１インピーダンス素子としてのインピーダンス素子１２ａでは、抵抗３１ａは、高抵抗値の抵抗（少なくとも数ＭΩ程度の高インピーダンス抵抗）で構成されて、その一端（インピーダンス素子１２ａの一端）がシールドケーブル（同軸ケーブル）ＣＢａ（以下、第１シールドケーブルＣＢａともいう）の芯線を介して電極部１１ａの電極２１（以下、一方の電極２１ともいう）に接続され、その他端（インピーダンス素子１２ａの他端）が信号生成装置２における基準電位の部位（グランドＧ）に接続されている。また、第２インピーダンス素子としてのインピーダンス素子１２ｂでは、抵抗３１ｂは、高抵抗値の抵抗（少なくとも数ＭΩ程度の高インピーダンス抵抗）で構成されて、その一端（インピーダンス素子１２ｂの一端）がシールドケーブル（同軸ケーブル）ＣＢｂ（以下、第２シールドケーブルＣＢｂともいう）の芯線を介して電極部１１ｂの電極２１（以下、他方の電極２１）に接続され、その他端（インピーダンス素子１２ｂの他端）がグランドＧに接続されている。また、シールドケーブルＣＢａのシールドは、電極部１１ａ側の端部が電極部１１ａのシールド２２に接続されると共に、インピーダンス素子１２ａ側の端部がグランドＧに接続されている。また、シールドケーブルＣＢｂのシールドは、電極部１１ｂ側の端部が電極部１１ｂのシールド２２に接続されると共に、インピーダンス素子１２ｂ側の端部がグランドＧに接続されている。
この構成により、インピーダンス素子１２ａは、電極部１１ａの電極２１と容量結合する一方の被覆導線Ｌａに伝送されている電圧信号Ｖａの電圧Ｖａに応じて電圧が変化する（電圧Ｖａが上記のベースの電圧のときに低電圧となり、電圧Ｖａが上記の高電圧の規定電圧のときに高電圧となるように変化する）第１電圧信号Ｖｃ１を、両端間に発生させる。また、インピーダンス素子１２ｂは、電極部１１ｂの電極２１と容量結合する他方の被覆導線Ｌｂに伝送されている電圧信号Ｖｂの電圧Ｖｂに応じて電圧が変化する（電圧Ｖｂが上記のベースの電圧のときに高電圧となり、電圧Ｖｂが上記の低電圧の規定電圧のときに低電圧となるように変化する）第２電圧信号Ｖｃ２を、両端間に発生させる。また、第１電圧信号Ｖｃ１および第２電圧信号Ｖｃ２は、共に、容量結合によって検出される信号であることから、電圧信号Ｖａ，Ｖｂの変化（電圧信号Ｖａ，Ｖｂのパルスの長さの変化や、このパルスの密度の変化）に応じて、直流レベル（直流成分）が変化する信号となっている。
なお、インピーダンス素子１２ａ，１２ｂは、上記の構成（抵抗３１ａおよびコンデンサ３２ａの並列回路、抵抗３１ｂおよびコンデンサ３２ｂの並列回路）に限定されるものではない。例えば、抵抗３１ａや抵抗３１ｂだけの回路や、コンデンサ３２ａやコンデンサ３２ｂだけの回路で構成してもよい。また、コンデンサ３２ａ，３２ｂについては、ディスクリート部品で構成することもできるし、インピーダンス素子１２ａ，１２ｂと対応する電極２１とを接続するシールドケーブル（同軸ケーブル）ＣＢａ，ＣＢｂの配線容量（芯線とシールドとの間に形成される容量）で構成することもできる。
差動増幅部１３は、第１電圧信号Ｖｃ１および第２電圧信号Ｖｃ２を入力すると共に各電圧信号Ｖｃ１，Ｖｃ２の差分電圧（Ｖｃ１－Ｖｃ２）に応じて電圧が変化するシングルエンド信号Ｖｄを出力する。
具体的には、差動増幅部１３は、図２に示すように、差動増幅回路４１および波形整形回路４２を備え、差動増幅回路４１および波形整形回路４２が後述するようにトランスを有さずに主として演算増幅器やコンパレータで構成されることにより、トランスレス差動増幅部として構成されている。また、本例では一例として、差動増幅回路４１は、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅ（例えば、±１０Ｖ）で動作する３つの演算増幅器４１ａ，４１ｂ，４１ｃ、および７つの抵抗４１ｄ，４１ｅ，４１ｆ，４１ｇ，４１ｈ，４１ｉ，４１ｊを備えて、全体として計装アンプに構成されている。この差動増幅回路４１では、演算増幅器（第１演算増幅器）４１ａは、非反転入力端子がインピーダンス素子１２ａの一端に接続され、反転入力端子と出力端子との間に抵抗４１ｄ（帰還抵抗）が接続されている。演算増幅器（第２演算増幅器）４１ｂは、非反転入力端子がインピーダンス素子１２ｂの一端に接続され、反転入力端子と出力端子との間に抵抗４１ｅ（抵抗４１ｄと同一抵抗値の帰還抵抗）が接続されている。また、演算増幅器４１ａおよび演算増幅器４１ｂの各反転入力端子は抵抗４１ｆ（演算増幅器４１ａおよび演算増幅器４１ｂの共通の入力抵抗）を介して接続されている。演算増幅器（第３演算増幅器）４１ｃは、反転入力端子が抵抗４１ｇ（一方の入力抵抗）を介して演算増幅器４１ａの出力端子に接続され、非反転入力端子が抵抗４１ｈ（抵抗４１ｇと同一抵抗値の他方の入力抵抗）を介して演算増幅器４１ｂの出力端子に接続され、反転入力端子と出力端子との間に抵抗４１ｉ（帰還抵抗）が接続され、かつ反転入力端子は抵抗４１ｊ（抵抗４１ｉと同一抵抗値）を介してグランドＧに接続されて、各演算増幅器４１ａ，４１ｂから出力される出力信号の差分を増幅して出力する差動増幅器として機能する。
この構成により、差動増幅回路４１は、電圧信号Ｖｃ１，Ｖｃ２の差分電圧（Ｖｃ１－Ｖｃ２）を各抵抗４１ｄ，４１ｅ，４１ｆ，４１ｇ，４１ｉの抵抗値で規定される公知の増幅率で反転増幅して、電圧信号としての差分信号Ｖｄ０を出力する。この差分信号Ｖｄ０は、シリアルバスＳＢにＣＡＮフレーム（符号列）を構成する符号Ｃｓ（「１」）が伝送されている期間において（電圧Ｖａ，Ｖｂが共にベースの電圧のときに）高電位側電圧となり、ＣＡＮフレームを構成する符号Ｃｓ（「０」）が伝送されている期間において（電圧Ｖａが高電圧の規定電圧で、電圧Ｖｂが低電圧の規定電圧のときに）低電位側電圧となる電圧信号である。また、上記したように、各電圧信号Ｖｃ１，Ｖｃ２は共に電圧信号Ｖａ，Ｖｂの変化に応じて直流レベルが変化する信号であることから、電圧信号Ｖｃ１，Ｖｃ２に基づいて生成される差分信号Ｖｄ０もまた、差動増幅回路４１においてこの直流レベルの変化について軽減されてはいるものの、直流レベル（直流成分）が変化する信号である。
なお、この差動増幅回路４１では、演算増幅器４１ａおよび演算増幅器４１ｂの各反転入力端子に接続される入力抵抗を共通の１つの抵抗４１ｆとする構成（計装アンプとする構成）を採用しているが、この構成に限定されるものではなく、例えば、図３に示すように、演算増幅器４１ａの反転入力端子に抵抗４１ｆａを個別の入力抵抗として接続して、この抵抗４１ｆａを介してこの反転入力端子をグランドＧに接続し、かつ演算増幅器４１ｂの反転入力端子に抵抗４１ｆｂ（抵抗４１ｆａと同一抵抗値）を個別の入力抵抗として接続して、この抵抗４１ｆｂを介してこの反転入力端子をグランドＧに接続する構成を採用することもできる。この構成においても差動増幅回路４１は、上記の差分電圧（Ｖｃ１－Ｖｃ２）を、各抵抗４１ｄ，４１ｅ，４１ｆａ，４１ｆｂ，４１ｇ，４１ｉの抵抗値で規定される公知の増幅率で増幅して、差分信号Ｖｄ０を出力する。
また、図３に示す上記の差動増幅回路４１では、演算増幅器４１ａおよび演算増幅器４１ｂが、各電圧信号Ｖｃ１，Ｖｃ２の交流成分のみならず、直流成分をも増幅する構成であることから、この直流成分の大きいときには演算増幅器４１ａおよび演算増幅器４１ｂの各出力端子から出力される出力信号が飽和することがある。この出力信号の飽和を軽減するため、図４に示す差動増幅回路４１のように、演算増幅器４１ａの反転入力端子とグランドＧ（基準電位）との間に接続される抵抗４１ｆａに直列にコンデンサ４１ｋを接続し、かつ演算増幅器４１ｂの反転入力端子とグランドＧとの間に接続される抵抗４１ｆｂに直列にコンデンサ４１ｍを接続する構成を採用することもできる。この構成の演算増幅器４１ａおよび演算増幅器４１ｂは、各電圧信号Ｖｃ１，Ｖｃ２の直流成分は増幅せずに交流成分のみを増幅して出力する交流増幅器として機能することから、出力端子から出力される出力信号が各電圧信号Ｖｃ１，Ｖｃ２の直流成分に起因して飽和する事態の発生を大幅に軽減することが可能となっている。
波形整形回路４２は、差分信号Ｖｄ０を入力すると共に、この差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分のピークｔｏピーク電圧（ピークピーク電圧）と同等のピークｔｏピーク電圧（ピークピーク電圧）で、かつその高電位側電圧（高電圧期間の電圧）および低電位側電圧（低電圧期間の電圧）のうちのいずれか一方の電圧が予め規定されたターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する。この構成により、波形整形回路４２は、シングルエンド信号Ｖｄの上記のいずれか一方の電圧を、信号についての基準電位（ピークピーク電圧がゼロボルトのときの電圧。本例では、ターゲット定電圧Ｖｔｇ）に固定する基準電位固定回路とも言える。
一例として、波形整形回路４２は、図５に示すように、差分信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃ、第３インピーダンス素子４２ｄ、ダイオードを含まずに直列接続された第４インピーダンス素子４２ｅおよびスイッチ４２ｆで構成された直列回路ＳＣ、並びにコンパレータなどで構成されると共にスイッチ４２ｆをオン状態からオフ状態へ、またオフ状態からオン状態へ移行させる制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣを備えている。
具体的には、コンデンサ４２ｃは、一端部が入力部４２ａに接続されると共に他端部が出力部４２ｂに接続されている。第３インピーダンス素子４２ｄは、一例として抵抗（１つの抵抗、または複数の抵抗を直列や並列に接続して構成された抵抗回路）で構成されて、一端部がコンデンサ４２ｃの他端部に接続されると共に他端部にターゲット定電圧Ｖｔｇが印加されて、ターゲット定電圧Ｖｔｇをコンデンサ４２ｃの他端部（および出力部４２ｂ）に供給する。なお、ターゲット定電圧Ｖｔｇは、正電源電圧Ｖｃｃを下回り、かつ負電源電圧Ｖｅｅを上回る任意の１つの定電圧に予め規定されている。第３インピーダンス素子４２ｄについては、最も簡易な構成として、上記したように抵抗だけの構成とすることもできるが、この構成に限定されるものではない。図示はしないが、第３インピーダンス素子４２ｄは、抵抗と共に、または抵抗に代えてインダクタを使用した構成としてもよい。なお、第３インピーダンス素子４２ｄは、全体としてのインピーダンス値（抵抗だけで構成されているときには抵抗値）が第４インピーダンス素子４２ｅのインピーダンス値（抵抗だけで構成されているときには抵抗値）よりも大きい値（例えば、抵抗だけの場合には、数ｋΩから数百ｋΩ程度）に規定されている。
直列回路ＳＣは、図５に示すように、直列接続された第４インピーダンス素子４２ｅおよびスイッチ４２ｆで構成されると共に、一端部がコンデンサ４２ｃの他端部（および出力部４２ｂ）に接続されると共に他端部にターゲット定電圧Ｖｔｇが印加されている。この構成により、直列回路ＳＣは、スイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔによってスイッチ４２ｆがオン状態に移行させられたときには、ターゲット定電圧Ｖｔｇのコンデンサ４２ｃの他端部（および出力部４２ｂ）への印加を実行し、オフ状態に移行させられたときには、ターゲット定電圧Ｖｔｇのコンデンサ４２ｃの他端部（および出力部４２ｂ）への印加を停止する。
スイッチ４２ｆは、オン状態において低インピーダンスとなって、直列回路ＳＣの他端部に印加されているターゲット定電圧Ｖｔｇを第４インピーダンス素子４２ｅ（例えば、第３インピーダンス素子４２ｄ全体の抵抗値に対して十分に小さい抵抗値の抵抗）を介して出力部４２ｂに印加し得る半導体スイッチであれば、アナログスイッチ、バイポーラトランジスタおよび電界効果型トランジスタなどの種々の半導体スイッチで構成することができる。また、スイッチ４２ｆは、本例では一例として、制御パルス信号Ｖｃｔが高電位のときにオン状態に移行し、制御パルス信号Ｖｃｔが低電位のときにオフ状態に移行するように（いわゆる、正論理（ハイアクティブ）で動作するように）構成されている。
第４インピーダンス素子４２ｅは、本例では一例として、スイッチ４２ｆがオン状態のときに、他端部に印加されているターゲット定電圧Ｖｔｇをコンデンサ４２ｃの他端部（および出力部４２ｂ）に低インピーダンスで供給し得る十分に低い抵抗値に規定された抵抗で構成されている。ただし、第４インピーダンス素子４２ｅの抵抗値は、スイッチ４２ｆがオン状態（ターゲット定電圧Ｖｔｇの供給状態）のときであっても、差分信号Ｖｄ０の立ち下がりや立ち上がり時にはこの電圧変化の影響を受けて、コンデンサ４２ｃの他端部の電圧がターゲット定電圧Ｖｔｇから若干変動し得る（差分信号Ｖｄ０の立ち下がり時には瞬間的に若干低下したり、立ち上がり時には瞬間的に若干上昇したりし得る）程度の抵抗値（例えば、十数Ωから数十Ω程度の抵抗値）に規定されている。また、第４インピーダンス素子４２ｅについては、最も簡易な構成として、図５に示すように１本の抵抗で構成することもできるが、複数の抵抗を直列や並列に接続して構成してもよい。また、図示はしないが、第４インピーダンス素子４２ｅは、抵抗と共に、または抵抗に代えてインダクタを使用した構成としてもよい。また、直列回路ＳＣにおける第４インピーダンス素子４２ｅとスイッチ４２ｆの並び順は、図５に示す並び順の逆の順とすることもできる。
スイッチ制御回路ＳＷＣは、ダイオードを含まずに構成されて、図５に示す構成では、図６に示すように、入力部４２ａに入力される差分信号Ｖｄ０の交流成分Ｖｄ０ａｃ（図６参照）における低電圧期間ＴＬにスイッチ４２ｆをオン状態に移行させるために高電位（高レベル。例えば、後述するコンパレータ４２ｇについての正電源電圧Ｖｃｃの近傍の電圧レベル）となり、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオフ状態に移行させるために低電位（低レベル。例えば、後述するコンパレータ４２ｇについての負電源電圧Ｖｅｅの近傍の電圧レベル）となる制御パルス信号Ｖｃｔを出力する。
具体的には、スイッチ制御回路ＳＷＣは、図５に示すように、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅで動作する１つのコンパレータ４２ｇ、および直流定電圧（バイアス電圧）Ｖｂｉ１（≠０ボルト）を出力する１つの基準電源４２ｈを有して構成されている。また、基準電源４２ｈは、負極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇに直流定電圧Ｖｂｉ１が加算された電圧（Ｖｔｇ＋Ｖｂｉ１）を基準電圧（第１基準電圧）Ｖｒ１として正極側から出力する。直流定電圧Ｖｂｉ１は、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧Ｖｐ（図６参照）の例えば数％から十数％の電圧値に規定されている。したがって、基準電圧Ｖｒ１は、ターゲット定電圧Ｖｔｇよりも若干高い電圧に規定されている。また、コンパレータ４２ｇは、反転入力端子がコンデンサ４２ｃの他端部に接続され、かつ非反転入力端子に基準電圧Ｖｒ１が入力されることで、出力端子から上記の制御パルス信号Ｖｃｔを出力するように構成されている。
この制御パルス信号Ｖｃｔにより、スイッチ４２ｆが、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにオン状態に移行し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにオフ状態に移行したときの波形整形回路４２の動作について説明する。なお、図６では理解の容易のため、差分信号Ｖｄ０の直流成分Ａが差分信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内で大きく変動する状態で、差分信号Ｖｄ０を図示しているが、実際には、商用周波数のような１００Ｈｚ未満の低周波ノイズが重畳することで、直流成分Ａは、交流成分Ｖｄ０ａｃの１周期（通常は、数μｓ以下）に対して十分に長い周期で変動する。このため、直流成分Ａは差分信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内でほぼ一定であるものとして説明する。また、交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧を符号Ｖｐで示し、高電圧期間ＴＨにおける差分信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ１だけ高く、低電圧期間ＴＬにおける差分信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ２だけ低いものとする。また、シングルエンド信号Ｖｄに生じるサグは無視するものとする。
まず、スイッチ４２ｆがオン状態になる低電圧期間ＴＬでは、直列回路ＳＣからターゲット定電圧Ｖｔｇが第４インピーダンス素子４２ｅを介して低インピーダンスで供給されることにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧、つまり、シングルエンド信号Ｖｄは、図６に示すように、ターゲット定電圧Ｖｔｇに規定される。また、差分信号Ｖｄ０が印加されるコンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧は、低電圧期間ＴＬであることから、電圧（Ａ－Ｖｐ２）となっている。これにより、コンデンサ４２ｃは、ターゲット定電圧Ｖｔｇに規定されている他端部の電圧を基準として一端部側の電圧を正電圧としたときに、電圧（Ａ－Ｖｐ２－Ｖｔｇ）に充電される。
この状態から、スイッチ４２ｆがオフ状態になる高電圧期間ＴＨになったときには、直列回路ＳＣからのターゲット定電圧Ｖｔｇの供給が停止されると共に、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧が電圧（Ａ＋Ｖｐ１）となる。これにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧は、電圧（Ａ＋Ｖｐ１）から電圧（Ａ－Ｖｐ２－Ｖｔｇ）を減算した電圧（Ａ＋Ｖｐ１－（Ａ－Ｖｐ２－Ｖｔｇ））、すなわち電圧（Ｖｐ１＋Ｖｐ２＋Ｖｔｇ）となる。また、電圧（Ｖｐ１＋Ｖｐ２）は交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐである。このことから、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧である電圧（Ｖｐ１＋Ｖｐ２＋Ｖｔｇ）、つまり、シングルエンド信号Ｖｄは、図６に示すように、電圧（Ｖｐ＋Ｖｔｇ）に規定される。
以上のことから、図５に示す波形整形回路４２は、スイッチ制御回路ＳＷＣがスイッチ４２ｆをオン状態およびオフ状態に交互に移行させることにより、図６に示すように、差分信号Ｖｄ０（ピークｔｏピーク電圧Ｖｐの交流成分Ｖｄ０ａｃに直流成分Ａが重畳した信号）を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。すなわち、波形整形回路４２は、差分信号Ｖｄ０に重畳している直流成分Ａを除去（つまり、低周波ノイズを除去）する機能を備えている。これにより、この波形整形回路４２は、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄを出力する。
次いで、スイッチ制御回路ＳＷＣのコンパレータ４２ｇが、上記の制御パルス信号Ｖｃｔを出力する動作について説明する。
交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、直列回路ＳＣから第４インピーダンス素子４２ｅを介して低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に上昇して、基準電圧Ｖｒ１を上回る。したがって、コンパレータ４２ｇは、図６に示すように、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。この場合、直列回路ＳＣではスイッチ４２ｆがオフ状態に移行するため、直列回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が停止されて、シングルエンド信号Ｖｄの電圧は、電圧（Ｖｐ＋Ｖｔｇ）に移行する。この結果、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１を上回る状態に維持される。なお、交流成分Ｖｄ０ａｃの低電圧期間ＴＬのときには、上記したようにシングルエンド信号Ｖｄの電圧はターゲット定電圧Ｖｔｇになり、コンパレータ４２ｇの反転入力端子もこのターゲット定電圧Ｖｔｇになる。しかしながら、コンパレータ４２ｇの非反転入力端子に入力されている基準電圧Ｖｒ１（＝Ｖｔｇ＋Ｖｂｉ１）はこのターゲット定電圧Ｖｔｇよりも高い電圧である（同じ電圧ではない）ことから、コンパレータ４２ｇは、高電位の制御パルス信号Ｖｃｔの出力を継続する（つまり、直列回路ＳＣから出力部４２ｂへのターゲット定電圧Ｖｔｇの印加を継続させる）。
また、交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の低下に伴って電圧（Ｖｐ＋Ｖｔｇ）から低下して、基準電圧Ｖｒ１を下回る。したがって、コンパレータ４２ｇは、図６に示すように、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。この場合、直列回路ＳＣではスイッチ４２ｆがオン状態に移行する。このため、直列回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が開始されて、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１より低いターゲット定電圧Ｖｔｇに維持される。
信号生成部１４は、一例として、図５に示すように、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅで動作する１つのコンパレータ１４ａ、および直流定電圧（バイアス電圧）Ｖｂｉ２（≠０ボルト）を出力する１つの基準電源１４ｂを有して構成されている。また、基準電源１４ｂは、負極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇに直流定電圧Ｖｂｉ２が加算された電圧（Ｖｔｇ＋Ｖｂｉ２）を閾値電圧Ｖｔｈとして正極側から出力する。直流定電圧Ｖｂｉ２は、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧Ｖｐの例えば数％から十数％の電圧値に規定されている。したがって、閾値電圧Ｖｔｈは、ターゲット定電圧Ｖｔｇよりも若干高い電圧に規定されている。なお、閾値電圧Ｖｔｈと上記した基準電圧Ｖｒ１との大小関係には、同じであってもよいし、いずれが高い状態であってもよい（なお、図６では、一例として、基準電圧Ｖｒ１が閾値電圧Ｖｔｈよりも高い状態となっている）。
コンパレータ１４ａは、出力部４２ｂに非反転入力端子が接続され、かつ閾値電圧Ｖｔｈが反転入力端子に入力されて、出力部４２ｂから出力されるシングルエンド信号Ｖｄを閾値電圧Ｖｔｈと比較して二値化することにより、出力端子から符号特定用信号Ｓｆを出力する。上記したように、閾値電圧Ｖｔｈがターゲット定電圧Ｖｔｇよりも若干高い電圧に規定されていることから、このコンパレータ１４ａを備えた信号生成部１４は、図６に示すように、シングルエンド信号Ｖｄ（ピークｔｏピーク電圧が電圧Ｖｐで、かつその低電位側電圧がターゲット定電圧Ｖｔｇに規定された信号）を閾値電圧Ｖｔｈで確実に二値化して、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「１」の期間において高電位（コンパレータ１４ａの最大出力電圧）となり、この符号Ｃｓが「０」の期間において低電位（コンパレータ１４ａの最小出力電圧）となる符号特定用信号Ｓｆを生成して出力する。
ターゲット定電圧Ｖｔｇは、上記したように、正電源電圧Ｖｃｃを下回り、かつ負電源電圧Ｖｅｅを上回る任意の１つの定電圧に規定されるが、図５に示す構成の波形整形回路４２および信号生成部１４では、通常は、信号生成装置２におけるグランドＧの電位（ゼロボルト）に規定される。したがって、波形整形回路４２は、ピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧がターゲット定電圧Ｖｔｇ（ゼロボルト）に規定されたシングルエンド信号Ｖｄを出力する。
なお、波形整形回路４２は、上記した図５の構成、すなわち、差分信号Ｖｄ０を入力すると共に、この差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分のピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧。ボトム電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する構成に限定されない。例えば、波形整形回路４２を図７に示すように構成することで、差分信号Ｖｄ０の交流成分のピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧。トップ電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する構成とすることもできる。
以下、図７に示す波形整形回路４２および信号生成部１４について説明する。なお、図５に示す波形整形回路４２および信号生成部１４と同一の構成については、同一の符号を付して重複する説明を省略する。
一例として、波形整形回路４２は、差分信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃ、第３インピーダンス素子４２ｄ、ダイオードを含まずに第４インピーダンス素子４２ｅおよびスイッチ４２ｆで構成された直列回路ＳＣ、並びにコンパレータなどで構成されると共にスイッチ４２ｆをオン状態からオフ状態へ、またオフ状態からオン状態へ移行させる制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣを備えている。
具体的には、第３インピーダンス素子４２ｄは、一例として図７に示すように１本の抵抗（一端部がコンデンサ４２ｃの他端部に接続され、他端部にターゲット定電圧Ｖｔｇが印加された抵抗）で構成されている。
スイッチ制御回路ＳＷＣは、図７に示すように、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅで動作する１つのコンパレータ４２ｇ、および直流定電圧（バイアス電圧）Ｖｂｉ１を出力する１つの基準電源４２ｈを有して構成されている。また、基準電源４２ｈは、正極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇから直流定電圧Ｖｂｉ１が減算された電圧（Ｖｔｇ－Ｖｂｉ１）を基準電圧Ｖｒ１として負極側から出力する。直流定電圧Ｖｂｉ１はピークｔｏピーク電圧Ｖｐの例えば数％から十数％の電圧値に規定されていることから、基準電圧Ｖｒ１は、ターゲット定電圧Ｖｔｇよりも若干低い電圧に規定されている。また、コンパレータ４２ｇは、非反転入力端子がコンデンサ４２ｃの他端部に接続され、かつ反転入力端子に基準電圧Ｖｒ１が入力されることで、図８に示すように、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオフ状態に移行させるために低電位となり、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオン状態に移行させるために高電圧となる制御パルス信号Ｖｃｔを出力する。
この制御パルス信号Ｖｃｔにより、スイッチ４２ｆが、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにオフ状態に移行し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにオン状態に移行したときの波形整形回路４２の動作について説明する。なお、図８では理解の容易のため、差分信号Ｖｄ０の直流成分Ａが差分信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内で大きく変動する状態で、差分信号Ｖｄ０を図示しているが、実際には、直流成分Ａは、交流成分Ｖｄ０ａｃの１周期（通常は、数μｓ以下）に対して十分に長い周期で変動する。このため、直流成分Ａは差分信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内でほぼ一定であるするものとして説明する。また、交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧を符号Ｖｐで示し、高電圧期間ＴＨにおける差分信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ１だけ高く、低電圧期間ＴＬにおける差分信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ２だけ低いものとする。また、シングルエンド信号Ｖｄに生じるサグは無視するものとする。
まず、スイッチ４２ｆがオン状態になる高電圧期間ＴＨでは、直列回路ＳＣからターゲット定電圧Ｖｔｇが第４インピーダンス素子４２ｅを介して低インピーダンスで供給されることにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧、つまり、シングルエンド信号Ｖｄは、図８に示すように、ターゲット定電圧Ｖｔｇに規定される。また、差分信号Ｖｄ０が印加されるコンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧は、高電圧期間ＴＨであることから、電圧（Ａ＋Ｖｐ１）となっている。これにより、コンデンサ４２ｃは、ターゲット定電圧Ｖｔｇに規定されている他端部の電圧を基準として一端部側の電圧を正電圧としたときに、電圧（Ａ＋Ｖｐ１－Ｖｔｇ）に充電される。
この状態から、スイッチ４２ｆがオフ状態になる低電圧期間ＴＬになったときには、直列回路ＳＣからのターゲット定電圧Ｖｔｇの供給が停止されると共に、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧が電圧（Ａ－Ｖｐ２）となる。これにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧は、電圧（Ａ－Ｖｐ２）から電圧（Ａ＋Ｖｐ１－Ｖｔｇ）を減算した電圧（Ａ－Ｖｐ２－（Ａ＋Ｖｐ１－Ｖｔｇ））、すなわち電圧（－（Ｖｐ１＋Ｖｐ２）＋Ｖｔｇ）となる。また、電圧（Ｖｐ１＋Ｖｐ２）は交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐである。このことから、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧である電圧（－（Ｖｐ１＋Ｖｐ２）＋Ｖｔｇ）、つまり、シングルエンド信号Ｖｄは、図８に示すように、電圧（－Ｖｐ＋Ｖｔｇ）に規定される。
以上のことから、図７に示す波形整形回路４２は、スイッチ制御回路ＳＷＣがスイッチ４２ｆをオン状態およびオフ状態に交互に移行させることにより、図８に示すように、差分信号Ｖｄ０（ピークｔｏピーク電圧Ｖｐの交流成分Ｖｄ０ａｃに直流成分Ａが重畳した信号）を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して、つまり、直流成分Ａの変動による影響を除去して出力部４２ｂから出力する。これにより、この波形整形回路４２は、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になるシングルエンド信号Ｖｄを出力する。
また、スイッチ制御回路ＳＷＣのコンパレータ４２ｇが、上記の制御パルス信号Ｖｃｔを出力する動作について説明する。
交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、直列回路ＳＣから第４インピーダンス素子４２ｅを介して低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に低下して、基準電圧Ｖｒ１を下回る。したがって、コンパレータ４２ｇは、図８に示すように、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。この場合、直列回路ＳＣではスイッチ４２ｆがオフ状態に移行するため、直列回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が停止されて、シングルエンド信号Ｖｄの電圧は、電圧（－Ｖｐ＋Ｖｔｇ）に移行する。この結果、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１を下回る状態に維持される。なお、交流成分Ｖｄ０ａｃの高電圧期間ＴＨのときには、上記したようにシングルエンド信号Ｖｄの電圧はターゲット定電圧Ｖｔｇになり、コンパレータ４２ｇの非反転入力端子もこのターゲット定電圧Ｖｔｇになる。しかしながら、コンパレータ４２ｇの反転入力端子に入力されている基準電圧Ｖｒ１（＝Ｖｔｇ－Ｖｂｉ１）はこのターゲット定電圧Ｖｔｇよりも低い電圧である（同じ電圧ではない）ことから、コンパレータ４２ｇは、高電位の制御パルス信号Ｖｃｔの出力を継続する（つまり、直列回路ＳＣから出力部４２ｂへのターゲット定電圧Ｖｔｇの印加を継続させる）。
また、交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の上昇に伴って電圧（－Ｖｐ＋Ｖｔｇ）から上昇して、基準電圧Ｖｒ１を上回る。したがって、コンパレータ４２ｇは、図８に示すように、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。この場合、直列回路ＳＣではスイッチ４２ｆがオン状態に移行する。このため、直列回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が開始されて、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１より高いターゲット定電圧Ｖｔｇに維持される。
信号生成部１４は、一例として、図７に示すように、１つのコンパレータ１４ａおよび１つの基準電源１４ｂを有して構成されている。また、基準電源１４ｂは、正極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇから直流定電圧Ｖｂｉ２が減算された電圧（Ｖｔｇ－Ｖｂｉ２）を閾値電圧Ｖｔｈとして負極側から出力する。直流定電圧Ｖｂｉ２はピークｔｏピーク電圧Ｖｐの例えば数％から十数％の電圧値に規定されているため、閾値電圧Ｖｔｈは、ターゲット定電圧Ｖｔｇよりも若干低い電圧に規定されている。
コンパレータ１４ａは、出力部４２ｂに非反転入力端子が接続され、かつ閾値電圧Ｖｔｈが反転入力端子に入力されて、出力部４２ｂから出力されるシングルエンド信号Ｖｄを閾値電圧Ｖｔｈと比較して二値化することにより、出力端子から符号特定用信号Ｓｆを出力する。上記したように、閾値電圧Ｖｔｈがターゲット定電圧Ｖｔｇよりも若干低い電圧に規定されていることから、このコンパレータ１４ａを備えた信号生成部１４は、図８に示すように、シングルエンド信号Ｖｄ（ピークｔｏピーク電圧が電圧Ｖｐで、かつその高電位側電圧がターゲット定電圧Ｖｔｇに規定された信号）を閾値電圧Ｖｔｈで確実に二値化して、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「１」の期間において高電位（コンパレータ１４ａの最大出力電圧）となり、この符号Ｃｓが「０」の期間において低電位（コンパレータ１４ａの最小出力電圧）となる符号特定用信号Ｓｆを生成して出力する。
図７に示す構成の波形整形回路４２および信号生成部１４では、上記の構成により、例えば、ターゲット定電圧Ｖｔｇを、グランドＧの電位（ゼロボルト）を超え、かつ正電源電圧Ｖｃｃ未満の正の所定の電圧としたときには、波形整形回路４２は、ピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧がこの正のターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄを出力する。
また、図５に示す構成の波形整形回路４２については、図９に示す構成の波形整形回路４２のように、直列接続された２本の抵抗４２ｉ，４２ｊで構成されて、一端部（抵抗４２ｉ側の端部）がコンパレータ４２ｇの出力端子に接続されると共に他端部（抵抗４２ｊ側の端部）に基準電圧Ｖｒ２（第２基準電圧）が印加されて、基準電圧Ｖｒ２および制御パルス信号Ｖｃｔの電圧で規定される分圧電圧をコンパレータ４２ｇの非反転入力端子に基準電圧Ｖｒ１として出力する抵抗分圧回路４２ｋを備えて、コンパレータ４２ｇにヒステリシス特性を持たせる構成（コンパレータ４２ｇをヒステリシスコンパレータとして動作させる構成）に変更することもできる。なお、図５に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。
この抵抗分圧回路４２ｋでは、抵抗４２ｉの抵抗値が抵抗４２ｊの抵抗値に対して十分に大きな値（例えば、抵抗４２ｊが数十ｋΩのときには抵抗４２ｉは数ＭΩ程度）に規定されている。また、この抵抗分圧回路４２ｋでは、負極側がターゲット定電圧Ｖｔｇに接続された基準電源４２ｈから出力される電圧（Ｖｔｇ＋Ｖｂｉ１。図５の基準電圧Ｖｒ１と同等の電圧）を基準電圧Ｖｒ２（ターゲット定電圧Ｖｔｇの近傍の電圧（この例では、ターゲット定電圧Ｖｔｇよりも若干高い電圧））として使用しているが、これに限定されるものではなく、図示はしないが、ターゲット定電圧Ｖｔｇの近傍の電圧の他の例であるターゲット定電圧Ｖｔｇよりも低い（若干低い）電圧を基準電圧Ｖｒ２として使用する構成や、ターゲット定電圧Ｖｔｇ自体を基準電圧Ｖｒ２として使用する構成を採用することもできる。
この構成により、図９に示す構成の波形整形回路４２では、交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、直列回路ＳＣから第４インピーダンス素子４２ｅを介して低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に上昇して、基準電圧Ｖｒ１を上回る。この場合、抵抗分圧回路４２ｋは、高電位の制御パルス信号Ｖｃｔと基準電圧Ｖｒ２との差分電圧（Ｖｃｔ－Ｖｒ２）を分圧して得られる電圧Ｖｄｖを基準電圧Ｖｒ２に加算して、基準電圧（分圧電圧）Ｖｒ１として出力する。したがって、このコンパレータ４２ｇでは、図５に示すコンパレータ４２ｇと比較して、出力部４２ｂの電圧が交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的により高く（図５の構成よりも、電圧Ｖｄｖの分だけ高く）上昇したときに基準電圧Ｖｒ１を上回って、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。
また、交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の低下に伴って電圧（Ｖｐ＋Ｖｔｇ）から低下して、基準電圧Ｖｒ１を下回る。この場合、抵抗分圧回路４２ｋは、低電位の制御パルス信号Ｖｃｔと基準電圧Ｖｒ２との差分電圧（Ｖｃｔ－Ｖｒ２）を分圧して得られる電圧Ｖｄｖを基準電圧Ｖｒ２に加算して、基準電圧（分圧電圧）Ｖｒ１として出力する。したがって、このコンパレータ４２ｇでは、図５に示すコンパレータ４２ｇと比較して、出力部４２ｂの電圧が交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的により低く（図５の構成よりも、電圧Ｖｄｖの分だけ低く）低下したときに基準電圧Ｖｒ１を下回って、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。
このようにして、図９に示す構成の波形整形回路４２では、コンパレータ４２ｇがヒステリシス特性（図５の構成と比較して、非反転入力端子に入力される基準電圧Ｖｒ１が基準電圧Ｖｒ２を中心とした±Ｖｄｖのヒステリシス幅で変化するヒステリシス特性）を有した状態で動作して、制御パルス信号Ｖｃｔを出力するため、入力部４２ａに入力される差分信号Ｖｄ０に多少のノイズが重畳している状態であっても、このノイズの影響を低減しつつ、制御パルス信号Ｖｃｔを生成することが可能となっている。
また、図７に示す構成の波形整形回路４２については、図１０に示す構成の波形整形回路４２のように、直列接続された２本の抵抗４２ｉ，４２ｊで構成されて、一端部（抵抗４２ｉ側の端部）がコンパレータ４２ｇの出力端子に接続されると共に他端部（抵抗４２ｊ側の端部）がコンデンサ４２ｃの他端部（および出力部４２ｂ）に接続されて、シングルエンド信号Ｖｄの電圧および制御パルス信号Ｖｃｔの電圧で規定される分圧パルス信号Ｖｄｐをコンパレータ４２ｇの非反転入力端子に出力する抵抗分圧回路４２ｋを備えて、コンパレータ４２ｇにヒステリシス特性を持たせる構成に変更することもできる。なお、図７に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。また、この抵抗分圧回路４２ｋは、図９に示す波形整形回路４２の抵抗分圧回路４２ｋと同一に構成されている。
この構成により、図１０に示す構成の波形整形回路４２では、交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、直列回路ＳＣから第４インピーダンス素子４２ｅを介して低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に低下して、基準電圧Ｖｒ１を下回る。この場合、抵抗分圧回路４２ｋは、高電位の制御パルス信号Ｖｃｔとシングルエンド信号Ｖｄの電圧との差分電圧を分圧して得られる分圧パルス信号Ｖｄｐをコンパレータ４２ｇの非反転入力端子に出力する。したがって、このコンパレータ４２ｇでは、図７に示すコンパレータ４２ｇと比較して、シングルエンド信号Ｖｄの電圧（出力部４２ｂの電圧）が交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的により低く（図７の構成よりも、抵抗４２ｊの両端間に生じる電圧Ｖｄｖの分だけ低く）低下したときに、非反転入力端子への分圧パルス信号Ｖｄｐが基準電圧Ｖｒ１を下回って、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。
また、交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の上昇に伴って電圧（－Ｖｐ＋Ｖｔｇ）から上昇して、基準電圧Ｖｒ１を上回る。この場合、抵抗分圧回路４２ｋは、低電位の制御パルス信号Ｖｃｔとシングルエンド信号Ｖｄの電圧との差分電圧を分圧して得られる分圧パルス信号Ｖｄｐをコンパレータ４２ｇの非反転入力端子に出力する。したがって、このコンパレータ４２ｇでは、図７に示すコンパレータ４２ｇと比較して、シングルエンド信号Ｖｄの電圧（出力部４２ｂの電圧）が電圧（－Ｖｐ＋Ｖｔｇ）から瞬間的により高く（図７の構成よりも、抵抗４２ｊの両端間に生じる電圧Ｖｄｖの分だけ高く）上昇したときに、非反転入力端子への分圧パルス信号Ｖｄｐが基準電圧Ｖｒ１を上回って、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。
このようにして、図１０に示す構成の波形整形回路４２においても、コンパレータ４２ｇがヒステリシス特性（図７の構成と比較して、シングルエンド信号Ｖｄの電圧が、基準電圧Ｖｒ１を中心とした±Ｖｄｖのヒステリシス幅を超えて変化して初めて制御パルス信号Ｖｃｔの電位を高電位から低電位へ、また低電位から高電位へ変化させるヒステリシス特性）を有した状態で動作して、制御パルス信号Ｖｃｔを出力するため、入力部４２ａに入力される差分信号Ｖｄ０に多少のノイズが重畳している状態であっても、このノイズの影響を低減しつつ、制御パルス信号Ｖｃｔを生成することが可能となっている。
なお、上記した図５，７，９，１０に示す各波形整形回路４２では、コンパレータ４２ｇとは別体に配設したスイッチ４２ｆを用いて直列回路ＳＣを構成しているが、例えば図１１に示すように、ＰＮＰ型オープンコレクタのトランジスタを出力段として内蔵するコンパレータをコンパレータ４２ｇとして使用する構成を、図５，９に示す各波形整形回路４２に採用することもできる。この構成を採用した各波形整形回路４２では、図１１に示すように、この出力段のトランジスタのエミッタ端子に第４インピーダンス素子４２ｅを介してターゲット定電圧Ｖｔｇを供給し、このトランジスタのコレクタ端子が接続される出力端子を出力部４２ｂに接続する。これにより、コンパレータ４２ｇに内蔵されたトランジスタを直列回路ＳＣを構成するスイッチ４２ｆとして機能させることができる。
また、例えば図１２に示すように、ＮＰＮ型オープンコレクタのトランジスタを出力段として内蔵するコンパレータをコンパレータ４２ｇとして使用する構成を、図７，１０に示す各波形整形回路４２に採用することもできる。この構成を採用した各波形整形回路４２では、図１２に示すように、このトランジスタのエミッタ端子に第４インピーダンス素子４２ｅを介してターゲット定電圧Ｖｔｇを供給し、このトランジスタのコレクタ端子が接続される出力端子を出力部４２ｂに接続する。これにより、コンパレータ４２ｇに内蔵されたトランジスタを直列回路ＳＣを構成するスイッチ４２ｆとして機能させることができる。
この図１１，１２に示す構成を採用することにより、スイッチ４２ｆを省略できる分だけ、波形整形回路４２の部品点数を削減することができる。
また、上記した図５，９に示す各波形整形回路４２における直列回路ＳＣのスイッチ４２ｆとして、３ステートロジックＩＣを使用することもできる。一例として図９に示す波形整形回路４２のスイッチ４２ｆとして３ステートロジックＩＣ（以下、ロジックＩＣ４２ｆともいう）を使用した構成の波形整形回路４２を図１３に示す。なお、図９に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。この図１３に示す波形整形回路４２では、ロジックＩＣ４２ｆにおけるローレベルに対応する電圧をターゲット定電圧Ｖｔｇとして規定し、このターゲット定電圧ＶｔｇをロジックＩＣ４２ｆの入力端子に入力し、ロジックＩＣ４２ｆの出力端子を第４インピーダンス素子４２ｅを介して出力部４２ｂに接続し、ロジックＩＣ４２ｆの制御入力端子に制御パルス信号Ｖｃｔを入力する。ロジックＩＣ４２ｆは、制御入力端子が正論理（ハイアクティブ。制御パルス信号Ｖｃｔが高電位のときにターゲット定電圧Ｖｔｇを出力し、制御パルス信号Ｖｃｔが低電位のときに出力をハイインピーダンス状態にする構成）のロジックＩＣで構成されている。
この直列回路ＳＣは、ロジックＩＣ４２ｆが制御パルス信号Ｖｃｔの高電位のときにターゲット定電圧Ｖｔｇを出力部４２ｂに出力し、制御パルス信号Ｖｃｔの低電位のときに出力をハイインピーダンス状態に移行させることにより、ターゲット定電圧Ｖｔｇの出力部４２ｂへの出力を停止する。
この図１３に示す波形整形回路４２は、図９に示す波形整形回路４２と同様に動作して、図６に示すように、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。これにより、この波形整形回路４２は、図６に示すように、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄを出力する。
また、上記した図７，１０に示す各波形整形回路４２における直列回路ＳＣのスイッチ４２ｆとしても、３ステートロジックＩＣを使用することができる。一例として図１０に示す波形整形回路４２のスイッチ４２ｆとして、ロジックＩＣ４２ｆ（図１３に示すロジックＩＣ４２ｆと同じ正論理のロジックＩＣ）を使用した構成の波形整形回路４２を図１４に示す。なお、図１０に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。この図１４に示す波形整形回路４２では、ロジックＩＣ４２ｆにおけるハイレベルに対応する電圧をターゲット定電圧Ｖｔｇとして規定し、このターゲット定電圧ＶｔｇをロジックＩＣ４２ｆの入力端子に入力し、ロジックＩＣ４２ｆの出力端子を第４インピーダンス素子４２ｅを介して出力部４２ｂに接続し、ロジックＩＣ４２ｆの制御入力端子に制御パルス信号Ｖｃｔを入力する。
この図１４に示す波形整形回路４２は、図１０に示す波形整形回路４２と同様に動作して、図８に示すように、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。これにより、この波形整形回路４２は、図８に示すように、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になるシングルエンド信号Ｖｄを出力する。
この図１３，１４に示す構成を採用することにより、集積回路に内蔵されている出力バッファをロジックＩＣ４２ｆとして使用することができる。
また、図５，９，１３に示す波形整形回路４２と同様に、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する波形整形回路としては、図１５に示す波形整形回路４２を採用することもできる。この波形整形回路４２は、上記した図１３に示す波形整形回路４２と同様に、直列回路ＳＣのスイッチ４２ｆとして３ステートロジックＩＣを使用する構成であることから、図１３に示す波形整形回路４２と比較しつつ説明する。なお、図１３に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。
図１５に示す波形整形回路４２は、差分信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃ、第３インピーダンス素子４２ｄ、第４インピーダンス素子４２ｅおよびスイッチ４２ｆとしての３ステートロジックＩＣ（以下、ロジックＩＣ４２ｆともいう）で構成された直列回路ＳＣ、並びにダイオードを含まずに加算器４２ｍなどで構成されると共にスイッチ４２ｆをオン状態からオフ状態へ、またオフ状態からオン状態へ移行させる制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣを備えている。
スイッチ制御回路ＳＷＣは、加算器４２ｍに加えて、抵抗分圧回路４２ｎおよびバイアス電圧源４２ｐを備えて構成されている。抵抗分圧回路４２ｎは、直列接続された抵抗を有して構成されると共に、一端部が出力部４２ｂに接続されると共に他端部にターゲット定電圧Ｖｔｇが印加されて、出力部４２ｂから出力されるシングルエンド信号Ｖｄを分圧して分圧パルス信号Ｖｄｐとして加算器４２ｍに出力する。本例の抵抗分圧回路４２ｋは、一例として直列接続された２つの抵抗４２ｎ１，４２ｎ２で構成されているが、図示はしないが、さらに多くの抵抗を組み合わせて構成してもよい。バイアス電圧源４２ｐは、負極側がターゲット定電圧Ｖｔｇに接続されることにより、生成した直流定電圧（バイアス電圧）Ｖｂｉ３（≠０ボルト）をターゲット定電圧Ｖｔｇに加算して、加算器４２ｍに出力する。この場合、抵抗分圧回路４２ｎおよびバイアス電圧源４２ｐは、加算器４２ｍから出力される制御パルス信号Ｖｃｔの振幅および直流レベルが後述するロジックＩＣ４２ｆの制御入力端子の入力仕様に合致するように、その分圧比や電圧値が予め規定されている。
加算器４２ｍは、分圧パルス信号Ｖｄｐと、直流定電圧Ｖｂｉ３およびターゲット定電圧Ｖｔｇの加算電圧（Ｖｂｉ３＋Ｖｔｇ）とを入力すると共に電圧加算して、制御パルス信号Ｖｃｔ（＝Ｖｄｐ＋Ｖｂｉ３＋Ｖｔｇ）を出力する。この制御パルス信号Ｖｃｔは、シングルエンド信号Ｖｄを分圧して得られる分圧パルス信号Ｖｄｐと同位相の信号であることから、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬに低電圧となり、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨに高電圧となる信号である。つまり、この図１５における制御パルス信号Ｖｃｔは、図６に示す制御パルス信号Ｖｃｔとは逆位相の信号となっている。
このため、図１５の波形整形回路４２における直列回路ＳＣは、上記した図１３の波形整形回路４２における直列回路ＳＣを構成するロジックＩＣ４２ｆ（制御入力端子が正論理（ハイアクティブ。制御パルス信号Ｖｃｔが高電位のときにターゲット定電圧Ｖｔｇを出力する構成）のロジックＩＣ）とは異なり、制御入力端子が負論理（ローアクティブ。制御パルス信号Ｖｃｔが低電位のときにターゲット定電圧Ｖｔｇを出力する構成）のロジックＩＣ４２ｆで構成されている。
この図１５に示す波形整形回路４２は、図５，９，１３に示す波形整形回路４２と同様に動作して、図６に示すように、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。これにより、この波形整形回路４２は、図６に示すように、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄを出力する。なお、この図１５に示す波形整形回路４２では、抵抗分圧回路４２ｎは、シングルエンド信号Ｖｄを分圧する上記の機能に加えて、ターゲット定電圧Ｖｔｇをコンデンサ４２ｃの他端部（および出力部４２ｂ）に供給する機能（第３インピーダンス素子４２ｄと同様の機能）を備えている。このため、第３インピーダンス素子４２ｄを省くことも可能である。
また、図１５に示す波形整形回路４２の直列回路ＳＣを構成するロジックＩＣ４２ｆとして、上記したような制御入力端子が負論理（ローアクティブ）のロジックＩＣを使用する構成に代えて、図示はしないが、制御入力端子が正論理（ハイアクティブ）のロジックＩＣを使用する構成としてもよい。この波形整形回路によれば、図８に示す制御パルス信号Ｖｃｔに基づいて、直列回路ＳＣを構成するロジックＩＣ４２ｆが制御パルス信号Ｖｃｔの高電位のときにターゲット定電圧Ｖｔｇの印加を実行し、制御パルス信号Ｖｃｔの低電位のときにターゲット定電圧Ｖｔｇの印加を停止することから、図８に示すように、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力することができる。これにより、この波形整形回路は、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になるシングルエンド信号Ｖｄを出力する。
また、図１５に示す波形整形回路４２や上記した不図示の波形整形回路において、抵抗分圧回路４２ｎから出力される分圧パルス信号Ｖｄｐの振幅および直流レベルがロジックＩＣ４２ｆの制御入力端子の入力仕様に合致するものであるときには、加算器４２ｍおよびバイアス電圧源４２ｐを省いて、図１６に示す波形整形回路４２のように、抵抗分圧回路４２ｎだけでスイッチ制御回路ＳＷＣを構成することもできる。この波形整形回路４２では、抵抗分圧回路４２ｎから出力される分圧パルス信号Ｖｄｐがそのまま制御パルス信号Ｖｃｔとして、ロジックＩＣ４２ｆの制御入力端子に供給される。
図１６に示す波形整形回路４２は、直列回路ＳＣを構成するロジックＩＣ４２ｆとして、制御入力端子が正論理（ハイアクティブ）のロジックＩＣを使用する構成のため、図８に示すように、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。
なお、図示はしないが、図１６に示す波形整形回路４２の直列回路ＳＣを構成するロジックＩＣ４２ｆとして、制御入力端子が負論理（ローアクティブ）のロジックＩＣを使用して波形整形回路を構成することもできる。この波形整形回路は、図６に示すように、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。
また、上記した各波形整形回路４２において使用されるターゲット定電圧Ｖｔｇは、波形整形回路４２に不図示の直流定電圧源を配置して、この直流定電圧源から出力される直流定電圧を使用することもできるし、図５において破線で示すように、波形整形回路４２の外部から入力された電圧データＤｖをＤ／Ａ変換して、この電圧データＤｖで示される電圧値の直流電圧を出力するＤ／Ａ変換器１５を波形整形回路４２に配置して、このＤ／Ａ変換器１５から出力される直流電圧をターゲット定電圧Ｖｔｇとして使用する構成とすることもできる。なお、一例として図５に示す波形整形回路４２を例に挙げたが、図７，図９～１６および後述する図１７，１８の各波形整形回路４２についても同様である。このＤ／Ａ変換器１５を波形整形回路４２に配置する構成を採用したときには、電圧データＤｖを変更することで、シングルエンド信号Ｖｄにおいてターゲット定電圧Ｖｔｇに規定される高電位側電圧（高電圧期間ＴＨの電圧）や低電位側電圧（低電圧期間ＴＬの電圧）を変更することができる。したがって、信号生成部１４がシングルエンド信号Ｖｄから符号特定用信号Ｓｆを確実に生成し得るように調整することができる。
また、上記した各波形整形回路４２では、ダイオードを含まない構成を採用しているが、図１７，１８に示す波形整形回路４２のように、ダイオードを含む構成とすることもできる。
まず、図１７に示す波形整形回路４２は、上記した図５の波形整形回路４２と同様にして、差分信号Ｖｄ０を入力すると共に、この差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分のピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧。ボトム電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する。また、図１７に示す波形整形回路４２は、図５に示す波形整形回路４２と比較して、差分信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃおよび第３インピーダンス素子４２ｄを備えている点で共通し、直列回路ＳＣおよびスイッチ制御回路ＳＷＣに代えて１つのダイオード４２ｘを備えている点で相違している。このダイオード４２ｘは、カソード端子が出力部４２ｂに接続されると共に、アノード端子にターゲット定電圧Ｖｔｇが印加されている。
この図１７に示す波形整形回路４２では、ダイオード４２ｘが単体で、直列回路ＳＣおよびスイッチ制御回路ＳＷＣと同等に動作して、図６に示すように、入力部４２ａに入力される差分信号Ｖｄ０の交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにオン状態に移行して、ターゲット定電圧Ｖｔｇを出力部４２ｂに印加し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにオフ状態に移行して、ターゲット定電圧Ｖｔｇの出力部４２ｂへの印加を停止する。これにより、この波形整形回路４２は、ダイオード４２ｘの順方向電圧を無視し得るものとしたときに、差分信号Ｖｄ０を上記したシングルエンド信号Ｖｄに整形（波形整形）して出力する。
次に、図１８に示す波形整形回路４２は、上記した図７の波形整形回路４２と同様にして、差分信号Ｖｄ０を入力すると共に、この差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分のピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧。トップ電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する。図１８に示す波形整形回路４２は、図７に示す波形整形回路４２と比較して、差分信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃおよび第３インピーダンス素子４２ｄを備えている点で共通し、直列回路ＳＣおよびスイッチ制御回路ＳＷＣに代えて１つのダイオード４２ｘを備えている点で相違している。このダイオード４２ｘは、アノード端子が出力部４２ｂに接続されると共に、カソード端子にターゲット定電圧Ｖｔｇが印加されている。
この図１７に示す波形整形回路４２では、ダイオード４２ｘが単体で、直列回路ＳＣおよびスイッチ制御回路ＳＷＣと同等に動作して、図８に示すように、入力部４２ａに入力される差分信号Ｖｄ０の交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにオン状態に移行して、ターゲット定電圧Ｖｔｇを出力部４２ｂに印加し、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにオフ状態に移行して、ターゲット定電圧Ｖｔｇの出力部４２ｂへの印加を停止する。これにより、この波形整形回路４２は、差分信号Ｖｄ０を上記したシングルエンド信号Ｖｄに整形（波形整形）して出力する。
符号化装置３は、信号生成装置２から出力された符号特定用信号Ｓｆに基づき、ロジック信号Ｓａに対応する符号Ｃｓ（図６，８参照）を特定する符号化処理を実行し、特定した符号Ｃｓの列（すなわち、シリアルバスＳＢを伝送されているＣＡＮフレームと同じＣＡＮフレーム）を、信号読取システム１に接続されている各種ＣＡＮ通信対応機器に出力する。具体的には、符号化装置３は、符号化処理において、符号特定用信号Ｓｆの高電位期間においては、シリアルバスＳＢを介して伝送されているＣＡＮフレームを構成する符号Ｃｓが「１」であると特定し、かつ符号特定用信号Ｓｆの低電位期間においては、このＣＡＮフレームを構成する符号Ｃｓが「０」であると特定すると共に、特定した符号Ｃｓで構成される符号列を、シリアルバスＳＢを介して伝送されているＣＡＮフレームと特定して、各種ＣＡＮ通信対応機器に出力する。この場合、符号化装置３は、ＣＡＮ通信対応機器と有線伝送路を介して接続されているときには、特定したＣＡＮフレームを有線通信でＣＡＮ通信対応機器に出力（送信）し、ＣＡＮ通信対応機器と無線伝送路を介して接続されているときには、特定したＣＡＮフレームを無線通信でＣＡＮ通信対応機器に出力（送信）する。
次に、信号読取システム１の使用例、およびその際の信号読取システム１の動作について、図面を参照して説明する。なお、図２に示すように、電極部１１ａの電極２１はシールドケーブルＣＢａの芯線を介してインピーダンス素子１２ａの一端に接続され、電極部１１ａのシールド２２はシールドケーブルＣＢａのシールドを介して信号生成装置２のグランドＧに接続され、電極部１１ｂの電極２１はシールドケーブルＣＢｂの芯線を介してインピーダンス素子１２ｂの一端に接続され、かつ電極部１１ｂのシールド２２はシールドケーブルＣＢｂのシールドを介して信号生成装置２のグランドＧに接続されているものとする。
まず、図２に示すように、自動車に敷設されているシリアルバスＳＢにおける被覆導線Ｌａ，Ｌｂの被覆部に電極２１が接触（当接）するように電極部１１ａ，１１ｂを被覆導線Ｌａ，Ｌｂにそれぞれ装着すると共に、シリアルバスＳＢから読み取ったＣＡＮフレーム（符号Ｃｓの列）を出力すべきＣＡＮ通信対応機器を符号化装置３に接続する。
この場合、本例の信号読取システム１では、被覆導線Ｌａ，Ｌｂ自体を加工する（絶縁被覆を剥がす）ことなく、電極部１１ａ，１１ｂを装着するだけでシリアルバスＳＢからロジック信号Ｓａを読み取ることができるため、シリアルバスＳＢにコネクタが配設されていない場合においても使用することができる。また、コネクタが配設されていたとしても、シリアルバスＳＢに対する接続場所（電極部１１ａ，１１ｂの装着場所）がコネクタの配設場所に限定されずに、被覆導線Ｌａ，Ｌｂの長手方向における任意の場所に接続する（電極部１１ａ，１１ｂを装着する）ことが可能となっている。
この状態において、自動車に搭載された図外のＣＡＮ通信対応機器（制御情報を示すＣＡＮフレームを出力するコントローラや、任意の計測結果を示すＣＡＮフレームを出力する検出器等）からシリアルバスＳＢにロジック信号Ｓａが出力されたときに、信号生成装置２では、被覆導線Ｌａに装着された電極部１１ａとシールドケーブルＣＢａを介して接続されたインピーダンス素子１２ａには、被覆導線Ｌａに伝送されている電圧信号Ｖａの電圧Ｖａに応じて電圧が変化する第１電圧信号Ｖｃ１が発生し、また被覆導線Ｌｂに装着された電極部１１ｂとシールドケーブルＣＢｂを介して接続されたインピーダンス素子１２ｂには、被覆導線Ｌｂに伝送されている電圧信号Ｖｂの電圧Ｖｂに応じて電圧が変化する第２電圧信号Ｖｃ２が発生する。
信号生成装置２では、差動増幅部１３が、この第１電圧信号Ｖｃ１およびこの第２電圧信号Ｖｃ２を入力すると共に、これらの電圧信号Ｖｃ１，Ｖｃ２の差分電圧（Ｖｃ１－Ｖｃ２）に応じて電圧が変化するシングルエンド信号Ｖｄを出力する。この場合、差動増幅部１３では、波形整形回路４２が図５，９，１１，１３，１５，１７のうちのいずれかに示す回路構成のときには、図６に示すように、シリアルバスＳＢに伝送されているＣＡＮフレームを構成する符号Ｃｓが「０」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄ（つまり、低電位期間の信号の電圧（信号のボトム電圧）がターゲット定電圧Ｖｔｇに規定されるように波形整形された信号）を出力する。また、波形整形回路４２が図７，１０，１２，１４，１６，１８のうちのいずれかに示す回路構成のときには、図８に示すように、シリアルバスＳＢに伝送されているＣＡＮフレームを構成する符号Ｃｓが「１」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「０」の期間には信号の電圧が低電位になるシングルエンド信号Ｖｄ（つまり、高電位期間の信号の電圧（信号のトップ電圧）がターゲット定電圧Ｖｔｇに規定されるように波形整形された信号）を出力する。
また、信号生成装置２では、波形整形回路４２が図５，９，１１，１３，１５，１７のうちのいずれかに示す回路構成のときには、この波形整形回路４２の回路構成に対応して図５に示す回路に構成された信号生成部１４が、図６に示すように、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「１」の期間において「高電位期間」となり、この符号Ｃｓが「０」の期間において「低電位期間」となる符号特定用信号Ｓｆを生成して出力する。また、波形整形回路４２が図７，１０，１２，１４，１６，１８のうちのいずれかに示す回路構成のときには、この波形整形回路４２の回路構成に対応して図７に示す回路に構成された信号生成部１４が、図８に示すように、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「１」の期間において「高電位期間」となり、この符号Ｃｓが「０」の期間において「低電位期間」となる符号特定用信号Ｓｆを生成して出力する。
また、符号化装置３では、信号生成装置２によって生成されて出力された符号特定用信号Ｓｆに基づき、シリアルバスＳＢを介して伝送されているＣＡＮフレームを構成する符号Ｃｓを特定すると共に、特定した符号Ｃｓで構成される符号列を、シリアルバスＳＢを介して伝送されているＣＡＮフレームと特定して、各種ＣＡＮ通信対応機器に出力する。これにより、このＣＡＮ通信対応機器では、信号読取システム１から出力された（信号読取システム１によってシリアルバスＳＢから読み取られた）ＣＡＮフレーム（符号Ｃｓの列）に対応して予め規定されている各種の処理が実行される。
このように、この信号生成装置２では、一対の被覆導線Ｌａ，Ｌｂにおける被覆部にそれぞれ接触させられる（被覆導線Ｌａ，Ｌｂにおける金属部分（芯線）に接触することなく非接触の状態（金属非接触の状態）で被覆導線Ｌａ，Ｌｂの被覆部に接触させられる）一対の電極２１とシールドケーブルＣＢａ，ＣＢｂを介して接続されることで、一方の被覆導線Ｌａに伝送されている電圧Ｖａに応じて電圧が変化する第１電圧信号Ｖｃ１が第１インピーダンス素子１２ａに発生し、他方の被覆導線Ｌｂに伝送されている電圧Ｖｂに応じて電圧が変化する第２電圧信号Ｖｃ２が第２インピーダンス素子１２ｂに発生し、差動増幅部１３が各電圧信号Ｖｃ１，Ｖｃ２の差分電圧に応じて電圧が変化するシングルエンド信号Ｖｄを出力し、信号生成部１４がシングルエンド信号Ｖｄを閾値電圧Ｖｔｈと比較して二値化することにより、シリアルバスＳＢを介して伝送されるロジック信号Ｓａに対応する符号Ｃｓを特定可能な符号特定用信号Ｓｆを生成する。また、この信号読取システム１では、上記の信号生成装置２と、信号生成装置２によって生成された符号特定用信号Ｓｆに基づいてロジック信号Ｓａに対応する符号Ｃｓを特定する符号化装置３とを備えている。
したがって、この信号生成装置２および信号読取システム１によれば、一対の被覆導線Ｌａ，Ｌｂにおける長手方向の任意の部位において被覆導線Ｌの被覆部に電極部１１ａ，１１ｂの各電極２１を接触させる簡易な作業を行うことで、シリアルバスＳＢを介して伝送されているロジック信号Ｓａによって示されている符号Ｃｓを特定可能な符号特定用信号Ｓｆを生成し、生成した符号特定用信号Ｓｆに基づいてロジック信号Ｓａによって示されている符号Ｃｓを特定することができ、さらには特定した符号Ｃｓの列で構成されるＣＡＮフレームを特定することができる。これにより、シリアルバスＳＢにコネクタが配設されていなくても、またシリアルバスＳＢにコネクタが配設されている場合においても、シリアルバスＳＢの任意の場所においてロジック信号Ｓａを読み取って、符号Ｃｓ、および符号Ｃｓで構成されるＣＡＮフレームを特定することができる。
また、この信号生成装置２によれば、演算増幅器で構成された差動増幅部（トランスを有しないトランスレス差動増幅部）１３を備えて、符号特定用信号Ｓｆを生成する構成のため、一般的に外形が大きく、これに伴い実装面積の大きなトランスを不要にできることから、装置の小型化を図ることができる。
また、この信号生成装置２では、差動増幅部１３が、第１電圧信号Ｖｃ１および第２電圧信号Ｖｃ２を入力すると共に差分電圧（Ｖｃ１－Ｖｃ２）に応じて電圧が変化する差分信号Ｖｄ０を出力する差動増幅回路４１、およびこの差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）および低電位側電圧（低電圧期間ＴＬの電圧）のうちのいずれか一方がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する（つまり、差分信号Ｖｄ０に重畳している直流成分Ａ（低周波ノイズ）を除去して出力する）波形整形回路４２を備えて構成されている。
したがって、この信号生成装置２によれば、差動増幅部１３の後段に配置される信号生成部１４において、上記のターゲット定電圧Ｖｔｇを基準として規定された閾値電圧Ｖｔｈと比較することで、シングルエンド信号Ｖｄを確実に二値化して符号特定用信号Ｓｆを生成することができる。これにより、この信号読取システム１によれば、この符号特定用信号Ｓｆに基づいて、ロジック信号Ｓａによって示されている符号Ｃｓをより確実に特定することができ、さらには特定した符号Ｃｓの列で構成されるＣＡＮフレームをより確実に特定することができる。
また、この信号生成装置２では、波形整形回路４２が、コンデンサ４２ｃ、第３インピーダンス素子４２ｄ、直列回路ＳＣ、および差分信号Ｖｄ０の交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬに直列回路ＳＣのスイッチ４２ｆをオン状態に移行させると共に、この交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオフ状態に移行させるスイッチ制御回路ＳＷＣとを備える構成か、またはコンデンサ４２ｃ、第３インピーダンス素子４２ｄ、直列回路ＳＣ、および差分信号Ｖｄ０の交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨに直列回路ＳＣのスイッチ４２ｆをオン状態に移行させると共に、この交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオフ状態に移行させるスイッチ制御回路ＳＷＣとを備える構成のいずれかの構成となっている。
したがって、この信号生成装置２によれば、順方向電圧の影響を受けるダイオード４２ｘを用いて構成された波形整形回路４２を有する構成とは異なり、波形整形回路４２が、差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）および低電位側電圧（低電圧期間ＴＬの電圧）のうちのいずれか一方が確実にターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力することができる。このため、この信号生成装置２によれば、差動増幅部１３の後段に配置される信号生成部１４において、上記のターゲット定電圧Ｖｔｇを基準として規定された閾値電圧Ｖｔｈと比較することで、シングルエンド信号Ｖｄを一層確実に二値化して符号特定用信号Ｓｆを生成することができる。これにより、この信号読取システム１によれば、この符号特定用信号Ｓｆに基づいて、ロジック信号Ｓａによって示されている符号Ｃｓを一層確実に特定することができ、さらには特定した符号Ｃｓの列で構成されるＣＡＮフレームをより確実に特定することができる。
また、この信号生成装置２を構成する上記した図５に示す波形整形回路４２では、スイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部に反転入力端子が接続され、かつターゲット定電圧Ｖｔｇよりも高い（若干高い）基準電圧Ｖｒ１が非反転入力端子に入力されて、出力端子から制御パルス信号Ｖｃｔを出力するコンパレータ４２ｇを有して構成されている。このため、この波形整形回路４２によれば、シングルエンド信号Ｖｄの低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されている状態において、シングルエンド信号Ｖｄにノイズが重畳した場合であっても、そのノイズのレベルが基準電圧Ｖｒ１に達するまで（基準電圧Ｖｒ１に上昇するまで）は、スイッチ制御回路ＳＷＣが制御パルス信号Ｖｃｔを高電位に維持して（つまり、スイッチ４２ｆをオン状態に維持して）、直列回路ＳＣに対してコンデンサ４２ｃの他端部（および出力部４２ｂ）へのターゲット定電圧Ｖｔｇの印加を継続させることができる。したがって、この波形整形回路４２を備えた信号生成装置２および信号読取システム１によれば、ノイズによる誤動作を軽減することができる。
また、この信号生成装置２を構成する上記した図７に示す波形整形回路４２では、スイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部に非反転入力端子が接続され、かつターゲット定電圧Ｖｔｇよりも低い（若干低い）基準電圧Ｖｒ１が反転入力端子に入力されて、出力端子から制御パルス信号Ｖｃｔを出力するコンパレータ４２ｇを有して構成されている。このため、この波形整形回路４２によれば、シングルエンド信号Ｖｄの高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されている状態において、シングルエンド信号Ｖｄにノイズが重畳した場合であっても、そのノイズのレベルが基準電圧Ｖｒ１に達するまで（基準電圧Ｖｒ１に低下するまで）は、スイッチ制御回路ＳＷＣが制御パルス信号Ｖｃｔを高電位に維持して（つまり、スイッチ４２ｆをオン状態に維持して）、直列回路ＳＣに対してコンデンサ４２ｃの他端部（および出力部４２ｂ）へのターゲット定電圧Ｖｔｇの印加を継続させることができる。したがって、この波形整形回路４２を備えた信号生成装置２および信号読取システム１によれば、ノイズによる誤動作を軽減することができる。
これにより、これらの波形整形回路４２を備えた信号生成装置２および信号読取システム１によれば、ノイズの存在下においても、符号特定用信号Ｓｆを安定して生成でき、またこの符号特定用信号Ｓｆに基づいて符号Ｃｓおよび符号Ｃｓで構成されるＣＡＮフレームを安定して特定して出力することができる。
また、この信号生成装置２を構成する上記した図９，１０に示す波形整形回路４２では、スイッチ制御回路ＳＷＣを構成するコンパレータ４２ｇがヒステリシス特性を有している（コンパレータ４２ｇがヒステリシスコンパレータとして動作する）。このため、これらの波形整形回路４２によれば、シングルエンド信号Ｖｄが低電位側電圧（低電圧期間ＴＬの電圧）のとき、およびシングルエンド信号Ｖｄが高電位側電圧（高電圧期間ＴＨの電圧）のときのいずれのときに、シングルエンド信号Ｖｄにノイズが重畳した場合であっても、そのノイズのレベルが上記のヒステリシス特性で規定されるレベル未満のときには、スイッチ制御回路ＳＷＣが制御パルス信号Ｖｃｔの電位を現在の電位に維持すること（つまり、スイッチ４２ｆがオン状態のときにはこの状態を維持し、またスイッチ４２ｆがオフ状態のときにはこの状態を維持すること）ができることから、シングルエンド信号Ｖｄの電圧を現在の状態に維持することができる。したがって、この波形整形回路４２を備えた信号生成装置２によれば、ノイズによる誤動作を一層軽減することができる。
これにより、これらの波形整形回路４２を備えた信号生成装置２および信号読取システム１によれば、ノイズの存在下においても、符号特定用信号Ｓｆを一層安定して生成でき、またこの符号特定用信号Ｓｆに基づいて符号Ｃｓおよび符号Ｃｓで構成されるＣＡＮフレームを一層安定して特定して出力することができる。
また、上記した図１５，１６に示す波形整形回路４２のいずれかを備えた信号生成装置２によれば、コンパレータを使用しない構成においても、差動増幅回路４１から出力される差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに確実に整形したり、また差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに確実に整形したりして、出力部４２ｂから出力することができる。これにより、この波形整形回路４２を備えた信号生成装置２によれば、設計の自由度を高めることができる。
また、この信号生成装置２を構成する上記した図１３～図１６に示す波形整形回路４２では、直列回路ＳＣを構成するスイッチ４２ｆが、スリーステートバッファとしての３ステートロジックＩＣ（ロジックＩＣ４２ｆ）で構成されている。したがって、この各波形整形回路４２によれば、集積回路に内蔵されている出力バッファ（または入出力バッファ（双方向バッファ））をロジックＩＣ４２ｆとして使用することができる。
また、この信号生成装置２によれば、波形整形回路４２にＤ／Ａ変換器１５を配置して、Ｄ／Ａ変換器１５からターゲット定電圧Ｖｔｇを出力させる構成とすることにより、Ｄ／Ａ変換器１５への電圧データＤｖを変更することで、このターゲット定電圧Ｖｔｇを変更できるため、シングルエンド信号Ｖｄにおいてターゲット定電圧Ｖｔｇに規定される高電位側電圧（高電圧期間ＴＨの電圧）や低電位側電圧（低電圧期間ＴＬの電圧）を信号生成部１４の入力仕様に応じて変更することができる。つまり、この信号生成装置２によれば、信号生成部１４がシングルエンド信号Ｖｄから符号特定用信号Ｓｆを確実に生成し得るように上記の高電位側電圧や低電位側電圧を調整することができる。
また、この信号生成装置２によれば、差動増幅回路４１を図４に示す構成とすることにより、つまり、差動増幅回路４１を構成する演算増幅器４１ａの抵抗４１ｆａに直列にコンデンサ４１ｋを接続し、かつ演算増幅器４１ｂの抵抗４１ｆｂに直列にコンデンサ４１ｍを接続して、演算増幅器４１ａおよび演算増幅器４１ｂを交流増幅器として機能させる構成とすることにより、演算増幅器４１ａおよび演算増幅器４１ｂの各出力端子から出力される出力信号が各電圧信号Ｖｃ１，Ｖｃ２の直流成分に起因して飽和する事態の発生を大幅に軽減することができる。
また、この信号生成装置２および信号読取システム１によれば、各インピーダンス素子１２ａ，１２ｂを、共に、高インピーダンス抵抗もしくはコンデンサ、またはこれらの組み合わせ回路で同一に構成したこと（図２に示す例では、抵抗３１ａおよびコンデンサ３２ａの並列回路と、抵抗３１ｂおよびコンデンサ３２ｂの並列回路とで構成されている）により、被覆導線Ｌａに伝送されている電圧信号Ｖａの電圧Ｖａに応じて電圧が変化する第１電圧信号Ｖｃ１、および被覆導線Ｌｂに伝送されている電圧信号Ｖｂの電圧Ｖｂに応じて電圧が変化する第２電圧信号Ｖｃ２を簡易な構成で確実に生成することができる。
また、上記の信号生成装置２では、電極部１１ａ，１１ｂを備える構成を採用しているが、電極部１１ａ，１１ｂを別体とする構成を採用して、信号生成装置２を使用する際に、信号生成装置２に電極部１１ａ，１１ｂをシールドケーブルＣＢａ，ＣＢｂを介して接続するようにしてもよい。
また、図５，７，９，１０に示す上記の波形整形回路４２では、直列回路ＳＣのスイッチ４２ｆが正論理で動作するように構成されているが、この構成に限定されず、負論理（ローアクティブ）で動作する（つまり、制御パルス信号Ｖｃｔが低電位のときにオン状態に移行し、制御パルス信号Ｖｃｔが高電位のときにオフ状態に移行するように動作する）構成であってもよい。なお、スイッチ４２ｆを負論理で動作する構成とした場合には、制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成も変更する必要がある。以下では、図５，７，９，１０に示す上記の波形整形回路４２のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路の構成について、図５の波形整形回路４２に対応する波形整形回路４２については図１９を参照して、また図７の波形整形回路４２に対応する波形整形回路４２については図２０を参照して、また図９の波形整形回路４２に対応する波形整形回路４２については図２１を参照して、また図１０の波形整形回路４２に対応する波形整形回路４２については図２２を参照して、スイッチ制御回路ＳＷＣの構成を含めて説明する。
まず、図１９を参照しつつ、負論理で動作するスイッチ４２ｆを有する波形整形回路４２の構成について説明する。なお、この波形整形回路４２は、図５に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図５に示す波形整形回路４２と同一である。このため、この波形整形回路４２のスイッチ制御回路ＳＷＣについて主として説明する。
この波形整形回路４２のスイッチ制御回路ＳＷＣは、図５の波形整形回路４２のスイッチ制御回路ＳＷＣと同様にして、図６に示すように、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオン状態に移行させることでシングルエンド信号Ｖｄにおける低電位側電圧（低電圧期間ＴＬの電圧）をターゲット定電圧Ｖｔｇに規定（固定）し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオフ状態に移行させるための制御パルス信号Ｖｃｔを出力する。ただし、図１９の波形整形回路４２のスイッチ４２ｆは、図５の波形整形回路４２のスイッチ４２ｆとは異なり、負論理で動作する。このため、図１９のスイッチ制御回路ＳＷＣからは、図５のスイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔの極性とは逆の極性の制御パルス信号Ｖｃｔを出力させる（つまり、図８に示す制御パルス信号Ｖｃｔと同じ極性で出力させる）必要がある。
したがって、図１９の波形整形回路４２におけるスイッチ制御回路ＳＷＣは、図８に示す極性で制御パルス信号Ｖｃｔを出力する図７に示す波形整形回路４２のスイッチ制御回路ＳＷＣと同等の基本構成を備えている。すなわち、図１９のスイッチ制御回路ＳＷＣでは、コンパレータ４２ｇの非反転入力端子がコンデンサ４２ｃの他端部に接続され、反転入力端子に基準電圧Ｖｒ１が入力される構成となっている。ただし、図１９の波形整形回路４２では、基準電圧Ｖｒ１については図５の波形整形回路４２と同等にする必要があることから、図１９に示すように、基準電源４２ｈは、図５の波形整形回路４２と同等に構成されて、ターゲット定電圧Ｖｔｇよりも高い電圧を基準電圧Ｖｒ１として出力する。
この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部の電圧（つまり、シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を上回る状態から低下して基準電圧Ｖｒ１を下回った時点で、高電位から低電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を下回る状態から上昇して基準電圧Ｖｒ１を上回った時点で、低電位から高電位に移行する制御パルス信号Ｖｃｔ（図６に示す制御パルス信号Ｖｃｔとは逆極性の信号（低電圧期間ＴＬにおいて低電位となり、高電圧期間ＴＨにおいて高電位となる信号））を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図５に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、図１９に示すように負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路ＳＷＣを備えた波形整形回路４２は、図５に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。
次に、図２０を参照しつつ、負論理で動作するスイッチ４２ｆを有する波形整形回路４２の構成について説明する。なお、この波形整形回路４２は、図７に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図７に示す波形整形回路４２と同一である。このため、この波形整形回路４２のスイッチ制御回路ＳＷＣについて主として説明する。
この波形整形回路４２のスイッチ制御回路ＳＷＣは、図７の波形整形回路４２のスイッチ制御回路ＳＷＣと同様にして、図８に示すように、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオン状態に移行させることでシングルエンド信号Ｖｄにおける高電位側電圧（高電圧期間ＴＨの電圧）をターゲット定電圧Ｖｔｇに規定（固定）し、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオフ状態に移行させるための制御パルス信号Ｖｃｔを出力する。ただし、図２０の波形整形回路４２のスイッチ４２ｆは、図７の波形整形回路４２のスイッチ４２ｆとは異なり、負論理で動作する。このため、図２０のスイッチ制御回路ＳＷＣからは、図７のスイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔの極性とは逆の極性の制御パルス信号Ｖｃｔを出力させる（つまり、図６に示す制御パルス信号Ｖｃｔと同じ極性で出力させる）必要がある。
したがって、図２０の波形整形回路４２におけるスイッチ制御回路ＳＷＣは、図６に示す極性で制御パルス信号Ｖｃｔを出力する図５に示す波形整形回路４２のスイッチ制御回路ＳＷＣと同等の基本構成を備えている。すなわち、図２０のスイッチ制御回路ＳＷＣでは、コンパレータ４２ｇの反転入力端子がコンデンサ４２ｃの他端部に接続され、非反転入力端子に基準電圧Ｖｒ１が入力される構成となっている。ただし、図２０の波形整形回路４２では、基準電圧Ｖｒ１については図７の波形整形回路４２と同等にする必要があることから、図２０に示すように、基準電源４２ｈは、図７の波形整形回路４２と同等に構成されて、ターゲット定電圧Ｖｔｇよりも低い電圧を基準電圧Ｖｒ１として出力する。
この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部の電圧（つまり、シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を上回る状態から低下して基準電圧Ｖｒ１を下回った時点で、低電位から高電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を下回る状態から上昇して基準電圧Ｖｒ１を上回った時点で、高電位から低電位に移行する制御パルス信号Ｖｃｔ（図８に示す制御パルス信号Ｖｃｔとは逆極性の信号（高電圧期間ＴＨにおいて低電位となり、低電圧期間ＴＬにおいて高電位となる信号））を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図７に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、図２０に示すように負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路ＳＷＣを備えた波形整形回路４２は、図７に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。
続いて、図２１を参照しつつ、負論理で動作するスイッチ４２ｆを有する波形整形回路４２の構成について説明する。なお、この波形整形回路４２は、図９に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図９に示す波形整形回路４２と同一である。このため、この波形整形回路４２のスイッチ制御回路ＳＷＣについて主として説明する。
この波形整形回路４２のスイッチ制御回路ＳＷＣは、図９の波形整形回路４２のスイッチ制御回路ＳＷＣと同様にして、図６に示すように、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオン状態に移行させることでシングルエンド信号Ｖｄにおける低電位側電圧（低電圧期間ＴＬの電圧）をターゲット定電圧Ｖｔｇに規定（固定）し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオフ状態に移行させるための制御パルス信号Ｖｃｔを出力する。ただし、図２１の波形整形回路４２のスイッチ４２ｆは、図９の波形整形回路４２のスイッチ４２ｆとは異なり、負論理で動作する。このため、図２１のスイッチ制御回路ＳＷＣからは、図９のスイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔの極性とは逆の極性の制御パルス信号Ｖｃｔを出力させる（つまり、図８に示す制御パルス信号Ｖｃｔと同じ極性で出力させる）必要がある。
したがって、図２１の波形整形回路４２におけるスイッチ制御回路ＳＷＣは、図８に示す極性で制御パルス信号Ｖｃｔを出力する図１０に示す波形整形回路４２のスイッチ制御回路ＳＷＣと同等の基本構成を備えている。すなわち、図２１のスイッチ制御回路ＳＷＣでは、コンパレータ４２ｇは、その反転入力端子に基準電圧Ｖｒ１が印加され、また抵抗分圧回路４２ｋは、一端部がコンパレータ４２ｇの出力端子に接続されると共に他端部がコンデンサ４２ｃの他端部に接続されて、シングルエンド信号Ｖｄの電圧および制御パルス信号Ｖｃｔの電圧で規定される分圧パルス信号Ｖｄｐをコンパレータ４２ｇの非反転入力端子に出力する構成となっている。ただし、図２１の波形整形回路４２では、基準電圧Ｖｒ１については図５の波形整形回路４２と同等にする必要があることから、図２１に示すように、基準電源４２ｈは、図５の波形整形回路４２と同等に構成されて、ターゲット定電圧Ｖｔｇよりも高い電圧を基準電圧Ｖｒ１として出力する。
この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部の電圧（つまり、シングルエンド信号Ｖｄの電圧）が低下するのに伴って低下する分圧パルス信号Ｖｄｐの電圧が基準電圧Ｖｒ１を上回る状態から下回る状態に移行した時点で、高電位から低電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が上昇するのに伴って上昇する分圧パルス信号Ｖｄｐの電圧が基準電圧Ｖｒ１を下回る状態から上回る状態に移行した時点で、低電位から高電位に移行する制御パルス信号Ｖｃｔ（図６に示す制御パルス信号Ｖｃｔとは逆極性の信号（低電圧期間ＴＬにおいて低電位となり、高電圧期間ＴＨにおいて高電位となる信号））を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図９に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、図２１に示すように負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路ＳＷＣを備えた波形整形回路４２は、図９に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。
次いで、図２２を参照しつつ、負論理で動作するスイッチ４２ｆを有する波形整形回路４２の構成について説明する。なお、この波形整形回路４２は、図１０に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図１０に示す波形整形回路４２と同一である。このため、この波形整形回路４２のスイッチ制御回路ＳＷＣについて主として説明する。
この波形整形回路４２のスイッチ制御回路ＳＷＣは、図１０の波形整形回路４２のスイッチ制御回路ＳＷＣと同様にして、図８に示すように、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオン状態に移行させることでシングルエンド信号Ｖｄにおける高電位側電圧（高電圧期間ＴＨの電圧）をターゲット定電圧Ｖｔｇに規定（固定）し、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオフ状態に移行させるための制御パルス信号Ｖｃｔを出力する。ただし、図２２の波形整形回路４２のスイッチ４２ｆは、図１０の波形整形回路４２のスイッチ４２ｆとは異なり、負論理で動作する。このため、図２２のスイッチ制御回路ＳＷＣからは、図１０のスイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔの極性とは逆の極性の制御パルス信号Ｖｃｔを出力させる（つまり、図６に示す制御パルス信号Ｖｃｔと同じ極性で出力させる）必要がある。
したがって、図２２の波形整形回路４２におけるスイッチ制御回路ＳＷＣは、図６に示す極性で制御パルス信号Ｖｃｔを出力する図９に示す波形整形回路４２のスイッチ制御回路ＳＷＣと同等の基本構成を備えている。すなわち、図２２のスイッチ制御回路ＳＷＣでは、コンパレータ４２ｇは、その反転入力端子がコンデンサ４２ｃの他端部に接続され、また抵抗分圧回路４２ｋは、一端部がコンパレータ４２ｇの出力端子に接続されると共に他端部に基準電圧Ｖｒ２が印加されて、基準電圧Ｖｒ２および制御パルス信号Ｖｃｔの電圧で規定される分圧電圧をコンパレータ４２ｇの非反転入力端子に基準電圧Ｖｒ１として出力する構成となっている。ただし、図２２の波形整形回路４２では、基準電圧Ｖｒ１については図７の波形整形回路４２と同等にする必要があることから、図２２に示すように、基準電源４２ｈは、ターゲット定電圧Ｖｔｇよりも低い電圧を基準電圧Ｖｒ２として出力するように構成されている。
この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を上回る状態（ターゲット定電圧Ｖｔｇ）から低下して（図７の構成よりも、電圧Ｖｄｖの分だけ低く低下して）基準電圧Ｖｒ１を下回った時点で、低電位から高電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を下回る状態から上昇して（図７の構成よりも、電圧Ｖｄｖの分だけ高く上昇して）基準電圧Ｖｒ１を上回った時点で、高電位から低電位に移行する制御パルス信号Ｖｃｔ（図８に示す制御パルス信号Ｖｃｔとは逆極性の信号（高電圧期間ＴＨにおいて低電位となり、低電圧期間ＴＬにおいて高電位となる信号））を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図１０に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、図２２に示すように負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路ＳＷＣを備えた波形整形回路４２は、図１０に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。
このように、図５，７，９，１０に示す波形整形回路４２のスイッチ４２ｆを負論理で動作するスイッチに代える構成（図１９，２０，２１，２２に示す波形整形回路４２の構成）を採用することもできる。
また、上記の信号生成装置２では、波形整形回路４２から出力されるシングルエンド信号Ｖｄを二値化して符号特定用信号Ｓｆとして出力する信号生成部１４を備える構成を採用しているが、符号化装置３がシングルエンド信号Ｖｄをそのまま符号特定用信号Ｓｆとして処理し得る構成のとき（例えば、符号化装置３が信号生成部１４に相当する装置を内蔵する構成のとき）には、信号生成装置２がシングルエンド信号Ｖｄをそのまま符号特定用信号Ｓｆとして出力する構成（信号生成部１４を備えない構成）とすることもできる。
また、上記の信号読取システム１では、信号生成装置２が、「高電位期間」および「低電位期間」の配列パターンがシリアルバスＳＢを介して伝送されているロジック信号Ｓａのロジックパターン（つまり、電位差（Ｖａ－Ｖｂ）の大小のパターン）と反転する符号特定用信号Ｓｆを生成して出力すると共に、符号化装置３が、符号特定用信号Ｓｆにおける高電位期間を２進数データの「１」とし、かつ符号特定用信号Ｓｆにおける低電位期間を２進数データの「０」とする符号化処理を実行して符号列Ｃｓ（ＣＡＮフレーム）を特定する構成を採用したが、図示はしないが、信号生成装置２が、「高電位期間」および「低電位期間」の配列パターンがシリアルバスＳＢを介して伝送されているロジック信号Ｓａのロジックパターン（電位差（Ｖａ－Ｖｂ）の大小のパターン）と一致する符号特定用信号（上記した符号特定用信号Ｓｆと位相が反転した信号）を生成して出力すると共に、符号化装置３が、この符号特定用信号における低電位期間を２進数データの「１」とし、かつ符号特定用信号における高電位期間を２進数データの「０」とする符号化処理を実行して符号列Ｃｓ（ＣＡＮフレーム）を特定する構成を採用することもできる。
また、上記した各波形整形回路４２は、直列接続された第４インピーダンス素子４２ｅおよびスイッチ４２ｆで構成された直列回路ＳＣを備えて、シングルエンド信号Ｖｄの高電位側電圧（高電圧期間の電圧）および低電位側電圧（低電圧期間の電圧）のうちのいずれか一方の電圧をターゲット定電圧Ｖｔｇに規定（固定）する際に、直列回路ＳＣ（つまり、第４インピーダンス素子４２ｅ（十分に低い抵抗値の抵抗））を介してターゲット定電圧Ｖｔｇを、シングルエンド信号Ｖｄが出力される出力部４２ｂに、低インピーダンスで供給（印加）するように構成されているが、この構成に限定されるものではない。
例えば、図５，７，９，１０，１３～１６に示す各波形整形回路４２を例に挙げて説明すると、対応する各図２３～図３０の波形整形回路４２のように、第４インピーダンス素子４２ｅを削除して（短絡して）、ターゲット定電圧Ｖｔｇをオン状態のスイッチ４２ｆだけを介して直接供給し得る構成（一層低インピーダンスな状態で供給し得る構成）を採用することもできる。なお、この構成では、各図２３～図３０に示すように、コンデンサ４２ｃの他端部と出力部４２ｂとの間に第５インピーダンス素子４２ｒを配設する構成を採用するものとする。
まず、図２３の波形整形回路４２の具体的な構成について、基本構成が関連する図５の波形整形回路４２と比較しつつ説明する。なお、図５の波形整形回路４２の構成と同一の構成については同一の符号を付して重複する説明を省略する。図２３の波形整形回路４２では、図５に示す波形整形回路４２の第４インピーダンス素子４２ｅが削除されている（短絡されている）。つまり、ターゲット定電圧Ｖｔｇの電位と出力部４２ｂとの間に、スイッチ４２ｆだけが配置されている。また、図２３の波形整形回路４２では、新たな第５インピーダンス素子４２ｒが、一端部がコンデンサ４２ｃの他端部（コンパレータ４２ｇの反転入力端子が接続されている端部）に接続されると共に、他端部が出力部４２ｂに接続されることで、コンデンサ４２ｃの他端部と出力部４２ｂとの間に配設されている。
この構成により、図２３の波形整形回路４２では、オン状態のスイッチ４２ｆを介して極めて低インピーダンス（第４インピーダンス素子４２ｅを介して印加する図５の構成と比較して一層低インピーダンス）でターゲット定電圧Ｖｔｇを出力部４２ｂに印加することが可能となっている。これにより、図２３の波形整形回路４２は、図５の波形整形回路４２と同等に機能して差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち下がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、これにより、後段に配置された信号生成部１４において、ターゲット定電圧Ｖｔｇを基準として規定された閾値電圧Ｖｔｈと比較することで、シングルエンド信号Ｖｄを一層確実に、かつより正確なパルス幅で二値化して符号特定用信号Ｓｆを生成することができる。
次いで、図２４の波形整形回路４２の具体的な構成について、基本構成が関連する図７の波形整形回路４２と比較しつつ説明する。なお、図７の波形整形回路４２の構成と同一の構成については同一の符号を付して重複する説明を省略する。図２４の波形整形回路４２でも、図７に示す波形整形回路４２の第４インピーダンス素子４２ｅが削除されている（短絡されている）。つまり、ターゲット定電圧Ｖｔｇの電位と出力部４２ｂとの間に、スイッチ４２ｆだけが配置されている。また、図２４の波形整形回路４２では、新たな第５インピーダンス素子４２ｒが、一端部がコンデンサ４２ｃの他端部（コンパレータ４２ｇの非反転入力端子が接続されている端部）に接続されると共に、他端部が出力部４２ｂに接続されることで、コンデンサ４２ｃの他端部と出力部４２ｂとの間に配設されている。
この構成により、図２４の波形整形回路４２でも、オン状態のスイッチ４２ｆを介して極めて低インピーダンス（第４インピーダンス素子４２ｅを介して印加する図７の構成と比較して一層低インピーダンス）でターゲット定電圧Ｖｔｇを出力部４２ｂに印加することが可能となっている。これにより、図２４の波形整形回路４２は、図７の波形整形回路４２と同等に機能して差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち上がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、これにより、図２３の波形整形回路４２と同様にして、後段に配置された信号生成部１４において、より正確なパルス幅で二値化された符号特定用信号Ｓｆを生成させることができる。
続いて、図２５，２７の波形整形回路４２の具体的な構成について、図２５の波形整形回路４２については基本構成が関連する図９の波形整形回路４２と比較しつつ、また図２７の波形整形回路４２については基本構成が関連する図１３の波形整形回路４２と比較しつつ説明する。なお、図９，１３の波形整形回路４２の構成と同一の構成については同一の符号を付して重複する説明を省略する。図２５，２７の波形整形回路４２でも、図９，１３に示す波形整形回路４２の第４インピーダンス素子４２ｅが削除されている（短絡されている）。つまり、ターゲット定電圧Ｖｔｇの電位と出力部４２ｂとの間に、スイッチ４２ｆだけが配置されている。また、図２５，２７の波形整形回路４２では、新たな第５インピーダンス素子４２ｒが、一端部がコンデンサ４２ｃの他端部（コンパレータ４２ｇの反転入力端子が接続されている端部）に接続されると共に、他端部が出力部４２ｂに接続されることで、コンデンサ４２ｃの他端部と出力部４２ｂとの間に配設されている。
この構成により、図２５，２７の波形整形回路４２では、オン状態のスイッチ４２ｆを介して極めて低インピーダンス（第４インピーダンス素子４２ｅを介して印加する図９，１３の構成と比較して一層低インピーダンス）でターゲット定電圧Ｖｔｇを出力部４２ｂに印加することが可能となっている。これにより、図２５，２７の波形整形回路４２は、図９，１３の波形整形回路４２と同等に機能して差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち下がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、これにより、図２３の波形整形回路４２と同様にして、後段に配置された信号生成部１４において、より正確なパルス幅で二値化された符号特定用信号Ｓｆを生成させることができる。
次いで、図２６，２８の波形整形回路４２の具体的な構成について、図２６の波形整形回路４２については基本構成が関連する図１０の波形整形回路４２と比較しつつ、また図２８の波形整形回路４２については基本構成が関連する図１４の波形整形回路４２と比較しつつ説明する。なお、図１０，１４の波形整形回路４２の構成と同一の構成については同一の符号を付して重複する説明を省略する。図２６，２８の波形整形回路４２でも、図１０，１４に示す波形整形回路４２の第４インピーダンス素子４２ｅが削除されている（短絡されている）。つまり、ターゲット定電圧Ｖｔｇの電位と出力部４２ｂとの間に、スイッチ４２ｆだけが配置されている。また、図２６，２８の波形整形回路４２では、新たな第５インピーダンス素子４２ｒが、一端部がコンデンサ４２ｃの他端部（直列接続された２本の抵抗４２ｉ，４２ｊで構成された抵抗分圧回路４２ｋの他端部（抵抗４２ｊ側の端部））に接続されると共に、他端部が出力部４２ｂに接続されることで、コンデンサ４２ｃの他端部と出力部４２ｂとの間に配設されている。
この構成により、図２６，２８の波形整形回路４２でも、オン状態のスイッチ４２ｆを介して極めて低インピーダンス（第４インピーダンス素子４２ｅを介して印加する図１０，１４の構成と比較して一層低インピーダンス）でターゲット定電圧Ｖｔｇを出力部４２ｂに印加することが可能となっている。これにより、図２６，２８の波形整形回路４２は、図１０，１４の波形整形回路４２と同等に機能して差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち上がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、これにより、図２３の波形整形回路４２と同様にして、後段に配置された信号生成部１４において、より正確なパルス幅で二値化された符号特定用信号Ｓｆを生成させることができる。
また、図１５に示す波形整形回路４２についても、上記した図２３～図２８に示す波形整形回路４２と同様にして、第４インピーダンス素子４２ｅを削除する（短絡する）と共に、新たな第５インピーダンス素子４２ｒを追加することで、図２９に示す波形整形回路４２に構成することもできる。また、図１６に示す波形整形回路４２についても、上記した図２３～図２８に示す波形整形回路４２と同様にして、第４インピーダンス素子４２ｅを削除する（短絡する）と共に、新たな第５インピーダンス素子４２ｒを追加することで、図３０に示す波形整形回路４２に構成することもできる。
この図２９に示す波形整形回路４２は、図２３，２５，２７に示す波形整形回路４２と同様にして、差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち下がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、この図３０に示す波形整形回路４２は、図２４，２６，２８に示す波形整形回路４２と同様にして、差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち上がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、これにより、図２９，３０に示す波形整形回路４２は、図２３の波形整形回路４２と同様にして、後段に配置された信号生成部１４において、より正確なパルス幅で二値化された符号特定用信号Ｓｆを生成させることができる。
また、図１９，２０，２１，２２に示す各波形整形回路４２（スイッチ４２ｆが負論理で動作する回路）についても、図示はしないが、図２３～図２６に示す上記の波形整形回路４２と同様にして、第４インピーダンス素子４２ｅを削除する（短絡する）と共に、第５インピーダンス素子４２ｒを追加する構成を採用することで、ターゲット定電圧Ｖｔｇをオン状態のスイッチ４２ｆだけを介して直接供給し得るようにすることもできる。そして、このように第４インピーダンス素子４２ｅを削除する（短絡する）と共に、第５インピーダンス素子４２ｒを追加する構成を採用した上記のいずれかの波形整形回路４２を備えた信号生成装置２を有する信号読取システム１によれば、この符号特定用信号Ｓｆに基づいて、ロジック信号Ｓａによって示されている符号Ｃｓを一層確実に特定することができ、さらには特定した符号Ｃｓの列で構成されるＣＡＮフレームをより確実に特定することができる。
また、信号読取システム１では、図２を参照して説明したように、シリアルバスＳＢの一方の被覆導線Ｌａに装着される電極部１１ａはシールドケーブルＣＢａを介して信号生成装置２に接続されると共に、シリアルバスＳＢの他方の被覆導線Ｌｂに装着される電極部１１ｂはシールドケーブルＣＢａとは別体のシールドケーブルＣＢｂを介して信号生成装置２に接続されている。
すなわち、信号読取システム１では、図３１に示すように、電極部１１ａの電極２１である一方の電極２１は、基端部側が信号生成装置２内の第１インピーダンス素子１２ａ（同図では図示を省略している）に接続された第１シールドケーブルＣＢａの自由端側に接続されている。このため、電極部１１ａおよび第１シールドケーブルＣＢａは、信号生成装置２（具体的には、内部の第１インピーダンス素子１２ａ）を一方の被覆導線Ｌａに金属非接触の状態で接続する（結合容量を介して接続する）第１検出プローブＰＬａとして機能する。また、電極部１１ｂの電極２１である他方の電極２１は、基端部側が信号生成装置２内の第２インピーダンス素子１２ｂ（同図では図示を省略している）に接続された第２シールドケーブルＣＢｂ（第１シールドケーブルＣＢａとは別体のシールドケーブル）の自由端側に接続されている。このため、電極部１１ｂおよび第２シールドケーブルＣＢｂは、信号生成装置２（具体的には、内部の第２インピーダンス素子１２ｂ）を他方の被覆導線Ｌｂに金属非接触の状態で接続する（結合容量を介して接続する）第２検出プローブＰＬｂ（第１検出プローブＰＬａとは別体の検出プローブ）として機能する。
この構成（各電極部１１ａ，１１ｂが別体に形成された一対の検出プローブＰＬａ，ＰＬｂの自由端側に配置されている構成）により、信号読取システム１では、各電極部１１ａ，１１ｂが一体的に形成されている構成とは異なり、図３１に示すように、電極部１１ａ，１１ｂをシリアルバスＳＢにおける長手方向（長さ方向）Ｗに沿って離間する任意の２つの位置（同図に示すように、電極部１１ａは、一般的に互いにツイストされている（撚り合わされている）被覆導線Ｌａ，Ｌｂのうちの被覆導線Ｌａの第１の位置Ｐ１に、電極部１１ｂはシリアルバスＳＢを構成する被覆導線Ｌｂの第２の位置Ｐ２）に装着して使用することができる。このため、図示はしないが、各電極部１１ａ，１１ｂが一体的に形成されていて、シリアルバスＳＢにおける長手方向Ｗに沿った同じ位置に取り付ける構成（ツイストされている被覆導線Ｌａ，Ｌｂをこの位置において解いて、電極部１１ａ，１１ｂを取付可能な距離だけ離す作業と、電極部１１ａ，１１ｂをこの位置における対応する被覆導線Ｌａ，Ｌｂに同時に取り付ける作業とを行う必要がある構成）とは異なり、各電極部１１ａ，１１ｂを、それぞれが取り付け易い任意の各位置Ｐ１，Ｐ２に取り付けることができる（本例では、各位置Ｐ１，Ｐ２において、ツイストされている被覆導線Ｌａ，Ｌｂを解いて取り付けることができる）。また、各電極部１１ａ，１１ｂをシリアルバスＳＢにおける長手方向Ｗに沿った別の位置Ｐ１，Ｐ２に取り付ける構成のため、ツイストされている被覆導線Ｌａ，Ｌｂを各位置Ｐ１，Ｐ２において解く量を少なくすることができる。したがって、信号読取システム１によれば、各電極部１１ａ，１１ｂのシリアルバスＳＢへの装着を確実に行えると共に、装着に要する時間の短縮も図ること（装着性を高めること）ができる。
なお、各検出プローブＰＬａ，ＰＬｂについては、図示はしないが、信号読取システム１の信号生成装置２に、コネクタを介して着脱自在に接続する構成を採用してもよい。また、検出プローブＰＬａ，ＰＬｂを共通の１つのコネクタを介して信号生成装置２に接続するようにし、かつ検出プローブＰＬａ，ＰＬｂにおける各基端部側の部位（例えば図３１に示す部位Ｘ）を、電極部１１ａ，１１ｂ側の部位をある程度露出させた状態のままで熱収縮チューブなどで一本化する（まとめる）ようにしてもよい。また、図３１の信号読取システム１では、検出プローブＰＬａ，ＰＬｂの基端部側をそれぞれ信号生成装置２に接続する構成を採用しているが、この構成に限定されるものではない。
例えば、図３２に示す信号読取システム１のように、２芯シールド線ＣＢｃを介して信号生成装置２に接続された接続ボックスなどの接続部５１に、検出プローブＰＬａ，ＰＬｂの基端部側をそれぞれ接続する構成を採用することもできる。この構成では、２芯シールド線ＣＢｃは、基端部側が不図示のコネクタを介して信号生成装置２に接続されると共に、２つの芯線がこのコネクタを介して信号生成装置２内の各インピーダンス素子１２ａ，１２ｂに接続されると共に、不図示のシールドがコネクタを介して信号生成装置２内のグランドＧに接続されている。また、接続部５１は、２芯シールド線ＣＢｃの自由端側に接続されている。この場合、接続部５１内には、２芯シールド線ＣＢｃに含まれてインピーダンス素子１２ａに接続される一方の芯線を、対応する検出プローブＰＬａを構成するシールドケーブルの芯線に接続し、２芯シールド線ＣＢｃに含まれてインピーダンス素子１２ｂに接続される他方の芯線を、対応する検出プローブＰＬｂを構成するシールドケーブルの芯線に接続し、かつ２芯シールド線ＣＢｃのシールドを、検出プローブＰＬａ，ＰＬｂを構成する各シールドケーブルのシールドに接続する不図示の接続回路が内蔵されている。
この図３２に示す信号読取システム１においても、別体に形成された一対の検出プローブＰＬａ，ＰＬｂの自由端側に各電極部１１ａ，１１ｂが配置されている構成のため、上記した図３１に示す信号読取システム１と同等の効果を奏することができる。
また、上記の各信号読取システム１では、信号生成装置２が、被覆導線Ｌａ，Ｌｂの金属部（芯線）と容量結合する電極部１１ａ，１１ｂ、およびシールドケーブルＣＢａ，ＣＢｂを介して、被覆導線Ｌａ，Ｌｂに接続されると共に、被覆導線Ｌａ，Ｌｂに伝送されている電圧信号Ｖａ，Ｖｂの電圧Ｖａ，Ｖｂに応じて電圧が変化する各電圧信号Ｖｃ１，Ｖｃ２を生成し、この電圧信号Ｖｃ１，Ｖｃ２に基づいて、電圧信号Ｖａ，Ｖｂに対応する符号Ｃｓを特定可能な符号特定用信号Ｓｆを生成する構成（すなわち、電圧検出プローブとして機能する上記の検出プローブＰＬａ，ＰＬｂを使用する構成）を採用しているが、この構成に限定されるものではない。
例えば、検出プローブＰＬａ，ＰＬｂに代えて、図３３に示すように、一対の電流検出プローブＰＬｃ，ＰＬｄ（被覆導線Ｌａ，Ｌｂを切断することなく、被覆導線Ｌａ，Ｌｂに装着し得るクランプ式の電流検出プローブが好ましい）を信号生成装置２に接続して、符号特定用信号Ｓｆを生成する構成を採用することもできる。公知となっている様々な電流検出プローブをこの電流検出プローブＰＬｃ，ＰＬｄとして使用することができるが、以下では、一例として、本願出願人が既に提案している特開２００６－３４３１０９号公報に開示されている電流検出プローブを使用する例を挙げて説明する。
この電流検出プローブＰＬｃ，ＰＬｄは、図３３に示すように、略円形に形成されると共に先端が開閉自在に構成されたクランプ部６１と、クランプ部６１の内部に配設されて鉄心などの磁気コアに巻線を巻き付けたコイルで構成された電流センサ（図示せず）とを備えて、同一に構成されている。この電流センサは、各クランプ部６１で対応する被覆導線（電流検出プローブＰＬｃでは被覆導線Ｌａ、電流検出プローブＰＬｄでは被覆導線Ｌｂ）を挟み込んだ状態（クランプした状態）において、対応する被覆導線を流れている電流（被覆導線Ｌａを流れている電流Ｉａと、被覆導線Ｌｂを流れている電流Ｉｂ）を検出してその電流値に振幅が比例する電流対応信号Ｖｉ（電流Ｉａについての電流対応信号Ｖｉａと、電流Ｉｂについての電流対応信号Ｖｉｂ）を検出信号として信号生成装置２に出力する。なお、この電流検出プローブＰＬｃ，ＰＬｄは、上記した構成により、ＡＣ電流検出プローブ（交流電流検出プローブ）として構成されているが、電流検出プローブＰＬｃ，ＰＬｄとして交流電流だけでなく直流電流についても測定し得るＤＣ電流検出プローブ（直流電流検出プローブ）を採用してもよいのは勿論である。
被覆導線Ｌａを流れている電流Ｉａは、被覆導線Ｌａに伝送される電圧信号Ｖａの電圧Ｖａに応じてその電流値が変化することから、電流対応信号Ｖｉａは電圧信号Ｖａの電圧Ｖａに応じてその電圧値が変化する。また、被覆導線Ｌｂを流れている電流Ｉｂは、被覆導線Ｌｂに伝送される電圧信号Ｖｂの電圧Ｖｂに応じてその電流値が変化することから、電流対応信号Ｖｉｂは電圧信号Ｖｂの電圧Ｖｂに応じてその電圧値が変化する。したがって、信号生成装置２では、電流検出プローブＰＬｃ，ＰＬｄが接続されている構成においても、検出プローブＰＬａ，ＰＬｂが接続されている上記の構成と同様にして、差動増幅回路４１（上記した種々の差動増幅回路４１のうちのいずれか１つ）が、電流対応信号Ｖｉａ，Ｖｉｂに基づき差分信号Ｖｄ０を生成して出力し、波形整形回路４２（上記した種々の波形整形回路４２のうちのいずれか１つ）がこの差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力し、信号生成部１４（上記した種々の信号生成部１４のうちの波形整形回路４２に対応する１つ）がこのシングルエンド信号Ｖｄを二値化して符号特定用信号Ｓｆを生成して出力することができる（図２参照）。
したがって、図３３に示す構成の信号生成装置２、およびこの信号生成装置２を備えた信号読取システム１によれば、一対の被覆導線Ｌａ，Ｌｂにおける長手方向Ｗの任意の部位に電流検出プローブＰＬｃ，ＰＬｄを装着する（この例では、クランプ部６１をクランプ）するという簡易な作業を行うことで、シリアルバスＳＢを介して伝送されているロジック信号Ｓａによって示されている符号Ｃｓを特定可能な符号特定用信号Ｓｆを生成し、生成した符号特定用信号Ｓｆに基づいてロジック信号Ｓａによって示されている符号Ｃｓを特定することができ、さらには特定した符号Ｃｓの列で構成されるＣＡＮフレームを特定することができる。これにより、シリアルバスＳＢにコネクタが配設されていなくても、またシリアルバスＳＢにコネクタが配設されている場合においても、シリアルバスＳＢの任意の場所（第１の位置Ｐ１および第２の位置Ｐ２）においてロジック信号Ｓａを読み取って、符号Ｃｓ、および符号Ｃｓで構成されるＣＡＮフレームを特定することができる。
１ 信号読取システム
２ 信号生成装置
１２ａ 第１インピーダンス素子
１２ｂ 第２インピーダンス素子
１３ 差動増幅部
１４ 信号生成部
２１ 電極
４１ 差動増幅回路
４２ 波形整形回路
Ｌａ，Ｌｂ 被覆導線
Ｓａ ロジック信号
Ｓｆ 符号特定用信号
Ｖａ，Ｖｂ 電圧（被覆導線に伝送される電圧）
Ｖｃ１ 第１電圧信号
Ｖｃ２ 第２電圧信号
Ｖｄ シングルエンド信号
Ｖｄ０ 差分信号

Claims (24)

  1. 一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、
    前記一対の被覆導線における被覆部にそれぞれ接触させられる一対の電極のうちの一方の電極と接続されて、前記一対の被覆導線のうちの当該一方の電極と容量結合する一方の被覆導線に伝送されている電圧に応じて電圧が変化する第１電圧信号を発生させる第１インピーダンス素子と、
    前記一対の電極のうちの他方の電極と接続されて、前記一対の被覆導線のうちの当該他方の電極と容量結合する他方の被覆導線に伝送されている電圧に応じて電圧が変化する第２電圧信号を発生させる第２インピーダンス素子と、
    前記第１電圧信号および前記第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化するシングルエンド信号を出力する差動増幅部とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する信号生成装置。
  2. 前記シングルエンド信号を閾値電圧と比較して二値化することにより前記符号特定用信号を生成する信号生成部を備えている請求項１記載の信号生成装置。
  3. 前記差動増幅部は、前記第１電圧信号および前記第２電圧信号を入力すると共に前記差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路、および前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ低電圧期間の電圧がターゲット定電圧に規定された前記シングルエンド信号に整形して出力する波形整形回路を備えている請求項１または２記載の信号生成装置。
  4. 前記差動増幅部は、前記第１電圧信号および前記第２電圧信号を入力すると共に前記差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路、および前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ高電圧期間の電圧がターゲット定電圧に規定された前記シングルエンド信号に整形して出力する波形整形回路を備えている請求項１または２記載の信号生成装置。
  5. 前記波形整形回路は、
    前記差分信号が入力される入力部に一端部が接続されると共に出力部に他端部が接続されたコンデンサと、
    一端部が前記コンデンサの前記他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第３インピーダンス素子と、
    直列接続された第４インピーダンス素子およびスイッチで構成されると共に、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加された直列回路と、
    前記差分信号の交流成分における低電圧期間に前記スイッチをオン状態に移行させると共に、当該交流成分における高電圧期間に前記スイッチをオフ状態に移行させる制御パルス信号を出力するスイッチ制御回路とを備えて、前記シングルエンド信号を前記出力部から出力する請求項３記載の信号生成装置。
  6. 前記波形整形回路は、
    前記差分信号が入力される入力部に一端部が接続されると共に出力部に他端部が接続されたコンデンサと、
    一端部が前記コンデンサの前記他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第３インピーダンス素子と、
    直列接続された第４インピーダンス素子およびスイッチで構成されると共に、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加された直列回路と、
    前記差分信号の交流成分における高電圧期間に前記スイッチをオン状態に移行させると共に、当該交流成分における低電圧期間に前記スイッチをオフ状態に移行させる制御パルス信号を出力するスイッチ制御回路とを備えて、前記シングルエンド信号を前記出力部から出力する請求項４記載の信号生成装置。
  7. 前記波形整形回路は、
    前記差分信号が入力される入力部に一端部が接続されたコンデンサと、
    一端部が前記コンデンサの他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第３インピーダンス素子と、
    前記コンデンサの前記他端部に一端部が接続されると共に出力部に他端部が接続された第５インピーダンス素子と、
    前記出力部に接続されると共に、オン状態のときに前記ターゲット定電圧を当該出力部に印加し、オフ状態のときに当該ターゲット定電圧の当該出力部への印加を停止するスイッチと、
    前記差分信号の交流成分における低電圧期間に前記スイッチを前記オン状態に移行させると共に、当該交流成分における高電圧期間に前記スイッチを前記オフ状態に移行させる制御パルス信号を出力するスイッチ制御回路とを備えて、前記シングルエンド信号を前記出力部から出力する請求項３記載の信号生成装置。
  8. 前記波形整形回路は、
    前記差分信号が入力される入力部に一端部が接続されたコンデンサと、
    一端部が前記コンデンサの他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第３インピーダンス素子と、
    前記コンデンサの前記他端部に一端部が接続されると共に出力部に他端部が接続された第５インピーダンス素子と、
    前記出力部に接続されると共に、オン状態のときに前記ターゲット定電圧を当該出力部に印加し、オフ状態のときに当該ターゲット定電圧の当該出力部への印加を停止するスイッチと、
    前記差分信号の交流成分における高電圧期間に前記スイッチを前記オン状態に移行させると共に、当該交流成分における低電圧期間に前記スイッチを前記オフ状態に移行させる制御パルス信号を出力するスイッチ制御回路とを備えて、前記シングルエンド信号を前記出力部から出力する請求項４記載の信号生成装置。
  9. 前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、
    前記スイッチ制御回路は、前記コンデンサの前記他端部に反転入力端子が接続され、かつ前記ターゲット定電圧よりも高い基準電圧が非反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている請求項５または７記載の信号生成装置。
  10. 前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、
    前記スイッチ制御回路は、前記コンデンサの前記他端部に非反転入力端子が接続され、かつ前記ターゲット定電圧よりも高い基準電圧が反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている請求項５または７記載の信号生成装置。
  11. 前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、
    前記スイッチ制御回路は、前記コンデンサの前記他端部に非反転入力端子が接続され、かつ前記ターゲット定電圧よりも低い基準電圧が反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている請求項６または８記載の信号生成装置。
  12. 前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、
    前記スイッチ制御回路は、前記コンデンサの前記他端部に反転入力端子が接続され、かつ前記ターゲット定電圧よりも低い基準電圧が非反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている請求項６または８記載の信号生成装置。
  13. 前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、
    前記スイッチ制御回路は、
    反転入力端子が前記コンデンサの前記他端部に接続されると共に出力端子から前記制御パルス信号を出力するコンパレータと、
    一端部が前記出力端子に接続されると共に他端部に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されて、当該いずれかの電圧および前記制御パルス信号の電圧で規定される分圧電圧を前記コンパレータの非反転入力端子に基準電圧として出力する抵抗分圧回路とを備えている請求項５または７記載の信号生成装置。
  14. 前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、
    前記スイッチ制御回路は、
    反転入力端子に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されると共に出力端子から前記制御パルス信号を出力するコンパレータと、
    一端部が前記出力端子に接続されると共に他端部が前記コンデンサの前記他端部に接続されて、前記シングルエンド信号の電圧および前記制御パルス信号の電圧で規定される分圧パルス信号を前記コンパレータの非反転入力端子に出力する抵抗分圧回路とを備えている請求項５または７記載の信号生成装置。
  15. 前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、
    前記スイッチ制御回路は、
    反転入力端子に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されると共に出力端子から前記制御パルス信号を出力するコンパレータと、
    一端部が前記出力端子に接続されると共に他端部が前記コンデンサの前記他端部に接続されて、前記シングルエンド信号の電圧および前記制御パルス信号の電圧で規定される分圧パルス信号を前記コンパレータの非反転入力端子に出力する抵抗分圧回路とを備えている請求項６または８記載の信号生成装置。
  16. 前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、
    前記スイッチ制御回路は、
    反転入力端子が前記コンデンサの前記他端部に接続されると共に出力端子から前記制御パルス信号を出力するコンパレータと、
    一端部が前記出力端子に接続されると共に他端部に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されて、当該いずれかの電圧および前記制御パルス信号の電圧で規定される分圧電圧を前記コンパレータの非反転入力端子に基準電圧として出力する抵抗分圧回路とを備えている請求項６または８記載の信号生成装置。
  17. 前記スイッチ制御回路は、
    一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加されて、前記シングルエンド信号を分圧して分圧パルス信号として出力する抵抗分圧回路と、
    前記ターゲット定電圧を基準としてバイアス電圧を生成するバイアス電圧源と、
    前記分圧パルス信号に前記バイアス電圧を電圧加算して前記制御パルス信号として出力する加算器とを備えている請求項５記載の信号生成装置。
  18. 前記スイッチは、前記制御パルス信号によって制御されて、前記オン状態のときには前記ターゲット定電圧を出力端子から前記出力部に出力し、前記オフ状態のときには前記出力端子をハイインピーダンス状態に移行させるスリーステートバッファで構成されている請求項５から１２のいずれかに記載の信号生成装置。
  19. 外部から入力された電圧データをＤ／Ａ変換して、当該電圧データで示される電圧値の前記ターゲット定電圧を出力するＤ／Ａ変換器を備えている請求項３から１８のいずれかに記載の信号生成装置。
  20. 前記差動増幅回路は、
    非反転入力端子に前記第１電圧信号が入力され、反転入力端子と基準電位との間に入力抵抗およびコンデンサの第１直列回路が接続され、かつ反転入力端子と出力端子との間に帰還抵抗が接続されて、前記第１電圧信号の交流成分を増幅して出力する交流増幅器として構成された第１演算増幅器と、
    前記第１演算増幅器と同一に構成されると共に非反転入力端子に前記第２電圧信号が入力されて、当該第２電圧信号の交流成分を増幅して出力する交流増幅器として構成された第２演算増幅器と、
    前記第１演算増幅器および前記第２演算増幅器の各出力信号の差分を増幅して前記差分信号を出力する差動増幅器として構成された第３演算増幅器とを備えている請求項３から１９のいずれかに記載の信号生成装置。
  21. 前記第１インピーダンス素子および前記第２インピーダンス素子は、共に、高インピーダンス抵抗もしくはコンデンサ、またはこれらの組み合わせ回路で同一に構成されている請求項１から２０のいずれかに記載の信号生成装置。
  22. 前記一方の電極は、基端部側が前記第１インピーダンス素子に接続された第１シールドケーブルの自由端側に接続され、
    前記他方の電極は、前記第１シールドケーブルとは別体の第２シールドケーブルであって、基端部側が前記第２インピーダンス素子に接続された当該第２シールドケーブルの自由端側に接続されている請求項１から２１のいずれかに記載の信号生成装置。
  23. 一対の被覆導線で構成される通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、
    前記一対の被覆導線のうちの一方の被覆導線に装着されて、当該一方の被覆導線に流れる電流であって、当該一方の被覆導線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する第１電圧信号を出力する第１電流検出プローブ、および前記一対の被覆導線のうちの他方の被覆導線に装着されて、当該他方の被覆導線に流れる電流であって、当該他方の被覆導線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する第２電圧信号を出力する第２電流検出プローブに接続されて、当該第１電圧信号および当該第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化するシングルエンド信号を出力する差動増幅部を備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する信号生成装置。
  24. 請求項１から２３のいずれかに記載の信号生成装置と、
    前記信号生成装置によって生成された前記符号特定用信号に基づいて前記ロジック信号に対応する前記符号を特定する符号化装置とを備えている信号読取システム。
JP2019133340A 2018-07-26 2019-07-19 信号生成装置および信号読取システム Active JP7267133B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201980048565.8A CN112514333B (zh) 2018-07-26 2019-07-24 信号生成装置和信号读取系统
PCT/JP2019/029047 WO2020022387A1 (ja) 2018-07-26 2019-07-24 信号生成装置および信号読取システム

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018140185 2018-07-26
JP2018140185 2018-07-26

Publications (2)

Publication Number Publication Date
JP2020025254A JP2020025254A (ja) 2020-02-13
JP7267133B2 true JP7267133B2 (ja) 2023-05-01

Family

ID=69619032

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019133340A Active JP7267133B2 (ja) 2018-07-26 2019-07-19 信号生成装置および信号読取システム

Country Status (2)

Country Link
JP (1) JP7267133B2 (ja)
CN (1) CN112514333B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7258660B2 (ja) * 2019-05-29 2023-04-17 日置電機株式会社 信号生成装置および信号読取システム
JP2022060091A (ja) 2020-10-02 2022-04-14 日置電機株式会社 差動増幅回路
CN115348129B (zh) * 2022-07-20 2023-08-15 西安电子科技大学芜湖研究院 一种can收发器接收电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4132412B2 (ja) 1999-06-08 2008-08-13 株式会社リコー 粉体移送装置
US20090140849A1 (en) 2004-05-06 2009-06-04 Paul Shala Henry Inbound interference reduction in a broadband powerline system
JP2013162159A (ja) 2012-02-01 2013-08-19 Sony Corp データ再生回路およびデータ伝送装置
JP2018519703A (ja) 2015-04-24 2018-07-19 エイ・ティ・アンド・ティ インテレクチュアル プロパティ アイ，エル．ピー． 電力線における表面波の受動電気結合及びそれを用いた方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04132412A (ja) * 1990-09-25 1992-05-06 Nec Corp クランプ回路
US7170949B2 (en) * 2002-03-14 2007-01-30 Intel Corporation Methods and apparatus for signaling on a differential link
JP2004104410A (ja) * 2002-09-09 2004-04-02 Matsushita Electric Ind Co Ltd 差動式伝送線装置
WO2016203937A1 (ja) * 2015-06-16 2016-12-22 三菱電機株式会社 電力用半導体素子の駆動制御回路
JP2017118249A (ja) * 2015-12-22 2017-06-29 ルネサスエレクトロニクス株式会社 半導体装置
JP6695574B2 (ja) * 2016-07-29 2020-05-20 ザインエレクトロニクス株式会社 送信装置および送受信システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4132412B2 (ja) 1999-06-08 2008-08-13 株式会社リコー 粉体移送装置
US20090140849A1 (en) 2004-05-06 2009-06-04 Paul Shala Henry Inbound interference reduction in a broadband powerline system
JP2013162159A (ja) 2012-02-01 2013-08-19 Sony Corp データ再生回路およびデータ伝送装置
JP2018519703A (ja) 2015-04-24 2018-07-19 エイ・ティ・アンド・ティ インテレクチュアル プロパティ アイ，エル．ピー． 電力線における表面波の受動電気結合及びそれを用いた方法

Also Published As

Publication number Publication date
CN112514333B (zh) 2024-03-15
JP2020025254A (ja) 2020-02-13
CN112514333A (zh) 2021-03-16

Similar Documents

Publication Publication Date Title
JP7267133B2 (ja) 信号生成装置および信号読取システム
JP7073219B2 (ja) 信号生成装置および信号読取システム
JP7267157B2 (ja) 信号生成装置および信号読取システム
US10852360B2 (en) ADC input circuit sensing for fault detection
CN101686849A (zh) 电外科系统及用于电外科系统的电极组件
WO2020022387A1 (ja) 信号生成装置および信号読取システム
JP4743135B2 (ja) 検出システム
JP7237759B2 (ja) 信号生成装置
JP7267135B2 (ja) 信号生成装置および信号読取システム
JP7267134B2 (ja) 波形整形回路、信号生成装置および信号読取システム
US5914608A (en) Method and apparatus for tracing coaxial cables
EP3829121B1 (en) Waveform shaping circuit, signal generation device, and signal reading system
JP7158938B2 (ja) 信号生成装置および信号読取システム
CN108353011A (zh) 用于诊断短路的总线系统和方法
CN109698997A (zh) 用于附件和阻抗检测的系统和方法
JP7258660B2 (ja) 信号生成装置および信号読取システム
US11977108B2 (en) Monitoring set-up to detect supply-line faults for a control unit
EP4044536A1 (en) Signal generating device and signal reading system
JP6757836B1 (ja) 検知装置及び継電器
CN209978937U (zh) 一种兼容多种编码器类型的编码器信号检测电路
JP2021064940A (ja) 信号生成装置および信号読取システム
US20020125895A1 (en) Insulation inspection apparatus for motor
KR20220034100A (ko) 신호 판독 시스템 및 신호 판독 방법
JP2020113965A (ja) 信号読取システム
JP7351202B2 (ja) 異常検出装置、電気機器、画像形成装置、電気機器の異常検出方法、及び異常検出プログラム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220527

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230419

R150 Certificate of patent or registration of utility model

Ref document number: 7267133

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150