JP6695574B2 - 送信装置および送受信システム - Google Patents

Description

本発明は、送信装置および送受信システムに関するものである。

特許文献１，２は、ＵＳＢ（Universal Serial Bus）３.１の規格に準拠する信号伝送を行うことができる送受信装置の発明を開示している。これらの文献に記載された送信装置は、途中にＡＣ結合容量が設けられた差動信号線を介して受信装置へ差動信号を送信するものであって、その差動信号線に受信装置が受信可能状態で接続されているか否かを検出するＲＸ-Ｄｅｔｅｃｔ機能を有する。

米国特許第７４２７８７２号明細書 米国特許第８２１２５８７号明細書

本発明者は、特許文献１，２に記載された送信装置はＲＸ-Ｄｅｔｅｃｔの際に誤検出する場合があることを見出した。

本発明は、上記問題点を解消する為になされたものであり、ＲＸ-Ｄｅｔｅｃｔの際の誤検出を抑制することができる送信装置、ならびに、このような送信装置および受信装置を備える送受信システムを提供することを目的とする。

本発明の送信装置は、途中にＡＣ結合容量が設けられた差動信号線を介して受信装置へ差動信号を送信する送信装置であって、(1) 差動信号線へ差動信号を出力する出力ドライバと、(2) 基準電位が入力される基準電位入力端と差動信号線との間に直列的に設けられた終端抵抗およびスイッチと、(3) パルス出力指示信号が有意レベルである期間に、差動信号線へコモンモードパルスを出力するパルス発生部と、(4) パルス出力指示信号が有意レベルである期間に、コモンモードパルスのレベルと閾値との大小関係を示す検出結果信号を出力し、パルス出力指示信号が非有意レベルである期間に、コモンモードパルスのレベルが閾値を超えていない旨を示す検出結果信号を出力する検出部と、を備える。

本発明において、検出部は、(a) 第１入力端子、第２入力端子および出力端子を有し、第１入力端子に入力される電位と第２入力端子に入力される閾値とを大小比較して、当該比較結果に応じたレベルの信号を検出結果信号として出力端子から出力する比較回路と、(b) 差動信号線と比較回路の第１入力端子との間に設けられ、パルス出力指示信号が有意レベルであるときにオン状態となる第１スイッチと、(c) 閾値より低い電位が入力される低電位端と比較回路の第１入力端子との間に設けられ、パルス出力指示信号が非有意レベルであるときにオン状態となる第２スイッチと、を含むのが好適である。

また、本発明において、検出部は、(a) 第１入力端子、第２入力端子および出力端子を有し、第１入力端子に入力されるコモンモードパルスの電位と第２入力端子に入力される閾値とを大小比較して、コモンモードパルスの電位が閾値を超えているときに有意レベルとなる比較結果信号を出力端子から出力する比較回路と、(b) 比較結果信号とパルス出力指示信号との論理積を表す信号を検出結果信号として出力するゲート回路と、を含むのが好適である。

また、本発明において、検出部は、(a) 第１入力端子、第２入力端子および出力端子を有し、第１入力端子に入力されるコモンモードパルスの電位と第２入力端子に入力される閾値とを大小比較して、コモンモードパルスの電位が閾値を超えているときに有意レベルとなる比較結果信号を出力端子から出力する比較回路と、(b) パルス出力指示信号が有意レベルである期間に、比較結果信号が有意レベルに転じた後、継続して有意レベルの信号を検出結果信号として出力するラッチ回路と、を含むのが好適である。

本発明の送受信システムは、上記の本発明の送信装置と、この送信装置と差動信号線により接続される受信装置とを備える。受信装置は、送信装置から差動信号線を介して到達した差動信号を入力する入力バッファと、基準電位が入力される基準電位入力端と差動信号線との間に直列的に設けられた終端抵抗およびスイッチとを含む。

本発明によれば、ＲＸ-Ｄｅｔｅｃｔの際の誤検出を抑制することができる。

図１は、送受信システム１の概略構成を示す図である。 図２は、送信装置１０のパルス発生部１４および検出部１７によるＲＸ-Ｄｅｔｅｃｔを説明するタイミングチャートである。 図３は、送信装置１０の出力ドライバ１１の回路構成例を示す図である。 図４は、送信装置１０のパルス発生部１４の回路構成例を示す図である。 図５は、図４に示されるパルス発生部１４の回路構成を採用した場合の検出部１７に入力される信号のレベル変化を示す図である。 図６は、送信装置１０の検出部１７の回路構成例を示す図である。 図７は、検出部１７における各信号のタイミングチャートである。 図８は、本実施形態の送信装置１０の構成を示す図である。 図９は、第１構成例の検出部１７の回路図である。 図１０は、第１構成例の検出部１７における各信号のタイミングチャートである。 図１１は、第２構成例の検出部１７の回路図である。 図１２は、第２構成例の検出部１７における各信号のタイミングチャートである。 図１３は、検出部１７における各信号のタイミングチャートである。 図１４は、第３構成例の検出部１７の回路図である。 図１５は、ＳＲフリップフロップ１７９の入出力信号間の真理値表である。 図１６は、第３構成例の検出部１７における各信号のタイミングチャートである。

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

図１は、送受信システム１の概略構成を示す図である。送受信システム１は、送信装置１０、および、この送信装置１０と差動信号線３０により接続される受信装置２０を備えている。

差動信号線３０は、途中にＡＣ結合容量３２ａが設けられた第１信号線３１ａと、途中にＡＣ結合容量３２ｂが設けられた第２信号線３１ｂとからなる。ＡＣ結合容量３２ａ，３２ｂの容量値は７５ｎＦ〜２６５ｎＦである。

送信装置１０は、出力端１０ａ，１０ｂから差動信号線３０を介して受信装置２０へ差動信号を送信する。送信装置１０は、出力ドライバ１１、終端抵抗１２ａ，１２ｂ、スイッチ１３、パルス発生部１４および検出部１７を備える。出力ドライバ１１は、差動信号線３０へ送出すべき差動信号を出力する。

終端抵抗１２ａ，１２ｂおよびスイッチ１３は、固定の基準電位が入力される基準電位入力端と差動信号線３０との間に直列的に設けられている。すなわち、終端抵抗１２ａおよびスイッチ１３は、基準電位入力端と第１信号線３１ａとの間に直列的に設けられている。終端抵抗１２ｂおよびスイッチ１３は、基準電位入力端と第２信号線３１ｂとの間に直列的に設けられている。

パルス発生部１４および検出部１７は、ＲＸ-Ｄｅｔｅｃｔを行うものである。パルス発生部１４は、差動信号線３０へコモンモードパルスを出力する。検出部１７は、コモンモードパルスの発生開始後に該コモンモードパルスのレベルが閾値を超えるタイミングを検出する。パルス発生部１４から出力されるコモンモードパルスは、出力ドライバ１１から出力される差動信号と異なり、第１信号線３１ａおよび第２信号線３１ｂにおいて互いに同電位のパルスである。したがって、検出部１７は、第１信号線３１ａおよび第２信号線３１ｂのうちの何れか一方のパルスのレベルを閾値と比較してもよい。

受信装置２０は、送信装置１０から差動信号線３０を介して入力端２０ａ，２０ｂに到達した差動信号を受信する。受信装置２０は、入力バッファ２１、終端抵抗２２ａ，２２ｂおよびスイッチ２３を備える。入力バッファ２１は、差動信号を入力して、その入力した信号の増幅、歪み補償および波形整形などの処理を行う。

終端抵抗２２ａ，２２ｂおよびスイッチ２３は、固定の基準電位が入力される基準電位入力端と差動信号線３０との間に直列的に設けられている。すなわち、終端抵抗２２ａおよびスイッチ２３は、基準電位入力端と第１信号線３１ａとの間に直列的に設けられている。終端抵抗２２ｂおよびスイッチ２３は、基準電位入力端と第２信号線３１ｂとの間に直列的に設けられている。

送信装置１０の終端抵抗１２ａ，１２ｂおよび受信装置２０の終端抵抗２２ａ，２２ｂは、高速伝送（例えば１０Ｇｂｐｓ）の為に設けられており、例えば４５Ωの抵抗値を有する。

差動信号線３０に受信装置２０が接続されていない場合や、差動信号線３０に受信装置２０が接続されていてもスイッチ２３がオフ状態である場合には、送信装置１０は、パルス発生部１４および検出部１７によるＲＸ-Ｄｅｔｅｃｔにより、差動信号線３０に受信装置２０が受信可能状態で接続されていないと判断する。そして、この場合には、送信装置１０は、出力ドライバ１１からの差動信号の送出を停止させ、出力ドライバ１１をパワーダウンさせることで消費電力を低減することができる。

図２は、送信装置１０のパルス発生部１４および検出部１７によるＲＸ-Ｄｅｔｅｃｔを説明するタイミングチャートである。ＲＸ-Ｄｅｔｅｃｔの際には、先ず、出力ドライバ１１をパワーダウンさせ、スイッチ１３をオフ状態とする。

その後、パルス発生部１４は、パルス出力指示信号ＲＤＩＮ（図２（ａ））が有意レベル（ハイレベル）である期間（ｔ１〜ｔ３）、差動信号線３０へコモンモードパルスを出力する。このとき、検出部１７に入力される信号（図２（ｂ））のレベル上昇の速さは、ＡＣ結合容量３２ａ，３２ｂ（および寄生容量）の充電の速さに応じたものとなる。すなわち、差動信号線３０に受信装置２０が受信可能状態で接続されていない場合には、ＡＣ結合容量３２ａ，３２ｂの充電は速いので、検出部１７に入力される信号のレベル上昇も速い。逆に、差動信号線３０に受信装置２０が受信可能状態で接続されている場合には、ＡＣ結合容量３２ａ，３２ｂの充電は遅いので、検出部１７に入力される信号のレベル上昇も遅い。

検出部１７は、コモンモードパルスの発生開始時刻ｔ１後に該コモンモードパルスのレベルが閾値Ｖthを超えるタイミングを検出することで（図２（ｃ））、差動信号線３０に受信装置２０が受信可能状態で接続されているか否かを判定することができる。このとき、コモンモードパルスの発生開始時刻ｔ１からコモンモードパルスのレベルが閾値Ｖthを超える時刻ｔ２までの時間τを求め、この時間τの長さによって、差動信号線３０に受信装置２０が受信可能状態で接続されているか否かを判定してもよい。或いは、コモンモードパルスの発生開始時刻ｔ１から一定時間だけ経過した時点においてコモンモードパルスのレベルが閾値Ｖthを超えているか否かによって、差動信号線３０に受信装置２０が受信可能状態で接続されているか否かを判定してもよい。

図３は、送信装置１０の出力ドライバ１１の回路構成例を示す図である。出力ドライバ１１は、ｎｐｎバイポーラトランジスタ１１１〜１１５、定電流源１１６および抵抗器１１７を含む。

定電流源１１６は、トランジスタ１１１のコレクタおよびトランジスタ１１３のベースと電源電位端との間に設けられている。トランジスタ１１３のコレクタは、電源電位端に接続されている。トランジスタ１１１，１１２のエミッタは、接地電位端に接続されている。トランジスタ１１１，１１２のベースは、トランジスタ１１３のエミッタに接続されている。これらトランジスタ１１１〜１１３および定電流源１１６は、カレントミラー回路を構成しており、トランジスタ１１２のコレクタからエミッタへ一定の電流を流すことができる。抵抗器１１７は、トランジスタ１１３のエミッタと接地電位端との間に設けられている。

トランジスタ１１４，１１５のエミッタは、トランジスタ１１２のコレクタに接続されている。トランジスタ１１４のコレクタは、出力端１０ａに接続されている。トランジスタ１１５のコレクタは、出力端１０ｂに接続されている。トランジスタ１１４，１１５のベースに差動信号が入力され、この差動信号が増幅された信号がトランジスタ１１４，１１５のコレクタから出力される。

一般に、出力ドライバは、ＭＯＳトランジスタにより構成されるより、バイポーラトランジスタにより構成される方が、電流駆動力が大きいので、高速伝送を行う上で有利である。定電流源１１６をオフ状態とすることで、出力ドライバ１１をパワーダウンすることができる。

図４は、送信装置１０のパルス発生部１４の回路構成例を示す図である。パルス発生部１４は、差動アンプ１４１、抵抗器１４２、定電流源１４３およびスイッチ１４４〜１４６を含む。

抵抗器１４２は、差動アンプ１４１の非反転入力端子と電源電位端との間に設けられていている。定電流源１４３は、差動アンプ１４１の非反転入力端子と接地電位端との間に設けられていている。スイッチ１４４は、差動アンプ１４１の出力端子と電源電位端との間に設けられていている。スイッチ１４５は、差動アンプ１４１の反転入力端子と出力端子との間に設けられていている。スイッチ１４６は、差動アンプ１４１の反転入力端子と接地電位端の間に設けられていている。差動アンプ１４１の出力端子からの出力がパルス発生部１４の出力となる。

電源電位端の電位レベルをＶccとし、抵抗器１４２の抵抗値をＲ_１とし、定電流源１４３に流れる電流をＩ_１とする。スイッチ１４４〜１４６は、パルス出力指示信号ＲＤＩＮのレベルに応じてオン／オフする。パルス出力指示信号ＲＤＩＮがハイレベルであるとき、スイッチ１４４，１４６がオン状態となって、スイッチ１４５がオフ状態となり、パルス発生部１４の整定時の出力はＶccとなる。パルス出力指示信号ＲＤＩＮがローレベルであるとき、スイッチ１４４，１４６がオフ状態となって、スイッチ１４５がオン状態となり、パルス発生部１４の整定時の出力はＶstart（＝Ｖcc−Ｒ_１Ｉ_１）となる。

図５は、図４に示されるパルス発生部１４の回路構成を採用した場合の検出部１７に入力される信号のレベル変化を示す図である。実線は、差動アンプ１４１を設けた図４の構成の場合を示し、破線は、差動アンプ１４１を設けない構成の場合を示す。図４に示されるパルス発生部１４の回路構成を採用することで、検出部１７に入力される信号のレベルがＶccからＶstartへ整定するのに要する時間を短縮することができる。

図６は、送信装置１０の検出部１７の回路構成例を示す図である。検出部１７は、比較回路１７１、抵抗器１７２および定電流源１７３を含む。

比較回路１７１の第１入力端子に入力される電位Ｖinは、差動信号線３０の電位である。抵抗器１７２は、比較回路１７１の第２入力端子と電源電位端との間に設けられている。定電流源１７３は、比較回路１７１の第２入力端子と接地電位端との間に設けられている。電源電位端の電位レベルをＶccとし、抵抗器１７２の抵抗値をＲ_２とし、定電流源１７３に流れる電流をＩ_２とすると、比較回路１７１の第２入力端子に入力される電位Ｖthは Ｖcc−Ｒ_２Ｉ_２となる。

比較回路１７１は、入力電位Ｖinと閾値電位Ｖthとを大小比較して、入力電位Ｖinが閾値電位Ｖth以上であるとき、ハイレベルの信号を出力する。比較回路１７１は、入力電位Ｖinが閾値電位Ｖth未満であるとき、ローレベルの信号を出力する。比較回路１７１の出力信号がローレベルからハイレベルに転じたタイミングが、入力電位Ｖin（コモンモードパルスのレベル）が閾値電位Ｖthを超えたタイミングとなる。

次に、以上までに説明した送信装置１０の構成においてＲＸ-Ｄｅｔｅｃｔの際に誤検出が生じる場合があることについて説明する。ＲＸ-Ｄｅｔｅｃｔの際に、出力ドライバ１１をパワーダウン状態とし、スイッチ１３をオフ状態とすると、パルス発生部１４の出力抵抗１５ａ，１５ｂの抵抗値が数ｋΩと大きいことから、出力端１０ａ，１０ｂはハイインピーダンス状態となる。ハイインピーダンス状態である出力端１０ａ，１０ｂはノイズの影響を受けやすく、そのノイズの影響は検出部１７に及ぶことになる。

図７は、検出部１７における各信号のタイミングチャートである。パルス出力指示信号ＲＤＩＮは、時刻ｔ１からｔ３までの期間だけ有意レベル（ハイレベル）となる。検出部１７に入力される電位Ｖinのレベルは時刻ｔ１から上昇していく。時刻ｔ２に、入力電位Ｖinが閾値電位Ｖthを超えると、検出部１７から出力される検出結果信号ＲＤＯＵＴは有意レベル（ハイレベル）に転じる。

しかし、パルス出力指示信号ＲＤＩＮがハイレベルに転じる時刻ｔ１より前の時刻ｔａに、ハイインピーダンス状態である出力端１０ａ，１０ｂに生じたノイズが検出部１７に入力される場合があり、このとき、入力電位Ｖinが閾値電位Ｖthを超える場合がある。このような場合、図６に示される検出部１７の構成（比較例）では、時刻ｔ１前の時刻ｔａに検出部１７から出力される検出結果信号ＲＤＯＵＴはハイレベルとなり、これが誤検出となる。

以下に説明する本実施形態の送信装置１０は、このような誤検出を抑制することを意図したものである。図８は、本実施形態の送信装置１０の構成を示す図である。送信装置１０は、出力ドライバ１１、終端抵抗１２ａ，１２ｂ、スイッチ１３、パルス発生部１４、出力抵抗１５ａ，１５ｂ、第２スイッチ１６、検出部１７、制御部１８および抵抗器１９ａ，１９ｂを備える。これらのうち、出力ドライバ１１、終端抵抗１２ａ，１２ｂ、スイッチ１３、パルス発生部１４および検出部１７については既に説明した。

出力抵抗１５ａ，１５ｂおよび第２スイッチ１６は、パルス発生部１４の出力端と差動信号線３０との間に直列的に設けられている。すなわち、出力抵抗１５ａおよび第２スイッチ１６は、パルス発生部１４の出力端と第１信号線３１ａとの間に直列的に設けられている。出力抵抗１５ｂおよび第２スイッチ１６は、パルス発生部１４の出力端と第２信号線３１ｂとの間に直列的に設けられている。抵抗器１９ａ，１９ｂは、差動信号線３０と検出部１７の入力端との間に設けられている。

制御部１８は、スイッチ１３のオン／オフを制御する為のＯＴＥＲＭ信号を出力し、ＯＴＥＲＭ信号がハイレベルであるときにスイッチ１３をオン状態とし、ＯＴＥＲＭ信号がローレベルであるときにスイッチ１３をオフ状態とする。制御部１８は、出力ドライバ１１の通常動作／パワーダウンを制御するためのＰＤ信号を出力し、ＰＤ信号がハイレベルであるときに出力ドライバ１１を通常動作状態とし、ＰＤ信号がローレベルであるときに出力ドライバ１１をパワーダウン状態とする。

制御部１８は、パルス発生部１４のコモンモードパルスの発生を制御するためのパルス出力指示信号ＲＤＩＮをパルス発生部１４に与えるとともに、そのパルス出力指示信号ＲＤＩＮを検出部１７にも与えて、これらパルス発生部１４および検出部１７それぞれの動作を制御する。パルス発生部１４は、パルス出力指示信号ＲＤＩＮが有意レベルである期間（時刻ｔ１〜ｔ３）に、差動信号線３０へコモンモードパルスを出力する。

そして、検出部１７は、パルス出力指示信号ＲＤＩＮが有意レベルである期間に、コモンモードパルスのレベル（入力電位Ｖin）と閾値Ｖthとの大小関係を示す検出結果信号ＲＤＯＵＴを出力し、パルス出力指示信号ＲＤＩＮが非有意レベルである期間に、コモンモードパルスのレベル（入力電位Ｖin）が閾値Ｖthを超えていない旨を示す検出結果信号ＲＤＯＵＴを出力する。検出部１７の回路構成例について以下に説明する。

図９は、第１構成例の検出部１７の回路図である。第１構成例の検出部１７は、比較回路１７１、抵抗器１７２および定電流源１７３を含む図６の構成に加えて、第１スイッチ１７４および第２スイッチ１７５を更に含む。

比較回路１７１は、第１入力端子、第２入力端子および出力端子を有し、第１入力端子に入力される電位と第２入力端子に入力される閾値Ｖthとを大小比較して、当該比較結果に応じたレベルの信号を検出結果信号ＲＤＯＵＴとして出力端子から出力する。

第１スイッチ１７４は、差動信号線３０と比較回路１７１の第１入力端子との間に設けられ、パルス出力指示信号ＲＤＩＮが有意レベルであるときに、オン状態となって、入力電位Ｖinを比較回路１７１の第１入力端子に入力させる。

第２スイッチ１７５は、閾値Ｖthより低い電位（例えば接地電位）が入力される低電位端と比較回路１７１の第１入力端子との間に設けられ、パルス出力指示信号ＲＤＩＮが非有意レベルであるときに、オン状態となって、閾値Ｖthより低い電位を比較回路１７１の第１入力端子に入力させる。

図１０は、第１構成例の検出部１７における各信号のタイミングチャートである。パルス出力指示信号ＲＤＩＮが有意レベル（ハイレベル）に転じる時刻ｔ１より前では、第１スイッチ１７４がオフ状態であって、第２スイッチ１７５がオン状態であるので、閾値Ｖthより低い電位が比較回路１７１の第１入力端子に入力される。したがって、時刻ｔ１前の時刻ｔａに、入力電位Ｖinが閾値電位Ｖthを超えたとしても、比較回路１７１から出力される検出結果信号ＲＤＯＵＴは、入力電位Ｖinが閾値Ｖthを超えていない旨を示すローレベルのままである。これにより誤検出を抑制することができる。

パルス出力指示信号ＲＤＩＮが有意レベル（ハイレベル）である時刻ｔ１から時刻ｔ３までの期間では、第１スイッチ１７４がオン状態であって、第２スイッチ１７５がオフ状態であるので、入力電位Ｖinが比較回路１７１の第１入力端子に入力される。したがって、時刻ｔ１から時刻ｔ３までの期間では、比較回路１７１から出力される検出結果信号ＲＤＯＵＴは、入力電位Ｖinと閾値Ｖthとの大小関係を示すものとなる。

図１１は、第２構成例の検出部１７の回路図である。第２構成例の検出部１７は、比較回路１７１、抵抗器１７２および定電流源１７３を含む図６の構成に加えて、ゲート回路１７６を更に含む。

比較回路１７１は、第１入力端子、第２入力端子および出力端子を有し、第１入力端子に入力されるコモンモードパルスの電位Ｖinと第２入力端子に入力される閾値Ｖthとを大小比較して、コモンモードパルスの電位Ｖinが閾値Ｖthを超えているときに有意レベルとなる比較結果信号を出力端子から出力する。ゲート回路１７６は、比較回路１７１から出力される比較結果信号とパルス出力指示信号ＲＤＩＮとの論理積を表す信号を検出結果信号ＲＤＯＵＴとして出力する。

図１２は、第２構成例の検出部１７における各信号のタイミングチャートである。パルス出力指示信号ＲＤＩＮが有意レベル（ハイレベル）に転じる時刻ｔ１より前の時刻ｔａに、入力電位Ｖinが閾値電位Ｖthを超えたとしても、ゲート回路１７６から出力される検出結果信号ＲＤＯＵＴは、入力電位Ｖinが閾値Ｖthを超えていない旨を示すローレベルのままである。これにより誤検出を抑制することができる。パルス出力指示信号ＲＤＩＮが有意レベル（ハイレベル）である時刻ｔ１から時刻ｔ３までの期間では、ゲート回路１７６から出力される検出結果信号ＲＤＯＵＴは、入力電位Ｖinと閾値Ｖthとの大小関係を示すものとなる。

以上までに説明した検出部１７の構成例は、パルス出力指示信号ＲＤＩＮが有意レベル（ハイレベル）に転じる時刻ｔ１より前の誤検出を抑制するものである。一方で、図１３に示されるように、パルス出力指示信号ＲＤＩＮが有意レベル（ハイレベル）である期間においても誤検出が生じる場合がある。図１３は、検出部１７における各信号のタイミングチャートである。パルス出力指示信号ＲＤＩＮが有意レベル（ハイレベル）である期間のうち、本来は入力電位Ｖinが閾値Ｖthより高くなる時刻ｔ２以降において、周辺回路からのノイズの影響により、時刻ｔｂに入力電位Ｖinが低くなったり、時刻ｔｃに閾値Ｖthが高くなったりして、入力電位Ｖinが閾値Ｖthより低くなって、比較回路１７１からの出力信号がローレベルになり、これが誤検出となる。

以下に説明する第３構成例の検出部１７は、このような誤検出を抑制することを意図したものである。図１４は、第３構成例の検出部１７の回路図である。第３構成例の検出部１７は、比較回路１７１、抵抗器１７２および定電流源１７３を含む図６の構成に加えて、ラッチ回路１７７を更に含む。

比較回路１７１は、第１入力端子、第２入力端子および出力端子を有し、第１入力端子に入力されるコモンモードパルスの電位Ｖinと第２入力端子に入力される閾値Ｖthとを大小比較して、コモンモードパルスの電位Ｖinが閾値Ｖthを超えているときに有意レベルとなる比較結果信号を出力端子から出力する。ラッチ回路１７７は、パルス出力指示信号ＲＤＩＮが有意レベルである期間に、比較回路１７１から出力される比較結果信号が有意レベルに転じた後、継続して有意レベルの信号を検出結果信号ＲＤＯＵＴとして出力する。

ラッチ回路１７７は、インバータ回路１７８およびＳＲフリップフロップ１７９を含む。ＳＲフリップフロップ１７９は、比較回路１７１から出力される比較結果信号がインバータ回路１７８により論理反転された信号をＳ入力端子に入力し、パルス出力指示信号ＲＤＩＮをＲ入力端子に入力し、検出結果信号ＲＤＯＵＴをＱＢ出力端子から出力する。図１５は、ＳＲフリップフロップ１７９の入出力信号間の真理値表である。このような構成のラッチ回路１７７は、Ｒ入力端子に入力されるパルス出力指示信号ＲＤＩＮが有意レベルである期間に、比較回路１７１から出力される比較結果信号が有意レベルに転じた後（すなわち、Ｓ入力端子に入力される信号がローレベルに転じた後）、継続して有意レベルの信号を検出結果信号ＲＤＯＵＴとしてＱＢ出力端子から出力することができる。

図１６は、第３構成例の検出部１７における各信号のタイミングチャートである。パルス出力指示信号ＲＤＩＮが有意レベルに転じた時刻ｔ１より後であって、入力電位Ｖinが閾値Ｖthより高くなる時刻ｔ２に比較回路１７１から出力される比較結果信号が有意レベルに転じた後（すなわち、Ｓ入力端子に入力される信号がローレベルに転じた後）、時刻ｔｂ，ｔｃに比較回路１７１からの出力信号が非有意レベル（ローレベル）になったとしても、検出結果信号ＲＤＯＵＴは継続して有意レベル（ハイレベル）のままである。これにより誤検出を抑制することができる。

１…送受信システム、１０…送信装置、１０ａ，１０ｂ…出力端、１１…出力ドライバ、１２ａ，１２ｂ…終端抵抗、１３…スイッチ、１４…パルス発生部、１７…検出部、１８…制御部、２０…受信装置、２０ａ，２０ｂ…入力端、２１…入力バッファ、２２ａ，２２ｂ…終端抵抗、２３…スイッチ、３０…差動信号線、３１ａ…第１信号線、３１ｂ…第２信号線、３２ａ…ＡＣ結合容量、３２ｂ…ＡＣ結合容量、１７１…比較回路、１７２…抵抗器、１７３…定電流源、１７４…第１スイッチ、１７５…第２スイッチ、１７６…ゲート回路、１７７…ラッチ回路、１７８…インバータ回路、１７９…ＳＲフリップフロップ。

Claims (5)

1. 途中にＡＣ結合容量が設けられた差動信号線を介して受信装置へ差動信号を送信する送信装置であって、
   前記差動信号線へ前記差動信号を出力する出力ドライバと、
   基準電位が入力される基準電位入力端と前記差動信号線との間に直列的に設けられた終端抵抗およびスイッチと、
   パルス出力指示信号が有意レベルである期間に、前記差動信号線へコモンモードパルスを出力するパルス発生部と、
   前記パルス出力指示信号が有意レベルである期間に、前記コモンモードパルスのレベルと閾値との大小関係を示す検出結果信号を出力し、前記パルス出力指示信号が非有意レベルである期間に、前記コモンモードパルスのレベルが前記閾値を超えていない旨を示す検出結果信号を出力する検出部と、
   を備える送信装置。
2. 前記検出部が、
   第１入力端子、第２入力端子および出力端子を有し、前記第１入力端子に入力される電位と前記第２入力端子に入力される閾値とを大小比較して、当該比較結果に応じたレベルの信号を前記検出結果信号として前記出力端子から出力する比較回路と、
   前記差動信号線と前記比較回路の前記第１入力端子との間に設けられ、前記パルス出力指示信号が有意レベルであるときにオン状態となる第１スイッチと、
   前記閾値より低い電位が入力される低電位端と前記比較回路の前記第１入力端子との間に設けられ、前記パルス出力指示信号が非有意レベルであるときにオン状態となる第２スイッチと、
   を含む、
   請求項１に記載の送信装置。
3. 前記検出部が、
   第１入力端子、第２入力端子および出力端子を有し、前記第１入力端子に入力される前記コモンモードパルスの電位と前記第２入力端子に入力される閾値とを大小比較して、前記コモンモードパルスの電位が前記閾値を超えているときに有意レベルとなる比較結果信号を前記出力端子から出力する比較回路と、
   前記比較結果信号と前記パルス出力指示信号との論理積を表す信号を前記検出結果信号として出力するゲート回路と、
   を含む、
   請求項１に記載の送信装置。
4. 前記検出部が、
   第１入力端子、第２入力端子および出力端子を有し、前記第１入力端子に入力される前記コモンモードパルスの電位と前記第２入力端子に入力される閾値とを大小比較して、前記コモンモードパルスの電位が前記閾値を超えているときに有意レベルとなる比較結果信号を前記出力端子から出力する比較回路と、
   前記パルス出力指示信号が有意レベルである期間に、前記比較結果信号が有意レベルに転じた後、継続して有意レベルの信号を前記検出結果信号として出力するラッチ回路と、
   を含む、
   請求項１〜３の何れか１項に記載の送信装置。
5. 請求項１〜４の何れか１項に記載の送信装置と、この送信装置と差動信号線により接続される受信装置とを備え、
   前記受信装置が、前記送信装置から前記差動信号線を介して到達した差動信号を入力する入力バッファと、基準電位が入力される基準電位入力端と前記差動信号線との間に直列的に設けられた終端抵抗およびスイッチとを含む、
   送受信システム。

Images