JP2000013203A - パルス整形装置及びパルス整形方法 - Google Patents

Abstract

(57)【要約】 【課題】 デジタル信号を受信する対象の装置が雑音を
容易に選別することを可能にするパルス整形装置及びパ
ルス整形方法を提供することである。 【解決手段】 コンパレータ１は信号を受信して二値化
し、二値化により得られたデジタル信号を、タイマ２及
びＯＲゲート３の入力端に印加する。タイマ２は、供給
されたデジタル信号がハイレベルとなってから一定の時
間、ハイレベルのデジタル信号をＯＲゲート３に供給す
る。ＯＲゲート３は、コンパレータ１及びタイマ２から
供給されたデジタル信号の論理和をとって、結果を表す
デジタル信号をドライバ４に供給する。ドライバ４は、
ＯＲゲート３から供給されたデジタル信号をバッファリ
ングして外部に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パルス整形装置
及びパルス整形方法に関し、特に、デジタル信号を正し
く伝送するためのパルス整形装置及びパルス整形方法に
関する。

【０００２】

【従来の技術】デジタル信号は、コンピュータ相互間等
における情報の伝送を行うために広く用いられている。
しかし、デジタル信号には、リレー等が発生するチャタ
リングなどの雑音が混入することが通常であり、信号に
混入した雑音はデジタル信号を受信する装置の誤動作の
原因となる。

【０００３】信号に混入した雑音を区別して、その影響
を除去する手法としては、伝送する対象のデジタル信号
の電気的特性を所定の規格に合致するものとし、そのデ
ジタル信号を受信する装置が、その規格に合致するもの
を選別して受信する手法が考えられる。規格により設定
される対象の電気的特性としては、具体的には、デジタ
ル信号の振幅や長さ、ローレベルとハイレベルの境界と
なるしきい値の値や、クロック信号等を基準とした位相
などが考えられる。

【０００４】

【発明が解決しようとする課題】しかし、デジタル信号
を受信する装置は通常は複数の構成部品からなり、各構
成部品は、互いに異なる製造者により製造されているな
どのため、各構成部品が信号を選別する基準は互いに異
なっているのが通常である。また、雑音は、構成部品を
通過するときその構成部品により変形されるのが通常で
あり、変形後の雑音による影響を予測することは困難で
ある。このため、装置を構成するいずれの構成部品にお
いても雑音との混同が生じないようなデジタル信号の規
格を決定することは極めて困難である。

【０００５】特にチャタリングは、リレー等のオン及び
オフの直後の短時間のうちに繰り返して発生するのが一
般である。一方で、デジタル信号を受信する装置は、時
間的に密集して発生した雑音を受信すると、その雑音を
全体として単一のパルスとして扱うなどする結果、誤動
作する可能性が高い。

【０００６】また、雑音が時間的に密集して発生するも
のでなくても、雑音の電気的特性（例えば、振幅や長さ
など）は詳細に予測することができないのが通常であ
り、従って、装置が受信した雑音の電気的特性によって
は、装置が誤った動作を行う。

【０００７】この発明は、上記実状に鑑みてなされたも
ので、デジタル信号を受信する対象の装置が雑音を容易
に選別することを可能にするパルス整形装置及びパルス
整形方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点にかかるパルス整形装置は、
トリガ信号を受信し、前記トリガ信号を受信した時点よ
り所定の期間、前記トリガ信号が所定の論理値を示した
ことを表すタイマ信号を出力するタイマ手段と、前記ト
リガ信号及び前記タイマ信号を受信し、前記トリガ信号
及び前記タイマ信号のうち少なくとも一方を受信したか
否かを判別して、受信したと判別したとき、前記トリガ
信号及び前記タイマ信号のうち少なくとも一方が供給さ
れていることを表す出力信号を外部に供給する信号合成
手段と、を備える、ことを特徴とする。

【０００９】このようなパルス整形装置によれば、トリ
ガ信号として供給された雑音等は、所定の長さ以上の長
さを有する出力信号に整形され、外部に供給される。従
って、この出力信号を受信する対象の装置は、雑音が供
給されたことを容易に識別して、選別することが可能と
なる。

【００１０】前記信号合成手段は、例えば、前記トリガ
信号及び前記タイマ信号を受信し、受信した前記トリガ
信号及び前記タイマ信号が示す各論理値の論理和を表す
前記出力信号を外部に供給する論理和手段を備えること
により、出力信号を生成する。

【００１１】また、この発明の第２の観点にかかるパル
ス整形装置は、トリガ信号を受信し、受信した前記トリ
ガ信号が所定の論理値を示す状態に至ったとき、前記ト
リガ信号が前記論理値を示したことを表す出力信号を所
定の期間出力するタイマ手段と、前記トリガ信号を受信
し、受信した前記トリガ信号が前記所定の論理値を示し
ているか否かを判別して、示していると判別したとき、
前記タイマ手段が前記出力信号の出力を終了することを
阻止するタイマ延長手段と、を備える、ことを特徴とす
る。

【００１２】このようなパルス整形装置によっても、ト
リガ信号として供給された雑音等は、所定の長さ以上の
長さを有する出力信号に整形され、外部に供給される。
従って、この出力信号を受信する対象の装置は、雑音が
供給されたことを容易に識別して、選別することが可能
となる。

【００１３】前記タイマ手段は、例えば、第１及び第２
の反転素子と、トリガ入力手段と、帰還手段と、遅延手
段と、を備えており、前記第１及び第２の反転素子の各
々は、二値化された論理値を示す制御信号を供給された
とき、供給された前記制御信号が示す前記論理値を反転
させたものを表す制御信号を出力する手段を備え、前記
トリガ入力手段は、前記トリガ信号を受信して、前記遅
延手段に、所定の論理値を表す前記制御信号を供給する
手段を備え、前記帰還手段は、前記第２の反転素子が出
力した前記制御信号を前記第１の反転素子に供給する手
段を備え、前記遅延手段は、前記第１の反転素子が出力
した前記制御信号が前記所定の論理値を表しているか否
かを判別し、表していると判別した時点より始まる所定
の期間、前記第２の反転素子に、前記所定の論理値を表
す前記制御信号を供給する手段を備え、前記タイマ延長
手段は、前記所定の期間以外の期間に、前記トリガ入力
手段より供給された前記制御信号が表す論理値と実質的
に同一の論理値を表す前記制御信号を前記第２の反転素
子に供給する手段を備え、前記第２の反転素子は、自ら
が出力した前記制御信号を前記出力信号として外部に供
給する手段を備えることにより、出力信号を生成する。

【００１４】この場合、前記第１の反転素子は、例え
ば、電流路を備え、自らに供給された前記制御信号に従
って、前記電流路を実質的に導通及び遮断し、前記電流
路が実質的に導通しているか遮断しているかを表す前記
制御信号を供給する第１のスイッチング素子を備え、前
記第２の反転素子は、例えば、電流路を備え、自らに供
給された前記制御信号に従って、前記電流路を実質的に
導通及び遮断し、前記電流路が実質的に導通しているか
遮断しているかを表す前記制御信号を供給する第２のス
イッチング素子を備えるものであってもよい。

【００１５】前記パルス整形装置は、アナログ信号を受
信し、前記アナログ信号を二値化したものを表す前記ト
リガ信号を出力する二値化手段を備えるものであっても
よい。これにより、アナログ量を有する雑音等は二値化
され、トリガ信号に変換される。このため、アナログ信
号も整形される。

【００１６】前記パルス整形装置は、一対の平衡出力端
と、前記出力信号を受信して、前記平衡出力端の一方
に、受信した前記出力信号が表す論理値と実質的に同一
の論理値を表す信号を供給する手段と、前記出力信号を
受信して、前記平衡出力端の他方に、受信した前記出力
信号が表す論理値を反転させたものを表す信号を供給す
る手段と、を備えるものであってもよい。これにより、
出力信号は、ほぼ常時、所定量の電位差を有する一対の
信号として外部に供給される。このため、出力信号につ
いて所定量のノイズマージンがほぼ常時確保され、誤り
の少ないデジタル信号の伝送が行われる。

【００１７】また、この発明の第３の観点にかかるパル
ス整形方法は、トリガ信号を受信し、前記トリガ信号を
受信した時点より所定の期間、前記トリガ信号が所定の
論理値を示したことを表すタイマ信号を出力するタイマ
ステップと、前記トリガ信号及び前記タイマ信号を受信
し、前記トリガ信号及び前記タイマ信号のうち少なくと
も一方を受信したか否かを判別して、受信したと判別し
たとき、前記トリガ信号及び前記タイマ信号のうち少な
くとも一方が供給されていることを表す出力信号を外部
に供給する信号合成ステップと、を備える、ことを特徴
とする。

【００１８】このようなパルス整形方法によれば、トリ
ガ信号として供給された雑音等は、所定の長さ以上の長
さを有する出力信号に整形され、外部に供給される。従
って、この出力信号を受信する対象の装置は、雑音が供
給されたことを容易に識別して、選別することが可能と
なる。

【００１９】また、この発明の第４の観点にかかるパル
ス整形方法は、トリガ信号を受信し、受信した前記トリ
ガ信号が所定の論理値を示す状態に至ったとき、前記ト
リガ信号が前記論理値を示したことを表す出力信号を所
定の期間出力するタイマステップと、前記トリガ信号を
受信し、受信した前記トリガ信号が前記所定の論理値を
示しているか否かを判別して、示していると判別したと
き、前記タイマステップが前記出力信号の出力を終了す
ることを阻止するタイマ延長ステップと、を備える、こ
とを特徴とする。

【００２０】このようなパルス整形方法によっても、ト
リガ信号として供給された雑音等は、所定の長さ以上の
長さを有する出力信号に整形され、外部に供給される。
従って、この出力信号を受信する対象の装置は、雑音が
供給されたことを容易に識別して、選別することが可能
となる。

【００２１】

【発明の実施の形態】以下、この発明の実施の形態にか
かるパルス整形装置を、デジタル信号を整形するビット
処理回路を例とし、図面を参照して説明する。

【００２２】図１は、この発明の実施の形態にかかるビ
ット処理回路の構成を示す回路図である。図示するよう
に、このビット処理回路は、コンパレータ１と、タイマ
２と、ＯＲゲート３と、ドライバ４とを備えている。

【００２３】コンパレータ１は、例えば演算増幅器から
なり、反転入力端と、非反転入力端と、出力端とを備え
る。コンパレータ１は、非反転入力端に印加された電圧
が反転入力端に印加された電圧より高いとき、出力端
に、所定のしきい値以上の電圧（以下、「ハイレベル電
圧」と呼ぶ）を発生する。そして、非反転入力端に印加
された電圧が反転入力端に印加された電圧以下であると
き、出力端に、しきい値未満の電圧（以下、「ローレベ
ル電圧」と呼ぶ）を発生する。

【００２４】タイマ２は、入力端及び出力端を備え、入
力端にハイレベル電圧が印加されると、ハイレベル電圧
の印加が開始されてから実質的に一定の期間、出力端の
電圧をハイレベル電圧に保ち、その期間以外の期間は、
出力端の電圧をローレベル電圧とする。タイマ２の入力
端はコンパレータ１の出力端に接続されており、タイマ
２の出力端はＯＲゲート３の一方の入力端に接続されて
いる。

【００２５】ＯＲゲート３は、出力端と、２個の入力端
とを備える。ＯＲゲート３は、各入力端に印加された電
圧が示す論理値の論理和を表す電圧を、出力端に発生す
る。具体的には、例えば、ＯＲゲート３の少なくともい
ずれかの入力端にハイレベル電圧が印加された場合、出
力端の電圧をハイレベル電圧とし、その他の場合は、出
力端の電圧をローレベル電圧とする。ＯＲゲート３の一
方の入力端はタイマ２の出力端に接続されており、他方
の入力端はコンパレータ１の出力端に接続されており、
ＯＲゲート３の出力端は、ドライバ４の入力端に接続さ
れている。

【００２６】ドライバ４は、ＯＲゲート３の出力端に発
生した電圧をバッファリングするためのものである。ド
ライバ４は、入力端及び出力端を備え、入力端に印加さ
れた電圧に実質的に等しい電圧を、出力端に発生する。

【００２７】次に、このビット処理回路がデジタル信号
を整形する動作を説明する。なお、以下の説明におい
て、このビット処理回路が取り扱う信号は、正論理形式
の信号であるものとする。すなわち、以下では、ハイレ
ベル電圧が論理値”１”に相当し、ローレベル電圧が論
理値”０”に相当するものとする。

【００２８】このビット処理回路を動作させるために
は、例えば、コンパレータ１の反転入力端を接地し、ド
ライバ４の出力端を、このビット処理回路により整形さ
れたデジタル信号を供給する対象の装置に接続する。

【００２９】この状態で、コンパレータ１の非反転入力
端に、整形する対象のデジタル信号が供給され、非反転
入力端の電圧が正極性になったとする。この場合、コン
パレータ１の出力端の電圧はハイレベル電圧となり、こ
のハイレベル電圧はタイマ２の入力端に印加され、ま
た、ＯＲゲート３の入力端のうち、コンパレータ１の出
力端に接続されている方にも印加される。

【００３０】タイマ２の入力端へのハイレベル電圧の印
加が始まると、以後実質的に一定の期間、タイマ２の出
力端にはハイレベル電圧が発生し続け、このハイレベル
電圧は、ＯＲゲート３の入力端のうち、タイマ２の出力
端に接続されている方に印加される。

【００３１】従って、ＯＲゲート３の出力端には、コン
パレータ１の出力端に発生する電圧が表す論理値とタイ
マ２の出力端に発生する電圧が表す論理値との論理和を
表す電圧が出力される。すなわち、コンパレータ１の出
力端の電圧及びタイマ２の出力端の電圧のうち少なくと
もいずれかがハイレベル電圧であれば、ＯＲゲート３の
出力端には、ハイレベル電圧が発生する。そして、ドラ
イバ４は、ＯＲゲート３の出力端の電圧に実質的に等し
い電圧を、外部の装置に供給する。

【００３２】この結果、ドライバ４の出力端の電圧は、
少なくとも、タイマ２の出力端の電圧がハイレベルに保
たれる一定の期間、ハイレベル電圧に保たれる。すなわ
ち、コンパレータ１の非反転入力端に印加されたデジタ
ル信号は、このビット処理回路によって、所定の長さ以
上の長さを有するデジタル信号へと整形された上で、ド
ライバ４の出力端より外部の装置に供給される。

【００３３】このビット処理回路が以上説明した処理を
行う結果、コンパレータ１の非反転入力端の電圧の波形
と、ドライバ４の出力端の電圧の波形は、例えば図２に
示すようになる。

【００３４】図示するように、例えば、非反転入力端
に、Ｎ１〜Ｎ４として示した入力信号が印加されたとす
る。入力信号Ｎ１〜Ｎ３の長さは、タイマ２が自らの出
力端の電圧をハイレベル電圧に保つ最小限の時間より短
く、入力信号Ｎ４の長さは、タイマ２が自らの出力端の
電圧をハイレベル電圧に保つ最小限の時間より長いもの
とする。

【００３５】また、入力信号Ｎ１の印加が開始されてか
ら入力信号Ｎ２の印加が開始されるまでの時間間隔は、
タイマ２が自らの出力端の電圧をハイレベル電圧に保つ
最小限の時間より長いものとする。また、入力信号Ｎ２
の印加が開始されてから入力信号Ｎ３の印加が終了する
までの時間間隔は、タイマ２が自らの出力端の電圧をハ
イレベル電圧に保つ最小限の時間より短いものとする。

【００３６】図示するように、入力信号Ｎ１が印加され
ると、このビット処理回路は、所定の期間、ドライバ４
の出力端間に出力信号Ｓ１を発生させる。出力信号Ｓ１
の長さは、タイマ２が自らの出力端の電圧をハイレベル
電圧に保つ最小限の時間にほぼ等しくなる。

【００３７】また、入力信号Ｎ２が印加された場合も、
このビット処理回路は、所定の期間、ドライバ４の出力
端間に出力信号Ｓ２を発生させる。そして、出力信号Ｓ
２が発生している間に印加された入力信号Ｎ３は、実質
的に、出力信号Ｓ２の波形に影響を与えない。従って、
出力信号Ｓ２の長さは、出力信号Ｓ１の長さと実質的に
等しい。

【００３８】また、入力信号Ｎ４が印加されたとき、こ
のビット処理回路は、入力信号Ｎ４の印加が実質的に終
了するまでの間、ドライバ４の出力端間に出力信号Ｓ３
を発生させる。入力信号Ｎ４の長さは、タイマ２が自ら
の出力端の電圧をハイレベル電圧に保つ最小限の時間よ
り長いので、出力信号Ｓ３の長さは、出力信号Ｓ１及び
Ｓ２の長さより長くなる。

【００３９】なお、このビット処理回路の構成は、上述
のものに限られない。例えば、ＯＲゲート３が、整形さ
れたデジタル信号を供給する対象の装置を駆動するに十
分なドライブ能力を有している場合、ドライバ４は不要
である。また、コンパレータ１も必要ではなく、タイマ
２の入力端及びＯＲゲート３の一方の入力端に、ハイレ
ベル電圧とローレベル電圧との二値をとるデジタル信号
を直接に印加するようにしてもよい。

【００４０】また、タイマ２は、入力端へのハイレベル
電圧の印加が開始されてから実質的に一定の期間、出力
端の電圧をローレベル電圧に保ち、その期間以外の期間
は、出力端の電圧をハイレベル電圧とするものであって
もよい。この場合は、ＯＲゲート３に代えてＮＡＮＤゲ
ート５を用い、更にインバータ６を用いて、図３（ａ）
に示すような構成とすればよい。

【００４１】すなわち、ＯＲゲート３の各入力端及び出
力端が接続されるべき箇所にＮＡＮＤゲート５の各入力
端及び出力端を接続し、コンパレータ１の出力端にイン
バータ６の入力端を接続し、インバータ６の出力端を、
ＮＡＮＤゲート５の入力端のうち、タイマ２に接続され
ていない方に接続すればよい。

【００４２】なお、インバータ６は、入力端及び出力端
を備え、入力端に印加された電圧が示す論理値を反転さ
せた論理値を示す電圧を、出力端に発生する。具体的に
は、例えば、インバータ６の入力端にハイレベル電圧が
印加されたとき、インバータ６の出力端にはローレベル
電圧が発生する。逆に、インバータ６の入力端にローレ
ベル電圧が印加されると、インバータ６の出力端にはハ
イレベル電圧が発生する。

【００４３】また、タイマ２は、入力端へのローレベル
電圧の印加が開始されてから実質的に一定の期間、出力
端の電圧をローレベル電圧に保ち、その期間以外の期間
は、出力端の電圧をハイレベル電圧とするものであって
もよい。この場合は、図３（ｂ）に示すように、図３
（ａ）に示す構成のうち、インバータ６の入力端及び出
力端が接続されている箇所を短絡した構成とすればよ
い。

【００４４】ただし、図３（ｂ）に示すビット処理回路
は、コンパレータ１の非反転入力端に供給された負論理
形式の信号（すなわち、ハイレベル電圧が論理値”０”
に相当し、ローレベル電圧が論理値”１”に相当する信
号）を正論理形式に変換して整形したものを表す信号
を、ドライバ４の出力端より外部に供給する。

【００４５】また、タイマ２は、入力端へのローレベル
電圧の印加が開始されてから実質的に一定の期間、出力
端の電圧をハイレベル電圧に保ち、その期間以外の期間
は、出力端の電圧をローレベル電圧とするものであって
もよい。この場合は、図３（ａ）に示す構成のうち、Ｎ
ＡＮＤゲート５に代えてＯＲゲート３を用いて、図３
（ｃ）に示すような構成とすればよい。すなわち、ＮＡ
ＮＤゲート５の各入力端及び出力端が接続されるべき箇
所にＯＲゲート３の各入力端及び出力端を接続すればよ
い。

【００４６】図３（ｃ）に示すビット処理回路も、コン
パレータ１の非反転入力端に供給された負論理形式の信
号を正論理形式に変換して整形したものを表す信号を、
ドライバ４の出力端より外部に供給する。

【００４７】また、コンパレータ１は、例えば、図４に
示す構成を有する差動増幅器からなるものであってもよ
い。図示するように、この差動増幅器は、トランジスタ
Ｑ１及びＱ２と、抵抗器Ｒ１〜Ｒ３と、定電流源Ｇ１と
からなる。

【００４８】トランジスタＱ１及びＱ２は、いずれもＮ
ＰＮ型のバイポーラトランジスタからなる。トランジス
タＱ１のベースは抵抗器Ｒ１の一端に接続されており、
抵抗器Ｒ１の他端は非反転入力端を形成する。トランジ
スタＱ２のベースは抵抗器Ｒ２の一端に接続されてお
り、抵抗器Ｒ２の他端は反転入力端を形成する。トラン
ジスタＱ１のエミッタ及びトランジスタＱ２のエミッタ
は、いずれも、定電流源Ｇ１の負極に接続されている。
なお、定電流源Ｇ１の正極は、直流電源Ｅの負極に接続
されている。トランジスタＱ１のコレクタは、外部の直
流電源Ｅの正極に接続されており、トランジスタＱ２の
コレクタはコンパレータ１の出力端を形成し、また、抵
抗器Ｒ３を介して直流電源Ｅの正極に接続されている。

【００４９】そして、例えばこの差動増幅器の反転入力
端が接地され、非反転入力端に信号が印加されたとす
る。この場合、非反転入力端の電圧が上昇すると、トラ
ンジスタＱ１のベースに流れ込む電流が増大する結果、
トランジスタＱ１のコレクタ−エミッタ間に流れるコレ
クタ電流が増大する。逆に、非反転入力端の電圧が降下
すると、トランジスタＱ１のコレクタ電流は減少する。

【００５０】一方、トランジスタＱ１及びＱ２のそれぞ
れのコレクタ−エミッタ間に流れる電流の和は、定電流
源Ｇ１により一定量に保たれる。このため、トランジス
タＱ１のコレクタ電流が増大するとトランジスタＱ２の
コレクタ電流は減少し、トランジスタＱ１のコレクタ電
流が減少するとトランジスタＱ２のコレクタ電流は増大
する。

【００５１】そして、トランジスタＱ２のコレクタ電流
は抵抗器Ｒ３に流れるので、抵抗器Ｒ３の両端に発生す
る電圧降下の大きさはトランジスタＱ２のコレクタ電流
の大きさに比例する。従って、トランジスタＱ２のコレ
クタの電圧は、非反転入力端の電圧の上昇及び降下に従
い、上昇及び降下する。

【００５２】なお、図５に示すように、トランジスタＱ
１及びＱ２はＰＮＰ型バイポーラトランジスタであって
もよい。この場合は、図示するように、直流電源Ｅ及び
定電流源Ｇ１が接続される向きを、いずれも図４のコン
パレータ１における向きと逆にすればよい。図５に示す
コンパレータ１の動作は、コンパレータ１の各部を流れ
る電流の向きが図４に示すものとは逆である点を除き、
図４のコンパレータ１と実質的に同一である。

【００５３】また、図３（ｂ）に示すタイマ２及びＮＡ
ＮＤゲート５は、例えば、図６に示す構成を有する電気
回路からなるものであってもよい。図示するように、こ
の電気回路は、トランジスタＱ３〜Ｑ５と、ダイオード
Ｄ１〜Ｄ３と、抵抗器Ｒ４〜Ｒ７及びＲＴと、コンデン
サＣＴと、定電流源Ｇ２とからなる。

【００５４】トランジスタＱ３〜Ｑ５は、いずれもＰＮ
Ｐ型のバイポーラトランジスタからなる。トランジスタ
Ｑ３のベースは、コンパレータ１の出力端に接続されて
おり、エミッタは外部の直流電源Ｅの正極に接続されて
おり、コレクタは、抵抗器Ｒ４を介して直流電源Ｅの負
極に接続されている。

【００５５】トランジスタＱ４のベースは、抵抗器Ｒ５
を介してトランジスタＱ５のコレクタに接続されてお
り、エミッタは直流電源Ｅの正極に接続されており、コ
レクタは、抵抗器Ｒ６を介して直流電源Ｅの負極に接続
されている。

【００５６】トランジスタＱ５のエミッタは直流電源Ｅ
の正極に接続されており、ベースは抵抗器Ｒ７を介して
直流電源Ｅの正極に接続されており、コレクタは定電流
源Ｇ２の負極に接続されている。定電流源Ｇ２の正極は
直流電源Ｅの負極に接続されている。

【００５７】コンデンサＣＴの一端はトランジスタＱ４
のコレクタに接続されており、他端はダイオードＤ３の
カソードに接続されている。抵抗器ＲＴの一端は、ダイ
オードＤ３のカソードとコンデンサＣＴとの接続点に接
続されており、他端は直流電源Ｅの負極に接続されてい
る。

【００５８】ダイオードＤ１のアノードはトランジスタ
Ｑ３のコレクタに接続され、カソードはトランジスタＱ
４のコレクタに接続されている。ダイオードＤ２のアノ
ードはトランジスタＱ３のコレクタに接続され、カソー
ドはコンデンサＣＴと抵抗器ＲＴとの接続点に接続され
ている。ダイオードＤ３のアノードはトランジスタＱ５
のベースに接続され、カソードはコンデンサＣＴと抵抗
器ＲＴとの接続点に接続されている。

【００５９】この電気回路の入力端に印加される電圧
は、トランジスタＱ３によりエミッタ接地モードで増幅
されるため、トランジスタＱ３のコレクタには、入力端
に印加される電圧が実質的に逆相で増幅された電圧が発
生する。そして、入力端の電圧を十分高くすると、トラ
ンジスタＱ３はオフ状態になり、従って、トランジスタ
Ｑ３のコレクタの電圧は直流電源Ｅの負極の電圧にほぼ
等しくなる。

【００６０】このとき、ダイオードＤ１及びＤ２はいず
れも逆バイアスされる。一方、直流電源Ｅの正極から、
抵抗器Ｒ７、ダイオードＤ３及び抵抗器ＲＴを通じて直
流電源Ｅの負極に流れる電流により、抵抗器Ｒ７の両端
には電圧降下が発生する。そして、抵抗器Ｒ７の両端間
の電圧はトランジスタＱ５のベース−エミッタ間に印加
され、この結果、トランジスタＱ５はオンし、出力端の
電圧（すなわち、トランジスタＱ５のコレクタの電圧）
は、直流電源Ｅの正極の電圧にほぼ等しくなる。

【００６１】このとき、トランジスタＱ４のベースに
も、抵抗器Ｒ５を介して、直流電源Ｅの正極の電圧にほ
ぼ等しい電圧が印加されるので、トランジスタＱ４はオ
フし、トランジスタＱ４のコレクタの電圧は、直流電源
Ｅの負極の電圧にほぼ等しくなる。

【００６２】このとき、コンデンサＣＴの両端のうち、
トランジスタＱ４のコレクタに接続されている方には直
流電源Ｅの負極の電圧にほぼ等しい電圧が印加され、抵
抗器ＲＴに接続されている方には、直流電源Ｅの正極の
電圧から、トランジスタＱ５のベース−エミッタ間の電
圧とダイオードＤ３のアノード−カソード間の順方向電
圧とを差し引いた値にほぼ等しい電圧が印加される。こ
のため、コンデンサＣＴは充電される。

【００６３】次に、入力端の電圧を十分低くすると、ト
ランジスタＱ３がオンし、トランジスタＱ３のコレクタ
の電圧は直流電源Ｅの正極の電位にほぼ等しくなる。す
ると、ダイオードＤ１及びＤ２がいずれも順バイアスさ
れ、ダイオードＤ３のカソードの電圧は、直流電源Ｅの
正極の電圧にほぼ等しくなる。この結果、ダイオードＤ
３には実質的に電流が流れなくなり、トランジスタＱ５
のベースの電圧も直流電源Ｅの正極の電圧にほぼ等しく
なるので、トランジスタＱ５がオフして、出力端の電圧
は、直流電源Ｅの負極の電圧にほぼ等しくなる。また、
トランジスタＱ５のコレクタの電圧が降下する結果、ト
ランジスタＱ４のベースの電圧も降下し、トランジスタ
Ｑ４はオンする。

【００６４】続いて、入力端の電圧が上昇し、トランジ
スタＱ３がオン状態からオフ状態に復帰すると、トラン
ジスタＱ３のコレクタの電圧は直流電源Ｅの負極の電位
にほぼ等しくなり、ダイオードＤ１及びＤ２がいずれも
逆バイアスされた状態に戻る。この結果、ダイオードＤ
３のカソードとトランジスタＱ３のコレクタとの間は、
実質的に絶縁される。

【００６５】しかし、トランジスタＱ４はオン状態にあ
り、またコンデンサＣＴには電荷が蓄積されており、従
って、コンデンサＣＴの両端には、ダイオードＤ３に接
続されている方の端が正極性となるような向きの起電力
が発生している。このため、ダイオードＤ３のカソード
の電圧は直流電源Ｅの正極の電圧より高くなって、ダイ
オードＤ３は逆バイアスされ、ダイオードＤ３には引き
続き実質的に電流が流れない。この結果、トランジスタ
Ｑ５は引き続きオフし、トランジスタＱ４は引き続きオ
ンする。従って、出力端の電圧は、引き続き、直流電源
Ｅの負極の電圧にほぼ等しく保たれる。

【００６６】一方、コンデンサＣＴに蓄積された電荷は
放電され、抵抗器ＲＴには、放電による電流が流れる。
この結果、コンデンサＣＴと抵抗器ＲＴとの接続点の電
圧は徐々に降下する。そして、放電が開始されてから、
コンデンサＣＴの静電容量と抵抗器ＲＴの抵抗値との積
（時定数）により決定される所定の時間が経過すると、
ダイオードＤ３は順バイアスされるようになり、抵抗器
Ｒ７の両端間に実質的に電流が流れて電圧降下が再び発
生する。この結果、抵抗器Ｒ７の両端間の電圧をベース
−エミッタ間に印加されたトランジスタＱ５は再びオン
し、トランジスタＱ４はオフする。従って、出力端の電
圧は、引き続き、直流電源Ｅの正極の電圧にほぼ等しく
なる。

【００６７】以上説明したように、図６の電気回路は、
その入力端に印加される電圧が、トランジスタＱ３がオ
フする程度に高い電圧から、トランジスタＱ３がオンす
る程度に低い電圧に遷移すると、トランジスタＱ３がオ
ンしている間は、出力端の電圧を、直流電源Ｅの負極の
電圧にほぼ等しく保つ。また、トランジスタＱ３が再び
オフしても、トランジスタＱ３が一旦オンしてから少な
くとも一定の期間は、出力端の電圧を、直流電源Ｅの負
極の電圧にほぼ等しく保つ。従って、図６の電気回路
は、図３（ｂ）に示すタイマ２及びＮＡＮＤゲート５の
機能を行う。

【００６８】なお、図７に示すように、トランジスタＱ
３〜Ｑ５はＮＰＮ型バイポーラトランジスタであっても
よい。この場合は、図示するように、直流電源Ｅ、定電
流源Ｇ２及びダイオードＤ１〜Ｄ３が接続される向きを
いずれも図６の電気回路における向きとは逆にすればよ
い。

【００６９】図７に示す電気回路では、入力端に印加さ
れる電圧が、トランジスタＱ３がオフする程度に低い電
圧から、トランジスタＱ３がオンする程度に高い電圧に
遷移すると、トランジスタＱ３がオンしている間は、出
力端の電圧を、直流電源Ｅの正極の電圧にほぼ等しく保
つ。また、トランジスタＱ３が再びオフしても、トラン
ジスタＱ３が一旦オンしてから少なくとも一定の期間
は、出力端の電圧を、直流電源Ｅの正極の電圧にほぼ等
しく保つ。従って、図７に示す電気回路は、図１に示す
タイマ２及びＯＲゲート３の機能を行う。

【００７０】また、ドライバ４は、例えば、図８に示す
構成を有する増幅器からなるものであってもよい。図示
するように、この増幅器は、トランジスタＱ６〜Ｑ９
と、抵抗器Ｒ８〜Ｒ１３とからなる。

【００７１】トランジスタＱ６及びＱ９はＮＰＮ型のバ
イポーラトランジスタからなり、トランジスタＱ７及び
Ｑ８はＰＮＰ型のバイポーラトランジスタからなる。ト
ランジスタＱ６及びＱ７はプッシュプル増幅器を構成
し、トランジスタＱ８及びＱ９は、コンプリメンタリ型
のインバータを構成する。

【００７２】トランジスタＱ６及びＱ７の両者のベース
は、いずれも抵抗器Ｒ８の同一の端に接続されている。
抵抗器Ｒ８の両端のうち、トランジスタＱ６及びＱ７の
両者のベースが接続されていない方の端は、ドライバ４
の入力端を形成する。トランジスタＱ６及びＱ７の両者
のエミッタは互いに接続され、ドライバ４の一対の出力
端の一方の極ＯＵＴＡを形成している。トランジスタＱ
６のコレクタは抵抗器Ｒ９を介して外部の直流電源Ｅの
正極に接続され、トランジスタＱ７のコレクタは抵抗器
Ｒ１０を介して直流電源Ｅの負極に接続されている。

【００７３】トランジスタＱ８のベースは、抵抗器Ｒ１
１を介してトランジスタＱ６及びＱ７のエミッタに接続
され、トランジスタＱ９のベースは、抵抗器Ｒ１２を介
してトランジスタＱ６及びＱ７のエミッタに接続されて
いる。トランジスタＱ８のエミッタはトランジスタＱ６
のコレクタに接続され、トランジスタＱ９のエミッタは
トランジスタＱ７のコレクタに接続されている。トラン
ジスタＱ８及びＱ９の両者のコレクタは互いに接続さ
れ、ドライバ４の出力端の他方の極ＯＵＴＢを形成して
いる。抵抗器Ｒ１３は、ドライバ４の出力端の極ＯＵＴ
Ａと極ＯＵＴＢとの間に接続されている。

【００７４】図８に示すドライバ４の入力端に十分高い
電圧を印加すると、抵抗器Ｒ８を介してトランジスタＱ
６のベースにベース電流が供給され、トランジスタＱ６
がオンする。一方、トランジスタＱ７にはベース電流が
実質的に供給されないので、トランジスタＱ７はオフす
る。この結果、トランジスタＱ６のエミッタ及びトラン
ジスタＱ７のエミッタの接続点の電圧（すなわち、出力
端の極ＯＵＴＡの電圧）は、直流電源Ｅの正極の電圧に
ほぼ等しくなる。

【００７５】このとき、トランジスタＱ６のエミッタか
ら抵抗器Ｒ１２を経て、トランジスタＱ９のベースにベ
ース電流が供給され、トランジスタＱ９はオンする。一
方、トランジスタＱ８には実質的にベース電流は供給さ
れず、従ってトランジスタＱ８はオフする。この結果、
トランジスタＱ８のコレクタ及びトランジスタＱ９のコ
レクタの接続点の電圧（すなわち、出力端の極ＯＵＴＢ
の電圧）は、直流電源Ｅの負極の電圧にほぼ等しくな
る。

【００７６】また、入力端に十分低い電圧を印加する
と、トランジスタＱ６がオフして、トランジスタＱ７は
オンするので、出力端の極ＯＵＴＡの電圧は、直流電源
Ｅの負極の電圧にほぼ等しくなる。このとき、トランジ
スタＱ８のベース電流が、トランジスタＱ８のベースか
ら抵抗器Ｒ１１を経て、トランジスタＱ７のエミッタへ
と流れ、トランジスタＱ８はオンする。一方、トランジ
スタＱ９のベースにはベース電流が実質的に供給され
ず、トランジスタＱ９はオフする。従って、出力端の極
ＯＵＴＢの電圧は、直流電源Ｅの正極の電圧にほぼ等し
くなる。

【００７７】以上説明したように、図８のドライバ４
は、入力端に十分高い電圧が印加されると、出力端の極
ＯＵＴＡを直流電源Ｅの正極の電圧にほぼ等しく保ち、
極ＯＵＴＢを、直流電源Ｅの負極の電圧にほぼ等しく保
つ。また、入力端に十分低い電圧が印加されると、出力
端の各極の極性を反転させる。すなわち、出力端の極Ｏ
ＵＴＡを直流電源Ｅの負極の電圧にほぼ等しく保ち、極
ＯＵＴＢを直流電源Ｅの正極の電圧にほぼ等しく保つ。

【００７８】

【発明の効果】以上説明したように、この発明によれ
ば、デジタル信号を受信する対象の装置が雑音を容易に
選別することを可能にするパルス整形装置及びパルス整
形方法が実現される。

【図面の簡単な説明】

【図１】この発明の実施の形態にかかるビット処理回路
の構成を示す回路図である。

【図２】図１のビット処理回路の非反転入力端及び出力
端の電圧の波形を表すグラフである。

【図３】（ａ）〜（ｃ）は、図１のビット処理回路の変
形例を示す回路図である。

【図４】図１のビット処理回路におけるコンパレータの
変形例を示す回路図である。

【図５】図４のコンパレータの変形例を示す回路図であ
る。

【図６】図３（ｂ）のビット処理回路におけるタイマ及
びＮＡＮＤゲートの変形例を示す回路図である。

【図７】図１のビット処理回路におけるタイマ及びＯＲ
ゲートの変形例を示す回路図である。

【図８】図１のビット処理回路におけるドライバの変形
例を示す回路図である。

【符号の説明】

１ コンパレータ ２ タイマ ３ ＯＲゲート ４ ドライバ ５ ＮＡＮＤゲート ６ インバータ ＣＴ コンデンサ Ｄ１〜Ｄ３ ダイオード Ｅ 直流電源 Ｇ１、Ｇ２ 定電流源 Ｑ１〜Ｑ９ トランジスタ Ｒ１〜Ｒ１３、ＲＴ 抵抗器

Claims (9)

【特許請求の範囲】
1. 【請求項１】トリガ信号を受信し、前記トリガ信号を受
   信した時点より所定の期間、前記トリガ信号が所定の論
   理値を示したことを表すタイマ信号を出力するタイマ手
   段と、 前記トリガ信号及び前記タイマ信号を受信し、前記トリ
   ガ信号及び前記タイマ信号のうち少なくとも一方を受信
   したか否かを判別して、受信したと判別したとき、前記
   トリガ信号及び前記タイマ信号のうち少なくとも一方が
   供給されていることを表す出力信号を外部に供給する信
   号合成手段と、を備える、 ことを特徴とするパルス整形装置。
2. 【請求項２】前記信号合成手段は、前記トリガ信号及び
   前記タイマ信号を受信し、受信した前記トリガ信号及び
   前記タイマ信号が示す各論理値の論理和を表す前記出力
   信号を外部に供給する論理和手段を備える、 ことを特徴とする請求項１に記載のパルス整形装置。
3. 【請求項３】トリガ信号を受信し、受信した前記トリガ
   信号が所定の論理値を示す状態に至ったとき、前記トリ
   ガ信号が前記論理値を示したことを表す出力信号を所定
   の期間出力するタイマ手段と、 前記トリガ信号を受信し、受信した前記トリガ信号が前
   記所定の論理値を示しているか否かを判別して、示して
   いると判別したとき、前記タイマ手段が前記出力信号の
   出力を終了することを阻止するタイマ延長手段と、を備
   える、 ことを特徴とするパルス整形装置。
4. 【請求項４】前記タイマ手段は、第１及び第２の反転素
   子と、トリガ入力手段と、帰還手段と、遅延手段と、を
   備えており、 前記第１及び第２の反転素子の各々は、二値化された論
   理値を示す制御信号を供給されたとき、供給された前記
   制御信号が示す前記論理値を反転させたものを表す制御
   信号を出力する手段を備え、 前記トリガ入力手段は、前記トリガ信号を受信して、前
   記遅延手段に、所定の論理値を表す前記制御信号を供給
   する手段を備え、 前記帰還手段は、前記第２の反転素子が出力した前記制
   御信号を前記第１の反転素子に供給する手段を備え、 前記遅延手段は、前記第１の反転素子が出力した前記制
   御信号が前記所定の論理値を表しているか否かを判別
   し、表していると判別した時点より始まる所定の期間、
   前記第２の反転素子に、前記所定の論理値を表す前記制
   御信号を供給する手段を備え、 前記タイマ延長手段は、前記所定の期間以外の期間に、
   前記トリガ入力手段より供給された前記制御信号が表す
   論理値と実質的に同一の論理値を表す前記制御信号を前
   記第２の反転素子に供給する手段を備え、 前記第２の反転素子は、自らが出力した前記制御信号を
   前記出力信号として外部に供給する手段を備える、 ことを特徴とする請求項３に記載のパルス整形装置。
5. 【請求項５】前記第１の反転素子は、電流路を備え、自
   らに供給された前記制御信号に従って、前記電流路を実
   質的に導通及び遮断し、前記電流路が実質的に導通して
   いるか遮断しているかを表す前記制御信号を供給する第
   １のスイッチング素子を備え、 前記第２の反転素子は、電流路を備え、自らに供給され
   た前記制御信号に従って、前記電流路を実質的に導通及
   び遮断し、前記電流路が実質的に導通しているか遮断し
   ているかを表す前記制御信号を供給する第２のスイッチ
   ング素子を備える、 ことを特徴とする請求項４に記載のパルス整形装置。
6. 【請求項６】アナログ信号を受信し、前記アナログ信号
   を二値化したものを表す前記トリガ信号を出力する二値
   化手段を備える、 ことを特徴とする請求項１乃至５のいずれか１項に記載
   のパルス整形装置。
7. 【請求項７】一対の平衡出力端と、 前記出力信号を受信して、前記平衡出力端の一方に、受
   信した前記出力信号が表す論理値と実質的に同一の論理
   値を表す信号を供給する手段と、 前記出力信号を受信して、前記平衡出力端の他方に、受
   信した前記出力信号が表す論理値を反転させたものを表
   す信号を供給する手段と、を備える、 ことを特徴とする請求項１乃至６のいずれか１項に記載
   のパルス整形装置。
8. 【請求項８】トリガ信号を受信し、前記トリガ信号を受
   信した時点より所定の期間、前記トリガ信号が所定の論
   理値を示したことを表すタイマ信号を出力するタイマス
   テップと、 前記トリガ信号及び前記タイマ信号を受信し、前記トリ
   ガ信号及び前記タイマ信号のうち少なくとも一方を受信
   したか否かを判別して、受信したと判別したとき、前記
   トリガ信号及び前記タイマ信号のうち少なくとも一方が
   供給されていることを表す出力信号を外部に供給する信
   号合成ステップと、を備える、 ことを特徴とするパルス整形方法。
9. 【請求項９】トリガ信号を受信し、受信した前記トリガ
   信号が所定の論理値を示す状態に至ったとき、前記トリ
   ガ信号が前記論理値を示したことを表す出力信号を所定
   の期間出力するタイマステップと、 前記トリガ信号を受信し、受信した前記トリガ信号が前
   記所定の論理値を示しているか否かを判別して、示して
   いると判別したとき、前記タイマステップが前記出力信
   号の出力を終了することを阻止するタイマ延長ステップ
   と、を備える、 ことを特徴とするパルス整形方法。