JP4393351B2

JP4393351B2 - データ通信装置、データ通信システム及びデータ通信方法

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Description

本発明は、データ通信に関し、特にデータ通信装置間のデータ通信に関する。

図８は従来のデータ通信システムの概略構成を示す図である。図８に示すように、従来の構成では、データキャリア装置802とコントロール装置801とがデータ通信を行う場合、電源VIN、接地GND、クロック信号CLK及びデータ信号DATAにそれぞれ４個の接点を設けて接続している。

また、システムを小型化する目的で、コントロール装置とデータキャリア装置とがデータ通信を行うシステムにおいて、２個の接点で双方向のデータ通信を可能にする構成としては、例えば、特開2003-69653号公報に記載されている。

図９に、上記、特開2003-69653号公報に記載されている２個の接点で双方向のデータ通信を可能にするコントロール装置とデータキャリア装置との構成のうち、データキャリア装置900のみを示す。ここで、図１０に示す図９のデータキャリア装置900におけるタイミングチャートを用いて、図９に示すデータキャリア装置900の動作を説明する。

このデータキャリア装置900は、端子Aと端子Bとの2端子のみを有しており、この2端子でコントロール装置とのデータ通信を行う。この端子Aにはある一定の周波数で、ある一定のデューティ比を有し、電圧振幅のハイレベル（以下、Hレベルという）がV1とV2の2値をとり、ローレベル（以下、Lレベルという）がグランド（GND）電位であるパルス電圧VAが入力される。そして、残るもう一方の端子Bには端子Aに入力されるパルス電圧VAと比べて、電圧振幅が等しく、逆相関係にあるパルス電圧VBが入力される。これらのパルス電圧VA及びVBが入力されるデータキャリア装置900では、クロック生成回路901は、この２つのパルス電圧VA及びVBの周波数と同期したクロック信号CLKを生成する。また、VA+VB回路902は、この２つのパルス電圧VA及びVBを整流して、図１０に示すような電圧振幅のHレベルがV1とV2の2値をとり、LレベルがGND電位である定電圧を生成する。振幅識別回路903は、このHレベルの電圧振幅の差電圧を検出して、データ信号DATAを生成する。データキャリア装置900の他の内部回路904には、これらのクロック信号CLK及びデータ信号DATAが供給され、通信するデータが生成される。

また、データキャリア装置900からのデータ通信手段として、端子Aと端子Bとを短絡するなどにより、端子Aと端子B間のインピーダンス変換を行い、これをコントロール装置にて検出することにより、データキャリア装置900からのデータを受信する。

特開2003-69653号公報

しかしながら、上述したデータキャリア装置には以下のような問題点がある。
まず、先に挙げた図８に示す電源VIN、接地GND、クロック信号CLK及びデータ信号DATAにそれぞれ４個の接点を設けたものでは、データ通信を行うために４個の接点が必要であったので、システムの小型化には適当なものではない。

また、図９に示すデータキャリア装置900において、端子Aに入力されるパルス電圧VAと端子Bに入力されるパルス電圧VBに位相差が全くない場合には問題なく動作するが、位相差がある場合には、２つのパルス電圧VA及びVBがともにLレベルになる、あるいはともにHレベルになる区間が生じるため、データキャリア装置900に電力が供給されない区間が生じることとなり、データキャリア装置900の安定動作の確保に問題がある。実際のシステム構成においては、コントロール装置におけるパルス電圧VAを出力するタイミングとパルス電圧VBを出力するタイミングとの内部回路遅延であったり、コントロール装置からデータキャリア装置900の端子Aへの配線と端子Ｂへの配線における抵抗値、寄生容量などによるインピーダンスの違いがあったりするため、端子Aに入力されるパルス電圧VAと端子Bに入力されるパルス電圧VBに位相差を全く生じなくすることは非常に困難である。

また、上述の特開2003-69653号公報の中には、図９に挙げたシステムの他に、２個の接点で双方向のデータ通信を可能にするコントロール装置とデータキャリア装置との構成のうち、データキャリア装置の端子Aに電圧振幅のHレベルがV1、LレベルがV2の２つの電圧値を有する一定電圧を入力し、端子BにはGND電位を入力し、このVAとVB間の電圧差を検出することでデータ信号を生成して、一方、クロック信号はコントロール装置からの信号に寄らず、データキャリア装置内で生成するという方法がある。しかし、この方法では、コントロール装置とデータキャリア装置とのクロック信号の同期が取れないため、データ通信方法が複雑になるという問題点がある。

また、特開2003-69653号公報の中に挙げられている別の方法として、データキャリア装置の端子Aに入力されるパルス電圧VAのデューティ比を50%で固定として、このパルス電圧の周波数を可変制御し、端子Bにはパルス電圧VAとは逆相のパルス電圧VBを入力し、この周波数値を検出することでデータ信号を生成して、一方、入力された周波数に同期したクロック信号を生成するという方法がある。しかし、この方法では、パルス電圧VAとパルス電圧VBとの間に位相差が発生した場合に、データキャリア装置に電力が供給されない区間が生じることとなり、データキャリア装置の安定動作の確保が困難になるという問題点がある。

また、特開2003-69653号公報の中に挙げられている別の方法として、データキャリア装置の端子Aに電圧振幅のHレベルがV、LレベルがV1とV2のいずれかとなるデューティ比が50%のパルス電圧を入力し、端子BにはGND電位を入力し、このLレベルのV1とV2の電圧差を検出することでデータ信号を生成して、一方、入力された周波数に同期したクロック信号を生成するという方法がある。しかし、この方法では、LレベルのV1とV2の電圧差が微小な値となるため、非常に高精度の検出手段が必要となり、システムが高価になるという問題点がある。

また、特開2003-69653号公報の中に挙げられているデータキャリア装置からのデータ通信手段として、端子Aと端子Bとを短絡することにより、端子Aと端子B間のインピーダンス変換を行い、これをコントロール装置側で検出することで、データキャリア装置からのデータ信号を受信するというものがある。しかし、この方法では、データキャリア装置を構成している内部回路の電源短絡などを引き起こし、データキャリア装置の安定動作の確保が困難になるという問題点がある。

本発明は、上記従来の問題点に鑑みなされたもので、その目的は、2個のデータ通信装置がデータ通信を行うシステムにおいて、2個の接点で、双方向のデータ通信を可能にすることでシステムを小型化でき、しかも、厳密な精度が不要な簡単な回路構成にて、誤動作しにくい安定したデータ通信を可能にするデータ通信技術を提供することである。

本発明のデータ通信装置は、第１のデューティ比を有するパルスと第２のデューティ比を有するパルスを有し、かつパルス周波数が一定である受信信号を入力する信号端子と、基準電圧を入力する基準電圧端子と、前記受信信号のパルス周波数と同期し、かつ、前記第１のデューティ比と前記第２のデューティ比の間のデューティ比を有するクロック信号を生成するクロック生成回路と、前記クロック生成回路により生成された前記クロック信号を入力し、前記クロック信号のデューティ比を基準として前記受信信号の前記第１のデューティ比と前記第２のデューティ比を識別してデータ信号を生成するデータ信号生成回路と、前記データ信号生成回路に入力される前記クロック信号と同一のクロック信号と、前記データ信号生成回路により生成された前記データ信号と、を入力し、前記信号端子に送信信号を出力する内部回路と、を有し、前記受信信号及び前記基準電圧を基に前記クロック生成回路、前記データ信号生成回路及び前記内部回路の電源を生成することを特徴とする。

また、本発明のデータ通信システムは、第１のデータ通信装置及び第２のデータ通信装置が少なくとも該第２のデータ通信装置の信号端子を介して接続されるデータ通信システムであって、前記第１のデータ通信装置は、データに応じて、第１のデューティ比を有するパルスと第２のデューティ比を有するパルスを有し、かつパルス周波数が一定である第１の信号を前記信号端子を介して前記第２のデータ通信装置に出力する電圧振幅変調回路と、前記信号端子に流れる電流に応じてデータ信号を生成する電流検出回路と、を有し、前記第２のデータ通信装置は、基準電圧を受ける基準電圧端子と、前記第１のデータ通信装置から前記信号端子を介して入力する前記第１の信号のパルス周波数と同期し、かつ、前記第１のデューティ比と前記第２のデューティ比の間のデューティ比を有するクロック信号を生成するクロック生成回路と、前記クロック生成回路により生成された前記クロック信号を入力し、前記クロック信号のデューティ比を基準として前記第１の信号の前記第１のデューティ比と前記第２のデューティ比を識別してデータ信号を生成するデータ信号生成回路と、前記データ信号生成回路に入力される前記クロック信号と同一のクロック信号と、前記データ信号生成回路により生成された前記データ信号と、を入力し、前記信号端子に送信信号を出力する内部回路と、を有し、前記第２のデータ通信装置は、前記第１の信号及び前記基準電圧を基に前記クロック生成回路、前記データ信号生成回路及び前記内部回路の電源を生成することを特徴とする。

また、本発明のデータ通信方法は、第１のデューティ比を有するパルスと第２のデューティ比を有するパルスを有し、かつパルス周波数が一定である受信信号を信号端子に入力する受信信号入力ステップと、基準電圧を基準電圧端子に入力する基準電圧入力ステップと、前記受信信号のパルス周波数と同期し、かつ、前記第１のデューティ比と前記第２のデューティ比の間のデューティ比を有するクロック信号を生成するクロック信号生成ステップと、前記クロック生成ステップにより生成された前記クロック信号を入力し、前記クロック信号のデューティ比を基準として前記受信信号の前記第１のデューティ比と前記第２のデューティ比を識別してデータ信号を生成するデータ信号生成ステップと、前記データ信号生成ステップに入力される前記クロック信号と同一のクロック信号を入力し、前記信号端子に送信信号を出力する送信信号出力ステップと、を有し、前記受信信号及び前記基準電圧を基に電源を生成することを特徴とする。

２端子接続以下でデータ通信をすることができるのでシステムを小型化できる。また、厳密な精度が不要な簡単な回路構成にて、誤動作しにくい安定したデータ通信をすることができる。

次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態によるデータキャリア装置10及びその駆動装置14を含むデータ通信システムを示すブロック図である。図１において、10はコントロール装置（データキャリア駆動装置）14とのデータ通信を2個の接点で行うデータキャリア装置であり、IN端子（信号端子）とGND端子（基準電圧端子）の2端子を有する。また、14はコントロール装置としてのデータキャリア駆動装置であり、このデータキャリア駆動装置14とデータキャリア装置10はIN端子とGND端子の2個の接点のみで接続され、この2個の接点を介してデータ通信を行う。このデータキャリア装置10は、データキャリア駆動装置14からデータキャリア装置10のIN端子−GND端子間へ入力される信号からデータキャリア装置10を構成する全ての回路の電源を生成している。また、このデータキャリア装置10は、IN端子から入力される信号からデータ通信に必要なクロック信号CLKを生成するクロック生成回路11と、IN端子から入力される信号からデータ通信に必要なデータ信号DATAを生成するデューティ識別回路12と、これらのクロック信号CLKとデータ信号DATAが入力され、これらを基にしてデータキャリア駆動装置14とのデータ通信を行う内部回路13から構成されている。この内部回路13には、定電流Itを引くあるいは出す手段を有しており、この定電流Itは制御用信号Vtによりオンオフ制御され、この定電流Itの有無をデータキャリア駆動装置14によって検出することにより、データキャリア装置10から送信するデータ信号とする構成である。

次に、図１のシステムの動作について図２のタイミングチャートを用いて説明する。データキャリア装置10のIN端子には、データキャリア駆動装置14から電圧振幅のHレベルがV1、LレベルがV2とする周波数一定で、パルスのHレベル期間（デューティ）がduty1とduty2の2つの値を有するパルス電圧が入力される。duty1のパルスとduty2のパルスとでは、デューティ比が異なる。GND端子は、基準電圧としてのGND電位に接続される。このとき、パルス電圧のLレベルであるV2はGND電位に対して十分大きいこととなる。図１のクロック生成回路11は、このIN端子に入力されるパルス電圧と、例えば、パルス電圧の立ち上がりと、クロック信号CLKの立ち上がりを同期させたクロック信号CLKを生成する。クロック信号CLKの周波数は、IN端子に入力されるパルス電圧の周波数と同じ周波数である。

また、図１のデューティ識別回路12は、データキャリア装置10のIN端子に入力されるパルス電圧のHレベル期間（デューティ）がduty1であるか、duty2であるかを識別して（デューティ比を識別して）、これに対応した信号をデータ信号DATAとして生成する。データ信号DATAは、クロック信号CLKの立ち下がり時に、IN端子の電圧がHレベルであればHレベルを出力維持し、IN端子の電圧がLレベルであればLレベルを出力維持する。こうして生成したクロック信号CLKとデータ信号DATAとを、図１のデータキャリア装置10の内部回路13に入力することで、コントロール装置14とのデータ通信を行う。

ここで、この内部回路13には、データキャリア駆動装置14とのデータ通信手段として定電流Itを引くあるいは出すスイッチ回路が存在している。この定電流Itは、スイッチ回路の制御用信号Vtによりオンオフ制御さる。データキャリア駆動装置14は、この定電流Itの有無を、例えば、データキャリア駆動装置14の電圧供給端子とデータキャリア装置10のIN端子間に抵抗を挿入し、定電流Itの有無により生じる抵抗に発生する電位差として検出するなどの方法により、データキャリア装置10からのデータ信号としてデータキャリア駆動装置14が受信することとなる。

このとき、図２のタイミングチャートに示すように、データキャリア装置10からの定電流Itを引くあるいは出すのは、データキャリア装置10のIN端子に入力されるパルス電圧の電圧振幅がHレベル期間内に限定するのが有効である。これは、例えば、データキャリア装置10から定電流Itを引く場合において、前述のように、データキャリア駆動装置14におけるデータキャリア装置10からのデータ信号受信手段としてIN端子間に抵抗を挿入すると、この抵抗値と定電流Itによる電圧降下が生じることとなる。ここで、データキャリア装置10のIN端子に入力されるパルス電圧の電圧振幅がLレベル期間中に定電流Itを引くと、データキャリア装置10を構成するすべての回路は、IN端子−GND端子間の電圧を基にして回路の電源と生成しているため、この定電流Itを引いた際の挿入抵抗による電圧降下の影響により、実効的なIN端子−GND端子間の電圧が低下することとなり、データキャリア装置10における内部回路の電源電圧が低下し、安定動作の妨げになる可能性がある。また、データキャリア装置10からのデータ信号受信手段として、IN端子に接続された抵抗の電圧値を検出する方法を用いた場合、ある定電流Itに対する検出精度を上げる方法として、このIN端子に接続された抵抗値を大きくすることにより、抵抗に発生する電圧値を大きくすることが有効となるが、その際には、定電流Itを引いた際の抵抗による電圧降下値も大きくなることとなり、実効的なIN端子−GND端子間の電圧が大きく低下することとなり、データキャリア装置10における内部回路の安定動作の妨げになる可能性がある。したがって、動作電圧条件の制約の緩やかな、IN端子に入力されるパルス電圧の電圧振幅がHレベル期間内に定電流Itを引く期間を限定するのが有効となる。

ここで、図１のシステムにおいては、従来の2端子のみでデータ通信を行うデータキャリア装置にて行われているような、互いに逆相関係にある2つのパルス電圧を印加する方法ではないため、印加される2つのパルス電圧に位相差がある場合に生じる、データキャリア装置に電力が供給されない区間が発生しないため、内部回路を動作させるために必要な電源を安定して供給することができ、電源の瞬低時などに生じる可能性のある内部回路の誤動作を防止することが可能となる。

また、データキャリア装置10のクロック生成回路11により生成するクロック信号CLKの周波数は、データキャリア駆動装置14からデータキャリア装置10のIN端子に入力されるパルス電圧の周波数と同期させることができるため、データキャリア駆動装置14からデータキャリア装置10のIN端子に入力されるパルス電圧の周波数の設定値が変更あるいは変動しても、データキャリア装置10のクロック生成回路11により生成するクロック信号CLKはその周波数に同期するため、厳密なタイミング設計などを行う必要がなく全体のシステム設計を容易にすることが可能となる。

また、データキャリア駆動装置14は一般的に、汎用のマイコンなどにより構成されることが多く、このマイコンを駆動するためのクロック信号の周波数はMHz以上の単位を有する非常に高い周波数であり、データキャリア駆動装置14からデータキャリア装置10のIN端子に入力されるパルス電圧と比較して十分に高い周波数となる。したがって、このマイコンを駆動するためのクロック信号を用いれば、データキャリア駆動装置14からデータキャリア装置10のIN端子に入力されるパルス電圧のHレベル期間（デューティ）を制御することは容易であり、この点も、厳密なタイミング設計などを行う必要がなく全体のシステム設計を容易にすることを可能とする。

また、データキャリア駆動装置14とのデータ通信手段として定電流Itを引くあるいは出す回路構成を有しており、データキャリア装置10を構成する回路の電源をインピーダンス変換させる目的で短絡する方法をとっておらず、IN端子に入力されるパルス電圧には最低でもV2の電位が印加されるため、低ノイズで誤動作しにくい安定した回路動作を可能とする。

また、データキャリア装置10のIN端子に入力されるパルス電圧の電圧振幅がHレベル期間内に定電流Itを引く期間を限定することにより、データキャリア駆動装置14におけるデータキャリア装置10からのデータ信号受信の検出精度を向上しつつ、データキャリア装置10の内部回路に安定した電源を供給することができ、電源の瞬低時などに生じる可能性のある内部回路の誤動作を防止することが可能となる。

（第２の実施形態）
図３は、本発明の第２の実施形態によるデータキャリア装置20及びその駆動装置24を含むデータ通信システムを示すブロック図である。本実施形態は第１の実施形態を更に具体的に示すものである。図３において、20はコントロール装置（データキャリア駆動装置）24とのデータ通信を2個の接点で行うデータキャリア装置であり、IN端子とGND端子の2端子を有する。また、24はコントロール装置としてのデータキャリア駆動装置である。このデータキャリア駆動装置24とデータキャリア装置20は信号端子としてのIN端子と基準電圧端子としてのGND端子の2個の接点のみで接続され、この2個の接点を介してデータ通信を行う。このデータキャリア装置20は、データキャリア駆動装置24からデータキャリア装置20のIN端子−GND端子間へ入力される信号からデータキャリア装置20を構成する全ての回路の電源を生成している。また、このデータキャリア装置20は、IN端子から入力される信号からデータ通信に必要なクロック信号CLKを生成するクロック生成回路21と、IN端子から入力される信号からデータ通信に必要なデータ信号DATAを生成するデューティ識別回路22と、これらのクロック信号CLKとデータ信号DATAが入力され、これらを基にしてデータキャリア駆動装置24とのデータ通信を行う内部回路23から構成されている。この内部回路23には、定電流Itを引くあるいは出す手段を有しており、この定電流Itは制御用信号Vtによりオンオフ制御され、この定電流Itの有無をデータキャリア駆動装置24によって検出することにより、データキャリア装置20から送信するデータ信号とする構成である。

ここで、クロック生成回路21は、具体的な回路の一例として、データキャリア駆動装置24からデータキャリア装置20のIN端子に入力されるパルス電圧の電圧振幅を変換するレベルシフト回路211と、このレベルシフト回路211からの信号を1/2分周する1/2分周回路212と、この1/2分周回路212からの信号を遅延させる遅延回路213と、これらの1/2分周回路212と遅延回路213からの2つの信号が入力されて、EX-OR（排他的論理和）演算結果を内部回路23を動作させるためのクロック信号CLKとして出力するEX-OR回路214から構成される。また、デューティ識別回路22は、具体的な回路の一例として、EX-OR回路214からの信号がクロック信号CLKとして入力され、また、レベルシフト回路211からの信号を入力信号として、クロック信号CLKに同期して動作して、レベルシフト回路211からの信号がHレベルにあるか、Lレベルにあるかを判定して、これに対応する出力信号をデータキャリア駆動装置24とのデータ通信を行うためのデータ信号DATAとして出力するDフリップフロップ回路221より構成される。

次に、図３のシステムの動作について図４のタイミングチャートを用いて説明する。IN端子には、電圧振幅のHレベルがV1、LレベルがV2とする周波数一定で、パルスのHレベル期間（デューティ）がduty1とduty2の2つの値を有するパルス電圧が入力される。このとき、パルス電圧のLレベルであるV2は基準電圧としてのGND電位に対して十分大きいこととなる。このIN端子に入力されるパルス電圧をレベルシフト回路211により、例えば、HレベルをV3、LレベルをGND電位となるように電圧振幅変換を行う。

ここで、クロック生成回路21の動作について図５のタイミングチャートを用いて説明する。レベルシフト回路211からの出力信号を、1/2分周回路212により、1/2分周を行う。この1/2分周回路212からの出力信号は、レベルシフト回路211からの出力信号の立ち上がりに同期して、HレベルとLレベルの切り替えが行われることとなり、レベルシフト回路211からの出力信号の周波数のみで1/2分周回路212からの出力信号の周波数は設定されることとなる。

次に、遅延回路213は、この1/2分周回路212からの出力信号を入力し、この信号をある一定の遅延時間d1だけ遅延させて出力する。EX-OR回路214は、これらの1/2分周回路212からの出力信号と、遅延回路213からの出力信号とを入力して、EX-OR演算を行うと、レベルシフト回路211からの出力信号の周波数と一致した周波数を持ち、レベルシフト回路211からの出力信号の立ち上がりのタイミングに同期した信号を持つクロック信号CLKを生成することができる。例えば、遅延時間d1をデータキャリア駆動装置24からデータキャリア装置20のIN端子に入力されるパルス電圧の周期の1/2に設定すると、IN端子に入力されるパルス電圧の周波数と同じ周波数を有し、デューティ比が50%であるクロック信号CLKを生成することができる。

次に、デューティ識別回路22であるDフリップフロップ回路221に、EX-OR回路214からの出力信号をクロック信号CLKとして、レベルシフト回路211からの信号を入力信号としてそれぞれ入力する。ここで、図４のタイミングチャートに示すように、クロック信号CLKの立ち下がりエッジをDフリップフロップ回路221を動作させるためのクロック信号とすると、このクロック信号CLKの立ち下がりに同期して、レベルシフト回路211からの信号がHレベルにあるか、Lレベルにあるかに対応して、例えば、レベルシフト回路211からの信号がHレベルであれば、Dフリップフロップ回路221の出力信号がHレベル、レベルシフト回路211からの信号がＬレベルであれば、Dフリップフロップ回路221の出力信号がＬレベルというように、Dフリップフロップ回路221の出力信号が切り替わる。このクロック信号CLKの立ち下がりエッジにおいて、レベルシフト回路211からの信号がHレベルにあるか、Lレベルにあるかを決めているのは、データキャリア駆動装置24からデータキャリア装置20のIN端子に入力されるパルス電圧のデューティ比であるため、このDフリップフロップ回路221の出力信号の切り替わりは、IN端子に入力されるパルス電圧のデューティ比の切り替わりと対応している。したがって、データキャリア駆動装置24からのデータ信号として、IN端子に入力されるパルス電圧のデューティ比を制御し、このデューティ比をDフリップフロップ回路221により識別し、この出力信号をデータキャリア駆動装置24からのデータ受信信号とすることが可能となる。

こうして生成したクロック生成回路21からの出力信号であるクロック信号CLKとデューティ識別回路22からの出力信号であるデータ信号DATAとを、図３の内部回路23に入力することで、データキャリア駆動装置24とのデータ通信を行うことが可能となる。ここで、この内部回路23には、データキャリア駆動装置24とのデータ通信手段として定電流Itを引くあるいは出す回路が存在している。データキャリア駆動装置24は、このデータキャリア装置20からの電流を、例えば、データキャリア駆動装置24の電圧供給端子とデータキャリア装置20のIN端子間に挿入した抵抗間の電位差として検出するなどの方法により、データキャリア装置20からのデータ信号として受信することとなる。

ここで、データキャリア駆動装置24の回路構成例について図６に示す。図６に示すデータキャリア駆動装置は、データに応じて、デューティ比が異なる部分を有し、かつ全体ではパルス周波数が一定であるパルスをIN端子を介してデータキャリア装置に出力する電圧振幅変調回路61と、IN端子に流れる電流に応じてデータ信号を生成する電流検出回路62と、電流検出回路62に対して瞬時的に流れる電流に対して不感応である不感応時間を設定する不感応時間設定回路63より構成されている。回路の電源をVDD端子とした電圧振幅変調回路61は、データキャリア装置20に印加される基となる電圧であるVREG電圧をVREG端子に生成する。電流検出回路62は、データキャリア装置20からの電流を検出するための抵抗R１を有し、このVREG端子から抵抗R１を介して、データキャリア装置20のIN端子へ接続し、データキャリア装置20へ電圧VINの電源供給を行うとともに、クロック信号とデータ信号の基となる信号を印加することとなる。IN端子の電圧はVINである。そして、電流検出回路62は、データキャリア装置20からのデータ送信信号である電流Itを検出する。その検出結果は、データ送信信号である電流Itとデータキャリア装置20のデータ送信以外の通常動作時電流を区別するための不感応時間設定回路63を介して、OUT端子にデータキャリア装置20からのデータ受信信号として出力される。

ここから、図６に示すデータキャリア駆動装置の各回路例の詳細な動作について述べる。電圧振幅変調回路61は、回路の電源をVDD端子とし、定電流I4と抵抗Ｒ３とＲ４によってNMOSトランジスタ（NチャネルMOS電界効果トランジスタ）M3のゲート端子電圧を定義して、このゲート端子電圧からNMOSトランジスタM3のゲート−ソース電圧Vgs3を差し引いた電圧をVREG端子に供給するソースフォロア回路構成となっている。外部信号Vaを制御することにより、NMOSトランジスタM4はオンオフ制御され、VREG端子電圧であるVREG電圧を制御することが可能である。ここで、NMOSトランジスタM4がオフした際のVREG電圧は以下となる。
VREG電圧＝（R3+R4）×I4 − Vgs3

また、NMOSトランジスタM4がオンした際のVREG電圧は以下となる。
VREG電圧＝ R3×I4 − Vgs3

したがって、「NMOSトランジスタM4をオンした時のVREG電圧」＜「NMOSトランジスタM4をオフした時のVREG電圧」とすることができる。この抵抗Ｒ３とＲ４と、定電流I4を適当な値に設定し、データキャリア装置20へ送信するクロック信号とデータ信号に対応して、NMOSトランジスタM4をオンオフ制御することにより、データキャリア装置20のIN端子に印加されるパルス電圧を生成できることとなる。そのパルス電圧は、電圧振幅のHレベルがV1、LレベルがV2の2値を有し、周波数が一定で、パルスのHレベル期間（デューティ）がduty1とduty2の2つの値を有する。

次に、電流検出回路62の動作について述べる。この電流検出回路62は、データキャリア装置20からの電流を検出するための抵抗R１が、電圧振幅変調回路61の電圧出力端子であるVREG端子とデータキャリア装置20のIN端子間に接続される。VREG端子にはPMOSトランジスタ（PチャネルMOS電界効果トランジスタ）M1のソース端子が接続され、PMOSトランジスタM1のドレイン端子に電流I1の定電流源と、コンパレータCMPの−側入力端子が接続される。IN端子にはPMOSトランジスタM2のソース端子が接続され、PMOSトランジスタM2のドレイン端子にPMOSトランジスタM1のゲート端子と、抵抗R2が接続される。抵抗R2の残るもう一方の端子にはPMOSトランジスタM2のゲート端子と、電流I1の定電流源が接続される。コンパレータCMPの＋側入力端子にはこのコンパレータCMPの基準電圧となる電圧源DSが接続される構成となっている。

ここで、PMOSトランジスタM1のゲート端子電圧をVg1とすると、Vg1電圧は以下となる。
Vg1＝VIN−Vgs2＋R2×I1

ここで、Vgs2はPMOSトランジスタM2のゲート−ソース電圧である。また、IN端子の電圧VINは、IN端子へと流れ出す電流値をIinとすると、以下となる。
VIN＝VREG−R1×Iin

このとき、PMOSトランジスタM1のソース電圧はVREG電圧であるから、PMOSトランジスタM1のゲート−ソース電圧Vgs1は以下となる。
Vgs1＝VREG−（VIN−Vgs2＋R2×I1）
＝VREG−（VREG−R1×Iin）＋Vgs2−R2×I1
＝R1×Iin＋Vgs2−R2×I1

ここで、データキャリア装置20のデータ送信以外の通常動作時電流において、IN端子へと流れ出す電流値Iinを十分小さいとすると、次式が成立する。
Vgs1≒Vgs2−R2×I1

ここで、PMOSトランジスタM1には、PMOSトランジスタM2と同じ電流値I1を有する定電流源が接続されているため、PMOSトランジスタM1がオンするために必要なゲート−ソース電圧はほぼVgs2に等しくなる。そのため、データキャリア装置20のデータ送信時以外の通常動作時電流においては、Vgs1≦Vgs2となり、PMOSトランジスタM1はオンすることができず、コンパレータCMPの−側入力端子電圧はLレベルとなり、コンパレータCMPの＋側入力端子接続されるコンパレータCMPの基準電圧よりも低い電圧であるため、コンパレータCMPの出力端子電圧VcはHレベルとなる。

ここで、データキャリア装置20からのデータ送信信号である電流Itが流れると、IN端子へと流れ出す電流値をIinが十分大きな値となり、R1×Iin≧R2×I1となるため、Vgs1≧Vgs2となり、PMOSトランジスタM1はオンすることとなる。そのため、コンパレータCMPの−側入力端子電圧はHレベルとなり、コンパレータCMPの＋側入力端子接続されるコンパレータCMPの基準電圧よりも高い電圧であるため、コンパレータCMPの出力端子電圧VcはLレベルとなる。

このように、データキャリア装置20からのデータ送信信号である電流Itが流れた際にコンパレータCMPの出力が切り替わるように、この抵抗Ｒ１とＲ２と、定電流I1を適当な値に設定することにより、データキャリア装置20からのデータ送信信号である電流Itを検出するための閾値を設定できることとなる。ここで、この検出回路にはPMOSトランジスタと抵抗と定電流源を用いており、この回路構成を一般的な半導体プロセスを用いて作製した際に、この回路を構成する素子の、例えば、PMOSトランジスタのゲート−ソース電圧や抵抗値などのパラメータは相対的なばらつきはほとんどない。また各素子の設定値からの絶対値ばらつきが大きい場合や温度特性が大きい場合においても、それらを互いにキャンセルして相殺する回路構成となっているため、外的変動要因に対して非常に強い回路構成であるといえる。

次に、不感応時間設定回路63の動作について述べる。データキャリア装置20の内部回路において、例えば、多くのロジック回路を含む回路構成をとると、クロックの切り替わり時にそれらのロジック回路が同時に一斉に動くため、それにより瞬時的に大電流が流れることとなる。この電流値は多くの場合、データキャリア装置20からのデータ送信信号である電流Itよりも大きな値となることが多い。そのため、不感応時間が設定されていない場合、この瞬時的な大電流によって電流検出回路62の出力が切り替わってしまい、データキャリア装置20からのデータ送信信号である電流Itを検出することが困難となる。

ここで、図７に示すタイミングチャートを用いて、不感応時間設定回路63の動作を説明する。この回路構成では、不感応時間を不感応時間設定用コンデンサCdと容量値と、このコンデンサCdへの充電電流I2と放電電流I3により設定する。PMOSトランジスタM5とNMOSトランジスタM6により構成されるインバータ回路は、電流検出回路62の出力電圧Vcに応じて、このコンデンサCdの充放電電流の切り替えを行う。この不感応時間設定用コンデンサCdの電圧VCdは、シュミットトリガバッファBUFに入力され、電圧VCdに応じてシュミットトリガバッファBUFの出力を切り替えてOUT端子に出力する回路構成となっている。

まず、データキャリア装置20からのデータ送信信号である電流Itが流れていない時間t１においては、電流検出回路62の出力電圧Vc＝Hレベルであるため、NMOSトランジスタM6がオンしており、不感応時間設定用コンデンサCdはGND電位レベルまで放電されている。ここで、時間t2において、データキャリア装置20からのデータ送信信号である電流Itが流れ、電流検出回路62の抵抗R1に発生する電圧がR2×I1電圧よりも大きくなると、コンパレータCMPの出力が切り替わり、電流検出回路62の出力電圧Vc＝Lレベルとなる。そのため、PMOSトランジスタM5がオンして、不感応時間設定用コンデンサCdは定電流I2で充電され、コンデンサCdの電圧VCdが上昇していく。ここで、時間t3において、この電圧VCdがシュミットトリガバッファBUFの第１の閾値であるVth1を超えると、シュミットトリガバッファBUFの出力であるOUT端子がLレベルから Hレベルに切り替わる。次に、データキャリア装置20からのデータ送信信号である電流Itが流れなくなる時間t4においては、電流検出回路62の抵抗R1に発生する電圧がR2×I1電圧よりも小さくなり、NMOSトランジスタM6がオンして、不感応時間設定用コンデンサCdは定電流I3で放電され、コンデンサCdの電圧VCdが低下していく。ここで、時間t5において、この電圧VCdがシュミットトリガバッファBUFの第2の閾値であるVth2より低くなると、シュミットトリガバッファBUFの出力であるOUT端子がHレベルから Lレベルに切り替わる。

ここで、データキャリア装置20を構成する回路が多くのロジック回路を含む回路構成を含む際に、電流検出回路62の出力電圧Vcの切り替わりに対して設定した不感応時間（t3−t2）と、（t5−t4）を、データキャリア装置20のロジック回路が一斉に動作して瞬時的に大電流が流れる時間に対して、十分大きく設定することにより、データキャリア装置20からのデータ送信信号である電流Itを安定して識別できることが可能となる。

図６に示す回路構成例では、電流検出回路62と不感応時間設定回路63を分離したが、電流検出回路62の電流検出部分に不感応時間を設定しても、同様の効果を持たせることができる。また、同様の効果を持つ回路構成であれば、特に図６に示す回路構成である必要はない。

ここで、第２の実施形態においては、論理回路によりほとんどの回路を構成しているため、厳密なアナログ電位に依存して回路常数が支配されることがない。このため、IN端子に入力されるような、パルス振幅を有し、ノイズ成分が多い電源電圧においても、また、内部回路の多くがクロック信号に同期して動作する際に発生するノイズ成分が多い回路構成においても、十分安定した回路動作が可能となる。

また、デューティ識別回路22において、このタイミングを決めている遅延回路213の遅延時間は、データキャリア駆動装置24からデータキャリア装置20のIN端子に入力されるパルス電圧のデューティ比を識別できれば良いだけである。したがって、IN端子に入力されるパルス電圧のデューティ比が十分大きく異なっていれば、厳密な遅延時間の設定は必要なく、簡単な構成の回路にて遅延回路を実現することが可能となる。

また、データキャリア駆動装置24において、この回路構成を一般的な半導体プロセスを用いて作製した際に、構成素子の相対的なばらつきや絶対値ばらつきや温度特性などの外的変動要因に対して影響を受けない。また、データキャリア装置20の内部回路動作時電流とデータキャリア装置20からのデータ送信信号である電流Itを誤検出せず、安定して識別できる不感応時間設定回路63と電流検出回路62を実現することが可能となる。

なお、第１の実施形態と第２の実施形態において、データキャリア駆動装置からデータキャリア装置のIN端子に入力されるパルス電圧のHレベル期間（デューティ）の種類は３値以上の多値であってもよく、仮に、2値であるときには、この2つのHレベル期間（デューティ）が容易に識別できれば、2つのHレベル期間（デューティ）を合計した際に100％となる関係である必要はない。

また、第１の実施形態および第２の実施形態の説明において、信号端子としてのIN端子と、基準電圧端子としてのGND端子の2端子からなる構成としたが、基準電圧端子は必ずしもGND電位である必要はなく、例えば、データキャリア駆動装置から、データキャリア装置の1端子に対して、基準電圧としてある定電圧が入力され、データキャリア装置の残るもう1端子に対して、データキャリア駆動装置から信号が入力される構成であったり、例えば、データキャリア装置の基準電圧をデータキャリア駆動装置から入力せず、データキャリア装置の1端子に対して、データキャリア駆動装置以外からある基準電圧が入力され、データキャリア装置の残るもう1端子に対して、データキャリア駆動装置から信号が入力される構成であったり、例えば、データキャリア装置の基準電圧端子が定電圧ではなく、データキャリア駆動装置からデータキャリア装置の2端子に入力される信号が、ともに周波数およびデューティ信号を有している構成であったりしてもよく、データキャリア装置の2端子間に発生する信号を基にデータキャリア駆動装置とデータキャリア装置間のデータ通信を行うことができれば、データキャリア駆動装置及びデータキャリア装置の信号はいかなる構成であってもよい。

以上のように、第１及び第２の実施形態によれば、第１及び第２の接点を介してデータ通信を行うデータキャリア装置及びその駆動装置を有する２線接触式データ通信システムが提供される。データキャリア駆動装置とデータキャリア装置とは、第１の接点であるIN端子と第２の接点であるGND端子の２端子のみで接続される。データキャリア駆動装置からIN端子を介してデータキャリア装置に電圧が印加され、第２の接点であるGND端子が接地される。データキャリア装置は、IN端子から印加される電圧により全ての回路の電源を生成する。クロック生成回路は、IN端子から印加される電圧に相関のあるクロック信号を生成する。デューティ識別回路は、IN端子から印加される電圧に相関のあるデータ信号を生成する。内部回路は、クロック生成回路から出力される信号をクロック信号とし、デューティ識別回路から出力される信号をデータ信号とし、これらの信号を基にしてデータ通信を行う。

２個の接点で、双方向のデータ通信を可能にすることでシステムを小型化できる。また、厳密な精度が不要な簡単な回路構成にて、誤動作しにくい安定したデータ通信を可能にするデータキャリア装置及びその駆動装置を実現することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明による第１の実施形態に係るデータキャリア装置及びその駆動装置の構成を示す図である。図１の構成の動作を示すタイミングチャートである。本発明による第２の実施形態に係るデータキャリア装置及びその駆動装置の構成を示す図である。図３の構成の動作を示すタイミングチャートである。図３のクロック生成回路の動作を示すタイミングチャートである。図３のデータキャリア装置及びその駆動装置の回路構成例を示す図である。図３のデータキャリア装置及びその駆動装置の回路構成例における動作を示すタイミングチャートである。従来のデータ通信システムの構成例を示す図である。従来の2個の接点で行うデータ通信システムの構成例を示す図である。図９の構成の動作を示すタイミングチャートである。

符号の説明

１０データキャリア装置
１１クロック生成回路
１２デューティ識別回路
１３内部回路
１４データキャリア駆動装置

Claims

第１のデューティ比を有するパルスと第２のデューティ比を有するパルスを有し、かつパルス周波数が一定である受信信号を入力する信号端子と、
基準電圧を入力する基準電圧端子と、
前記受信信号のパルス周波数と同期し、かつ、前記第１のデューティ比と前記第２のデューティ比の間のデューティ比を有するクロック信号を生成するクロック生成回路と、
前記クロック生成回路により生成された前記クロック信号を入力し、前記クロック信号のデューティ比を基準として前記受信信号の前記第１のデューティ比と前記第２のデューティ比を識別してデータ信号を生成するデータ信号生成回路と、
前記データ信号生成回路に入力される前記クロック信号と同一のクロック信号と、前記データ信号生成回路により生成された前記データ信号と、を入力し、前記信号端子に送信信号を出力する内部回路と、を有し、
前記受信信号及び前記基準電圧を基に前記クロック生成回路、前記データ信号生成回路及び前記内部回路の電源を生成することを特徴とするデータ通信装置。
前記内部回路は、前記受信信号がハイレベルの期間内にのみ前記送信信号を出力することを特徴とする請求項１記載のデータ通信装置。
前記内部回路は、前記信号端子に接続され、前記信号端子に前記送信信号を出力するために定電流を流すか否かを制御するスイッチ回路を有することを特徴とする請求項１記載のデータ通信装置。
前記スイッチ回路は、前記信号端子に入力される受信信号がハイレベルの期間内にのみ定電流を流すよう制御されることを特徴とする請求項３記載のデータ通信装置。
前記基準電圧は、グランド電位であることを特徴とする請求項１〜４のいずれか１項に記載のデータ通信装置。
さらに、前記受信信号をレベルシフトするレベルシフト回路を有し、
前記クロック生成回路は、前記レベルシフトされた受信信号を基にクロック信号を生成し、
前記データ信号生成回路は、前記レベルシフトされた受信信号のデューティ比を識別してデータ信号を生成することを特徴とする請求項１〜５のいずれか１項に記載のデータ通信装置。
第１のデータ通信装置及び第２のデータ通信装置が少なくとも該第２のデータ通信装置の信号端子を介して接続されるデータ通信システムであって、
前記第１のデータ通信装置は、
データに応じて、第１のデューティ比を有するパルスと第２のデューティ比を有するパルスを有し、かつパルス周波数が一定である第１の信号を前記信号端子を介して前記第２のデータ通信装置に出力する電圧振幅変調回路と、
前記信号端子に流れる電流に応じてデータ信号を生成する電流検出回路と、を有し、
前記第２のデータ通信装置は、
基準電圧を受ける基準電圧端子と、
前記第１のデータ通信装置から前記信号端子を介して入力する前記第１の信号のパルス周波数と同期し、かつ、前記第１のデューティ比と前記第２のデューティ比の間のデューティ比を有するクロック信号を生成するクロック生成回路と、
前記クロック生成回路により生成された前記クロック信号を入力し、前記クロック信号のデューティ比を基準として前記第１の信号の前記第１のデューティ比と前記第２のデューティ比を識別してデータ信号を生成するデータ信号生成回路と、
前記データ信号生成回路に入力される前記クロック信号と同一のクロック信号と、前記データ信号生成回路により生成された前記データ信号と、を入力し、前記信号端子に送信信号を出力する内部回路と、を有し、
前記第２のデータ通信装置は、前記第１の信号及び前記基準電圧を基に前記クロック生成回路、前記データ信号生成回路及び前記内部回路の電源を生成することを特徴とするデータ通信システム。
第１のデューティ比を有するパルスと第２のデューティ比を有するパルスを有し、かつパルス周波数が一定である受信信号を信号端子に入力する受信信号入力ステップと、
基準電圧を基準電圧端子に入力する基準電圧入力ステップと、
前記受信信号のパルス周波数と同期し、かつ、前記第１のデューティ比と前記第２のデューティ比の間のデューティ比を有するクロック信号を生成するクロック信号生成ステップと、
前記クロック生成ステップにより生成された前記クロック信号を入力し、前記クロック信号のデューティ比を基準として前記受信信号の前記第１のデューティ比と前記第２のデューティ比を識別してデータ信号を生成するデータ信号生成ステップと、
前記データ信号生成ステップに入力される前記クロック信号と同一のクロック信号を入力し、前記信号端子に送信信号を出力する送信信号出力ステップと、を有し、
前記受信信号及び前記基準電圧を基に電源を生成することを特徴とするデータ通信方法。