JP4250634B2 - データ通信装置、データ通信システム及びデータ通信方法 - Google Patents

Description

本発明は、ＦＡ（Factory Automation）等の分野において通信を行うデータ通信装置、データ通信システム及びデータ通信方法に関する。

図２１は、従来のデータ通信システムの概略構成を示す図である。図２１に示すように、従来の構成では、データキャリア装置８０２とコントロール装置８０１とがデータ通信を行う場合、電源ＶＩＮ、接地ＧＮＤ、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡにそれぞれ４個の接点を設けて接続している。

また、システムを小型化する目的で、コントロール装置とデータキャリア装置とがデータ通信を行うシステムにおいて、２個の接点で双方向のデータ通信を可能にする構成としては、例えば、下記の特許文献１に記載されている。

図２２に、特許文献１に記載されている２個の接点で双方向のデータ通信を可能にするコントロール装置とデータキャリア装置との構成のうち、データキャリア装置９００のみを示す。ここで、図２３に示す図２２のデータキャリア装置９００におけるタイミングチャートを用いて、図２２に示すデータキャリア装置９００の動作を説明する。

このデータキャリア装置９００は、端子Ａと端子Ｂとの２端子のみを有しており、この２端子でコントロール装置とのデータ通信を行う。この端子Ａにはある一定の周波数で、ある一定のデューティ比を有し、電圧振幅のハイレベル（以下、Ｈレベルという）がＶ１とＶ２の２値をとり、ローレベル（以下、Ｌレベルという）がグランド（ＧＮＤ）電位であるパルス電圧ＶＡが入力される。そして、残るもう一方の端子Ｂには端子Ａに入力されるパルス電圧ＶＡと比べて、電圧振幅が等しく、逆相関係にあるパルス電圧ＶＢが入力される。これらのパルス電圧ＶＡ及びＶＢが入力されるデータキャリア装置９００では、クロック生成回路９０１は、この２つのパルス電圧ＶＡ及びＶＢの周波数と同期したクロック信号ＣＬＫを生成する。また、ＶＡ＋ＶＢ回路９０２は、この２つのパルス電圧ＶＡ及びＶＢを整流して、図２３に示すような電圧振幅のＨレベルがＶ１とＶ２の２値をとり、ＬレベルがＧＮＤ電位である定電圧を生成する。振幅識別回路９０３は、このＨレベルの電圧振幅の差電圧を検出して、データ信号ＤＡＴＡを生成する。データキャリア装置９００の内部回路９０４には、これらのクロック信号ＣＬＫ及びデータ信号ＤＡＴＡが供給され、通信するデータが生成される。

また、データキャリア装置９００からのデータ通信手段として、端子Ａと端子Ｂとを短絡するなどにより、端子Ａと端子Ｂ間のインピーダンス変換を行い、これをコントロール装置にて検出することにより、データキャリア装置９００からのデータを受信する。

また、システムを小型化する目的で、２個の接点で双方向のデータ通信を可能にする別の構成としては、例えば、下記の特許文献２に記載されている。

図２４に、特許文献２に記載されている２個の接点で双方向のデータ通信を可能にする構成を示す。図２４に示す構成では、マスタ１とスレーブ２との間でデータの双方向通信を行うデータ伝送回路において、マスタ１からスレーブ２へデータを伝送するときは、直流電圧に伝送すべきデータを重畳して電圧信号により伝送を行う。その一方、スレーブ２からマスタ１へデータを伝送するときは、回線間に常に存在する電位差から定電流回路を介して電流を引き込み電流信号として伝送することにより、２線式で全２重通信を可能にしたことを特徴としている。

図２４に示す構成では、前記マスタ１からスレーブ２への伝送データの各ビットには立ち上がりおよび立ち下がりエッジを持たせるとともに、その立ち上がりのタイミングを互いに異ならせて論理「１」，「０」を対応付ける。これにより、クロック信号にデータを重畳してスレーブ２へ供給する一方、スレーブ２からマスタ１へのデータは前記クロック信号に同期させて伝送することができる。さらには、クロック信号を伝送するためのクロック信号線を付加し、クロック同期式で通信することもできる。

また、定電流回路をオンオフ制御する回路において、出力トランジスタが一気にオン状態になったり、オフ状態になったりすることを回避して、出力波形が低速に変化するようにした構成としては、例えば、下記の特許文献３に記載されている。

図２５に、特許文献３に記載されている定電流回路をオンオフ制御する回路において出力波形が低速に変化するようにした構成を示す。図２５に示す構成は、Ｖdd電源線とソース電極との間に負荷ＲL を接続し、ドレイン電極が接地されたＮチャネルの出力トランジスタのＱ0のゲート電極を２つの定電流ＩrH，ＩrLにより制御するオープン・ドレイン型のスルーレート出力回路である。いま、入力パルス信号Ｖinがローレベルからハイレベルに変化すると、インバータＩ１，Ｉ２で反転され、ＰチャネルトランジスタＱ1 とＮチャネルトランジスタＱ2のゲートはともにローレベルになる。このため、ＰチャネルトランジスタＱ1はオン状態、ＮチャネルトランジスタＱ2はオフ状態となって、定電流源ＣＳ1からの定電流ＩrHにより出力トランジスタＱ0の入力容量を充電し、徐々にハイレベルになるので、出力トランジスタＱ0はオン状態となる。入力パルス信号Ｖinがハイレベルからローレベルに移行すると、ＰチャネルトランジスタＱ1はオフ状態、ＮチャネルトランジスタＱ2はオン状態となる。そして、定電流源ＣＳ2からの定電流ＩrLにより出力トランジスタＱ0の入力容量を放電し、徐々にローレベルになるので、出力トランジスタＱ0はオフ状態になる。したがって、定電流ＩrH，ＩrLの値を制御することにより、出力トランジスタＱ0の入力容量への充放電時間を変化させ、入力パルス信号Ｖinに対する出力トランジスタＱ0のゲート電極の電位Ｖgateの立上り時間あるいは立下り時間を制御する。これにより、出力電圧Ｖoutの立下り時間あるいは立上り時間を制御するものである。

下記の特許文献４では、コントロール装置は、正相のクロックパルスを第１の送信信号として伝送し、逆相のクロックパルスを第２の送信信号として伝送する。その際、第１の送信信号の"Ｌ"パルスに対して第２の送信信号の"Ｈ"パルスが、送信データが論理"１"の場合は時間ｔｄ１だけ進んだ信号となるようにし、送信データが論理"０"の場合は時間ｔｄ２だけ進んだ信号となるように変調して伝送する。データキャリア装置では、第１の送信信号から抽出したクロックを用いて第２の送信信号の遅延時間の変化を検出することによりデータ復調を行う。

特開２００３−６９６５３号公報 特開平６−６９９１１号公報 特開平１１−３４６１４７号公報 特開２００４−３６３６８４号公報

しかしながら、上述したデータキャリア装置には以下のような問題点がある。
まず、先に挙げた図２１に示す電源ＶＩＮ、接地ＧＮＤ、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡにそれぞれ４個の接点を設けたものでは、データ通信を行うために４個の接点が必要であったので、システムの小型化には適当なものではない。

また、図２２に示すデータキャリア装置９００において、端子Ａに入力されるパルス電圧ＶＡと端子Ｂに入力されるパルス電圧ＶＢに位相差が全くない場合には問題なく動作する。しかし、位相差がある場合には、２つのパルス電圧ＶＡ及びＶＢがともにＬレベル、又は共にＨレベルになる区間が生じるため、データキャリア装置９００に電力が供給されない区間が生じることとなり、データキャリア装置９００の安定動作の確保に問題がある。実際のシステム構成においては、コントロール装置におけるパルス電圧ＶＡを出力するタイミングとパルス電圧ＶＢを出力するタイミングとの内部回路遅延があったりする。また、コントロール装置からデータキャリア装置９００の端子Ａへの配線と端子Ｂへの配線における抵抗値、寄生容量などによるインピーダンスの違いがあったりする。そのため、端子Ａに入力されるパルス電圧ＶＡと端子Ｂに入力されるパルス電圧ＶＢに位相差を全く生じなくすることは非常に困難である。

図２４に示す構成では、直流電圧に伝送すべきデータを重畳するため、スレーブ２の回路がこのデータが重畳された電圧を電源電圧として動作する場合、電源電圧が大きく変動するためスレーブ２の内部回路の動作が不安定となることとなる。このため、安定したデータ通信が困難となる。また、スレーブ２の回路がデータが重畳された電圧を電源電圧としない場合、安定したデータ通信は可能となるが、回路を動作させるための電源電圧を供給するための入力端子が別に必要となることとなり、システムの大型化およびコストアップとなる。

また、図２５に示す構成では、出力トランジスタの入力容量への充放電時間を変化させ、入力パルス信号に対する出力トランジスタのゲート電極の電位の立上り時間あるいは立下り時間を制御する。しかし、出力トランジスタのゲート電極の電位が出力トランジスタがオン状態になるための閾値電圧より高くなる、あるいは低くなった瞬間に、出力トランジスタがオフ状態からオン状態へ、あるいはオン状態からオフ状態へと急峻に変化する。そのため、出力電圧の立下り時間あるいは立上り時間も急峻な変化となり、出力波形が低速に変化するようにした構成としては十分ではない。

本発明の目的は、２個の端子で双方向のデータ通信を可能にすることでシステムを小型化でき、厳密な精度が不要な簡単な回路構成で誤動作しにくい安定したデータ通信を可能にするデータ通信装置、データ通信システム及びデータ通信方法を提供することである。

本発明のデータ通信装置は、デューティ比が異なる部分を有し、かつパルス周波数が一定である受信信号を入力する信号端子と、第１の基準電圧を入力する基準電圧端子と、前記受信信号を基にクロック信号を生成するクロック生成回路と、前記受信信号のデューティ比を識別してデータ信号を生成するデータ信号生成回路と、前記信号端子に送信信号を出力する送信回路と、内部で生成された第２の基準電圧、前記受信信号及び前記第１の基準電圧を基に前記クロック生成回路、前記データ信号生成回路及び前記送信回路の電源電圧を生成するレギュレータ回路と、前記第２の基準電圧を生成する基準電圧回路と、前記第２の基準電圧に相関のある閾値を基に前記受信信号のパルスをレベルシフトするレベルシフト回路とを有し、前記レギュレータ回路は、前記第２の基準電圧に相関のある電源電圧を生成し、前記閾値と前記電源電圧との間に相関を有することを特徴とする。

また、本発明のデータ通信装置は、受信信号を入力する信号端子と、第１の基準電圧を入力する基準電圧端子と、前記受信信号を基にクロック信号を生成するクロック生成回路と、前記受信信号を基にデータ信号を生成するデータ信号生成回路と、前記クロック信号と前記データ信号を受信し、前記信号端子に送信信号を出力する送信回路と、内部で生成された第２の基準電圧、前記受信信号及び前記第１の基準電圧を基に前記クロック生成回路、前記データ信号生成回路及び前記送信回路の電源電圧を生成するレギュレータ回路と、前記第２の基準電圧を生成する基準電圧回路と、前記第２の基準電圧に相関のある閾値を基に前記受信信号のパルスをレベルシフトするレベルシフト回路とを有し、前記レギュレータ回路は、前記第２の基準電圧に相関のある電源電圧を生成し、前記閾値と前記電源電圧との間に相関を有することを特徴とする。

また、本発明のデータ通信システムは、第１のデータ通信装置及び第２のデータ通信装置が少なくとも信号端子を介して接続されるデータ通信システムであって、前記第１のデータ通信装置は、データに応じて、デューティ比が異なる部分を有し、かつパルス周波数が一定である信号を前記信号端子を介して前記第２のデータ通信装置に出力する電圧振幅変調回路と、前記信号端子に流れる電流に応じてデータ信号を生成する電流検出回路とを有し、前記第２のデータ通信装置は、デューティ比が異なる部分を有し、かつパルス周波数が一定である前記信号を受信信号として前記第１のデータ通信装置から入力する信号端子と、第１の基準電圧を入力する基準電圧端子と、前記受信信号を基にクロック信号を生成するクロック生成回路と、前記受信信号のデューティ比を識別してデータ信号を生成するデータ信号生成回路と、前記信号端子に送信信号を出力する送信回路と、内部で生成された第２の基準電圧、前記受信信号及び前記第１の基準電圧を基に前記クロック生成回路、前記データ信号生成回路及び前記送信回路の電源電圧を生成するレギュレータ回路と、前記第２の基準電圧を生成する基準電圧回路と、前記第２の基準電圧に相関のある閾値を基に前記受信信号のパルスをレベルシフトするレベルシフト回路とを有し、前記レギュレータ回路は、前記第２の基準電圧に相関のある電源電圧を生成し、前記閾値と前記電源電圧との間に相関を有することを特徴とする。

また、本発明のデータ通信方法は、デューティ比が異なる部分を有し、かつパルス周波数が一定である受信信号を信号端子に入力する受信信号入力ステップと、第１の基準電圧を基準電圧端子に入力する基準電圧入力ステップと、前記受信信号を基にクロック信号を生成するクロック信号生成ステップと、前記受信信号のデューティ比を識別してデータ信号を生成するデータ信号生成ステップと、前記信号端子に送信信号を出力する送信信号出力ステップと、内部で生成された第２の基準電圧、前記受信信号及び前記第１の基準電圧を基に電源電圧を生成する電源電圧生成ステップと、前記第２の基準電圧を生成する基準電圧生成ステップと、前記第２の基準電圧に相関のある閾値を基に前記受信信号のパルスをレベルシフトするレベルシフトステップとを有し、前記電源電圧生成ステップは、前記第２の基準電圧に相関のある電源電圧を生成し、前記閾値と前記電源電圧との間に相関を有することを特徴とする。

２個の端子で、双方向のデータ通信を可能にすることでシステムを小型化することができる。また、厳密な精度が不要な簡単な回路構成にて、誤動作しにくい安定したデータ通信を可能にすることができる。

次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態によるデータキャリア装置（データ通信装置）１０及びその駆動装置（データ通信装置）１５を含むデータ通信システムを示すブロック図である。図１において、１０はコントロール装置（データキャリア駆動装置）１５とのデータ通信を２個の接点で行うデータキャリア装置であり、ＩＮ端子（信号端子）とグランド（ＧＮＤ）端子（基準電圧端子）の２端子を有する。また、１５はコントロール装置としてのデータキャリア駆動装置である。このデータキャリア駆動装置１５とデータキャリア装置１０はＩＮ端子とＧＮＤ端子の２個の接点のみで接続され、この２個の接点を介してデータ通信を行う。このデータキャリア装置１０は、データキャリア駆動装置１５からデータキャリア装置１０のＩＮ端子−ＧＮＤ端子間へ入力される信号からデータキャリア装置１０を構成する全ての回路の電源を生成している。また、このデータキャリア装置１０は、レギュレータ回路１４と、クロック生成回路１１と、データ信号生成回路１２と、内部回路１３から構成されている。レギュレータ回路１４は、ＩＮ端子−ＧＮＤ端子間へ入力される信号からデータキャリア装置１０を構成する回路（クロック生成回路１１、データ信号生成回路１２及び内部回路１３）の電源電圧ＶＲＥＧを生成する。クロック生成回路１１は、ＩＮ端子から入力される信号からデータ通信に必要なクロック信号ＣＬＫを生成する。データ信号生成回路１２は、ＩＮ端子から入力される信号からデータ通信に必要なデータ信号ＤＡＴＡを生成する。内部回路１３は、これらのクロック信号ＣＬＫとデータ信号ＤＡＴＡが入力され、これらを基にしてデータキャリア駆動装置１５とのデータ通信を行う。この内部回路１３は、定電流Ｉｔを引くあるいは出す手段を有している。内部回路１３は、この定電流Ｉｔを制御用信号Ｖｔによりオンオフ制御し、この定電流Ｉｔの有無をデータキャリア駆動装置１５によって検出することにより、データキャリア装置１０から送信するデータ信号とする。

データキャリア駆動装置１５は、データに応じて、デューティ比が異なる部分を有し、かつパルス周波数が一定である送信信号をＩＮ端子を介してコントロール回路１０に出力する電圧振幅変調回路を有する。更にデータキャリア駆動装置１５は、ＩＮ端子に流れる電流に応じてデータ信号を生成する電流検出回路を有する。

次に、図１のシステムの動作について図２のタイミングチャートを用いて説明する。データキャリア装置１０のＩＮ端子には、データキャリア駆動装置１５からパルス電圧が入力される。そのパルス電圧は、電圧振幅のハイレベル（Ｈレベル）がＶ１、ローレベル（Ｌレベル）がV２とする周波数一定で、パルスのＨレベル期間（デューティ）がｄｕｔｙ１とｄｕｔｙ２の２つの値を有するパルス電圧である。ｄｕｔｙ１のパルスとｄｕｔｙ２のパルスとでは、デューティ比が異なる。ＧＮＤ端子は、基準電圧としてのＧＮＤ電位に接続される。このとき、パルス電圧のＬレベルであるＶ２はレギュレータ回路１４の出力電圧に対して十分大きいこととなる。このレギュレータ回路１４の出力電圧が他の回路の電源電圧となり、データキャリア装置１０のＩＮ端子に入力されるパルス電圧に依らず一定の電圧で動作することとなる。クロック生成回路１１は、このＩＮ端子に入力されるパルス電圧と、例えば、パルス電圧の立ち上がりと、クロック信号ＣＬＫの立ち上がりを同期させたクロック信号ＣＬＫを生成する。クロック信号ＣＬＫの周波数は、ＩＮ端子に入力されるパルス電圧の周波数と同じ周波数である。

また、データ信号生成回路１２は、データキャリア装置１０のＩＮ端子に入力されるパルス電圧のＨレベル期間（デューティ）がｄｕｔｙ１であるか、ｄｕｔｙ２であるかを識別する（デューティ比を識別する）。そして、データ信号生成回路１２は、これに対応した信号をデータ信号ＤＡＴＡとして生成する。データ信号ＤＡＴＡは、クロック信号ＣＬＫの立ち下がり時に、ＩＮ端子の電圧がＨレベルであればＨレベルを出力維持し、ＩＮ端子の電圧がＬレベルであればＬレベルを出力維持する。こうして生成したクロック信号ＣＬＫとデータ信号ＤＡＴＡとを、図１のデータキャリア装置１０の内部回路１３に入力することで、コントロール装置１５とのデータ通信を行う。

ここで、この内部回路１３は、ＩＮ端子に接続され、データキャリア駆動装置１５に対するデータ送信手段（送信回路）として定電流Ｉｔを引くあるいは出すスイッチ回路を有し、ＩＮ端子に送信信号を出力する。そのスイッチ回路は、図１に示すように、内部回路１３の外に設けてもよい。この定電流Ｉｔは、スイッチ回路の制御用信号Ｖｔによりオンオフ制御さる。データキャリア駆動装置１５は、この定電流Ｉｔの有無を、例えば、データキャリア駆動装置１５の電圧供給端子とデータキャリア装置１０のＩＮ端子間に抵抗を挿入し、定電流Ｉｔの有無により生じる抵抗に発生する電位差として検出するなどの方法を行う。これにより、データキャリア駆動装置１５は、データキャリア装置１０からデータ信号を受信することとなる。

このとき、図２のタイミングチャートに示すように、データキャリア装置１０が定電流Ｉｔを引くあるいは出す（送信信号を出力する）のは、データキャリア装置１０のＩＮ端子に入力されるパルス電圧の電圧振幅がＨレベル期間内に限定するのが有効である。これは、例えば、データキャリア装置１０から定電流Ｉｔを引く場合において、前述のように、データキャリア駆動装置１５におけるデータキャリア装置１０からのデータ信号受信手段としてＩＮ端子間に抵抗を挿入する。すると、この抵抗値と定電流Ｉｔによる電圧降下△Ｖが生じることとなる。ここで、データキャリア装置１０を構成するすべての回路は、ＩＮ端子−ＧＮＤ端子間の電圧を基にして回路の電源と生成している。そのため、データキャリア装置１０のＩＮ端子に入力されるパルス電圧の電圧振幅がＬレベル期間中に定電流Ｉｔを引くと、この定電流Ｉｔを引いた際の挿入抵抗による電圧降下の影響により、実効的なＩＮ端子−ＧＮＤ端子間の電圧が低下することとなる。データキャリア装置１０における内部回路の電源電圧が低下し、安定動作の妨げになる可能性がある。また、データキャリア装置１０からのデータ信号受信手段として、ＩＮ端子に接続された抵抗の電圧値を検出する方法を用いた場合を考える。その場合、ある定電流Ｉｔに対する検出精度を上げる方法として、このＩＮ端子に接続された抵抗値を大きくすることにより、抵抗に発生する電圧値を大きくすることが有効となる。しかし、その際には、定電流Ｉｔを引いた際の抵抗による電圧降下値も大きくなることとなり、実効的なＩＮ端子−ＧＮＤ端子間の電圧が大きく低下することとなり、データキャリア装置１０における内部回路の安定動作の妨げになる可能性がある。したがって、動作電圧条件の制約の緩やかな、ＩＮ端子に入力されるパルス電圧の電圧振幅がＨレベル期間内に定電流Ｉｔを引く期間を限定するのが有効となる。

図３は、本実施形態によるデータキャリア装置及びその駆動装置を含むデータ通信システムを示すブロック図であり、図1に示す構成を更に具体的に示すものである。図３において、２０はコントロール装置（データキャリア駆動装置）２５とのデータ通信を２個の接点で行うデータキャリア装置であり、ＩＮ端子とＧＮＤ端子の２端子を有する。また、２５はコントロール装置としてのデータキャリア駆動装置である。このデータキャリア駆動装置２５とデータキャリア装置２０は信号端子としてのＩＮ端子と基準電圧端子としてのＧＮＤ端子の２個の接点のみで接続され、この２個の接点を介してデータ通信を行う。データキャリア装置２０は、データキャリア駆動装置２５からデータキャリア装置２０のＩＮ端子−ＧＮＤ端子間へ入力される信号からレギュレータ回路２４により定電圧ＶＲＥＧを生成し、データキャリア装置２０を構成する全ての回路に電源電圧を供給している。また、このデータキャリア装置２０は、クロック生成回路２１と、データ信号生成回路２２と、内部回路２３から構成されている。クロック生成回路２１は、ＩＮ端子から入力される信号からデータ通信に必要なクロック信号ＣＬＫを生成する。データ信号生成回路２２は、ＩＮ端子から入力される信号からデータ通信に必要なデータ信号ＤＡＴＡを生成する。内部回路２３は、これらのクロック信号ＣＬＫとデータ信号ＤＡＴＡが入力され、これらを基にしてデータキャリア駆動装置２５とのデータ通信を行う。この内部回路２３は、定電流Ｉｔを引くあるいは出す手段を有し、この定電流Ｉｔを制御用信号Ｖｔによりオンオフ制御する。データキャリア駆動装置２５は、この定電流Ｉｔの有無を検出することにより、データキャリア装置２０からデータ信号を受信する。

ここで、レギュレータ回路２４は、データキャリア装置２０のＩＮ端子−ＧＮＤ端子間へ入力される信号のＨレベルがＶ１、ＬレベルがＶ２とすると、このＬレベルＶ２よりも低い電圧ＶＲＥＧを生成し、内部容量Ｃｏで保持する。この出力電圧ＶＲＥＧは、データキャリア装置２０を構成する回路の電源電圧となる。また、クロック生成回路２１は、具体的な回路の一例として、レベルシフト回路２１１と、１／２分周回路２１２と、遅延回路２１３と、ＥＸ−ＯＲ（排他的論理和）回路２１４から構成される。レベルシフト回路２１１は、データキャリア駆動装置２５からデータキャリア装置２０のＩＮ端子に入力されるパルス電圧の電圧振幅を、レギュレータ回路２４の出力電圧である電圧ＶＲＥＧ（＝Ｖ３）と基準電圧端子としてのＧＮＤ端子電位へと変換する。すなわち、レベルシフト回路２１１は、ＩＮ端子のパルス電圧を電圧ＶＲＥＧとＧＮＤ端子電位へとレベルシフトする。１／２分周回路２１２は、このレベルシフト回路２１１からの信号を１／２分周する。遅延回路２１３は、この１／２分周回路２１２からの信号を遅延させる。ＥＸ−ＯＲ回路（論理演算回路）２１４は、これらの１／２分周回路２１２と遅延回路２１３の２つの出力信号を基にＥＸ−ＯＲ演算（論理演算結果）を行って、内部回路２３を動作させるためのクロック信号ＣＬＫを出力する。また、データ信号生成回路２２は、具体的な回路の一例として、Ｄフリップフロップ回路２２１より構成される。Ｄフリップフロップ回路２２１は、ＥＸ−ＯＲ回路２１４からの信号がクロック信号ＣＬＫとして入力され、また、レベルシフト回路２１１からの信号を入力信号として、クロック信号ＣＬＫに同期して動作する。そして、Ｄフリップフロップ回路２２１は、レベルシフト回路２１１からの信号がＨレベルにあるか、Ｌレベルにあるかを判定して、これに対応する出力信号をデータキャリア駆動装置２５とのデータ通信を行うためのデータ信号ＤＡＴＡとして出力する。

次に、図３のシステムの動作について図４のタイミングチャートを用いて説明する。ＩＮ端子には、電圧振幅のＨレベルがＶ１、ＬレベルがＶ２とする周波数一定で、パルスのＨレベル期間（デューティ）がｄｕｔｙ１とｄｕｔｙ２の２つの値を有するパルス電圧が入力される。このとき、パルス電圧のＬレベルであるＶ２はレギュレータ回路２４の出力電圧ＶＲＥＧに対して十分大きいこととなる。このＩＮ端子に入力されるパルス電圧をレベルシフト回路２１１により、例えば、ＨレベルをＶＲＥＧ（＝Ｖ３）、Ｌレベルを基準電圧端子としてのＧＮＤ電位となるように電圧振幅変換を行う。

ここで、クロック生成回路２１の動作について図５のタイミングチャートを用いて説明する。１／２分周回路２１２は、レベルシフト回路２１１からの出力信号を１／２分周する。この１／２分周回路２１２からの出力信号は、レベルシフト回路２１１からの出力信号の立ち上がりに同期して、ＨレベルとＬレベルの切り替えが行われることとなる。レベルシフト回路２１１からの出力信号の周波数のみで１／２分周回路２１２からの出力信号の周波数は設定されることとなる。

次に、遅延回路２１３は、この１／２分周回路２１２からの出力信号を入力し、この信号をある一定の遅延時間ｄ１だけ遅延させて出力する。ＥＸ−ＯＲ回路２１４は、これらの１／２分周回路２１２からの出力信号と、遅延回路２１３からの出力信号とを入力して、ＥＸ−ＯＲ演算を行う。すると、ＥＸ−ＯＲ回路２１４は、レベルシフト回路２１１からの出力信号の周波数と一致した周波数を持ち、レベルシフト回路２１１からの出力信号の立ち上がりのタイミングに同期した信号を持つクロック信号ＣＬＫを生成することができる。例えば、遅延時間ｄ１をデータキャリア駆動装置２５からデータキャリア装置２０のＩＮ端子に入力されるパルス電圧の周期の１／２に設定する。すると、ＥＸ−ＯＲ回路２１４は、ＩＮ端子に入力されるパルス電圧の周波数と同じ周波数を有し、デューティ比が５０％であるクロック信号ＣＬＫを生成することができる。

次に、データ信号生成回路２２であるＤフリップフロップ回路２２１に、ＥＸ−ＯＲ回路２１４からの出力信号をクロック信号ＣＬＫとして、レベルシフト回路２１１からの信号を入力信号としてそれぞれ入力する。ここで、図４のタイミングチャートに示すように、クロック信号ＣＬＫの立ち下がりエッジを、Ｄフリップフロップ回路２２１を動作させるためのクロック信号とする。すると、このクロック信号ＣＬＫの立ち下がりに同期して、レベルシフト回路２１１からの信号がＨレベルにあるか、Ｌレベルにあるかに対応して、Ｄフリップフロップ２２１は動作する。例えば、レベルシフト回路２１１からの信号がＨレベルであれば、Ｄフリップフロップ回路２２１の出力信号がＨレベル、レベルシフト回路２１１からの信号がＬレベルであれば、Ｄフリップフロップ回路２２１の出力信号がＬレベルになる。このように、Ｄフリップフロップ回路２２１の出力信号が切り替わる。クロック信号ＣＬＫの立ち下がりエッジにおいて、レベルシフト回路２１１からの信号がＨレベルにあるか、Ｌレベルにあるかを決めているのは、データキャリア駆動装置２５からデータキャリア装置２０のＩＮ端子に入力されるパルス電圧のデューティ比である。そのため、このＤフリップフロップ回路２２１の出力信号の切り替わりは、ＩＮ端子に入力されるパルス電圧のデューティ比の切り替わりと対応している。したがって、データキャリア駆動装置２５からのデータ信号として、ＩＮ端子に入力されるパルス電圧のデューティ比を制御し、このデューティ比をＤフリップフロップ回路２２１により識別する。これにより、Ｄフリップフロップ回路２２１の出力信号を、データキャリア駆動装置２５からのデータ受信信号とすることが可能となる。

クロック生成回路２１からの出力信号であるクロック信号ＣＬＫとデータ信号生成回路２２からの出力信号であるデータ信号ＤＡＴＡとを、図３の内部回路２３に入力することで、データキャリア駆動装置２５とのデータ通信を行うことが可能となる。ここで、この内部回路２３には、データキャリア駆動装置２５へのデータ送信手段として定電流Ｉｔを引くあるいは出す回路が存在している。データキャリア駆動装置２５は、このデータキャリア装置２０からの電流を、例えば、データキャリア駆動装置２５の電圧供給端子とデータキャリア装置２０のＩＮ端子間に挿入した抵抗間の電位差として検出するなどの方法を行う。このようにして、データキャリア駆動装置２５は、データキャリア装置２０からデータ信号を受信することとなる。

ここで、本実施形態においては、図２２及び図２３の２端子のみでデータ通信を行うデータキャリア装置にて行われているような、互いに逆相関係にある２つのパルス電圧を印加する方法ではない。そのため、印加される２つのパルス電圧に位相差がある場合に生じる、データキャリア装置に電力が供給されない区間が発生しないため、内部回路を動作させるために必要な電源を安定して供給することができる。そして、電源の瞬低時などに生じる可能性のある内部回路の誤動作を防止することが可能となる。

また、データキャリア装置２０のクロック生成回路２１により生成するクロック信号ＣＬＫの周波数は、データキャリア駆動装置２５からデータキャリア装置２０のＩＮ端子に入力されるパルス電圧の周波数と同期させることができる。そのため、データキャリア駆動装置２５からデータキャリア装置２０のＩＮ端子に入力されるパルス電圧の周波数の設定値が変更あるいは変動しても、データキャリア装置２０のクロック生成回路２１により生成するクロック信号ＣＬＫはその周波数に同期する。そのため、厳密なタイミング設計などを行う必要がなく全体のシステム設計を容易にすることが可能となる。

また、データキャリア駆動装置２５は一般的に、汎用のマイコンなどにより構成されることが多く、このマイコンを駆動するためのクロック信号の周波数はＭＨｚ以上の単位を有する非常に高い周波数である。そして、そのクロック信号の周波数は、データキャリア駆動装置２５からデータキャリア装置２０のＩＮ端子に入力されるパルス電圧と比較して十分に高い周波数となる。したがって、このマイコンを駆動するためのクロック信号を用いれば、データキャリア駆動装置２５からデータキャリア装置２０のＩＮ端子に入力されるパルス電圧のＨレベル期間（デューティ）を制御することは容易である。この点も、厳密なタイミング設計などを行う必要がなく全体のシステム設計を容易にすることを可能とする。

また、データキャリア駆動装置へのデータ送信手段として定電流Ｉｔを引くあるいは出す回路構成を有しており、データキャリア装置を構成する回路の電源をインピーダンス変換させる目的で短絡する方法をとっていない。ＩＮ端子に入力されるパルス電圧には最低でもＶ２の電位が印加されるため、低ノイズで誤動作しにくい安定した回路動作を可能とする。

また、データキャリア装置２０のＩＮ端子に入力されるような、パルス振幅を有し、ノイズ成分が多い電源電圧においても、レギュレータ回路２４の出力電圧を内部回路の電源電圧としている。そのため、内部回路の安定した動作が可能となり、また、内部回路の電源電圧を供給するための新たな端子が不要となるため、安価なコストでシステムを構成することが可能となる。

また、データキャリア装置２０の内部回路がデータキャリア装置２０のクロック生成回路２１にて生成したクロック信号に同期して動作する場合を考える。その場合、この内部回路が動作する際に過渡的に流れる大きな消費電流は、瞬間的には、レギュレータ出力電圧ＶＲＥＧを保持する容量Ｃｏから供給されるためレギュレータ出力電圧ＶＲＥＧが低下する。その後、レギュレータ回路２４が出力電圧の低下を検出して出力電圧を上昇させるように帰還がかかってレギュレータ出力電圧が上昇することとなるが、本実施形態においては、ＩＮ端子には周波数一定の信号が入力される。そのため、データキャリア装置２０のクロック生成回路２１にて生成したクロック信号も周波数一定となる。そのため、内部回路がクロック信号に同期して動作するために生じるレギュレータ出力電圧の低下も周波数も一定となる。レギュレータ回路に要求されるレギュレータ出力電圧を上昇させる帰還がかかる応答速度も、この周波数に対して十分速いように設計すればよいだけであるので、レギュレータ回路２４の設計が容易となる。レギュレータ回路２４の出力電圧ＶＲＥＧを電源電圧とするデータキャリア装置２０の内部回路の安定した動作を可能とする。

また、クロック生成回路２１及びデータ信号生成回路２２は、論理回路によりほとんどの回路を構成しているため、厳密なアナログ電位に依存して回路常数が支配されることがない。このため、ＩＮ端子に入力されるような、パルス振幅を有し、ノイズ成分が多い電源電圧においても、また、内部回路の多くがクロック信号に同期して動作する際に発生するノイズ成分が多い回路構成においても、十分安定した回路動作が可能となる。

また、データ信号生成回路２２において、このタイミングを決めている遅延回路２１３の遅延時間は、データキャリア駆動装置２５からデータキャリア装置２０のＩＮ端子に入力されるパルス電圧のデューティ比を識別できれば良いだけである。したがって、ＩＮ端子に入力されるパルス電圧のデューティ比が十分大きく異なっていれば、厳密な遅延時間の設定は必要なく、簡単な構成の回路にて遅延回路を実現することが可能となる。

（第２の実施形態）
図６は、本発明の第２の実施形態によるデータキャリア装置２０の構成例を示すブロック図である。データキャリア装置２０は、内部回路の電源電圧を出力するレギュレータ回路３２、クロック生成回路２１内のレベルシフト回路３３、それらの回路の基準電圧Ｖｂを生成する基準電圧回路３１、及び電流制御回路３４を有する。基準電圧Ｖｂは、データキャリア装置２０内で生成される電圧で、例えばバンドギャップ基準電圧を生成するバンドギャップ基準電圧発生回路により生成される。電流制御回路３４は、図１の内部回路１３内のスイッチ回路に対応し、レベルシフト回路３３の出力信号Ｖｓによってデータ送信手段としての電流を制御する。図６に示す回路構成において、３１は基準電圧回路であり、３２はレギュレータ回路であり、３３はレベルシフト回路であり、３４はデータ信号送信手段としての電流を制御する電流制御回路である。基準電圧回路３１からの出力電圧Ｖｂが基準電圧として、レギュレータ回路３２とレベルシフト回路３３にそれぞれ入力される。また、レベルシフト回路３３の出力信号Ｖｓがデータ送信手段としての電流を制御する電流制御回路３４に入力されている。

ここで、図６に示す回路の動作について図７のタイミングチャートを用いて説明する。データキャリア装置２０のＩＮ端子には、電圧振幅のＨレベルがＶ１、ＬレベルがＶ２とする周波数一定で、パルスのＨレベル期間（デューティ）がｄｕｔｙ１とｄｕｔｙ２の２つの値を有するパルス電圧が入力される。ここで、データキャリア装置２０にはデータキャリア駆動装置２５へのデータ送信手段として定電流Ｉｔを引くあるいは出すスイッチ回路が存在している。データキャリア駆動装置２５は、この定電流Ｉｔの有無を、例えば、データキャリア駆動装置２５の電圧供給端子とデータキャリア装置２０のＩＮ端子間に抵抗を挿入し、定電流Ｉｔの有無により生じる抵抗に発生する電位差△Ｖとして検出するなどの方法を行う。これにより、データキャリア駆動装置２５は、データキャリア装置２０からデータ信号を受信することとなる。

このとき、図７のタイミングチャートに示すように、データキャリア装置２０からの定電流Ｉｔを引くあるいは出すのは、データキャリア装置２０のＩＮ端子に入力されるパルス電圧ＶＩＮの電圧振幅がＨレベル期間内に限定するのが有効である。例えば、定電流Ｉｔを引く場合において、前述のように、データキャリア駆動装置２５におけるデータキャリア装置２０からデータ信号を受信する手段としてＩＮ端子間に抵抗を挿入すると、この抵抗値と定電流Ｉｔによる電圧降下△Ｖが生じる。ここで、データキャリア装置２０のＩＮ端子に入力されるパルス電圧ＶＩＮの電圧振幅がＬレベル期間中に定電流Ｉｔを引くと、データキャリア装置２０を構成するすべての回路は、ＩＮ端子−ＧＮＤ端子間の電圧を基にして回路の電源電圧を生成している。そのため、この定電流Ｉｔを引いた際の挿入抵抗による電圧降下の影響により、実効的なＩＮ端子−ＧＮＤ端子間の電圧が低下することとなり、データキャリア装置２０における内部回路の電源電圧が低下し、安定動作の妨げになる可能性がある。また、データキャリア装置２０からのデータ信号を受信する手段として、ＩＮ端子に接続された抵抗の電圧値を検出する方法を用いた場合、ある定電流Ｉｔに対する検出精度を上げる方法として、このＩＮ端子に接続された抵抗値を大きくする方法がある。この場合、抵抗に発生する電圧値を大きくすることが有効となる。しかし、その際には、定電流Ｉｔを引いた際の抵抗による電圧降下値も大きくなることとなり、実効的なＩＮ端子−ＧＮＤ端子間の電圧が大きく低下することとなり、データキャリア装置２０における内部回路の安定動作の妨げになる可能性がある。したがって、動作電圧条件の制約の緩やかな、ＩＮ端子に入力されるパルス電圧の電圧振幅がＨレベル期間内に定電流Ｉｔを引く期間を限定するのが有効となる。

ＩＮ端子に入力される電圧振幅がＨレベルかＬレベルかを検出する方法として、レベルシフト回路３３がＩＮ端子に入力される電圧の立ち上がり時には立ち上がり閾値電圧Ｖｒ、立ち下がり時には立ち下がり閾値電圧Ｖｆを有する電圧の絶対値を検出する。その回路構成で、これらの立ち上がり閾値電圧Ｖｒと立ち下がり閾値電圧Ｖｆを、基準電圧回路３１からの基準電圧Ｖｂを基に設定する場合、図７のタイミングチャートに示すように、以下のように動作する。まず、ＩＮ端子に入力される電圧ＶＩＮの振幅がＬレベルにおいてレベルシフト回路３３の出力信号ＶｓがＬレベルである状態から、ＩＮ端子に入力される電圧ＶＩＮの振幅がＨレベルになるとき、立ち上がり閾値電圧Ｖｒを超えたことを検出する。その検出により、レベルシフト回路３３の出力信号ＶｓがＨレベルになる。次に、ＩＮ端子に入力される電圧振幅がＨレベルからＬレベルになるとき、立ち下がり閾値電圧Ｖｆを超えたこと（未満になったこと）を検出してレベルシフト回路３３の出力信号ＶｓがＬレベルになる。このレベルシフト回路３３からの出力信号Ｖｓが、データ送信手段としての電流を制御する電流制御回路３４に入力される。そして、レベルシフト回路３３からの出力信号ＶｓがＨレベルの期間、すなわち、ＩＮ端子に入力される電圧ＶＩＮの振幅がＨレベルの期間に限定してデータ送信手段としての電流Ｉｔが流れるように制御される。

このとき、このデータ送信手段としての電流Ｉｔが流れたとき、データキャリア駆動装置２５がデータキャリア装置２０からのデータ信号を受信する手段としてＩＮ端子間に抵抗を挿入すると、この抵抗値と電流Ｉｔによる電圧降下△Ｖが生じることとなる。また、レベルシフト回路３３において、ＩＮ端子に入力される電圧が立ち上がり閾値電圧Ｖｒあるいは立ち下がり閾値電圧Ｖｆを超えたことを検出して出力信号Ｖｓが切り替わるまでには回路の反応時間がある。そのため、この反応時間とデータ信号受信手段としての抵抗値と電流Ｉｔによる電圧降下△Ｖを考慮すると、図７のタイミングチャートに示すように、以下の動作を行う。ＩＮ端子に入力される電圧ＶＩＮの振幅がＬレベルからＨレベルになるとき、立ち上がり閾値電圧Ｖｒを超えたことを検出してレベルシフト回路３３からの出力信号ＶｓがＨレベルに切り替わり、データ送信手段としての電流Ｉｔが流れ始める。そして、データ信号受信手段としての抵抗値と電流Ｉｔによる電圧降下△Ｖが発生するには、ＩＮ端子に入力される電圧ＶＩＮの振幅は立ち上がり閾値電圧Ｖｒから十分高い電圧にする。同様に、ＩＮ端子に入力される電圧振幅がＨレベルからにＬレベルになるとき、立ち下がり閾値電圧Ｖｆを超えたことを検出してレベルシフト回路３３からの出力信号ＶｓがＬレベルに切り替わり、データ送信手段としての電流Ｉｔが流れなくなる。そして、データ信号受信手段としての抵抗値と電流Ｉｔによる電圧降下△Ｖが消滅するには、ＩＮ端子に入力される電圧ＶＩＮの振幅は立ち下がり閾値電圧Ｖｆから十分低い電圧にする。

ここで、図６に示すように、基準電圧回路３１からの出力電圧Ｖｂが基準電圧として、レギュレータ回路３２とレベルシフト回路３３にそれぞれ入力される。この基準電圧Ｖｂにより、レギュレータ回路３２の出力電圧ＶＲＥＧと、レベルシフト回路３３の立ち上がり閾値電圧Ｖｒと立ち下がり閾値電圧Ｖｆとをそれぞれ設定することとなる。これらの出力電圧ＶＲＥＧと立ち上がり閾値電圧Ｖｒと立ち下がり閾値電圧Ｖｆとが基準電圧Ｖｂと相関を持つこととなる。

したがって、基準電圧回路３１からの出力電圧Ｖｂが低い場合、図８に示すように、ＩＮ端子に入力される電圧ＶＩＮの振幅がＨレベルからＬレベルになるとき、立ち下がり閾値電圧Ｖｆが低い。そのため、この立ち下がり閾値電圧Ｖｆを超えたことを検出してレベルシフト回路３３からの出力信号ＶｓがＬレベルに切り替わり、データ送信手段としての電流Ｉｔが流れなくなる。データ信号受信手段としての抵抗値と電流Ｉｔによる電圧降下△Ｖが消滅するには、ＩＮ端子に入力される電圧ＶＩＮの振幅は立ち下がり閾値電圧Ｖｆから十分低い電圧となり、ＩＮ端子に入力される電圧ＶＩＮの振幅のＬレベルより低い電圧となる。

レギュレータ回路３２の出力電圧ＶＲＥＧとレベルシフト回路３３の立ち下がり閾値電圧Ｖｆとに相関がない場合、ＩＮ端子に入力される電圧信号ＶＩＮが、設定したＩＮ端子に入力される電圧振幅のＬレベルより低い電圧となる。そのため、レギュレータ回路３２の出力電圧ＶＲＥＧが低下してしまい、この出力電圧ＶＲＥＧを電源電圧とする他の回路の安定動作の妨げになる恐れがある。しかし、本実施形態においては、レギュレータ回路３２の出力電圧ＶＲＥＧとレベルシフト回路３３の立ち下がり閾値電圧Ｖｆとに相関があるため、基準電圧回路３１からの出力電圧Ｖｂが低い場合には、レギュレータ回路３２の出力電圧ＶＲＥＧも低い電圧となる。ＩＮ端子に入力される電圧信号ＶＩＮが、設定したＩＮ端子に入力される電圧振幅のＬレベルより低い電圧となることの影響を受けることがなく、この出力電圧ＶＲＥＧを電源電圧とする他の回路が安定動作できることとなる。

また、基準電圧回路３１からの出力電圧Ｖｂが高い場合、図９に示すように、レギュレータ回路３２の出力電圧ＶＲＥＧが高い。ＩＮ端子に入力される電圧信号ＶＩＮが、設定したＩＮ端子に入力される電圧振幅のＬレベルより低い電圧になると、レギュレータ回路３２の出力電圧ＶＲＥＧが低下してしまい、この出力電圧ＶＲＥＧを電源電圧とする他の回路の安定動作の妨げになる恐れがある。しかし、本実施形態では、レギュレータ回路３２の出力電圧ＶＲＥＧとレベルシフト回路３３の立ち下がり閾値電圧Ｖｆとに相関があるため、基準電圧回路３１からの出力電圧Ｖｂが高い場合には、レベルシフト回路３３の立ち下がり閾値電圧Ｖｆも高い電圧となる。この立ち下がり閾値電圧Ｖｆを超えたことを検出してレベルシフト回路３３からの出力信号ＶｓがＬレベルに切り替わり、データ送信手段としての電流Ｉｔが流れなくなる。データ信号受信手段としての抵抗値と電流Ｉｔによる電圧降下△Ｖが消滅するときのＩＮ端子に入力される電圧ＶＩＮの振幅は、設定したＩＮ端子に入力される電圧振幅のＬレベルより十分高い電圧となる。データ信号受信手段としての抵抗値と電流Ｉｔによる電圧降下△Ｖの影響を受けることがなく、この出力電圧ＶＲＥＧを電源電圧とする他の回路が安定動作できることとなる。

したがって、本実施形態においては、基準電圧回路３１からの出力電圧Ｖｂが基準電圧として、レギュレータ回路３２とレベルシフト回路３３にそれぞれ入力される。この基準電圧Ｖｂにより、レギュレータ回路３２の出力電圧ＶＲＥＧと、レベルシフト回路３３の立ち上がり閾値電圧Ｖｒと立ち下がり閾値電圧Ｖｆとをそれぞれ設定することとなる。これらの出力電圧ＶＲＥＧと立ち上がり閾値電圧Ｖｒと立ち下がり閾値電圧Ｖｆとが相関を持つこととなるため、データ信号受信手段としての抵抗値と電流Ｉｔによる電圧降下△Ｖの影響を受けることがない。レギュレータ回路３２の出力電圧ＶＲＥＧを電源電圧とする他の回路が安定動作できることとなり、誤動作のない安定したデータ通信が可能となる。

（第３の実施形態）
図１０は、本発明の第３の実施形態によるデータキャリア装置２０における内部回路の電源電圧となるレギュレータ回路３２及びクロック生成回路２１内のレベルシフト回路３３とそれらの回路の基準電圧となる基準電圧回路３１の回路の一例を示す図である。本実施形態は、レギュレータ回路３２及びレベルシフト回路３３を具体的に示すものである。図１０に示す回路において、基準電圧回路３１として電圧源Ｖｂがある。電圧源Ｖｂは、例えばバンドギャップ基準電圧を生成するバンドギャップ基準電圧発生回路である。

また、レギュレータ回路３２として、基準電圧として電圧源Ｖｂが増幅回路ＡＭＰの−側入力端子に入力され、増幅回路ＡＭＰの出力端子がＰＭＯＳ（ＰチャネルＭＯＳ電界効果トランジスタ）Ｍ１のゲート端子に接続される。トランジスタＭ１のソース端子が電源であるＶＩＮに接続されており、トランジスタＭ１のドレイン端子がレギュレータ回路３２の出力端子ＶＲＥＧに接続されている。出力端子ＶＲＥＧと増幅回路ＡＭＰの＋側入力端子との間に抵抗Ｒ１が接続され、増幅回路ＡＭＰの＋側入力端子とＧＮＤ電位との間に抵抗Ｒ２が接続されている。

また、レベルシフト回路３３として、基準電圧として電圧源Ｖｂがコンパレータ回路ＣＭＰの＋側入力端子に入力され、電源電圧ＶＩＮを抵抗Ｒ３、Ｒ４及びＲ５で抵抗分割した電圧をコンパレータ回路ＣＭＰの−側入力端子に入力する。コンパレータ回路ＣＭＰの出力端子がレベルシフト回路３３の出力電圧Ｖｓとして出力されるとともに、ヒステリシス電圧制御ＮＭＯＳ（ＮチャネルＭＯＳ電界効果トランジスタ）Ｍ２のゲート端子に接続される。トランジスタＭ２のドレイン端子は抵抗Ｒ４及びＲ５に接続され、トランジスタＭ２のソース端子がＧＮＤ電位に接続される。

図１０に示す回路の動作について説明する。レギュレータ回路３２は基準電圧源Ｖｂにより、出力電圧ＶＲＥＧが設定され、その電圧は以下となる。
VREG＝（R1＋R2）／R2×Vb

また、レベルシフト回路３３は基準電圧源Ｖｂにより、立ち上がり閾値電圧Ｖｒと立ち下がり閾値電圧Ｖｆが設定され、その電圧は以下となる。
立ち上がり閾値電圧Vr＝（R3＋R4）／R4×Vb
立ち下がり閾値電圧Vf＝（R3＋R4＋R5）／（R4＋R5）×Vb

ここで、レギュレータ回路３２の出力電圧ＶＲＥＧと、レベルシフト回路３３の立ち上がり閾値電圧Ｖｒ及び立ち下がり閾値電圧Ｖｆはそれぞれ基準電圧Ｖｂに比例するように設定されることとなる。

したがって、本実施形態においては、レギュレータ回路３２の出力電圧ＶＲＥＧとレベルシフト回路３３の立ち上がり閾値電圧Ｖｒと立ち下がり閾値電圧Ｖｆとが相関を持つこととなる。そのため、データ信号受信手段としての抵抗値と電流Ｉｔによる電圧降下△Ｖの影響を受けることがなく、レギュレータ回路３２の出力電圧ＶＲＥＧを電源電圧とする他の回路が安定動作できることとなり、誤動作のない安定したデータ通信が可能となる。

（第４の実施形態）
図１１は、本発明の第４の実施形態によるデータキャリア装置２０及びその駆動装置２５を含むデータ通信システムを示すブロック図であり、図1に示す構成を更に具体的に示すものである。図１１は、図３に対して、データキャリア装置２０内の電流制御回路２６が異なり、その他の点は同じである。電流制御回路２６は、図６の電流制御回路３４に対応し、内部回路２３から定電流制御用信号Ｖｔを入力し、定電流制御用信号Ｖｔに応じてＩＮ端子に流れる定電流Ｉｔを流すか否かを制御し、送信信号をＩＮ端子に出力する。内部回路２３は、レベルシフト回路２２１の出力信号Ｖｓを基に定電流制御信号Ｖｔを生成する。

図１２は、本実施形態によるデータキャリア装置２０における電流制御回路２６の構成例を示すブロック図であり、図１１の電流制御回路２６を具体的に示すものである。図１２に示す電流制御回路において、１３１は遅延回路であり、１３２は定電流回路という構成となっている。定電流制御信号Ｖｔが遅延回路１３１に入力される。遅延回路１３１は、定電流制御信号Ｖｔを遅延させる。定電流回路１３２は、遅延回路１３１の出力信号に応じて定電流を流すか否かを制御する制御回路である。

ここで、図１２に示す回路の動作について図１３のタイミングチャートを用いて説明する。データキャリア装置２０のＩＮ端子には、電圧振幅のＨレベルがＶ１、ＬレベルがＶ２とする周波数一定で、パルスのＨレベル期間（デューティ）がｄｕｔｙ１とｄｕｔｙ２の２つの値を有するパルス電圧ＶＩＮが入力される。ここで、データキャリア装置２０にはデータキャリア駆動装置２５へのデータ送信手段として定電流Ｉｔを引くあるいは出すスイッチ回路が存在している。データキャリア駆動装置２５は、この定電流Ｉｔの有無を、例えば、データキャリア駆動装置２５の電圧供給端子とデータキャリア装置２０のＩＮ端子間に抵抗を挿入し、定電流Ｉｔの有無により生じる抵抗に発生する電位差△Ｖとして検出するなどの方法を行う。これにより、データキャリア駆動装置２５は、データキャリア装置２０からデータ信号を受信することとなる。

このとき、図１３のタイミングチャートに示すように、定電流Ｉｔを引くあるいは出すのは、データキャリア装置２０のＩＮ端子に入力されるパルス電圧ＶＩＮの電圧振幅がＨレベル期間内に限定するのが有効である。これは、例えば、定電流Ｉｔを引く場合において、前述のように、データキャリア駆動装置２５はデータキャリア装置２０からのデータ信号を受信する手段としてＩＮ端子間に抵抗を挿入する。これにより、この抵抗値と定電流Ｉｔによる電圧降下△Ｖが生じることとなる。ここで、データキャリア装置２０のＩＮ端子に入力されるパルス電圧ＶＩＮの電圧振幅がＬレベル期間中に定電流Ｉｔを引くと、データキャリア装置２０を構成するすべての回路は、ＩＮ端子−ＧＮＤ端子間の電圧を基にして回路の電源電圧を生成している。そのため、この定電流Ｉｔを引いた際の挿入抵抗による電圧降下の影響により、実効的なＩＮ端子−ＧＮＤ端子間の電圧が低下することとなり、データキャリア装置２０における内部回路の電源電圧が低下し、安定動作の妨げになる可能性がある。また、データ信号受信手段として、ＩＮ端子に接続された抵抗の電圧値を検出する方法を用いた場合、ある定電流Ｉｔに対する検出精度を上げる方法として、このＩＮ端子に接続された抵抗値を大きくする方法がある。これにより、抵抗に発生する電圧値を大きくすることが有効となる。しかし、その際には、定電流Ｉｔを引いた際の抵抗による電圧降下値も大きくなることとなり、実効的なＩＮ端子−ＧＮＤ端子間の電圧が大きく低下することとなり、データキャリア装置２０における内部回路の安定動作の妨げになる可能性がある。したがって、動作電圧条件の制約の緩やかな、ＩＮ端子に入力されるパルス電圧ＶＩＮの電圧振幅がＨレベル期間内に定電流Ｉｔを引く期間を限定するのが有効となる。

データキャリア駆動装置２５からデータキャリア装置２０のＩＮ端子に入力される電圧ＶＩＮの振幅がＨレベルかＬレベルかを検出する方法として、図６の方法がある。ＩＮ端子に入力されるパルス電圧ＶＩＮを電圧振幅変換するレベルシフト回路３３が、ＩＮ端子に入力される電圧の立ち上がり時には立ち上がり閾値電圧Ｖｒ、立ち下がり時には立ち下がり閾値電圧Ｖｆを有する電圧の絶対値を検出する回路構成である。その場合、図１３のタイミングチャートに示すように、以下の動作を行う。まず、ＩＮ端子に入力される電圧ＶＩＮの振幅がＬレベルにおいてレベルシフト回路３３の出力信号ＶｓがＬレベルである状態から、ＩＮ端子に入力される電圧ＶＩＮの振幅がＨレベルになる。そのとき、立ち上がり閾値電圧Ｖｒを超えたことを検出してレベルシフト回路３３の出力信号ＶｓがＨレベルになる。次に、ＩＮ端子に入力される電圧ＶＩＮの振幅がＨレベルからＬレベルになるとき、立ち下がり閾値電圧Ｖｆを超えたことを検出してレベルシフト回路３３の出力信号ＶｓがＬレベルになる。

ここで、このデータ送信手段としての電流Ｉｔが流れたとき、データキャリア駆動装置２５がデータキャリア装置２０からのデータ信号を受信する手段としてＩＮ端子間に抵抗を挿入すると、この抵抗値と電流Ｉｔによる電圧降下△Ｖが生じることとなる。このとき、電流制御回路３４は、このレベルシフト回路３３からの出力信号Ｖｓを基準として定電流制御用信号Ｖｔを生成する。レベルシフト回路３３からの出力信号ＶｓがＨレベルの期間、すなわち、ＩＮ端子に入力される電圧ＶＩＮの振幅がＨレベルの期間に限定して、データキャリア装置のデータ送信手段としての電流Ｉｔが流れるように制御される。ここで、定電流制御用信号Ｖｔは遅延回路１３１に入力される。遅延回路１３１は、図１３に示すように、動作する。すなわち、遅延回路１３１は、定電流回路１３２が流すデータ信号としての定電流Ｉｔが流れていない状態から設定値の電流が流れる状態になるまで、あるいは設定値の電流が流れている状態から流れない状態になるまでの電流変化を緩やかにするように作用する。

したがって、ＩＮ端子に入力される電圧ＶＩＮの振幅がＬレベルからＨレベルになるとき、立ち上がり閾値電圧Ｖｒを超えたことを検出してレベルシフト回路３３からの出力信号Ｖｓ及び定電流制御用信号Ｖｔが切り替わることとなる。この際、定電流回路１３２が流すデータ信号としての定電流Ｉｔが流れていない状態から設定値の電流が流れる状態になるまでの電流変化が緩やかになるため、データ信号受信手段としての抵抗値と電流Ｉｔによる電圧降下△Ｖの発生は緩やかに行われることとなる。同様に、ＩＮ端子に入力される電圧ＶＩＮの振幅がＨレベルからＬレベルになるとき、立ち下がり閾値電圧Ｖｆを超えたことを検出してレベルシフト回路からの出力信号Ｖｓ及び定電流制御用信号Ｖｔが切り替わることとなる。この際、定電流回路１３２が流すデータ信号としての定電流Ｉｔが設定値の電流が流れている状態から流れない状態になるまでの電流変化が緩やかになるため、データ信号受信手段としての抵抗値と電流Ｉｔによる電圧降下△Ｖの消滅は緩やかに行われることとなる。

ここで、図１４に遅延回路１３１がない場合のタイミングチャートを示す。ＩＮ端子に入力される電圧ＶＩＮの振幅がＬレベルからＨレベルになるとき、立ち上がり閾値電圧Ｖｒを超えたことを検出してレベルシフト回路３３からの出力信号Ｖｓ及び定電流制御用信号Ｖｔが切り替わる。その直後に、定電流回路１３２が流すデータ信号としての定電流Ｉｔが流れていない状態から設定値の電流が流れる状態に急峻に変化する。同様に、ＩＮ端子に入力される電圧ＶＩＮの振幅がＨレベルからＬレベルになるとき、立ち下がり閾値電圧Ｖｆを超えたことを検出してレベルシフト回路３３からの出力信号Ｖｓ及び定電流制御用信号Ｖｔが切り替わる。その直後に、定電流回路１３２が流すデータ信号としての定電流Ｉｔが設定値の電流が流れている状態から流れない状態に急峻に変化する。このとき、実際にはデータキャリア駆動装置２５とデータキャリア装置２０との接続配線には、寄生インダクタンス成分などが存在するため、この接続配線での急峻な電流値の変化は図１４のタイミングチャートに示すようなリンギングを引き起こすこととなる。

データキャリア駆動装置２５からデータキャリア装置２０のＩＮ端子に入力される電圧ＶＩＮの振幅がＨレベルかＬレベルかを検出する方法として、以下の方法がある。ＩＮ端子に入力されるパルス電圧ＶＩＮを電圧振幅変換するレベルシフト回路３３が、ＩＮ端子に入力される電圧ＶＩＮの立ち上がり時には立ち上がり閾値電圧Ｖｒ、立ち下がり時には立ち下がり閾値電圧Ｖｆを有する電圧の絶対値を検出する方法である。その回路構成の場合、このリンギング成分が立ち上がり閾値電圧Ｖｒあるいは立ち下がり閾値電圧Ｖｆを超えてしまうと、レベルシフト回路３３が反応して所望でない出力信号Ｖｓを出力してしまうこととなる。この信号を基準としているクロック生成回路２１及びデータ信号生成回路２２、電流制御回路２６が誤動作し、安定したデータ通信の妨げとなってしまう。

したがって、本実施形態では、遅延回路１３１により、データ信号としての定電流のオンオフ制御による電流変化を緩やかにすることで、リンギング成分の発生を抑制してレベルシフト回路３３の誤動作を回避し、誤動作のない安定したデータ通信が可能となる。

図１２の電流制御回路は、図１１の電流制御回路２６にも、図６の電流制御回路３４にも適用することができる。図１２の場合、内部回路２３は、レベルシフト回路２１１の出力信号Ｖｓを基に定電流制御信号Ｖｔを生成する。

（第５の実施形態）
図１５は、本発明の第５の実施形態によるデータキャリア装置２０における電流制御回路２６の回路の一例を示す図である。本実施形態は第４の実施形態における遅延回路１３１及び定電流回路１３２を具体的に示すものである。図１５に示す回路において、基準電圧回路として電圧源Ｖａがあり、この電圧源ＶａがＰＭＯＳ（ＰチャネルＭＯＳ電界効果トランジスタ）Ｍ１のゲート端子に接続される。トランジスタＭ１のソース端子が電源ＶＩＮから定電流Ｉｄ１を流し込む遅延設定用定電流源と、ＰＭＯＳトランジスタＭ２及びＮＭＯＳトランジスタＭ３により構成されるインバータ回路におけるＰＭＯＳトランジスタＭ２のソース端子とに接続されている。ＮＭＯＳは、ＮチャネルＭＯＳ電界効果トランジスタである。ＮＭＯＳトランジスタＭ３のソース端子がＧＮＤ端子へと定電流Ｉｄ２を流す遅延設定用定電流源に接続され、ＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ３により構成されるインバータ回路の入力端子には定電流制御用信号Ｖｔが入力される。また、ＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ３により構成されるインバータ回路の出力端子にはＮＭＯＳトランジスタＭ４のゲート端子が接続され、ＮＭＯＳトランジスタＭ４のソース端子には定電流設定用抵抗Ｒｔが接続される。この定電流設定用抵抗Ｒｔの他端はＧＮＤ端子に接続され、ＮＭＯＳトランジスタＭ４のドレイン端子には電源ＶＩＮが接続されている。

図１５に示す回路の動作について、図１６のタイミングチャートを用いて説明する。まず、定電流制御用信号ＶｔがＨレベルであるとき、インバータ回路を構成するＰＭＯＳトランジスタＭ２はオフ、ＮＭＯＳトランジスタＭ３はオンとなる。そのため、ＮＭＯＳトランジスタＭ４のゲート端子電圧Ｖｇは定電流Ｉｄ２を流す遅延設定用定電流源によりＧＮＤ電位まで下げられており、データ信号としての定電流Ｉｔは流れない。ここで、定電流制御用信号ＶｔがＨレベルからＬレベルへと変化すると、インバータ回路を構成するＰＭＯＳトランジスタＭ２はオン、ＮＭＯＳトランジスタＭ３はオフとなる。そのため、定電流Ｉｄ１を流し込む遅延設定用定電流源によりＮＭＯＳトランジスタＭ４のゲート端子電圧ＶｇはＧＮＤ電位から上昇する。このとき、定電流制御用信号Ｖｔが切り替わりからの経過時間をＴｄｃ、ＮＭＯＳトランジスタＭ４のゲート端子容量をＣｇとすると、ゲート端子電圧Ｖｇは以下となる。
Vg＝Tdc×Id1／Cg

ここで、ＮＭＯＳトランジスタＭ４がオンするためのゲート−ソ−ス間電圧を閾値電圧Ｖｔｈ４とすると、ＮＭＯＳトランジスタＭ４のゲート端子電圧Ｖｇが閾値電圧Ｖｔｈ４を超えるまでは電流Ｉｔは流れない。さらに、ゲート端子電圧Ｖｇが上昇していくと、電流Ｉｔは以下の式で表され、徐々に増加していく。
It＝（Vg−Vth4）／Rt

そして、電流Ｉｔが一定値となるのは、ＰＭＯＳトランジスタＭ１がオンするためのゲート−ソ−ス間電圧を閾値電圧Ｖｔｈ１とすると、ゲート端子電圧Ｖｇが以下の式で表される電圧にクランプされるときである。
Vg＝Va＋Vth1

このとき、電流Ｉｔは一定値となり、以下の式で表される。
It＝（Va＋Vth1−Vth4）／Rt

したがって、ＮＭＯＳトランジスタＭ４のゲート端子電圧Ｖｇを遅延時間設定用定電流Ｉｄ１でＧＮＤ電位からクランプ電圧まで徐々に充電することにより、電流Ｉｔが流れていない状態から一定値となるまで緩やかに電流変化させることが可能となる。

同様に、定電流制御用信号ＶｔがＬレベルからＨレベルへと変化すると、インバータ回路を構成するＰＭＯＳトランジスタＭ２はオフ、ＮＭＯＳトランジスタＭ３はオンとなる。そのため、定電流Ｉｄ２を流す遅延設定用定電流源によりＮＭＯＳトランジスタＭ４のゲート端子電圧Ｖｇはクランプされた電圧から低下していく。このとき、定電流制御用信号Ｖｔが切り替わりからの経過時間をＴｄｄとすると、ゲート端子電圧Ｖｇは以下となる。
Vg＝Va＋Vth1−（Tdd×Id2／Cg）

このとき、電流Ｉｔは以下の式で表され、徐々に減少していく。
It＝（Va＋Vth1−（Tdd×Id2／Cg）−Vth4）／Rt

さらに、ゲート端子電圧Ｖｇが低下していき、ゲート端子電圧Ｖｇが閾値電圧Ｖｔｈ４よりも低くなると電流Ｉｔは流れなくなる。したがって、ＮＭＯＳトランジスタＭ４のゲート端子電圧Ｖｇを遅延時間設定用定電流Ｉｄ２でクランプ電圧からＧＮＤ電位まで徐々に放電することにより、電流Ｉｔが一定値から流れていない状態となるまで緩やかに電流変化させることが可能となる。

図１５において、トランジスタＭ４及び抵抗Ｒｔは図１２の定電流回路１３２を構成し、その他の素子は図１２の遅延回路１３１を構成する。遅延回路１３１は、定電流制御信号Ｖｔを論理反転するためのインバータ（トランジスタＭ２及びＭ３）有し、定電流制御信号Ｖｔを遅延かつ論理反転させた信号Ｖｇを出力する。定電流回路１３２は、定電流制御信号Ｖｇに応じて定電流Ｉｔを流すか否かを制御する。図１６に示すように、定電流制御信号Ｖｇは、定電流制御信号Ｖｔに比べて、レベル変化が緩やかである。

本実施形態では、簡単な回路構成からなる遅延回路により、データ信号としての定電流のオンオフ制御による電流変化を緩やかにすることで、リンギング成分の発生を抑制してレベルシフト回路の誤動作を回避し、誤動作のない安定したデータ通信が可能となる。

（第６の実施形態）
図１７は、本発明の第６の実施形態によるデータキャリア装置２０におけるクロック生成回路２１内の遅延回路２１３（図３）の構成例を示すブロック図である。本実施形態は第1の実施形態（図３）におけるクロック生成回路２１内の遅延回路２１３を具体的に示すものである。図１７に示す遅延回路おいて、２３１は充放電電流設定回路であり、２３２は充放電制御回路であり、２３３は電圧検出回路であり、充放電制御回路２３２と電圧検出回路２３３との間に遅延時間設定容量Ｃｄを有する構成となっている。充放電電流設定回路２３１で充放電電流を設定し、充放電制御回路２３２で遅延時間設定容量Ｃｄを設定した充電電流値で充電することにより容量Ｃｄの電圧を上昇させるか、設定した放電電流値で放電することにより容量Ｃｄの電圧を低下させるかを制御する。そして、この遅延時間設定容量Ｃｄの電圧レベルを電圧検出回路２３３で検出することにより、充放電制御回路２３２に入力される入力信号Ｖｉをある遅延時間遅らせて出力信号Ｖｄとして出力する構成である。

ここで、図１７に示す遅延回路の動作について図１８のタイミングチャートを用いて説明する。データキャリア装置２０のＩＮ端子及びＧＮＤ端子間には、電圧振幅のＨレベルがＶ１、ＬレベルがＶ２とする周波数一定で、パルスのＨレベル期間（デューティ）がｄｕｔｙ１とｄｕｔｙ２の２つの値を有するパルス電圧ＶＩＮが入力される。このデータキャリア装置２０に入力されるパルス電圧ＶＩＮをレベルシフト回路２１１により、ＨレベルをＶＲＥＧ、ＬレベルをＧＮＤ電位となるように電圧振幅変換を行い、レベルシフト電圧Ｖｓとして出力する。このレベルシフト電圧Ｖｓを１／２分周回路２１２により、１／２分周を行い、レベルシフト電圧Vｓの立ち上がりに同期して、ＨレベルとＬレベルの切り替えが行われる遅延回路２１３への入力信号Ｖｉを生成する。

この入力信号Ｖｉは充放電制御回路２３２に入力され、入力信号ＶｉがＨレベル期間には遅延時間設定容量Ｃｄを充電、Ｌレベル期間には遅延時間設定容量Ｃｄを放電するように制御される。遅延回路２１３の電源電圧をデータキャリア装置２０のレギュレータ回路２４の出力電圧ＶＲＥＧとする。その場合、遅延時間設定容量Ｃｄの電圧ＶＣｄは、入力信号Ｖｉの立ち上がりにて充放電電流設定回路２３１により設定された充電電流値でＧＮＤ電位から充電を開始し、レギュレータ回路２４の出力電圧ＶＲＥＧに到達する。入力信号Ｖｉの立ち下がりにて充放電電流設定回路１３１により設定された放電電流値で電位ＶＲＥＧから放電を開始して、ＧＮＤ電位に到達することとなる。

この遅延時間設定容量Ｃｄの電圧ＶＣｄを検出する電圧検出回路２３３を、電圧レベルを検出するヒステリシス付きコンパレータで構成する。これにより、遅延時間設定容量Ｃｄの電圧ＶＣｄの充電期間中にはコンパレータ出力がＬレベルからＨレベルに切り替わり、電圧ＶＣｄの放電期間中にはコンパレータ出力がＨレベルからＬレベルに切り替わる出力信号Ｖｄを生成する。これにより、遅延時間設定容量Ｃｄを充電あるいは放電する時間と電圧レベルを検出するヒステリシス付きコンパレータの閾値により、入力信号Ｖｉからの遅延時間が制御された信号Ｖｄを出力することができる。

ここで、充放電電流設定回路２３１により設定される遅延時間設定容量Ｃｄにとっての充電電流と放電電流を等しくＩｃと設定し、かつ、この充放電電流Ｉｃを回路の電源電圧であるレギュレータ回路２４の出力電圧ＶＲＥＧに相関のある値に設定する。例えば、ある係数αと電圧ＶＲＥＧ及び充放電電流抵抗値Ｒｃで設定した場合、充放電電流Ｉｃは以下となる。
Ic＝α×VREG／Rc

また、電圧検出回路２３３の電圧レベルを検出するヒステリシス付きコンパレータの閾値電圧を、レギュレータ回路の出力電圧ＶＲＥＧに相関のある値に設定し、例えば、以下のようにそれぞれ設定する。
立ち上がり検出閾値＝2／3×VREG
立ち下がり検出閾値＝1／3×VREG

すると、遅延時間設定容量Ｃｄの電圧ＶＣｄの立ち上がり時、立ち下がり時の遅延時間は以下となる。
立ち上がり時遅延時間＝Cd×(2／3×VREG−0)／(α×VREG／Rc)
＝2／3／α×Cd×Rc
立ち下がり時遅延時間＝Cd×(VREG−1／3×VREG)／(α×VREG／Rc)
＝2／3／α×Cd×Rc

したがって、立ち上がり時遅延時間と立ち下がり時遅延時間とが等しくなることとなり、充放電電流及び電圧検出回路の閾値とを、回路の電源電圧であるレギュレータ回路の出力電圧ＶＲＥＧに相関のある値に設定する。これにより、遅延時間は遅延時間設定容量Ｃｄと充放電電流抵抗値Ｒｃのみで設定される値となる。この遅延回路への入力信号Ｖｉと遅延回路からの出力信号ＶｄはＥＸ−ＯＲ（排他的論理和）演算することにより、データキャリア装置２０のクロック信号ＣＬＫとする。そのため、立ち上がり時遅延時間と立ち下がり時遅延時間がクロック幅に相当することとなり、クロック幅が遅延時間設定容量Ｃｄと充放電電流抵抗値Ｒｃのみで設定される一定値となる。

ここで、データキャリア装置２０は２端子しか有しておらず、レギュレータ回路２４の出力電圧ＶＲＥＧをデータキャリア装置２０内部の保持容量Ｃｏで保持する構成となっている。このとき、内部回路が動作する際に過渡的に流れる大きな消費電流は、瞬間的にはこの保持容量Ｃｏから供給されるため、この保持容量Ｃｏを大きくすればするほど、瞬間的なレギュレータ出力電圧ＶＲＥＧの低下は小さくなり、内部回路の安定動作が可能となる。しかし、データキャリア装置２０内部に保持容量Ｃｏを構成するため、データキャリア装置２０自体が大きくなることとなり、コスト上昇を招く。

しかしながら、本実施形態においては、クロック幅が遅延時間設定容量Ｃｄと充放電電流抵抗値Ｒｃのみで設定される。そのため、レギュレータ回路２４の出力電圧ＶＲＥＧを保持する保持容量Ｃｏの値が小さく、過渡的に出力電圧ＶＲＥＧが大きく低下したとしても、その影響を受けず、一定のクロック幅を有するクロック信号ＣＬＫを出力することが可能となる。なお、クロック生成回路２１及びデータ信号生成回路２２は、論理回路によりほとんどの回路を構成しており、論理回路が動作するための回路の電源電圧であるレギュレータ回路２４の出力電圧ＶＲＥＧは十分低い電圧である。そのため、クロック生成回路２１及びデータ信号生成回路２２もレギュレータ回路２４の出力電圧ＶＲＥＧの過渡的な低下の影響を受けにくい回路構成となっている。

したがって、本実施形態においては、レギュレータ回路２４の出力電圧ＶＲＥＧを保持する保持容量Ｃｏの値が小さくても、クロック生成回路２１及びデータ信号生成回路２２が誤動作することなく安定して動作可能な安価なデータキャリア装置２０を実現できる。

また、出力電圧ＶＲＥＧの瞬間的な低下に対して影響を受けにくい回路構成として、充放電電流値をある基準電圧と充放電電流抵抗値で設定し、電圧検出回路２３３の電圧レベルを検出するヒステリシス付きコンパレータの閾値電圧をその基準電圧から設定する。それによっても、クロック幅が遅延時間設定容量と充放電電流抵抗値のみで設定できる回路構成は可能である。しかし、その場合、出力電圧ＶＲＥＧの瞬間的な低下の影響を受けにくくするため、ＧＮＤ電位に近い電圧に電圧検出回路の電圧レベルを検出するヒステリシス付きコンパレータの閾値電圧を設定する必要がでてくる。このとき、遅延時間設定容量Ｃｄの動作電圧範囲や、電圧検出回路の検出電圧の電圧範囲もＧＮＤ電位に近い電圧に設定する必要がある。このとき、例えば、ヒステリシス付きコンパレータの持つオフセット電圧特性が遅延時間設定容量Ｃｄや電圧検出回路の電圧範囲に対して無視できないほど大きくなる。そのため、遅延時間の精度が悪化することとなり、生成するクロック幅の精度を向上させるには、遅延時間設定容量Ｃｄや電圧検出回路２３３の電圧範囲を大きく取っている本実施形態が有効である。

（第７の実施形態）
図１９は、本発明の第７の実施形態によるデータキャリア装置２０におけるクロック生成回路２１内の遅延回路２１３（図３）の一例を示す図である。本実施形態は、第６の実施形態のクロック生成回路２１内の遅延回路２１３を具体的に示すものである。

図１９に示す遅延回路おいて、充放電電流設定回路２３１として、電源電圧ＶＲＥＧを抵抗Ｒ１とＲ２で抵抗分割した電圧を増幅回路ＡＭＰの＋側入力端子に入力する。増幅回路ＡＭＰの出力端子をＮＭＯＳトランジスタ（ＮチャネルＭＯＳ電界効果トランジスタ）Ｍ１のゲート端子に入力し、トランジスタＭ１のソース端子が増幅回路ＡＭＰの−側入力端子と、充放電電流設定抵抗Ｒｃとに接続されている。ＰＭＯＳトランジスタＭ２は、ドレイン及びゲート端子がトランジスタＭ１のドレイン端子に接続され、ソース端子が電源ＶＲＥＧに接続されており、電流Ｉｃが流れる。

また、充放電制御回路２３２として、トランジスタＭ２は、トランジスタＭ３及びＭ４によりＰＭＯＳカレントミラー回路が構成されている。トランジスタＭ４にも、トランジスタＭ２と同じく、電流Ｉｃが流れる。トランジスタＭ３のドレイン端子はトランジスタＭ５のドレイン及びゲート端子に接続されている。トランジスタＭ５及びＭ６は、ソース端子がＧＮＤ電位に接続されており、ＮＭＯＳカレントミラー回路を構成している。ＰＭＯＳカレントミラーＭ４のドレイン端子はインバータ回路を構成するトランジスタＭ７のソース端子に接続され、ＮＭＯＳカレントミラーＭ６のドレイン端子はインバータ回路を構成するトランジスタＭ８のソース端子に接続される。トランジスタＭ７及びＭ８で構成されるインバータ回路の入力端子には、充放電制御回路２３２への入力信号Ｖｉが入力される。トランジスタＭ７及びＭ８で構成されるインバータ回路の出力端子は、遅延時間設定容量Ｃｄに接続されており、遅延時間設定容量Ｃｄの他端はＧＮＤ電位に接続されている。充放電制御回路２３２は、入力信号Ｖｉｎに応じて容量Ｃｄに対して電流Ｉｃで充電及び放電を制御する。

また、電圧検出回路２３３として、トランジスタＭ７及びＭ８で構成されるインバータ回路の出力端子と、遅延時間設定容量Ｃｄがコンパレータ回路ＣＭＰの＋側入力端子に接続される。電源電圧ＶＲＥＧを抵抗Ｒ３、Ｒ４及びＲ５で抵抗分割した電圧がコンパレータ回路ＣＭＰの−側入力端子に入力される。コンパレータ回路ＣＭＰの出力端子が電圧検出回路２３３の出力電圧Ｖｄとして出力されるとともに、ヒステリシス電圧制御ＮＭＯＳであるトランジスタＭ９のゲート端子に接続される。トランジスタＭ９のドレイン端子は抵抗Ｒ４及びＲ５に接続され、トランジスタＭ９のソース端子がＧＮＤ電位に接続される。コンパレータ回路ＣＭＰは、容量Ｃｄの電圧と閾値電圧とを比較し、入力信号Ｖｉを遅延させた信号Ｖｄを出力する。

ここで、図１９に示す遅延回路の動作について図２０のタイミングチャートを用いて説明する。データキャリア装置２０のＩＮ端子及びＧＮＤ端子間には、電圧振幅のＨレベルがＶ１、ＬレベルがＶ２とする周波数一定で、パルスのＨレベル期間（デューティ）がｄｕｔｙ１とｄｕｔｙ２の２つの値を有するパルス電圧ＶＩＮが入力される。このデータキャリア装置２０に入力されるパルス電圧ＶＩＮをレベルシフト回路２１１により、ＨレベルをＶＲＥＧ、ＬレベルをＧＮＤ電位となるように電圧振幅変換を行い、レベルシフト電圧Ｖｓとして出力する。このレベルシフト電圧Ｖｓを１／２分周回路２１２により、１／２分周を行い、レベルシフト電圧Ｖｓの立ち上がりに同期して、ＨレベルとＬレベルの切り替えが行われる遅延回路への入力信号Ｖｉを生成する。この入力信号Ｖｉは充放電制御回路２３２としてのトランジスタＭ７及びＭ８で構成されるンバータ回路に入力される。

ここで、充放電電流設定回路２３１において、充放電電流設定抵抗Ｒｃの両端には、電源電圧ＶＲＥＧを抵抗Ｒ１とＲ２で抵抗分割した電圧がかかるため、電源電圧ＶＲＥＧに比例した充放電電流Ｉｃが設定され、その充放電電流Ｉｃは以下となる。
充放電電流Ic＝R2／(R1＋R2)×VREG／Rc

この充放電電流Ｉｃが充放電制御回路２３２への入力信号Ｖｉに基づいて、遅延時間設定容量Ｃｄへの充電と放電に切り替えられる。容量Ｃｄは、入力信号Ｖｉに応じて充電及び放電を行う。入力信号ＶｉがＬレベルにおいては、インバータ回路のＰＭＯＳトランジスタＭ７がオン、ＮＭＯＳトランジスタＭ８がオフするため、遅延時間設定容量Ｃｄへ充電電流Ｉｃが流れ込み、遅延時間設定容量Ｃｄの電圧ＶＣｄは上昇する。また、入力信号ＶｉがＨレベルにおいては、インバータ回路のＰＭＯＳトランジスタＭ７がオフ、ＮＭＯＳトランジスタＭ８がオンするため、遅延時間設定容量Ｃｄから放電電流Ｉｃが流れ出し、遅延時間設定容量Ｃｄの電圧ＶＣｄは低下する。これにより、遅延時間設定容量Ｃｄの電圧ＶＣｄは、入力信号Ｖｉの立ち下がりにて充放電電流設定回路２３１により設定された充電電流ＩｃでＧＮＤ電位から充電を開始して、レギュレータ回路２４の出力電圧ＶＲＥＧに到達する。そして、入力信号Ｖｉの立ち上がりにて充放電電流設定回路２３１により設定された放電電流Ｉｃで電位ＶＲＥＧから放電を開始して、ＧＮＤ電位に到達することとなる。

ここで、電源電圧ＶＲＥＧを抵抗Ｒ３、Ｒ４及びＲ５で抵抗分割することにより電源電圧ＶＲＥＧに相関のある閾値が設定される。遅延時間設定容量Ｃｄの電圧ＶＣｄの電圧レベルを検出する電圧検出回路２３３としてのヒステリシス付きコンパレータ回路ＣＭＰにおいて、以下のように抵抗値を設定する。
R3＝2×R4
R5＝3×R4

すると、まず、入力信号ＶｉがＨレベルの期間が十分長く続き、遅延時間設定容量Ｃｄの電圧ＶＣｄがほぼＧＮＤ電位まで低下している状態において、コンパレータ回路ＣＭＰの＋側入力端子がほぼＧＮＤ電位である。そのため、コンパレータ回路ＣＭＰの出力端子電圧ＶｄはＬレベルとなっており、ヒステリシス電圧制御ＮＭＯＳトランジスタＭ９はオフしている。ここで、入力信号ＶｉがＬレベルとなると、インバータ回路のＰＭＯＳトランジスタＭ７がオン、ＮＭＯＳトランジスタＭ８がオフするため、遅延時間設定容量Ｃｄへ充電電流Ｉｃが流れ込み、遅延時間設定容量Ｃｄの電圧ＶＣｄは上昇する。ここで、ヒステリシス電圧制御ＮＭＯＳトランジスタＭ９がオフしているため、ヒステリシス付きコンパレータの閾値は、以下のようになっている。
立ち上がり検出閾値＝（R4＋R5）／（R3＋R4＋R5）×VREG
＝（R4＋3×R4）／（2×R4＋R4＋3×R4）×VREG
＝2／3×VREG

遅延時間設定容量Ｃｄの電圧ＶＣｄがこの立ち上がり検出閾値を超えると、コンパレータ回路ＣＭＰの出力端子電圧ＶｄがＨレベルとなるとともに、ヒステリシス電圧制御ＮＭＯＳトランジスタＭ９がオンする。次に、入力信号ＶｉがＨレベルとなると、インバータ回路のＰＭＯＳトランジスタＭ７がオフ、ＮＭＯＳトランジスタＭ８がオンするため、遅延時間設定容量Ｃｄから放電電流Ｉｃが流れ出し、遅延時間設定容量Ｃｄの電圧ＶＣｄは低下する。ここで、ヒステリシス電圧制御ＮＭＯＳトランジスタＭ９がオンしているため、ヒステリシス付きコンパレータの閾値は、以下のようになっている。
立ち下がり検出閾値＝R4／（R3＋R4）×VREG
＝R4／（2×R4＋R4）×VREG
＝1／3×VREG

遅延時間設定容量Ｃｄの電圧ＶＣｄがこの立ち下がり検出閾値を超えると、コンパレータ回路ＣＭＰの出力端子電圧ＶｄがＬレベルとなるとともに、ヒステリシス電圧制御ＮＭＯＳトランジスタＭ９がオフする。

このとき、遅延時間設定容量Ｃｄの電圧ＶＣｄの立ち上がり時、立ち下がり時の遅延時間は以下となる。
立ち上がり時遅延時間＝Cd×(2／3×VREG−0)／(R2／(R1＋R2)×VREG／Rc)
＝2／3×(R1＋R2)／R2×Cd×Rc
立ち下がり時遅延時間＝Cd×(VREG−1／3×VREG)／(R2／(R1＋R2)×VREG／Rc)
＝2／3×(R1＋R2)／R2×Cd×Rc

したがって、立ち上がり時遅延時間と立ち下がり時遅延時間とが等しくなることとなる。充放電電流及び電圧検出回路の閾値とを、回路の電源電圧であるレギュレータ回路２４の出力電圧ＶＲＥＧに相関のある値に設定する。これにより、遅延時間は抵抗Ｒ１及びＲ２の抵抗比と遅延時間設定容量Ｃｄと充放電電流抵抗値Ｒｃのみで設定される値となる。ここで、一般的な半導体プロセスにてデータキャリア装置２０を作成した場合、この抵抗Ｒ１及びＲ２の抵抗比はほぼ一定に保たれるため、立ち上がり時遅延時間と立ち下がり時遅延時間は遅延時間設定容量Ｃｄと充放電電流抵抗値Ｒｃのみで設定される。この遅延回路への入力信号Ｖｉと遅延回路からの出力信号ＶｄはＥＸ−ＯＲ（排他的論理和）回路２４１がＥＸ−ＯＲ演算することにより、データキャリア装置２０のクロック信号ＣＬＫが生成される。そのため、立ち上がり時遅延時間と立ち下がり時遅延時間がクロック幅に相当することとなり、クロック幅が遅延時間設定容量Ｃｄと充放電電流抵抗値Ｒｃのみで設定される一定値となる。

ここで、本実施形態においては、クロック幅が遅延時間設定容量Ｃｄと充放電電流抵抗値Ｒｃのみで設定される。そのため、レギュレータ回路２４の出力電圧ＶＲＥＧを保持する保持容量Ｃｏの値が小さく、過渡的に出力電圧ＶＲＥＧが大きく低下したとしても、その影響を受けず、一定のクロック幅を有するクロック信号ＣＬＫを出力することが可能となる。カレントミラー回路やインバータ回路なども回路が動作可能な電源電圧範囲は広いため、電源電圧であるレギュレータ回路２４の出力電圧ＶＲＥＧが過渡的に低下しても十分動作可能である。なお、クロック生成回路２１及びデータ信号生成回路２２は、論理回路によりほとんどの回路を構成しており、論理回路が動作するための回路の電源電圧であるレギュレータ回路２４の出力電圧ＶＲＥＧは十分低い電圧である。そのため、クロック生成回路２１及びデータ信号生成回路２２もレギュレータ回路２４の出力電圧ＶＲＥＧの過渡的な低下の影響を受けにくい回路構成となっている。

本実施形態では、レギュレータ回路２４の出力電圧ＶＲＥＧを保持する保持容量Ｃｏの値が小さくても、簡単な回路構成で、クロック生成回路２１及びデータ信号生成回路２２が誤動作することなく安定して動作可能な安価なデータキャリア装置２０を実現できる。

また、出力電圧ＶＲＥＧの瞬間的な低下に対して影響を受けにくい回路構成として、充放電電流値をある基準電圧と充放電電流抵抗値で設定し、電圧検出回路２３３の電圧レベルを検出するヒステリシス付きコンパレータの閾値電圧をその基準電圧から設定する。これによっても、クロック幅が遅延時間設定容量と充放電電流抵抗値のみで設定できる回路構成は可能である。しかし、その場合、出力電圧ＶＲＥＧの瞬間的な低下の影響を受けにくくするため、ＧＮＤ電位に近い電圧に電圧検出回路２３３の電圧レベルを検出するヒステリシス付きコンパレータの閾値電圧を設定する必要がでてくる。このとき、遅延時間設定容量Ｃｄの動作電圧範囲や、電圧検出回路２３３の検出電圧の電圧範囲もＧＮＤ電位に近い電圧に設定する必要がある。このとき、例えば、ヒステリシス付きコンパレータの持つオフセット電圧特性が遅延時間設定容量Ｃｄや電圧検出回路２３３の電圧範囲に対して無視できないほど大きくなる。そのため、遅延時間の精度が悪化することとなり、生成するクロック幅の精度を向上させるには、遅延時間設定容量Ｃｄや電圧検出回路の電圧範囲を大きく取っている本実施形態が有効である。

なお、第１〜第７の実施形態において、データキャリア駆動装置２５からデータキャリア装置２０のＩＮ端子に入力されるパルス電圧のＨレベル期間（デューティ）の種類は３値以上の多値であってもよい。仮に、２値であるときには、この２つのＨレベル期間（デューティ）が容易に識別できれば、２つのＨレベル期間（デューティ）を合計した際に１００％となる関係である必要はない。

また、第１〜第７の実施形態の説明において、信号端子としてのＩＮ端子と、基準電圧端子としてのＧＮＤ端子の２端子からなる構成としたが、基準電圧端子は必ずしもＧＮＤ電位である必要はない。例えば、データキャリア駆動装置から、データキャリア装置の１端子に対して、基準電圧としてある定電圧が入力され、データキャリア装置の残るもう１端子に対して、データキャリア駆動装置から信号が入力される構成である。また、例えば、データキャリア装置の基準電圧をデータキャリア駆動装置から入力せず、データキャリア装置の１端子に対して、データキャリア駆動装置以外からある基準電圧が入力される場合も考えられる。また、例えば、データキャリア装置の基準電圧端子が定電圧ではなく、データキャリア駆動装置からデータキャリア装置の２端子に入力される信号が、ともに周波数およびデューティ信号を有している構成であったりしてもよい。データキャリア装置の２端子間に発生する信号を基にデータキャリア駆動装置とデータキャリア装置間のデータ通信を行うことができれば、データキャリア駆動装置及びデータキャリア装置の信号はいかなる構成であってもよい。

また、上記実施形態の説明において、同様の機能を有する回路構成であれば、上記に述べた回路構成に限定される必要はない。

以上のように、第１〜第７の実施形態によれば、第１及び第２の接点を介してデータ通信を行うデータキャリア装置及びその駆動装置を有する２線接触式データ通信システムが提供される。データキャリア駆動装置とデータキャリア装置とは、第１の接点であるＩＮ端子と第２の接点である基準電圧端子としてのＧＮＤ端子の２端子のみで接続される。データキャリア駆動装置からＩＮ端子を介してデータキャリア装置に電圧が印加され、第２の接点である基準電圧端子としてのＧＮＤ端子が接地される。データキャリア装置は、ＩＮ端子から印加される電圧により全ての回路の電源を生成する。クロック生成回路は、ＩＮ端子から印加される電圧に相関のあるクロック信号を生成する。データ信号生成回路は、ＩＮ端子から印加される電圧に相関のあるデータ信号を生成する。内部回路は、クロック生成回路から出力される信号をクロック信号とし、データ信号生成回路から出力される信号をデータ信号とし、これらの信号を基にしてデータ通信を行う。

第１〜第５の実施形態によれば、レギュレータ回路は、データキャリア装置における内部回路の電源電圧を供給する。レベルシフト回路は、データキャリア装置のＩＮ端子から印加される電圧信号の電圧振幅変換を行う。レギュレータ回路及びレベルシフト回路は同一の基準電圧回路を有し、レギュレータ回路の出力電圧とレベルシフト回路の閾値電圧とが相関を持つ。

第６及び第７の実施形態によれば、クロック生成回路は、充放電電流値及び電圧検出回路の閾値を回路の電源電圧に相関のある値に設定し、遅延時間設定容量と充放電電流抵抗値のみで設定されるクロック信号を生成する。

２個の接点で、双方向のデータ通信を可能にすることでシステムを小型化し、安価なシステムを構成できる。また、厳密な精度が不要な簡単な回路構成にて、誤動作しにくい安定したデータ通信を可能にするデータキャリア装置を実現することができる。また、第６及び第７の実施形態によれば、クロック生成回路２１及びデータ信号生成回路２２が誤動作することなく安定して動作可能な安価なデータキャリア装置を実現することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の第１の実施形態に係るデータキャリア装置及びその駆動装置の構成例を示す図である。 図１の構成の動作を示すタイミングチャートである。 本発明の第１の実施形態に係るデータキャリア装置及びその駆動装置の構成をより具体的に示す図である。 図３の構成の動作を示すタイミングチャートである。 図３のクロック生成回路の動作を示すタイミングチャートである。 本発明の第２の実施形態に係る回路構成例を示す図である。 図６の回路の動作を示すタイミングチャートである。 図６の回路の動作を示すタイミングチャートである。 図６の回路の動作を示すタイミングチャートである。 本発明の第３の実施形態に係るレギュレータ回路及びレベルシフト回路の回路構成例を示す図である。 本発明の第４の実施形態に係るデータキャリア装置及びその駆動装置の構成をより具体的に示す図である。 電流制御回路の構成例を示す図である。 図１２の電流制御回路の動作を示すタイミングチャートである。 従来の電流制御回路の動作を示すタイミングチャートである。 本発明の第５の実施形態に係る電流制御回路の構成例を示す図である。 図１５の電流制御回路の動作を示すタイミングチャートである。 本発明の第６の実施形態に係る遅延回路の構成例を示す図である。 図１７の遅延回路の動作を示すタイミングチャートである。 本発明の第７の実施形態に係る遅延回路の回路構成例を示す図である。 図１９の遅延回路の動作を示すタイミングチャートである。 従来のデータ通信システムの構成例を示す図である。 従来の２個の接点で行うデータ通信システムの構成例を示す図である。 図２２のシステムの動作を示すタイミングチャートである。 従来の２個の接点で行うデータ通信システムの構成例を示す図である。 従来の定電流回路の出力波形が低速に変化するようにした構成例を示す図である。

符号の説明

１０ データキャリア装置
１１ クロック生成回路
１２ データ信号生成回路
１３ 内部回路
１４ レギュレータ回路
１５ データキャリア駆動装置

Claims (14)

1. デューティ比が異なる部分を有し、かつパルス周波数が一定である受信信号を入力する信号端子と、
   第１の基準電圧を入力する基準電圧端子と、
   前記受信信号を基にクロック信号を生成するクロック生成回路と、
   前記受信信号のデューティ比を識別してデータ信号を生成するデータ信号生成回路と、
   前記信号端子に送信信号を出力する送信回路と、
   内部で生成された第２の基準電圧、前記受信信号及び前記第１の基準電圧を基に前記クロック生成回路、前記データ信号生成回路及び前記送信回路の電源電圧を生成するレギュレータ回路と、
   前記第２の基準電圧を生成する基準電圧回路と、
   前記第２の基準電圧に相関のある閾値を基に前記受信信号のパルスをレベルシフトするレベルシフト回路とを有し、
   前記レギュレータ回路は、前記第２の基準電圧に相関のある電源電圧を生成し、
   前記閾値と前記電源電圧との間に相関を有することを特徴とするデータ通信装置。
2. 前記送信回路は、前記受信信号がハイレベルの期間内にのみ前記送信信号を出力することを特徴とする請求項１記載のデータ通信装置。
3. さらに、前記レギュレータ回路により生成される電源電圧を保持するための容量を有することを特徴とする請求項１又は２記載のデータ通信装置。
4. 前記レベルシフト回路は、前記受信信号を前記電源電圧及び前記第１の基準電圧のパルスにレベルシフトすることを特徴とする請求項１〜３のいずれか１項に記載のデータ通信装置。
5. 前記送信回路は、前記信号端子に接続され、前記信号端子に前記送信信号を出力するために定電流制御信号に応じて定電流を流すか否かを制御する電流制御回路を有し、
   前記電流制御回路は、前記定電流制御信号を遅延させるための遅延回路と、前記遅延した定電流制御信号に応じて定電流を流すか否かを制御する制御回路とを有することを特徴とする請求項１又は２記載のデータ通信装置。
6. 前記クロック生成回路は、
   前記受信信号をレベルシフトするレベルシフト回路と、
   前記レベルシフトされた信号を分周する分周回路と、
   前記分周された信号を遅延させる遅延回路と、
   前記分周回路の出力信号及び前記遅延回路の出力信号を基に論理演算を行ってクロック信号を出力する論理演算回路と
   を有することを特徴とする請求項１又は２記載のデータ通信装置。
7. 前記遅延回路は、
   入力信号に応じて充電及び放電を行う容量と、
   前記容量の電圧と閾値電圧とを比較し、前記入力信号を遅延させた信号を出力するコンパレータ回路と
   を有することを特徴とする請求項６記載のデータ通信装置。
8. 前記遅延回路は、
   電流を流す電流設定回路と、
   前記電流設定回路とカレントミラーを構成し、前記入力信号に応じて前記容量に対して充電及び放電を行う充放電制御回路と
   を有することを特徴とする請求項７記載のデータ通信装置。
9. 前記コンパレータ回路の閾値電圧は、前記電源電圧に相関のある電圧であり、
   前記電流設定回路は、前記電源電圧に相関のある電流を流すことを特徴とする請求項８記載のデータ通信装置。
10. 前記基準電圧回路は、バンドギャップ基準電圧を前記第２の基準電圧として生成するバンドギャップ基準電圧発生回路であることを特徴とする請求項１〜９のいずれか１項に記載のデータ通信装置。
11. 前記遅延回路は、
    充放電電流を設定するための充放電電流設定回路と、
    前記分周回路からの出力信号が入力され充放電を制御する充放電制御回路と、
    前記充放電制御回路からの出力信号により遅延時間を設定するための遅延時間設定容量と、
    前記遅延時間設定容量の電圧値を検出する電圧検出回路とを有し、
    前記充放電電流設定回路は、前記レギュレータ回路の出力電圧に相関のある電流を設定し、
    前記電圧検出回路は、前記遅延時間設定容量の電圧値を前記レギュレータ回路の出力電圧に相関のある閾値で検出することを特徴とする請求項６記載のデータ通信装置。
12. 受信信号を入力する信号端子と、
    第１の基準電圧を入力する基準電圧端子と、
    前記受信信号を基にクロック信号を生成するクロック生成回路と、
    前記受信信号を基にデータ信号を生成するデータ信号生成回路と、
    前記クロック信号と前記データ信号を受信し、前記信号端子に送信信号を出力する送信回路と、
    内部で生成された第２の基準電圧、前記受信信号及び前記第１の基準電圧を基に前記クロック生成回路、前記データ信号生成回路及び前記送信回路の電源電圧を生成するレギュレータ回路と、
    前記第２の基準電圧を生成する基準電圧回路と、
    前記第２の基準電圧に相関のある閾値を基に前記受信信号のパルスをレベルシフトするレベルシフト回路とを有し、
    前記レギュレータ回路は、前記第２の基準電圧に相関のある電源電圧を生成し、
    前記閾値と前記電源電圧との間に相関を有することを特徴とするデータ通信装置。
13. 第１のデータ通信装置及び第２のデータ通信装置が少なくとも信号端子を介して接続されるデータ通信システムであって、
    前記第１のデータ通信装置は、
    データに応じて、デューティ比が異なる部分を有し、かつパルス周波数が一定である信号を前記信号端子を介して前記第２のデータ通信装置に出力する電圧振幅変調回路と、
    前記信号端子に流れる電流に応じてデータ信号を生成する電流検出回路とを有し、
    前記第２のデータ通信装置は、
    デューティ比が異なる部分を有し、かつパルス周波数が一定である前記信号を受信信号として前記第１のデータ通信装置から入力する信号端子と、
    第１の基準電圧を入力する基準電圧端子と、
    前記受信信号を基にクロック信号を生成するクロック生成回路と、
    前記受信信号のデューティ比を識別してデータ信号を生成するデータ信号生成回路と、
    前記信号端子に送信信号を出力する送信回路と、
    内部で生成された第２の基準電圧、前記受信信号及び前記第１の基準電圧を基に前記クロック生成回路、前記データ信号生成回路及び前記送信回路の電源電圧を生成するレギュレータ回路と、
    前記第２の基準電圧を生成する基準電圧回路と、
    前記第２の基準電圧に相関のある閾値を基に前記受信信号のパルスをレベルシフトするレベルシフト回路とを有し、
    前記レギュレータ回路は、前記第２の基準電圧に相関のある電源電圧を生成し、
    前記閾値と前記電源電圧との間に相関を有することを特徴とするデータ通信システム。
14. デューティ比が異なる部分を有し、かつパルス周波数が一定である受信信号を信号端子に入力する受信信号入力ステップと、
    第１の基準電圧を基準電圧端子に入力する基準電圧入力ステップと、
    前記受信信号を基にクロック信号を生成するクロック信号生成ステップと、
    前記受信信号のデューティ比を識別してデータ信号を生成するデータ信号生成ステップと、
    前記信号端子に送信信号を出力する送信信号出力ステップと、
    内部で生成された第２の基準電圧、前記受信信号及び前記第１の基準電圧を基に電源電圧を生成する電源電圧生成ステップと、
    前記第２の基準電圧を生成する基準電圧生成ステップと、
    前記第２の基準電圧に相関のある閾値を基に前記受信信号のパルスをレベルシフトするレベルシフトステップとを有し、
    前記電源電圧生成ステップは、前記第２の基準電圧に相関のある電源電圧を生成し、
    前記閾値と前記電源電圧との間に相関を有することを特徴とするデータ通信方法。

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