JP4533113B2

JP4533113B2 - データ通信装置及びデータ通信方法

Info

Publication number: JP4533113B2
Application number: JP2004347074A
Authority: JP
Inventors: 善一中田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2004-11-30
Filing date: 2004-11-30
Publication date: 2010-09-01
Anticipated expiration: 2024-11-30
Also published as: JP2006157659A

Description

本発明は、データ通信装置及びデータ通信方法に関する。

図８は従来のデータ通信システムの概略構成を示す図である。図８に示すように、従来の構成では、データキャリア装置802とコントロール装置801とがデータ通信を行う場合、電源VIN、接地GND、クロック信号CLK及びデータ信号DATAにそれぞれ４個の接点を設けて、接続している。

また、システムを小型化する目的で、コントロール装置とデータキャリア装置とがデータ通信を行うシステムにおいて、２個の接点で双方向のデータ通信を可能にする構成としては、例えば、特開2003-69653号公報に記載されている。

図９に、上記、特開2003-69653号公報に記載されている２個の接点で双方向のデータ通信を可能にするコントロール装置とデータキャリア装置との構成のうち、データキャリア装置3のみを示す。ここで、図１０に示す図９のデータキャリア装置3におけるタイミングチャートを用いて、図９に示すデータキャリア装置3の動作を説明する。

このデータキャリア装置3は、A端子とB端子との2端子のみを有しており、この2端子でコントロール装置とのデータ通信を行う。このA端子には、デューティ比を50%で固定として、周波数を2値制御されたパルス電圧VAが印加される。周期がｆ１の周波数と周期がｆ２の周波数がある。B端子には、A端子に入力されるパルス電圧VAとは逆相のパルス電圧VBが印加される。周波数識別回路32は、この周波数値を検出することでデータ信号DATAを生成し、他の内部回路33に生成したデータ信号DATAを供給することで通信するデータを生成し、コントロール装置との通信が行われる。クロック生成回路31は、クロック信号CLKを生成する。整流回路34は、整流を行う。

特開2003-69653号公報

しかしながら、上述したデータキャリア装置には以下のような問題点がある。
まず、先に挙げた図８に示す電源VIN、接地GND、クロック信号CLK及びデータ信号DATAにそれぞれ４個の接点を設けたものでは、データ通信を行うために４個の接点が必要であったので、システムの小型化には適当なものではない。

また、図９に示すデータキャリア装置3において、A端子に入力されるパルス電圧VAから内部回路動作のために必要なクロック信号CLKを生成するクロック生成回路31は、A端子に入力されるパルス電圧VAの周波数に同期した周波数を有するクロック信号CLKを生成する場合であれば、簡単な回路構成で実現可能である。しかし、図９に示すデータキャリア装置3の場合、A端子に入力されるパルス電圧VAのパルス電圧の周波数がデータ信号生成のために可変制御されているため、生成する内部回路動作のために必要なクロック信号CLKの周波数も、データ信号DATAに対応して変動することとなる。このとき、内部回路33に入力されるクロック信号CLKの周波数が異なるため、内部回路33の過渡特性は各周波数に応じて異なることとなり、入力される周波数範囲にわたり安定した内部回路33を構成するためには、回路が複雑となり、システムが高価になるという問題点がある。

また、上述の特開2003-69653号公報の中には、図９に挙げたシステムの他に、２個の接点で双方向のデータ通信を可能にするコントロール装置とデータキャリア装置との構成のうち、A端子にはある一定の周波数で、ある一定のデューティ比を有し、電圧振幅のハイレベル（以下、Hレベルという）がV1とV2の2値をとり、ローレベル（以下、Lレベルという）がグランド（GND）電位であるパルス電圧が入力され、残るもう一方のB端子にはA端子に入力されるパルス電圧VAと比べて、電圧振幅が等しく、逆相関係にあるパルス電圧が入力され、この入力パルス電圧の電圧振幅を検出してデータ信号を生成するという方法がある。しかし、この方法では、HレベルのV1とV2の電圧差が微小な値となるため、非常に高精度の検出手段が必要となり、システムが高価になるという問題点がある。

また、上述の特開2003-69653号公報の中には、図９に挙げたシステムの他に、２個の接点で双方向のデータ通信を可能にするコントロール装置とデータキャリア装置との構成のうち、データキャリア装置のA端子に電圧振幅のHレベルがV1、LレベルがV2の２つの電圧値を有する一定電圧を入力し、B端子にはGND電位を入力し、このA端子とB端子間の電圧差を検出することでデータ信号を生成して、一方、クロック信号はコントロール装置からの信号に寄らず、データキャリア装置内で生成するという方法がある。しかし、この方法では、コントロール装置とデータキャリア装置とのクロック信号の同期が取れないため、データ通信方法が複雑になるという問題点がある。

また、特開2003-69653号公報の中に挙げられている別の方法として、データキャリア装置のA端子に電圧振幅のHレベルがV、LレベルがV1とV2のいずれかとなるデューティ比が50%のパルス電圧を入力し、B端子にはGND電位を入力し、このLレベルのV1とV2の電圧差を検出することでデータ信号を生成して、一方、入力された周波数に同期したクロック信号を生成するという方法がある。しかし、この方法では、LレベルのV1とV2の電圧差が微小な値となるため、非常に高精度の検出手段が必要となり、システムが高価になるという問題点がある。

また、A端子に入力されるパルス電圧VAとB端子がに入力されるパルス電圧VBとが互いに逆相関係にある際に、これらのパルス電圧に位相差がある場合、例えば、VAとVBがともにGND電位と等しい電圧である場合には、データキャリア装置の内部回路に供給される電圧がGND電位に短絡されることとなり、内部回路の誤動作を生じさせることとなる。実際のシステム構成においては、コントロール装置におけるパルス電圧VAを出力するタイミングとパルス電圧VBを出力するタイミングとの内部回路遅延であったり、コントロール装置からデータキャリア装置のA端子への配線とB端子への配線における抵抗値、寄生容量などのインピーダンスの違いがあったりと、A端子に入力されるパルス電圧VAとB端子に入力されるパルス電圧VBに位相差を全く生じなくすることは困難である。

本発明は、上記従来の問題点に鑑みなされたもので、その目的は、2個の接点で、双方向のデータ通信を可能にすることでシステムを小型化でき、しかも、厳密な精度が不要な簡単な回路構成にて、誤動作しにくい安定したデータ通信を可能にするデータ通信装置及びデータ通信方法を提供することである。

本発明のデータ通信装置は、第１のデューティ比を有するパルスと第２のデューティ比を有するパルスを有し、かつパルス周波数が一定である第１の受信信号を入力する第１の端子と、前記第１の受信信号と位相が逆相関係にある第２の受信信号を入力する第２の端子と、前記第１の受信信号又は前記第２の受信信号のパルス周波数と同期し、かつ、前記第１のデューティ比と前記第２のデューティ比の間のデューティ比を有するクロック信号を生成するクロック生成回路と、前記クロック生成回路により生成された前記クロック信号を入力し、前記クロック信号のデューティ比を基準として前記第１のデューティ比と前記第２のデューティ比を識別してデータ信号を生成するデータ信号生成回路と、前記データ信号を入力し送信信号を出力する内部回路と、前記第１及び第２の受信信号を基に前記クロック生成回路、前記データ信号生成回路及び前記内部回路の電源電圧を生成する整流回路と、を有し、前記整流回路は、前記第１の受信信号と前記第２の受信信号との間に位相差が生じた際に、電源端子と電源基準端子間の短絡状態を回避する回路を有することを特徴とする。

また、本発明のデータ通信方法は、第１のデューティ比を有するパルスと第２のデューティ比を有するパルスを有し、かつパルス周波数が一定である第１の受信信号を第１の端子に入力する第１の入力ステップと、前記第１の受信信号と位相が逆相関係にある第２の受信信号を第２の端子に入力する第２の入力ステップと、クロック生成回路において、前記第１の受信信号又は前記第２の受信信号のパルス周波数と同期し、かつ、前記第１のデューティ比と前記第２のデューティ比の間のデューティ比を有するクロック信号を生成するクロック生成ステップと、データ信号生成回路において、前記クロック生成ステップにより生成された前記クロック信号を入力し、前記クロック信号のデューティ比を基準として前記第１のデューティ比と前記第２のデューティ比を識別してデータ信号を生成するデータ信号生成ステップと、内部回路において前記データ信号を入力し送信信号を出力する送信信号出力ステップと、前記第１及び第２の受信信号を基に前記クロック生成回路、前記データ信号生成回路及び前記内部回路の電源電圧を生成する整流ステップと、を有し、前記整流ステップでは、前記第１の受信信号と前記第２の受信信号との間に位相差が生じた際に、電源端子と電源基準端子間の短絡状態を回避することを特徴とする。

２端子接続によりデータ通信をすることができるので装置を小型化できる。また、厳密な精度が不要な簡単な回路構成にて、誤動作しにくい安定したデータ通信をすることができる。

次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態によるデータキャリア装置1の構成例を示すブロック図である。図１において、1はコントロール装置とのデータ通信を2個の接点で行うデータキャリア装置であり、A端子とB端子の2端子を有する。このデータキャリア装置１において、整流回路14は、A端子とB端子から入力されるパルス電圧を入力し、そのパルス電圧を基に定電圧の電源電圧を生成し、データキャリア装置１を構成する全ての回路の電源電圧を供給している。これにより、安定した定電圧の電源電圧を生成することができる。また、このデータキャリア装置1は、A端子あるいはB端子から入力される信号を基にデータ通信に必要なクロック信号CLKを生成するクロック生成回路11と、A端子あるいはB端子から入力される信号の各パルスのデューティ比に応じてデータ通信に必要なデータ信号DATAを生成するデューティ識別回路12と、これらのクロック信号CLKとデータ信号DATAが入力され、これらを基にしてコントロール装置とのデータ通信を行う内部回路13から構成される。

次に、図１のデータキャリア装置1の動作について図２のタイミングチャートを用いて説明する。A端子には、電圧振幅のHレベルがV1、LレベルがGND電位とする周波数が一定で、パルスのHレベル期間（デューティ）がduty1とduty2の2つの値を有するパルス電圧が入力される。duty1のパルスとduty2のパルスとでは、デューティ比が異なる。また、残るもう一方のB端子には、A端子に入力されるパルス電圧VAと比べて、周波数が等しく、位相が逆相関係にあるパルス電圧VAが入力される。すなわち、A端子及びB端子には、コントロール装置から互いに逆相のパルス信号が２端子入力される。ここで、図１のクロック生成回路11は、このA端子に入力されるパルス電圧VA（例えば、パルス電圧VAの立ち上がり）と、クロック信号CLKの立ち上がりを同期させたクロック信号CLKを生成する。クロック信号CLKの周波数は、パルス電圧VAの周波数と同じ周波数である。

また、図１のデューティ識別回路12は、A端子あるいはB端子に入力されるパルス電圧のHレベル期間（デューティ）がduty1であるか、duty2であるかを識別して、これに対応した信号をデータ信号DATAとして生成する。データ信号DATAは、クロック信号CLKの立ち下がり時に、A端子の電圧VAがHレベルであればHレベルを出力維持し、A端子の電圧VAがLレベルであればLレベルを出力維持する。図１の内部回路13は、こうして生成したクロック信号CLKとデータ信号DATAとを入力することで、コントロール装置とのデータ通信を行う。

以上述べたように、図１のデータキャリア装置1においては、従来の2端子のみでデータ通信を行うデータキャリア装置にて行われているような、周波数制御にてデータ信号を生成する方式ではないため、クロック生成回路11により生成されるクロック信号CLKは、A端子あるいはB端子に入力されるパルス電圧の周波数と完全に同期して、常に一定の周波数を有することとなる。これにより、内部回路13に入力されるクロック信号CLKの周波数が一定であるため、内部回路13の過渡特性は設定周波数に応じた一定のものとなり、広範な周波数範囲にわたり安定した回路動作をさせるための冗長な回路が不要となり、システムを安価にすることが可能となる。

また、データキャリア装置1のクロック生成回路11により生成するクロック信号CLKの周波数は、コントロール装置からデータキャリア装置1のA端子あるいはB端子に入力されるパルス電圧の周波数と一致させることができるため、コントロール装置からデータキャリア装置1のA端子あるいはB端子に入力されるパルス電圧の周波数の設定値が変更されても、データキャリア装置1のクロック生成回路11により生成するクロック信号CLKは、コントロール装置からデータキャリア装置1のA端子あるいはB端子に入力されるパルス電圧の周波数に一致するため、厳密なタイミング設計などを行う必要がなく全体のシステム設計を容易にすることが可能となる。

また、コントロール装置は一般的に、汎用のマイコンなどにより構成されることが多く、このマイコンを駆動するためのクロック信号の周波数はMHz以上の単位を有する非常に高い周波数であり、コントロール装置からデータキャリア装置1のA端子あるいはB端子に入力されるパルス電圧と比較して十分に高い周波数となる。このマイコンを駆動するためのクロック信号を用いれば、コントロール装置からデータキャリア装置1のA端子あるいはB端子に入力されるパルス電圧のデューティ比を制御することは容易であり、この点も、厳密なタイミング設計などを行う必要がなく全体のシステム設計を容易にすることを可能とする。

（第２の実施形態）
図３は、本発明の第２の実施形態によるデータキャリア装置2の構成例を示すブロック図である。本実施形態は第１の実施形態を更に具体的に示すものである。図３において、2はコントロール装置とのデータ通信を2個の接点で行うデータキャリア装置であり、A端子とB端子の2端子を有する。このデータキャリア装置2は、A端子とB端子から入力されるパルス電圧VA及びVBを整流回路24に入力し、ここで生成した定電圧からデータキャリア装置２を構成する全ての回路の電源を生成している。また、このデータキャリア装置２は、A端子あるいはB端子から入力される信号からデータ通信に必要なクロック信号CLKを生成するクロック生成回路21と、A端子あるいはB端子から入力される信号からデータ通信に必要なデータ信号DATAを生成するデューティ識別回路22と、これらのクロック信号CLKとデータ信号DATAが入力され、これらを基にしてコントロール装置とのデータ通信を行う内部回路23から構成される。

ここで、クロック生成回路21は、具体的な回路の一例として、コントロール装置からデータキャリア装置2のA端子に入力されるパルス電圧VAの電圧振幅を変換するレベルシフト回路211と、このレベルシフト回路211からの信号を1/2分周する1/2分周回路212と、この1/2分周回路212からの信号を遅延させる遅延回路213と、これらの1/2分周回路212と遅延回路213からの2つの信号が入力されて、EX-OR（排他的論理和）演算を行い、この演算結果を内部回路23を動作させるためのクロック信号CLKとして出力するEX-OR回路214から構成される。また、デューティ識別回路22は、具体的な回路の一例として、EX-OR回路214からの信号をクロック信号CLKとして動作し、レベルシフト回路211からの信号が入力されて、このクロック信号CLKに同期してレベルシフト回路211からの信号がHレベルにあるか、Lレベルにあるかを判定して、これに対応する出力信号をコントロール装置とのデータ通信を行うためのデータ信号DATAとして出力するDフリップフロップ回路221より構成される。

次に、図３のデータキャリア装置2の動作について図４のタイミングチャートを用いて説明する。A端子には、電圧振幅のHレベルがV1、LレベルがGND電位とする周波数一定で、パルスのHレベル期間（デューティ）がduty1とduty2の2つの値を有するパルス電圧VAが入力される。また、残るもう一方のB端子には、A端子に入力されるパルス電圧VAと比べて、周波数が等しく、位相が逆相関係にあるパルス電圧VBが入力される。レベルシフト回路211は、このA端子に入力されるパルス電圧VAを、例えば、HレベルがV2、LレベルがGND電位となるように電圧振幅変換を行う。

ここで、クロック生成回路21の動作について図５のタイミングチャートを用いて説明する。1/2分周回路212は、レベルシフト回路211からの出力信号を1/2分周する。この1/2分周回路212からの出力信号は、レベルシフト回路211からの出力信号の立ち上がりに同期して、HレベルとLレベルの切り替えが行われることとなり、レベルシフト回路211からの出力信号の周波数のみで1/2分周回路212からの出力信号の周波数は設定されることとなる。

次に、遅延回路213は、この1/2分周回路212からの出力信号を入力し、この信号をある一定の遅延時間d1だけ遅延させて出力する。EX-OR回路214は、これらの1/2分周回路212からの出力信号と、遅延回路213からの出力信号とを入力してEX-OR演算を行うと、レベルシフト回路211からの出力信号の周波数と一致した周波数を持ち、レベルシフト回路211からの出力信号の立ち上がりのタイミングに同期した信号を持つクロック信号CLKを生成することができる。例えば、遅延時間d1をコントロール装置からデータキャリア装置2のA端子に入力されるパルス電圧VAの周期の1/2に設定すると、A端子に入力されるパルス電圧VAの周波数と同じ周波数を有し、デューティ比が50%であるクロック信号CLKを生成することができる。

次に、デューティ識別回路22であるDフリップフロップ回路221は、EX-OR回路214からの出力信号をクロック信号CLKとして、レベルシフト回路211からの信号を入力信号としてそれぞれ入力する。ここで、図４のタイミングチャートに示すように、Dフリップフロップ回路221は、クロック信号CLKの立ち下がりエッジをクロック信号とし、このクロック信号CLKの立ち下がりに同期して、レベルシフト回路211からの信号がHレベルにあるか、Lレベルにあるかに対応して、データ信号DATAを出力する。例えば、レベルシフト回路211からの信号がHレベルであればDフリップフロップ回路221の出力信号DATAがHレベル、レベルシフト回路211からの信号がLレベルであればDフリップフロップ回路221の出力信号DATAがLレベルというように、Dフリップフロップ回路221の出力信号DATAが切り替わる。このクロック信号CLKの立ち下がりエッジにおいて、レベルシフト回路211からの信号がHレベルにあるか、Lレベルにあるかを決めているのは、コントロール装置からデータキャリア装置2のA端子に入力されるパルス電圧VAのデューティ比であるため、このDフリップフロップ回路221の出力信号DATAの切り替わりは、A端子に入力されるパルス電圧VAのデューティ比の切り替わりと対応している。したがって、コントロール装置からのデータ信号として、A端子に入力されるパルス電圧VAのデューティ比を制御し、このデューティ比をDフリップフロップ回路221により識別し、この出力信号をコントロール装置からのデータ受信信号とすることが可能となる。

こうして生成したクロック生成回路21からの出力信号であるクロック信号CLKとデューティ識別回路22からの出力信号であるデータ信号DATAとを、図３の内部回路23に入力することで、コントロール装置とのデータ通信を行うことが可能となる。

ここで、A端子に入力されるパルス電圧VAとB端子に入力されるパルス電圧VBとを整流する整流回路について述べる。

まず、従来の整流回路を図１１に示す。この整流回路は入力端子として、A端子とB端子を有し、ここから入力された各パルス電圧を整流してVDD端子（電源端子）とVSS端子（電源基準端子）間に接続された容量1105間に定電圧を発生させる機能を有している。ここで、A端子にはPMOSトランジスタ（PチャネルMOS電界効果トランジスタ）1103のドレイン端子とNMOSトランジスタ（NチャネルMOS電界効果トランジスタ）1104のドレイン端子とPMOSトランジスタ1101のゲート端子とNMOSトランジスタ1102のゲート端子が接続される。PMOSトランジスタ1103のソース端子はVDD端子に接続され、NMOSトランジスタ1104のソース端子はVSS端子に接続される。また、B端子にはPMOSトランジスタ1101のドレイン端子とNMOSトランジスタ1102のドレイン端子とPMOSトランジスタ1103のゲート端子とNMOSトランジスタ1104のゲート端子が接続される。PMOSトランジスタ1101のソース端子はVDD端子に接続され、NMOSトランジスタ1102のソース端子はVSS端子に接続される。

ここで、図１１の整流回路の動作について説明する。ここで、A端子にパルス電圧のHレベルの電圧が印加され、B端子にパルス電圧のLレベルの電圧が印加された場合、A端子にHレベルの電圧が印加されているため、NMOSトランジスタ1102がオンして、VSS端子の電圧はＢ端子に印加されたLレベル電圧と同電位となる。同様に、B端子にLレベルの電圧が印加されているため、PMOSトランジスタ1103がオンして、VDD端子の電圧はA端子に印加されたHレベル電圧と同電位となる。

また、A端子にパルス電圧のLレベルの電圧が印加され、B端子にパルス電圧のHレベルの電圧が印加された場合、A端子にLレベルの電圧が印加されているため、PMOSトランジスタ1101がオンして、VDD端子の電圧はＢ端子に印加されたHレベル電圧と同電位となる。同様に、B端子にHレベルの電圧が印加されているため、NMOSトランジスタ1104がオンして、VSS端子の電圧はA端子に印加されたLレベル電圧と同電位となる。

このように、A端子とB端子に互いに逆相のパルス電圧を印加し、PMOSトランジスタ1101、NMOSトランジスタ1102、PMOSトランジスタ1103、NMOSトランジスタ1104を順次オンとオフに制御することにより、A端子とB端子に印加されたHレベルの電圧をVDD端子の電圧として、Lレベルの電圧をVSS端子の電圧としてそれぞれ設定する。これにより、VDD端子とVSS端子間に接続された容量1105間に定電圧を発生させることが可能となる。

ここで、A端子とB端子に印加されるパルス信号に位相差が発生した場合の動作について説明する。まず、A端子とB端子にHレベルの電圧が印加された場合、NMOSトランジスタ1102とNMOSトランジスタ1104がオンするため、VSS端子の電圧はA端子とB端子に印加されたHレベル電圧と同電位となり、VDD端子の電圧と同電位になるため、VSS端子がVDD端子に短絡された状態となる。また、A端子とB端子にLレベルの電圧が印加された場合、PMOSトランジスタ1101とPMOSトランジスタ1103がオンするため、VDD端子の電圧はA端子とB端子に印加されたLレベル電圧と同電位となり、VSS端子の電圧と同電位になるため、VDD端子がVSS端子に短絡された状態となる。このように、図１１に示す従来の整流回路において、A端子とB端子に印加されるパルス信号に位相差が発生した場合には、VDD端子とVSS端子が短絡状態になっていた。

図６及び図７に、本実施形態による整流回路の回路構成例を示す。これらは、A端子とB端子に印加されるパルス信号に位相差が発生した場合のVDD端子とVSS端子間の短絡状態を回避し、安定した定電圧（電源電圧）を生成することで、十分安定した回路動作を可能とする整流回路を提供することが目的である。

まず、図６に示す整流回路について説明する。図６の整流回路は、入力端子として、A端子とB端子を有し、ここから入力された各パルス電圧を整流してVDD端子とVSS端子間に接続された容量60間に定電圧を発生される機能を有し、A端子とB端子に印加されるパルス電圧に位相差が生じた際の誤動作防止回路としてのインバータ回路69とインバータ回路70を有する回路である。ここで、A端子にはPMOSトランジスタ63のドレイン端子とNMOSトランジスタ64のドレイン端子とインバータ回路70の入力端子とダイオード67のアノード端子とダイオード68のカソード端子とが接続される。インバータ回路70の出力端子がPMOSトランジスタ63のゲート端子とNMOSトランジスタ64のゲート端子に接続される。PMOSトランジスタ63のソース端子はVDD端子に接続され、NMOSトランジスタ64のソース端子はVSS端子に接続され、ダイオード67のカソード端子にVDD端子が接続され、ダイオード68のアノード端子にVSS端子が接続される。同様に、B端子にはPMOSトランジスタ61のドレイン端子とNMOSトランジスタ62のドレイン端子とインバータ回路69の入力端子とダイオード65のアノード端子とダイオード67のカソード端子とが接続される。インバータ回路69の出力端子がPMOSトランジスタ61のゲート端子とNMOSトランジスタ62のゲート端子に接続される。PMOSトランジスタ61のソース端子はVDD端子に接続され、NMOSトランジスタ62のソース端子はVSS端子に接続され、ダイオード65のカソード端子にVDD端子が接続され、ダイオード66のアノード端子にVSS端子が接続される。

図６の整流回路の動作について説明する。ここで、A端子にパルス電圧のHレベルの電圧が印加され、B端子にパルス電圧のLレベルの電圧が印加された場合、A端子とB端子に電圧が印加される以前のVDD端子とVSS端子の電圧は不定であるが、A端子にHレベルの電圧が印加されると、ダイオード67により、VDD端子の電圧はA端子のHレベル電圧からダイオード67の順方向電圧が差し引かれた電圧となる。B端子にLレベルの電圧が印加されると、ダイオード66により、VSS端子の電圧はB端子のLレベル電圧からダイオード66の順方向電圧が足しあわされた電圧となる。次に、A端子にHレベルの電圧が印加されているため、インバータ回路70の出力端子がVSS端子と同電位となり、これによりPMOSトランジスタ63のゲート−ソース電圧はPMOSトランジスタ63がオンするのに十分な電圧となる。このPMOSトランジスタ63がオンすることにより、VDD端子の電圧はA端子に印加されたHレベル電圧と同電位となる。同様に、B端子にLレベルの電圧が印加されているため、インバータ回路69の出力端子がVDD端子と同電位となり、これによりNMOSトランジスタ62のゲート−ソース電圧はNMOSトランジスタ62がオンするのに十分な電圧となる。このNMOSトランジスタ62がオンすることにより、VSS端子の電圧はB端子に印加されたLレベル電圧と同電位となる。

また、A端子にパルス電圧のLレベルの電圧が印加され、B端子にパルス電圧のHレベルの電圧が印加された場合、A端子とB端子に電圧が印加される前のVDD端子とVSS端子の電圧は不定であるが、B端子にHレベルの電圧が印加されると、ダイオード65により、VDD端子の電圧はB端子のHレベル電圧からダイオード65の順方向電圧が差し引かれた電圧となる。A端子にLレベルの電圧が印加されると、ダイオード68により、VSS端子の電圧はA端子のLレベル電圧からダイオード68の順方向電圧が足しあわされた電圧となる。次に、B端子にHレベルの電圧が印加されているため、インバータ回路69の出力端子がVSS端子と同電位となり、これによりPMOSトランジスタ61のゲート−ソース電圧はPMOSトランジスタ61がオンするのに十分な電圧となる。このPMOSトランジスタ61がオンすることにより、VDD端子の電圧はB端子に印加されたHレベル電圧と同電位となる。同様に、A端子にLレベルの電圧が印加されているため、インバータ回路70の出力端子がVDD端子と同電位となり、これによりNMOSトランジスタ64のゲート−ソース電圧はNMOSトランジスタ64がオンするのに十分な電圧となる。このNMOSトランジスタ64がオンすることにより、VSS端子の電圧はA端子に印加されたLレベル電圧と同電位となる。

このように、A端子とB端子に互いに逆相のパルス電圧を印加し、PMOSトランジスタ61、NMOSトランジスタ62、PMOSトランジスタ63、NMOSトランジスタ64を順次オンとオフに制御することにより、A端子とB端子に印加されたHレベルの電圧をVDD端子の電圧として、Lレベルの電圧をVSS端子の電圧としてそれぞれ設定し、これにより、VDD端子とVSS端子間に接続された容量60に定電圧を発生させることが可能となる。

ここで、A端子とB端子に印加されるパルス信号に位相差が発生した場合の動作について説明する。まず、A端子とB端子にLレベルの電圧が印加された場合、A端子にLレベルの電圧が印加されているため、インバータ回路70の出力端子がVDD端子と同電位となり、PMOSトランジスタ63がオフ、NMOSトランジスタ64がオンとなり、VSS端子の電圧はA端子に印加されたLレベル電圧と同電位となる。同様に、B端子にLレベルの電圧が印加されているため、インバータ回路69の出力端子がVDD端子と同電位となり、PMOSトランジスタ61がオフ、NMOSトランジスタ62がオンとなり、VSS端子の電圧はB端子に印加されたLレベル電圧と同電位となる。これにより、VSS端子の電圧はA端子とB端子に印加されるパルス信号のLレベル電圧と同電位に設定され、VDD端子の電圧はPMOSトランジスタ61とPMOSトランジスタ63がともにオフしているため、VDD端子とVSS端子間に接続された容量60によって、A端子とB端子に印加されるパルス信号のHレベルの電圧を保持することとなる。

次に、A端子とB端子にHレベルの電圧が印加された場合、A端子にHレベルの電圧が印加されているため、インバータ回路70の出力端子がVSS端子と同電位となり、PMOSトランジスタ63がオン、NMOSトランジスタ64がオフとなり、VDD端子の電圧はA端子に印加されたHレベル電圧と同電位となる。同様に、B端子にHレベルの電圧が印加されているため、インバータ回路69の出力端子がVSS端子と同電位となり、PMOSトランジスタ61がオン、NMOSトランジスタ62がオフとなり、VDD端子の電圧はB端子に印加されたHレベル電圧と同電位となる。これにより、VDD端子の電圧はA端子とB端子に印加されるパルス信号のHレベル電圧と同電位に設定され、VSS端子の電圧はNMOSトランジスタ62とNMOSトランジスタ64がともにオフしているため、VDD端子とVSS端子間に接続された容量60によって、A端子とB端子に印加されるパルス信号のLレベルの電圧を保持することとなる。

このように、図６に示す整流回路において、実際のシステム動作時に生じてしまうA端子とB端子に印加されるパルス信号に位相差が発生した場合においても、VDD端子とVSS端子の電圧は、内部回路が短絡することによる電圧低下を引き起こすことなく、安定した定電圧を生成することが可能となる。

次に、図７に示す整流回路について説明する。図７の整流回路は入力端子として、A端子とB端子を有し、ここから入力された各パルス電圧を整流してVDD端子とVSS端子間に接続された容量82間に定電圧を発生される機能を有し、A端子とB端子に印加されるパルス電圧に位相差が生じた際の誤動作防止回路としての3ステートバッファ回路79と3ステートバッファ回路80を有する回路である。ここで、A端子にはPMOSトランジスタ73のドレイン端子とNMOSトランジスタ74のドレイン端子と3ステートバッファ回路79の入力端子とEX-OR回路81の入力端子とダイオード77のアノード端子とダイオード78のカソード端子とが接続される。B端子にはPMOSトランジスタ71のドレイン端子とNMOSトランジスタ72のドレイン端子と3ステートバッファ回路80の入力端子とEX-OR回路81の入力端子とダイオード75のアノード端子とダイオード76のカソード端子とが接続される。3ステートバッファ回路80の出力端子がPMOSトランジスタ73のゲート端子とNMOSトランジスタ74のゲート端子に接続され、PMOSトランジスタ73のソース端子はVDD端子に接続され、NMOSトランジスタ74のソース端子はVSS端子に接続され、ダイオード77のカソード端子にVDD端子が接続され、ダイオード78のアノード端子にVSS端子が接続される。3ステートバッファ回路79の出力端子がPMOSトランジスタ71のゲート端子とNMOSトランジスタ72のゲート端子に接続され、PMOSトランジスタ71のソース端子はVDD端子に接続され、NMOSトランジスタ72のソース端子はVSS端子に接続され、ダイオード75のカソード端子にVDD端子が接続され、ダイオード76のアノード端子にVSS端子が接続される。EX-OR回路81の出力端子が3ステートバッファ回路79と3ステートバッファ回路80に接続される。

図７の整流回路の動作について説明する。ここで、3ステートバッファ回路79と3ステートバッファ回路80の各出力端子がハイインピーダンス信号を出力するのは、A端子とB端子に印加されるパルス信号が同レベルの電圧のときであるとする。まず、A端子にパルス電圧のHレベルの電圧が印加され、B端子にパルス電圧のLレベルの電圧が印加された場合、A端子とB端子に電圧が印加される以前のVDD端子とVSS端子の電圧は不定であるが、A端子にHレベルの電圧が印加されると、ダイオード77により、VDD端子の電圧はA端子のHレベル電圧からダイオード77の順方向電圧が差し引かれた電圧となる。B端子にLレベルの電圧が印加されると、ダイオード76により、VSS端子の電圧はB端子のLレベル電圧からダイオード76の順方向電圧が足しあわされた電圧となる。次に、A端子にHレベルの電圧が印加されているため、3ステートバッファ回路79の出力端子がVDD端子と同電位となり、これによりNMOSトランジスタ72のゲート−ソース電圧はNMOSトランジスタ72がオンするのに十分な電圧となる。このNMOSトランジスタ72がオンすることにより、VSS端子の電圧はB端子に印加されたLレベル電圧と同電位となる。同様に、B端子にLレベルの電圧が印加されているため、3ステートバッファ回路80の出力端子がVSS端子と同電位となり、これによりPMOSトランジスタ73のゲート−ソース電圧はPMOSトランジスタ73がオンするのに十分な電圧となる。このPMOSトランジスタ73がオンすることにより、VDD端子の電圧はA端子に印加されたHレベル電圧と同電位となる。

次に、A端子にパルス電圧のLレベルの電圧が印加され、B端子にパルス電圧のHレベルの電圧が印加された場合、A端子とB端子に電圧が印加される前のVDD端子とVSS端子の電圧は不定であるが、B端子にHレベルの電圧が印加されると、ダイオード75により、VDD端子の電圧はB端子のHレベル電圧からダイオード75の順方向電圧が差し引かれた電圧となる。A端子にLレベルの電圧が印加されると、ダイオード78により、VSS端子の電圧はA端子のLレベル電圧からダイオード78の順方向電圧が足しあわされた電圧となる。次に、B端子にHレベルの電圧が印加されているため、3ステートバッファ回路80の出力端子がVDD端子と同電位となり、これによりNMOSトランジスタ74のゲート−ソース電圧はNMOSトランジスタ74がオンするのに十分な電圧となる。このNMOSトランジスタ74がオンすることにより、VSS端子の電圧はA端子に印加されたLレベル電圧と同電位となる。同様に、A端子にLレベルの電圧が印加されているため、3ステートバッファ回路79の出力端子がVSS端子と同電位となり、これによりPMOSトランジスタ71のゲート−ソース電圧はPMOSトランジスタ71がオンするのに十分な電圧となる。このPMOSトランジスタ71がオンすることにより、VDD端子の電圧はB端子に印加されたHレベル電圧と同電位となる。

このように、A端子とB端子に互いに逆相のパルス電圧を印加し、PMOSトランジスタ71、NMOSトランジスタ72、PMOSトランジスタ73、NMOSトランジスタ74を順次オンとオフに制御することにより、A端子とB端子に印加されたHレベルの電圧をVDD端子の電圧として、Lレベルの電圧をVSS端子の電圧としてそれぞれ設定し、これにより、VDD端子とVSS端子間に接続された容量82間に定電圧を発生させることが可能となる。

ここで、A端子とB端子に印加されるパルス信号に位相差が発生した場合の動作について説明する。A端子とB端子に印加されるパルス信号に位相差が発生した場合、A端子とB端子がともにHレベルの電圧が印加される場合と、ともにLレベルの電圧が印加される場合とがある。このどちらの場合においても、3ステートバッファ回路79と3ステートバッファ回路80の出力端子は、EX-OR回路81の出力端子の信号により、ハイインピーダンス信号を出力するように制御され、PMOSトランジスタ71、NMOSトランジスタ72、PMOSトランジスタ73、NMOSトランジスタ74が全てオフとなるため、VDD端子とVSS端子間に接続された容量82によって、VDD端子とVSS端子間の電圧を保持することとなる。

このように、図７に示す整流回路において、実際のシステム動作時に生じてしまうA端子とB端子に印加されるパルス信号に位相差が発生した場合においても、VDD端子とVSS端子の電圧は、内部回路が短絡することによる電圧低下を引き起こすことなく、安定した定電圧を生成することが可能となる。

以上述べたように、第２の実施形態においては、論理回路によりほとんどの回路を構成しているため、厳密なアナログ電位に依存して回路常数が支配されることがない。このため、A端子あるいはB端子に入力されるようなパルス電圧を有し、ノイズ成分が多いシステムにおいても、また、内部回路の多くがクロック信号に同期して動作する際に発生するノイズ成分が多い回路構成においても、十分安定した回路動作が可能となる。また、デューティ識別回路22において、このタイミングを決めている遅延回路213の遅延時間は、コントロール装置からデータキャリア装置2のA端子あるいはB端子に入力されるパルス電圧のデューティ比を識別できれば良いだけであるので、これらの印加するパルス電圧のデューティ比が十分大きく異なっていれば、厳密な遅延時間の設定は必要なく、簡単な構成の回路にて遅延回路を実現することが可能となる。

また、実際のシステム動作時に生じてしまうA端子とB端子に印加されるパルス信号に位相差が発生した場合においても、第２の実施形態における整流回路により安定した定電圧を生成することができるため、十分安定した回路動作が可能となる。

なお、第１の実施形態と第２の実施形態において、コントロール装置からデータキャリア装置のA端子あるいはB端子に入力されるパルス電圧のHレベル期間（デューティ）の種類は３値以上の多値であってもよく、仮に、2値であるときには、この2つのHレベル期間（デューティ）が容易に識別できれば、2つのHレベル期間（デューティ）を合計した際に100％となる関係である必要はない。また、コントロール装置からデータキャリア装置1のA端子あるいはB端子に入力されるパルス電圧は、同一の電圧振幅を有する必要はなく、データキャリア装置が安定動作できるための電源が供給できれば異なる電圧振幅であってもよい。

以上のように、第１及び第２の実施形態によれば、第１及び第２の接点を介してデータ通信を行う接触２線式データキャリア装置において、第１の接点であるA端子に外部パルス電圧が印加され、第２の接点であるB端子にはA端子に印加されるパルス電圧と同一周波数を有し、位相関係が逆相であるパルス電圧が印加される。整流回路がA端子あるいはB端子から印加されるパルス電圧を整流して生成した定電圧により、全ての回路の電源を生成する。クロック生成回路は、A端子あるいはB端子から印加されるパルス電圧に相関のあるクロック信号を生成する。デューティ識別回路は、A端子あるいはB端子から印加されるパルス電圧に相関のあるデータ信号を生成する。内部回路は、クロック生成回路から出力される信号をクロック信号とし、デューティ識別回路から出力される信号をデータ信号として、これらの信号を基にしてデータ通信を行う。

これにより、2個の接点で、双方向のデータ通信を可能にすることでシステムを小型化できる。また、厳密な精度が不要で簡単な回路構成にて、誤動作しにくい安定したデータ通信を可能にするデータキャリア装置を実現することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明による第１の実施形態に係るデータキャリア装置の構成例を示す図である。図１の構成の動作を示すタイミングチャートである。本発明による第２の実施形態に係るデータキャリア装置の構成例を示す図である。図３の構成の動作を示すタイミングチャートである。図３のクロック生成回路の動作を示すタイミングチャートである。図３の整流回路における第１の回路構成例を示す図である。図３の整流回路における第２の回路構成例を示す図である。従来のデータ通信システムの構成例を示す図である。従来の2個の接点で行うデータ通信システムの構成例を示す図である。図９の構成の動作を示すタイミングチャートである。従来の整流回路の回路構成例を示す図である。

符号の説明

１データキャリア装置
１１クロック生成回路
１２デューティ識別回路
１３内部回路
１４整流回路

Claims

第１のデューティ比を有するパルスと第２のデューティ比を有するパルスを有し、かつパルス周波数が一定である第１の受信信号を入力する第１の端子と、
前記第１の受信信号と位相が逆相関係にある第２の受信信号を入力する第２の端子と、
前記第１の受信信号又は前記第２の受信信号のパルス周波数と同期し、かつ、前記第１のデューティ比と前記第２のデューティ比の間のデューティ比を有するクロック信号を生成するクロック生成回路と、
前記クロック生成回路により生成された前記クロック信号を入力し、前記クロック信号のデューティ比を基準として前記第１のデューティ比と前記第２のデューティ比を識別してデータ信号を生成するデータ信号生成回路と、
前記データ信号を入力し送信信号を出力する内部回路と、
前記第１及び第２の受信信号を基に前記クロック生成回路、前記データ信号生成回路及び前記内部回路の電源電圧を生成する整流回路と、
を有し、
前記整流回路は、前記第１の受信信号と前記第２の受信信号との間に位相差が生じた際に、電源端子と電源基準端子間の短絡状態を回避する回路を有することを特徴とするデータ通信装置。
前記データ信号生成回路に入力される前記クロック信号と同一のクロック信号を前記内部回路に入力することを特徴とする請求項１記載のデータ通信装置。
前記整流回路は、
前記第１の端子にハイレベルのパルス信号が入力され前記第２の端子にローレベルのパルス信号が入力されたときには前記第１の端子を電源端子に接続して前記第２の端子を電源基準端子に接続し、
前記第１の端子にローレベルのパルス信号が入力され前記第２の端子にハイレベルのパルス信号が入力されたときには前記第１の端子を電源基準端子に接続して前記第２の端子を電源端子に接続し、
前記第１及び第２の端子にハイレベルのパルス信号が入力されたときには前記第１及び第２の端子を電源基準端子に接続せず、
前記第１及び第２の端子にローレベルのパルス信号が入力されたときには前記第１及び第２の端子を電源端子に接続しないことを特徴とする請求項１又は２記載のデータ通信装置。
前記整流回路は、
前記第１及び第２の端子にハイレベルのパルス信号が入力されたときには前記第１及び第２の端子を電源端子に接続し、
前記第１及び第２の端子にローレベルのパルス信号が入力されたときには前記第１及び第２の端子を電源基準端子に接続することを特徴とする請求項３記載のデータ通信装置。
前記整流回路は、
前記第１及び第２の端子にハイレベルのパルス信号が入力されたときには前記第１及び第２の端子を電源端子に接続せず、
前記第１及び第２の端子にローレベルのパルス信号が入力されたときには前記第１及び第２の端子を電源基準端子に接続しないことを特徴とする請求項３記載のデータ通信装置。
第１のデューティ比を有するパルスと第２のデューティ比を有するパルスを有し、かつパルス周波数が一定である第１の受信信号を第１の端子に入力する第１の入力ステップと、
前記第１の受信信号と位相が逆相関係にある第２の受信信号を第２の端子に入力する第２の入力ステップと、
クロック生成回路において、前記第１の受信信号又は前記第２の受信信号のパルス周波数と同期し、かつ、前記第１のデューティ比と前記第２のデューティ比の間のデューティ比を有するクロック信号を生成するクロック生成ステップと、
データ信号生成回路において、前記クロック生成ステップにより生成された前記クロック信号を入力し、前記クロック信号のデューティ比を基準として前記第１のデューティ比と前記第２のデューティ比を識別してデータ信号を生成するデータ信号生成ステップと、
内部回路において前記データ信号を入力し送信信号を出力する送信信号出力ステップと、
前記第１及び第２の受信信号を基に前記クロック生成回路、前記データ信号生成回路及び前記内部回路の電源電圧を生成する整流ステップと、
を有し、
前記整流ステップでは、前記第１の受信信号と前記第２の受信信号との間に位相差が生じた際に、電源端子と電源基準端子間の短絡状態を回避することを特徴とするデータ通信方法。