KR20150123929A - 낮은-레이턴시 전압 부스트 회로를 갖는 전압 레벨 시프터 - Google Patents
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Abstract
본 개시의 특정한 양상들은 낮은 레이턴시, AC-커플링된 전압 부스트 회로를 이용하는 전압 레벨 시프팅 회로는 물론, 이러한 레벨 시프팅 회로를 포함하는 다른 회로 및 장치를 제공한다. 레벨 시프팅 회로들은 종래의 레벨 시프터들에 비해 상당히 더 낮은 레이턴시(예를 들어, 적어도 1/2로 감소된 레이턴시)를 제공한다. 시뮬레이션 코너들에 걸쳐 일관된 레이턴시를 제공하면서, 본 명세서에서 설명된 레벨 시프팅 회로들은 또한 종래의 레벨 시프터들에 비해 상당히 더 낮은 전력 소비 및 감소된 듀티 사이클 왜곡을 제공한다.
Description
[0001] 본 개시의 특정한 양상들은 일반적으로 전자 회로들에 관한 것으로, 보다 구체적으로는, 전압 레벨 시프팅 회로에 관한 것이다.
[0002] 집적 회로(IC들)의 최소 피처 크기가 계속 축소하고, 감소된 전력 소비에 대한 요구가 지속됨에 따라, 디지털 회로들의 코어 로직 섹션은 1.0V 또는 그 미만 아래와 같이 계속-감소하는 전압들로부터 공급된다. 그러나 IC의 다른 섹션들(예를 들어, 입력/출력(I/O) 섹션)의 전원 전압들은 1.8 V, 2.5 V, 3.3 V 또는 그 초과와 같이 더 높은 전압 레벨들로 유지될 수 있다. 이들 더 높은 전압 레벨들은 다른 로직 타입들과 인터페이스하거나, 또는 다른 디바이스들과의 호환성을 보장하는데 이용될 수 있다. 그러므로, 전압 레벨 시프터는 비교적 낮은 공급 전압으로부터 높은 공급 전압으로, 또는 그 반대로 디지털 입력 신호를 레벨 시프팅하는데 이용된다.
[0003] 전압 레벨 시프터들은 낮고 그리고 높은 전압 제어 또는 클록 신호들 간의 인터페이스로서 다수의 애플리케이션들에서 이용된다. 이 애플리케이션들은 ADC들(analog-to-digital converters), DAC들(digital-to-analog converters), 클록 레벨 시프터들, 및 다수의 공급 전압들과의 임의의 다른 고속 인터페이스를 포함한다. 이상적인 레벨 시프터는 레벨 시프터의 영향이 거의 무시해도 좋을 정도로 되도록, 어떠한 이슈들로 없이 입력 신호를 상이한 레벨로 시프팅하고 2개의 인터페이스들을 함께 연결한다. 그러나 종래의 레벨 시프터들은 높은 레이턴시, 전압 레벨들의 극단들의 다양한 결합들에 걸쳐 일관되지 않는 성능 및/또는 고속 인터페이스 애플리케이션에서 왜곡된 듀티 사이클을 가질 수 있다.
[0004] 종래의 레벨 시프터의 예로서, Riccio에 의해, 2011년 9월 11일 발행되고 발명의 명칭이 "Level Shifter for Multiple Supply Voltage Circuitry"인 미국 특허 번호 제6,288,591호는 낮은 전압 입력 신호로부터 높은 전압 출력 신호로 시프팅하기 위한 방법들 및 장치를 설명한다. Riccio의 하나의 예시적인 레벨 시프터는 제 1 및 제 2 제어 입력 노드들 및 출력 신호가 제어 입력 노드들에서 수신되는 제어 신호들에 기초하여 생성되는 출력 노드를 갖는 전압 시프팅 스테이지를 포함한다. 레벨 시프터는 또한 입력 노드와 제 1 제어 입력 노드 간에 직렬로 커플링되는 제 1 및 제 2 입력 인버터들; 및 입력 노드와 제 2 제어 입력 노드 간에 커플링되는 제 3 입력 인버터를 포함한다. Riccio의 제 2 인버터는, 각각이 제 1 인버터의 출력에 커플링되는 제어 단자들을 갖는 상보적인 제 1 및 제 2 트랜지스터들을 포함할 수 있다. 제 1 트랜지스터는 입력 노드에 커플링되는 제 1 단자를 갖고, 제 1 인버터에 의해 출력된 신호의 로직 값에 기초하여 제 1 제어 입력 노드에 입력 신호를 전달하도록 구성된다. 제 3 인버터는 각각이 입력 노드에 커플링되는 제어 단자들을 갖는 상보적 제 3 및 제 4 트랜지스터들을 포함할 수 있다. 제 3 트랜지스터는 제 1 인버터의 출력에 커플링되는 제 1 단자를 갖고 입력 신호의 로직 값에 기초하여 제 2 제어 입력 노드로 제 1 인버터에 의해 출력된 신호를 전달하도록 구성된다.
[0005] Lou에 의해, 2010년 8월 17일에 발행되고 발명의 명칭이 "Level Shifter for High-Speed and Low-Leakage Operation"인 미국 특허 번호 제7,777,547호는 또한 상이한 동작 전압 스윙들을 갖는 2개의 회로 시스템들 간에 인터페이싱할 수 있는 예시적인 전압 레벨 시프터들을 설명한다. Luo의 하나의 예시적인 레벨 시프터는 외부 입력 신호를 내부 입력 신호로 인버팅하기 위한 낮은 공급 전압을 갖는 입력 버퍼, 및 내부 입력 신호를 외부 출력 신호로 인버팅하기 위한 높은 공급 전압을 갖는 출력 버퍼를 포함한다. 외부 입력 신호의 높은 레벨은 외부 출력 신호의 높은 레벨보다 더 낮다. 이 전압 레벨 시프터는 입력 버퍼가 낮은-누설 및 고속 성능을 달성하게 동작하도록 설계된다.
[0006] 본 개시의 특정한 양상들은 일반적으로 낮은 레이턴시, 낮은 왜곡 전압 부스트 회로를 이용한 전압 레벨 시프팅 회로들에 관한 것이다. 레벨 시프팅 회로는 다수의 공급 전압들을 갖는 애플리케이션에서 낮은 전압 레벨 신호(예를 들어, 제어 또는 클록 신호)로부터 높은 전압 레벨 신호로 시프팅하는데 이용될 수 있다.
[0007] 본 개시의 특정한 양상들은 제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅(level shift)하기 위한 회로를 제공한다. 이 레벨 시프팅 회로는 일반적으로 상기 전압 부스트 회로의 제 1 및 제 2 노드들이 상기 제 1 전압 레벨보다 크거나 같은 전압 값을 갖도록 상기 입력 신호를 부스팅(boost)하게 구성되는 교류(AC)-커플링된 전압 부스트 회로; 상기 제 2 전압 레벨까지의 크기를 갖는 제 1 출력 신호를 생성하도록 구성되는 제 1 로직 인버터 ― 상기 전압 부스트 회로의 제 1 노드는 상기 제 1 로직 인버터의 입력에 커플링됨 ― ; 및 상기 제 2 전압 레벨까지의 크기를 갖는 제 2 출력 신호를 생성하도록 구성된 제 2 로직 인버터를 포함하고, 상기 전압 부스트 회로의 제 2 노드는 상기 제 2 로직 인버터의 입력에 커플링된다. 특정한 양상들에 대해, 제 1 또는 제 2 로직 인버터 중 적어도 하나는 COMS(complementary metal-oxide-semiconductor) 인버터를 포함한다.
[0008] 특정한 양상들에 따라, 상기 전압 부스트 회로는 일반적으로 상기 전압 부스트 회로의 제 1 노드에 커플링되고, 상기 입력 신호의 논리 역(logical inverse)을 수신하도록 구성된 제 1 커패시터를 포함한다. 전압 부스트 회로는 또한 상기 전압 부스트 회로의 제 2 노드에 커플링되고, 상기 입력 신호를 수신하도록 구성된 제 2 커패시터를 포함할 수 있다.
[0009] 특정한 양상들에 따라, 전압 부스트 회로는 제 3 전압 레벨에 의해 전력공급된다. 제 3 전압 레벨은 제 1 전압 레벨과 같거나 다를 수 있다. 특정한 양상들에 대해, 제 1 및 제 2 노드들의 전압 값은 제 1 전압 레벨과 제 1 및 제 3 전압 레벨들의 합까지의 사이에 있다. 제 1 및 제 3 전압 레벨들이 동일한 경우, 제 1 및 제 2 노드들의 전압 값은 제 1 전압 레벨과 제 1 전압 레벨의 2배까지의 사이에 있다.
[0010] 특정한 양상들에 따라, 전압 부스트 회로는, 폐쇄될 때, 상기 전압 부스트 회로의 제 1 및 제 2 노드들에 각각 제 3 전압 레벨을 연결하도록 구성된 제 1 및 제 2 스위치들을 포함한다. 상기 전압 부스트 회로의 제 2 노드는 상기 제 1 스위치에 대한 제어일 수 있고 상기 전압 부스트 회로의 제 1 노드는 상기 제 2 스위치에 대한 제어일 수 있다. 특정한 양상들에 대해, 제 1 및 제 2 스위치들은 제 1 및 제 2 n-채널 MOSFET들(metal-oxide-semiconductor field-effect transistors)을 포함한다. 제 1 트랜지스터(즉, 제 1 n-채널 MOSFET, 또는 NMOS)의 게이트는 전압 부스트 회로의 제 2 노드에 커플링될 수 있고, 제 1 트랜지스터의 소스는 전압 부스트 회로의 제 1 노드에 커플링될 수 있고, 제 1 트랜지스터의 드레인은 제 3 전압 레벨에 커플링될 수 있다. 제 2 트랜지스터(즉, 제 2 NMOS)의 게이트는 전압 부스트 회로의 제 1 노드에 커플링될 수 있고, 제 2 트랜지스터의 소스는 전압 부스트 회로의 제 2 노드에 커플링될 수 있고, 제 2 트랜지스터의 드레인은 제 3 전압 레벨에 커플링될 수 있다.
[0011] 특정한 양상들에 대해, 특정한 트랜지스터들의 드레인들 및 소스들은 레벨 시프팅 회로에서 서로 교환될 수 있다. 예를 들어, 제 1 트랜지스터의 게이트는 전압 부스트 회로의 제 2 노드에 커플링될 수 있고, 제 1 트랜지스터의 드레인은 전압 부스트 회로의 제 1 노드에 커플링될 수 있고, 제 1 트랜지스터의 소스는 제 1 전압 레벨에 커플링될 수 있다. 다른 예로서, 제 2 트랜지스터의 게이트는 전압 부스트 회로의 제 1 노드에 커플링될 수 있고, 제 2 트랜지스터의 드레인은 전압 부스트 회로의 제 2 노드에 커플링될 수 있고, 제 2 트랜지스터의 소스는 제 1 전압 레벨에 커플링될 수 있다.
[0012] 특정한 양상들에 따라, 제 2 전압 레벨은 상기 제 1 전압 레벨보다 높을 수 있다. 제 1 출력 신호는 특정한 양상들에 대해 제 2 출력 신호의 논리 역일 수 있다. 특정한 양상들에 대해, 입력 신호의 논리 역은 제 1 로직 인버터의 다른 입력을 구동하고 및/또는 입력 신호는 제 2 로직 인버터의 다른 입력을 구동한다.
[0013] 특정한 양상들에 따라, 전압 부스트 회로의 제 1 또는 제 2 노드는 상기 입력 신호가 동적이 되기 이전에 시작 값으로 초기화되도록 구성된다.
[0014] 특정한 양상들에 따라, 제 3 전압 레벨은 제 2 전압 레벨에 의해 전력공급되고 트래킹 회로를 통해 제 2 전압 레벨을 트래킹하도록 구성된다. 트래킹 회로는 p-채널 MOSFET(PMOS)를 포함할 수 있다. PMOS의 소스는 제 2 전압 레벨에 커플링될 수 있고, PMOS의 드레인은 PMOS의 게이트에 커플링될 수 있고, PMOS의 게이트는 제 3 전압 레벨에 커플링될 수 있다.
[0015] 특정한 양상들에 따라, 레벨 시프팅 회로는 추가로 폐쇄될 때, 상기 제 1 로직 인버터의 입력에 상기 전압 부스트 회로의 제 1 노드를 연결하도록 구성되는 제 1 스위치; 폐쇄될 때, 상기 제 2 로직 인버터의 입력에 상기 전압 부스트 회로의 제 2 노드를 연결하도록 구성되는 제 2 스위치; 폐쇄될 때, 상기 제 1 로직 인버터의 입력을 상기 제 1 전압 레벨에 대한 기준 전압 레벨에 쇼트시키도록 구성되는 제 3 스위치; 및 폐쇄될 때, 상기 제 2 로직 인버터의 입력을 상기 제 1 전압 레벨에 대한 기준 전압 레벨에 쇼트시키도록 구성되는 제 4 스위치를 더 포함한다. 기준 전압 레벨은 예를 들어, 접지일 수 있다. 특정한 양상들에 대해, 입력 신호는 제 1 또는 제 3 스위치 중 적어도 하나의 동작을 제어할 수 있고 및/또는 입력 신호의 논리 역은 제 2 또는 제 4 스위치 중 적어도 하나의 동작을 제어할 수 있다.
[0016] 본 개시의 특정한 양상들은 ADC(analog-to-digital converter)(예를 들어, 델타-시그마(ΔΣ) ADC) 또는 DAC(digital-to-analog converter)와 같은 전자 신호 변환기를 제공한다. 변환기는 일반적으로 위에서 설명된 바와 같은 레벨 시프팅 회로를 포함한다. 입력 신호는 예를 들어, 변환기에 대한 샘플링 클록 신호일 수 있다.
[0017] 본 개시의 특정한 양상들은 무선 통신을 위한 장치를 제공한다. 장치는 일반적으로, 보통은 위에서 설명된 바와 같은 레벨 시프팅 회로를 포함하는 적어도 하나의 전송 회로 또는 수신 회로를 포함한다.
[0018] 본 개시의 특정한 양상들은 제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 방법을 제공한다. 방법은 일반적으로 AC-커플링된 전압 부스트 회로에서, 상기 전압 부스트 회로의 제 1 및 제 2 노드들이 상기 제 1 전압 레벨보다 크거나 같은 전압 값을 갖도록 상기 입력 신호를 부스팅하는 단계; 및 제 1 로직 인버터로부터, 상기 제 2 전압 레벨까지의 크기를 갖는 제 1 출력 신호를 출력하는 단계를 포함하고, 상기 전압 부스트 회로의 제 1 노드는 상기 제 1 로직 인버터의 입력에 커플링된다. 특정한 양상들에 대해, 방법은 제 2 로직 인버터로부터, 상기 제 2 전압 레벨까지의 크기를 갖는 제 2 출력 신호를 출력하는 단계를 더 포함하고, 상기 전압 부스트 회로의 제 2 노드는 상기 제 2 로직 인버터의 입력에 커플링된다.
[0019] 본 개시의 위에서 인용된 특징들이 더 자세히 이해될 수 있는 방식으로, 위에서 간결히 요약된 보다 구체적 설명이 양상들을 참조하여 이루어질 수 있으며, 이 양상들 중 일부는 첨부 도면들에서 예시된다. 그러나 첨부 도면들은 본 개시의 특정한 통상적인 양상들만을 예시하며, 그에 따라, 그 설명이 등가의 유효한 양상들에 대해 인정될 수 있으므로, 본 발명의 범위의 제한으로 고려되어선 안 된다는 것이 주의될 것이다.
[0020] 도 1은 본 개시의 특정한 양상들에 따라 AC-커플링된 전압 부스트 회로를 갖는 예시적인 레벨 시프팅 회로의 블록도이다.
[0021] 도 2는 본 개시의 특정한 양상들에 따라 예시적인 AC-커플링된 전압 부스트 회로의 블록도이다.
[0022] 도 3은 본 개시의 특정한 양상들에 따라, 제 1 구성에서 AC-커플링된 전압 부스트 회로를 갖는 예시적인 레벨 시프팅 회로의 개략도이다.
[0023] 도 4는 본 개시의 특정한 양상들에 따라 제 2 구성에서 AC-커플링된 전압 부스트 회로를 갖는 예시적인 레벨 시프팅 회로의 개략도이다.
[0024] 도 5는 본 개시의 특정한 양상들에 따라 도 4의 개략도에 부가되는 예시적인 전압 트래킹 회로를 예시한다.
[0025] 도 6은 본 개시의 특정한 양상들에 따라 도 5의 개략도에 부가되는 예시적인 초기화 스위치를 예시한다.
[0026] 도 7은 본 개시의 특정한 양상들에 따라, 동작 동안 도 3의 개략도의 다양한 노드들에서 예시적인 전압 트래이스들을 예시한다.
[0027] 도 8은 본 개시의 특정한 양상들에 따라, 동작 동안 도 4의 개략도의 다양한 노드들에서 예시적인 전압 트래이스들을 예시한다.
[0028] 도 9는 본 개시의 특정한 양상들에 따라, 입력 신호를 전압 레벨 시프팅하기 위한 예시적인 동작들의 흐름도이다.
[0021] 도 2는 본 개시의 특정한 양상들에 따라 예시적인 AC-커플링된 전압 부스트 회로의 블록도이다.
[0022] 도 3은 본 개시의 특정한 양상들에 따라, 제 1 구성에서 AC-커플링된 전압 부스트 회로를 갖는 예시적인 레벨 시프팅 회로의 개략도이다.
[0023] 도 4는 본 개시의 특정한 양상들에 따라 제 2 구성에서 AC-커플링된 전압 부스트 회로를 갖는 예시적인 레벨 시프팅 회로의 개략도이다.
[0024] 도 5는 본 개시의 특정한 양상들에 따라 도 4의 개략도에 부가되는 예시적인 전압 트래킹 회로를 예시한다.
[0025] 도 6은 본 개시의 특정한 양상들에 따라 도 5의 개략도에 부가되는 예시적인 초기화 스위치를 예시한다.
[0026] 도 7은 본 개시의 특정한 양상들에 따라, 동작 동안 도 3의 개략도의 다양한 노드들에서 예시적인 전압 트래이스들을 예시한다.
[0027] 도 8은 본 개시의 특정한 양상들에 따라, 동작 동안 도 4의 개략도의 다양한 노드들에서 예시적인 전압 트래이스들을 예시한다.
[0028] 도 9는 본 개시의 특정한 양상들에 따라, 입력 신호를 전압 레벨 시프팅하기 위한 예시적인 동작들의 흐름도이다.
[0029] 본 개시의 다양한 양상들이 아래에서 설명된다. 본 명세서에서의 교시들은 본 명세서에서 개시되는 임의의 특정한 구조, 기능, 또는 둘 다가 단지 대표적인 매우 다양한 형태들로 실현될 수 있다는 것이 자명하게 되어야 한다. 본 명세서에서의 교시들에 기초하여, 당업자는, 본 명세서에서 개시된 양상이 임의의 다른 양상들에 독립적으로 구현될 수 있고 이들 양상들 중 2개 또는 그 초과가 다양한 방식들로 결합될 수 있다는 것을 인지해야 한다. 예를 들어, 본 명세서에서 기재된 임의의 수의 양상들을 이용하여 장치가 구현되거나 방법이 실시될 수 있다. 또한, 본 명세서에서 기재된 양상들 중 하나 이상에 더하여, 또는 그것 외의 다른 구조, 기능성 또는 구조 및 기능성을 이용하여 이러한 장치가 구현될 수 있거나 이러한 방법이 실시될 수 있다. 또한, 양상은 청구항의 적어도 하나의 엘리먼트를 포함할 수 있다.
[0030] 단어 "예시적인"은 "예, 보기 또는 예시로서 역할하는 것"을 의미하도록 본 명세서에서 이용된다. 본 명세서에서 "예시적인" 것으로서 설명된 임의의 양상은 반드시 다른 양상들보다 선호되거나 유리한 것으로서 해석될 필요는 없다.
예시적인 레벨 시프팅 회로들
[0031] 전압 레벨 시프팅 회로들(또는 레벨 시프터들)은 낮은 그리고 높은 전압 제어 또는 클록 신호들 간에 인터페이스로서 다수의 애플리케이션들에서 이용된다. 이들 애플리케이션들은 ADC(analog-to-digital converter), DAC(digital-to-analog converter), 클록 레벨 시프터들 및 다수의 공급 전압들을 갖는 임의의 다른 고속 인터페이스를 포함한다. 예를 들어, 액세스 포인트(AP) 또는 사용자 단말의 트랜시버 프론트 엔드의 전송 및/또는 수신 회로들은 예컨대, 전송을 위한 DAC들에 또는 수신을 위한 ADC들에 하나 또는 그 초과의 레벨 시프팅 회로들을 포함할 수 있다.
[0032] 불행히도, 종래의 레벨 시프팅 회로들은 통상적으로 높은 레이턴시를 갖는다. 몇몇 회로들(예를 들어, 델타-시그마 ADC들)에서, 이러한 높은 레이턴시는 ADC의 활성 샘플링 또는 증폭 시간을 제한한다. 또한, 레벨 시프터 레이턴시는 시뮬레이션 코너들(예를 들어, 4개의 상이한 코너들을 제공하도록 레벨 시프터에서 2개의 상이한 전압 레벨들 각각에 대한 최대 및 최소의 다양한 결합들)에 걸쳐서 광범위한 변동을 갖는다. 이러한 변동은 코너들에 걸친 전체 성능의 일관성을 저하시킨다. 이것 뿐만 아니라, 종래의 레벨 시프터들의 상승 및 하강 시간 지연들은 잘 정렬되지 않고, 이는 고속 인터페이스 애플리케이션들에서 듀티 사이클을 왜곡한다.
[0033] 이에 따라, 필요한 것은 낮은 레이턴시, 낮은 전력 소비, 낮은 듀티 사이클 왜곡, 및 다양한 동작 조건들에 걸친 일관된 성능을 갖는 레벨 시프팅 회로들이다.
[0034] 본 개시의 특정한 양상들은 레이턴시 및/또는 클록 왜곡 이슈들을 해결하기 위해 낮은 레이턴시 전압 부스트 회로를 이용하는 레벨 시프팅 회로들을 제공한다. 이들 레벨 시프터들은 코너들에 걸쳐 일관된 레이턴시를 갖고, 종래의 아키텍처들에 비해 상당히 낮은 전력을 소비한다.
[0035] 도 1은 본 개시의 특정한 양상들에 따라 제 1 최대 전압 레벨(V1)로부터 제 2 최대 전압 레벨(V2)로 진폭면에서 변동되도록 입력 신호(Vin)를 시프팅하기 위한 예시적인 레벨 시프팅 회로(100)의 블록도이다. 제 2 전압 레벨은 제 1 전압 레벨보다 더 높을 수 있다. 입력 신호는 제 1 전압 레벨(V1)과 기준 전압 레벨(Vref) 사이에서 진폭면에서 변동될 수 있다.
[0036] 레벨 시프팅 회로(100)는 일반적으로 교류(AC)-커플링된 전압 부스트 회로(102)를 포함할 수 있으며, 이는 아래에서 상세히 설명되는 바와 같이, 제 3 전압 레벨(V3)에 의해 또는 도시된 바와 같이 제 1 전압 레벨(V1)에 의해 전력공급될 수 있다. AC-커플링된 전압 부스트 회로(102)는, 전압 부스트 회로의 제 1 및 제 2 노드들(104, 106)이 제 1 전압 레벨보다 더 크거나 같은(예를 들어, 제 1 전압 레벨보다 2배까지(≤2V1)) 전압 값을 갖도록 입력 신호(Vin)를 부스팅하게 구성된다. 레벨 시프팅 회로(100)는 또한 제 2 전압 레벨(V2)을 포함하고 이 제 2 전압 레벨(V2)까지의 크기를 갖는 제 1 출력 신호(Vout,1)를 생성하도록 구성된 제 1 로직 인버터(108)를 포함한다. 전압 부스트 회로(102)의 제 1 노드(104)는 제 1 로직 인버터(108)의 입력(110)에 커플링된다. 레벨 시프팅 회로(100)는 또한 제 2 전압 레벨(V2)을 포함하고 제 2 전압 레벨(V2)까지의 크기를 갖는 제 2 출력 신호(Vout,2)를 생성하도록 구성된 제 2 로직 인버터(112)를 포함한다. 전압 부스트 회로(102)의 제 2 노드(106)는 제 2 로직 인버터(112)의 입력(114)에 커플링된다. 특정한 양상들에 대해, 전압 부스트 회로(102)는 입력 신호의 논리 역(
)을 수신하는 반면에, 다른 양상들에서, 전압 부스트 회로 또는 레벨 시프팅 회로의 다른 부분은 수신된 입력 신호(Vin)로부터 
를 생성한다.
[0037] 도 2는 본 개시의 특정한 양상들에 따라 예시적인 AC-커플링된 전압 부스트 회로(102)의 블록도이다. 전압 부스트 회로는 일반적으로 전압 부스트 회로의 제 1 노드(104)에 커플링되는 제 1 커패시터(202)를 포함한다. 제 1 커패시터(202)는 입력 신호의 논리 역(
)을 수신하도록 구성될 수 있다. 전압 부스트 회로(102)는 또한 전압 부스트 회로의 제 2 노드(106)에 커플링된 제 2 커패시터(204)를 포함한다. 제 2 커패시터는 입력 신호(Vin)를 수신하도록 구성될 수 있다.
[0038] 전압 부스트 회로(102)는 또한, 폐쇄될 때 전압 부스트 회로의 제 1 및 제 2 노드들(104, 106)에 제 1 전압 레벨(V1)을 연결하도록 구성된 제 1 및 제 2 스위치들(206, 208)을 각각 포함한다. 제 1 및 제 2 스위치들은 교차-커플링될 수 있어서, 전압 부스트 회로(102)의 제 2 노드(106)는 제 1 스위치(206)에 대한 제어(즉, 제 1 스위치(206)의 개방 및 폐쇄를 제어함)이고, 전압 부스트 회로의 제 1 노드(104)는 제 2 스위치(208)에 대한 제어이다.
[0039] 도 3은 본 개시의 특정한 양상들에 따라 예시적인 레벨 시프팅 회로의 개략도(300)이다. 개략도(300)에서, 입력 신호(예를 들어, 낮은 드롭아웃 클록 신호(CK_ldo))는 (예를 들어, Vss 또는 접지에 대해 0.9, 0.95, 또는 1.0 V의 전위를 가질 수 있는 Vdd_lo로 지정된) 비교적 낮은 최대 전압 레벨로부터 (예를 들어, Vss 또는 접지에 대해 1.65, 1.8, 또는 1.98 V의 전위를 가질 수 있는 Vdd_hi로 지정된) 더 높은 최대 전압 레벨로 진폭 면에서 변동되도록 시프팅된다.
[0040] 도 3의 토폴로지에서, 전압 레벨 시프팅 회로의 코어는 매우 낮은 레이턴시 AC-커플링된 전압 부스트 회로로 구성된다. AC-커플링된 전압 부스트 회로는, (종래의 레벨 시프터 토폴로지들의 PMOS 트랜지스터들과 달리) NMOS(n-channel metal-oxide-semiconductor) 트랜지스터들일 수 있는 2개의 교차-커플링된 스위치들(302, 304)을 포함한다. 2개의 NMOS 트랜지스터들의 드레인들은 더 낮은 전압 레벨(Vdd_lo)에 연결된다. 제 1 NMOS 트랜지스터(제 1 교차-커플링된 스위치(302))의 소스는 제 2 PMOS 트랜지스터(제 2 교차-커플링된 스위치(304))의 게이트에 커플링된다. 제 2 PMOS 트랜지스터의 소스는 제 1 NMOS 트랜지스터의 게이트에 커플링된다.
[0041] 전압 부스트 회로는 또한 2개의 커패시터들(202, 204)을 포함한다. 제 1 커패시터(202)는 한 단부에서 입력 신호(예를 들어, CKB_ldo)의 논리 역을 수신하도록 구성되고, 다른 단부에서 전압 부스트 회로의 제 1 노드(104)(A1)에 커플링된다. 제 1 노드는 또한 제 2 교차-커플링된 스위치(304)의 게이트 및/또는 제 1 교차-커플링된 스위치(302)의 소스를 포함할 수 있다. 제 2 커패시터(204)는 한 단부에서 입력 신호(예를 들어, CK_ldo)를 수신하도록 구성되고 다른 단부에서 전압 부스트 회로의 제 2 노드(106)(A2)에 커플링된다. 제 2 노드는 또한 제 1 교차-커플링된 스위치(302)의 게이트 및/또는 제 2 교차-커플링된 스위치(304)의 소스를 포함할 수 있다.
[0042] 전압 부스트 회로의 출력들은 스위치들(S1, S2)을 통해 로직 인버터들(108, 112)에 인가된다. 스위치들(S1, S2)은 도 3에서 예시된 바와 같이 PMOS(p-channel metal-oxide-semiconductor) 트랜지스터들(320, 324)일 수 있다. 이 경우에, 제 1 PMOS 트랜지스터(320)의 드레인은 전압 부스트 회로의 제 1 노드(A1)에 커플링될 수 있고, 그의 소스는 제 1 로직 인버터(108)의 입력(B1)에 커플링될 수 있다. 입력 신호(예를 들어, CK_ldo)는 제 1 PMOS 트랜지스터(320)의 게이트에 커플링되고 그의 동작을 제어할 수 있다. 대칭적으로, 제 2 PMOS 트랜지스터(324)의 소스는 전압 부스트 회로의 제 2 노드(A2)에 커플링될 수 있고, 제 2 PMOS 트랜지스터의 드레인은 제 2 로직 인버터(112)의 입력(B2)에 커플링될 수 있다. 입력 신호(예를 들어, CKB_ldo)의 논리 역은 제 2 PMOS 트랜지스터(324)의 게이트에 커플링되고 그의 동작을 제어할 수 있다.
[0043] 풀-다운 스위치들(S3, S4)은 접지(또는 다른 기준 전압 레벨(Vss))로 로직 인버터들(108, 112)의 입력들(B1, B2)을 풀 다운하는데 이용될 수 있다. 도 3에서 예시된 바와 같이, 풀-다운 스위치들(S3, S4)은 NMOS 트랜지스터들(322, 326)일 수 있다. 이 예에서, 제 1 풀-다운 NMOS 트랜지스터(322)의 드레인은 제 1 로직 인버터(108)의 입력(B1)에 커플링될 수 있고, 제 1 풀-다운 NMOS 트랜지스터의 소스는 접지와 같은 기준 전압 레벨에 커플링될 수 있다. 입력 신호(예를 들어, CK_ldo)는 제 1 풀-다운 NMOS 트랜지스터(322)의 게이트에 커플링되고 그의 동작을 제어할 수 있다. 유사하게, 제 2 풀-다운 NMOS 트랜지스터(326)의 드레인은 제 2 로직 인버터(112)의 입력(B2)에 커플링될 수 있고, 그의 소스는 접지와 같은 기준 전압 레벨에 커플링될 수 있다. 입력 신호의 논리 역(예를 들어, CKB_ldo)은 제 2 풀-다운 NMOS 트랜지스터(326)의 게이트에 커플링되고 그의 동작을 제어할 수 있다.
[0044] 스위치들(S1, S2)의 출력들은 전압 레벨 시프팅 회로의 전체 출력들(CK_hv 및 CKB_hv)에 커플링되는 회로로의/로부터의 출력들 및 소스/싱크 전류를 논리적으로 인버팅하기 위해 로직 인버터들(108, 112)의 입력들에 커플링된다. 더 높은 전압 레벨(예를 들어, Vdd_hi)에 의해 전력공급되지만, 더 낮은 전압 레벨(예를 들어, Vdd_lo)에서 전압 부스트 회로의 그리고 스위치들(S1, S2)의 출력들에 의해 구동되어, 로직 인버터들(108, 112)은 통상적으로 레벨 시프팅 회로의 최종 스테이지여서, 더 높은 전압 레벨까지 스윙(swing)할 수 있는 출력들을 제공한다.
[0045] 도 3에서 도시된 바와 같이, 로직 인버터들(108, 112)은 CMOS(complementary metal-oxide-semiconductor) 인버터들일 수 있다. CMOS 인버터들은 통상적으로 적어도 하나의 PMOS 트랜지스터(310, 314) 및 적어도 하나의 NMOS 트랜지스터(312, 316)를 포함한다. 로직 인버터(108, 112)에 대한 입력이 로직 하이(H)일 때, NMOS 트랜지스터가 활성화되고 접지로 로직 인버터의 출력을 풀 다운하며, PMOS 트랜지스터는 오프(off)이다. 대조적으로 로직 인버터에 대한 입력이 로직 로우(L)일 때, PMOS 트랜지스터는 활성화되고 로직 하이(H) 레벨(예를 들어, Vdd_hi)까지 로직 인버터의 출력을 풀 업하며, NMOS 트랜지스터는 오프이다.
[0046] 동작 동안, 입력 신호(예를 들어, CK_ldo)는 기준 전압 레벨(예를 들어, Vss 또는 접지)과 더 낮은 전압 레벨(예를 들어, Vdd_lo) 간에 스윙할 수 있다. 예를 들어, 입력 신호가 클록인 경우, 입력 클록은 도 3의 개략도(300)의 다양한 노드들의 예시적인 전압 트래이스들(700)로 도 7에서 예시된 바와 같은 클록킹 주파수(특정한 듀티 사이클을 가짐)로 Vss와 Vdd_lo 간에 교번할 수 있다. 등락하는 입력 신호 및 그의 논리 역(예를 들어, CKB_ldo)은 커패시터들(202, 204)을 통해 대조적인 방식으로 교차-커플링된 스위치들(302, 304)을 턴 온 및 턴 오프할 것이어서, 전압 부스트 회로에 전력공급하는 전압에 의존하여 제 1 전압 레벨보다 더 낮은 전압 레벨(예를 들어, Vdd_lo)과 더 큰 전압 값 사이에서 스윙(swing)하도록 제 1 및 제 2 노드들에서 전압들을 부트스트랩(bootstrap)한다. 예를 들어, 입력 신호 및 전압 부스트 회로에 전력공급하는 더 낮은 전압 레벨(예를 들어, Vdd_lo)을 통해, 제 1 및 제 2 노드들은 더 낮은 전압 레벨의 2배(예를 들어, 2Vdd_lo)의 최대 크기를 가질 수 있다.
[0047] 입력 신호(예를 들어, CK_ldo)가 로직 하이(H)이기 때문에 부스트 회로(즉, 제 1 노드)의 제 1 출력은 로직 로우(L)일 때, 스위치(S1)는 오프이고, 제 1 로직 인버터(108)의 입력(B1)은 풀-다운 스위치(S3)를 통해 기준 전압 레벨로 쇼트된다. 이는 제 1 로직 인버터(108)에서 레벨 시프팅 회로의 전체 출력(예를 들어, CK_hv)이 H가 되게 한다. 대조적으로, 입력 신호가 L이기 때문에, 부스트 회로의 제 1 출력이 H일 때, 풀-다운 스위치(S3)는 턴 오프되고, 스위치(S1)는 턴 온되고, 제 1 출력은 입력(B1)에 인가되어, 제 1 로직 인버터(108)에서 레벨 시프팅 회로의 전체 출력((예를 들어, CK_hv)은 L이 된다.
[0048] 유사하게, 입력 신호(예를 들어, CK_ldo)가 L이기 때문에 부스트 회로의 제 2 출력(즉, 제 2 노드)은 로직 로우(L)일 때, 스위치(S2)는 오프이고, 제 2 로직 인버터(112)의 입력(B2)은 풀-다운 스위치(S4)를 통해 기준 전압 레벨로 쇼트된다. 이는 제 2 로직 인버터(112)에서 레벨 시프팅 회로의 전체 출력(예를 들어, CKB_hv)이 H가 되게 한다. 대조적으로, 입력 신호가 H이기 때문에 부스트 회로의 제 2 출력이 H일 때, 풀-다운 스위치(S4)는 턴 오프되고, 스위치(S2)는 턴 온되고, 제 2 출력은 입력(B2)에 인가되어, 제 2 로직 인버터(112)에서 레벨 시프팅 회로의 전체 출력(예를 들어, CKB_hv)이 L이 되게 한다.
[0049] AC-커플링된 전압 부스트 회로에 있어서, 도 3의 레벨 시프팅 회로는 종래의 레벨 시프터들에 비해 더 낮은 레이턴시 및 감소된 전력 소비를 제공한다. 예를 들어, 종래의 레벨 시프팅 회로가 약 60㎂의 전류를 드로잉(draw)하는 반면에, 도 3의 레벨 시프팅 회로는 동일한 전압 레벨에 대해 약 30㎂만을 드로잉할 수 있어서, 전력 소비를 반으로 줄인다. 상승(하강) 에지 상의 레이턴시들을 비교하면, 종래의 레벨 시프팅 회로는 약 106ps(165ps)의 지연을 가질 수 있는 반면에, 도 3의 레벨 시프팅 회로는 약 92ps(81ps)만의 지연을 가질 수 있다. 또한, 시뮬레이션 코너에 걸친 레이턴시 변동에 관하여, 종래의 레벨 시프팅 회로는 약 190ps(165ps)의 상승(하강) 에지 지연 변동을 가질 수 있는 반면에, 도 3의 레벨 시프팅 회로는 약 113ps(84ps)만의 변동을 가질 수 있다.
[0050] 도 4는 본 개시의 특정한 양상들에 따라 제 2 구성에서 AC-커플링된 전압 부스트 회로를 갖는 예시적인 레벨 시프팅 회로의 개략도(400)이다. 도 4의 토폴로지는 스위치들(S1-S4)이 제거된, 도 3의 레벨 시프팅 회로의 단순화된 버전이다. 또한, 전압 부스트 회로의 출력들(즉, 제 1 및 제 2 노드들(A1, A2))은 로직 인버터(108, 112)에서 PMOS 트랜지스터들(310, 314)의 게이트들에 커플링되고 그의 동작을 제어한다. 그 동작을 제어하기 위해, 로직 인버터들(108, 112)에 대한 다른 입력, 즉 입력 신호(예를 들어, CK_ldo)는 NMOS 트랜지스터(316)의 게이트에 커플링되고, 입력 신호의 논리 역(예를 들어, CKB_ldo))은 NMOS 트랜지스터(312)의 게이트에 커플링된다.
[0051] 도 8은 동작 동안 도 4의 개략도(400)에서 다양한 노드들의 예시적인 전압 트래이스들(800)을 예시한다. 전압 트래이스들(800)은 도 7의 전압 트래이스들(700)의 서브세트이며, 대응하는 노드들이 유사한 거동을 나타낸다.
[0052] 위에서 설명된 토폴로지와 관련하여, 도 4의 레벨 시프팅 회로는 종래의 레벨 시프터들에 비해 더 낮은 레이턴시 및 감소된 전력 소비를 제공한다. 예를 들어, 종래의 레벨 시프팅 회로는 약 60㎂의 전류를 드로잉할 수 있고, 도 4의 레벨 시프팅 회로는 동일한 전압 레벨들에 대해 약 30㎂만을 드로잉할 수 있어서, 전력 소비를 반으로 줄인다. 상승(하강) 에지 상의 레이턴시들을 비교하면, 종래의 레벨 시프팅 회로는 약 106ps(165ps)의 지연을 가질 수 있는 반면에, 도 4의 레벨 시프팅 회로는 단지 약 56 ps(61ps)의 지연만을 가질 수 있다. 또한, 시뮬레이션 코너들에 걸친 레이턴시 변동에 관하여, 종래의 레벨 시프팅 회로는 약 190ps (165 ps)의 상승(하강) 에지 지연 변동을 가질 수 있는 반면에, 도 4의 레벨 시프팅 회로는 단지 약 16 ps (53 ps)의 변동만을 가질 수 있다.
[0053] 도 3의 레벨 시프팅 회로에 비교하면, 도 4의 레벨 시프팅 회로는 (감소된 지연 변동은 물론) 더 낮은 지연을 제공한다. 그러나, 도 4의 회로는 극도의 시뮬레이션 코너들(예를 들어, Vdd_lo 및 Vdd_hi가 반대 방향들로 변경될 때)에서 속도가 느려진다(slows dow).
[0054] 제 1 전압 레벨(예를 들어, 입력 신호의 전압 레벨)로부터 전압 부스트 회로를 전력공급하는 것에 대한 대안으로서, 전압 부스트 회로는 제 2 전압 레벨을 트래킹하는 제 3 전압 레벨(예를 들어, 전압 시프팅 회로의 전체 출력의 전압 레벨)로부터 전력공급될 수 있다. 도 5의 개략도(500)는 본 개시의 특정한 양상들에 따라 도 4의 개략도(400)에 부가되는 예시적인 전압 트래킹 회로(502)를 예시한다. 전압 트래킹 회로(502)는 레벨 시프팅 회로의 제 2 전압 레벨(예를 들어, Vdd_hi)을 따르는 트래킹 전압(예를 들어, Vdd_t)을 출력한다. 이러한 방식으로, 시뮬레이션 코너들로 인한 변동은, 유일한 변수가 제 2 전압 레벨의 최대치 및 최소치((트래킹 회로(502)의 동작에서 비교적 사소한 변동들을 더함)이기 때문에 감소된다.
[0055] 도 5에서 예시된 바와 같이, 전압 트래킹 회로(502)는 소스가 제 2 전압 레벨(예를 들어, Vdd_hi)에 커플링되고 드레인 및 게이트가 서로 커플링되는 PMOS 트랜지스터(504)를 포함할 수 있다. 레지스터는 기준 전압 레벨(예를 들어, 접지 또는 Vss)과 PMOS 트랜지스터(504)의 게이트/드레인 간에 연결될 수 있어서, 트래킹 전압(예를 들어, Vdd_t)이 레지스터(506)에 걸쳐 설정될 수 있다.
[0056] 트래킹 회로(502)를 갖는 도 5의 레벨 시프팅 회로의 동작 동안, 제 1 및 제 2 노드들은 커패시터들(202, 204), 제 1 전압 레벨(예를 들어, Vdd_lo)과 제 1 및 트래킹 전압 레벨들의 합(예를 들어, Vdd_lo + Vdd_t) 간에 스윙하도록 교차-커플링된 스위치들(302, 304)의 스위칭 동작을 통해 부트스트랩될 수 있다. 도 5의 레벨 시프팅 회로는 트래킹 회로(502)로 인해, 모든 시뮬레이션 코너들에 걸친 일관된 낮은 지연에 더하여, 도 3 및 도 4의 회로들의 모든 이점들을 갖는다. 또한, 도 5의 레벨 시프팅 회로는 듀티 사이클 왜곡을 감소시키는 밸런싱된 상승/하강 지연을 제공한다.
[0057] 위에서 설명된 레벨 시프팅 회로들의 정상 동작은 커패시터들(202, 204)이 충전될 때까지 지연되고, 커패시터들을 완전히 충전하는데는 몇 개의 사이클들을 걸릴 수 있다. 그러나 커패시터들이 이 충전으로 초기화되는 경우, 레벨 시프팅 회로는 입력 신호(예를 들어, CK_ldo) 및/또는 그의 논리 역(예를 들어, CKB_ldo)이 이용 가능하게 된 이후 빠르게 동작을 시작할 수 있다. 그러므로, 특정한 양상들에 따라, 레벨 시프팅 회로는 입력 신호가 등락을 시작하기 이전에(즉, 입력 신호가 일정하게 유지되는 동안) 초기화될 수 있다.
[0058] 예를 들어, 도 6의 개략도(600)는 본 개시의 특정한 양상들에 따라 도 5의 레벨 시프팅 회로에 부가되는 예시적이 초기화 스위치(602)를 예시한다. 초기화 스위치(602)는 스위치가 폐쇄될 때 초기화 동안 제 1 노드(104)(A1) - 및 제 1 로직 인버터(108)의 PMOS 트랜지스터(310)에 대한 입력 - 를 제 2 전압 레벨(예를 들어, Vdd_hi)에 연결할 수 있다. 초기화 스위치(602)는 PMOS 트랜지스터와 같은 다양한 적합한 스위칭 컴포넌트들 중 임의의 것으로 구현될 수 있다.
[0059] 일 예로서, 입력 신호(예를 들어, CK_ldo)는 로직 로우(L)로 유지될 수 있고, 입력 신호의 논리 역(예를 들어, CKB_ldo)은 로직 하이(H)이다. 이 셋업을 통해, 제 1 커패시터(202)는 제 2 전압 레벨로 충전될 것이고, 제 2 교차-커플링된 스위치(304)는 턴 온되어서, 제 2 커패시터(204)는 그것에 인가된 트래킹 전압(예를 들어, Vdd_t)으로 충전될 것이다. 따라서, 도 6에서 도시된 바와 같이, 초기화 동안, 제 2 로직 인버터(112)의 PMOS 트랜지스터(314)는 턴 온되고, NMOS 트랜지스터(316)는 턴 오프되고, 제 2 로직 인버터(112)에서 전압 레벨 시프팅 회로의 전체 출력(예를 들어, CKB_hv)은 H이다. 마찬가지로, 초기화 동안, 제 1 로직 인버터(108)의 PMOS 트랜지스터(310)는 오프이고, NMOS 트랜지스터(312)는 턴 온되고 제 1 로직 인버터(108)에서 전압 레벨 시프팅 회로의 전체 출력(예를 들어, CK_hv)은 L이다.
[0060] 초기화 이후, 초기화 스위치(602)는 개방될 수 있고, 입력 신호(예를 들어, CK_ldo)는 진폭면에서 변동되기 시작할 수 있다. 이 지점에서, 도 6의 레벨 시프팅 회로는 도 4 및 도 5에 관하여 위에서 설명된 바와 같은 정규 동작을 재개할 수 있다.
[0061] 위에서 설명된 전압 레벨 시프팅 회로들 중 임의의 것은 ADC들(analog-to-digital converter), DAC들(digital-to-analog converter), 클록 레벨 시프터들 및 다수의 전압 레벨들(예를 들어, 다수의 공급 전압)을 갖는 임의의 다른 고속 인터페이스에서 구현될 수 있다. 예를 들어, 액세스 포인트(AP) 또는 사용자 단말의 트랜시버 프론트 엔드의 전송 및/또는 수신 회로들은 예컨대, 수신을 위해 ADC들에 또는 전송을 위해 DAC들에 하나 또는 그 초과의 레벨 시프팅 회로들을 포함할 수 있다.
[0062] 도 9는 본 개시의 특정한 양상들에 따라 입력 신호를 전압 레벨 시프팅하기 위한 예시적인 동작들(900)의 흐름도이다. 동작들(900)은 위에서 설명된 전압 레벨 시프팅 회로들 중 임의의 것에 의해 수행될 수 있다. 동작들(900)은 902에서, 전압 부스트 회로의 제 1 및 제 2 노드들이 제 1 전압 레벨보다 크거나 같은 전압 값을 갖도록 AC-커플링된 전압 부스트 회로에서 입력 신호를 부스팅함으로써 시작할 수 있다.
[0063] 904에서, 제 1 출력 신호는 제 1 로직 인버터로부터 출력되고 여기서 전압 부스트 회로의 제 1 노드는 제 1 로직 인버터의 입력에 커플링된다. 제 1 출력 신호는 제 2 전압 레벨까지의 크기를 갖는다. 특정한 양상들에 대해, 제 2 전압 레벨까지의 크기를 갖는 제 2 출력 신호는 906에서 제 2 로직 인버터로부터 출력된다. 전압 부스트 회로의 제 2 노드는 제 2 로직 인버터의 입력에 커플링될 수 있다.
[0064] 위에서 설명된 바와 같이, 본 개시의 특정한 양상들은 종래의 레벨 시프팅 회로들에 비해 상당히 더 낮은 레이턴시(예를 들어, 적어도 1/2로 감소된 레이턴시)를 갖는 전압 레벨 시프터를 제공한다. 이 양상들은 또한 종래의 아키텍처들에 비해 상당히 더 낮은 전력 소비 및 시뮬레이션 코너들에 걸쳐 일관된 레이턴시를 갖는다. 또한, 밸런싱된 상승/하강 지연은 종래의 회로들에 비해 듀티-사이클 왜곡를 감소시킨다.
[0065] 위에서 설명된 다양한 동작들 또는 방법들은 대응하는 기능들을 수행할 수 있는 임의의 적합한 수단에 의해 수행될 수 있다. 수단은 회로, ASIC(application specific integrated circuit), 또는 프로세서를 포함(그러나 이들로 제한되지 않음)하는 다양한 하드웨어 및/또는 소프트웨어 컴포넌트(들) 및/또는 모듈(들)을 포함할 수 있다. 일반적으로, 동작들이 도면들에서 예시되면, 이들 동작들은 유사한 번호를 갖는 대응부의 기능식(means-plus-function) 컴포넌트들을 가질 수 있다.
[0066] 본 명세서에서 이용된 바와 같이, "결정하는"이란 용어는 매우 다양한 동작들을 포함한다. 예를 들어, "결정하는"은 계산하는, 컴퓨팅하는, 프로세싱하는, 유도하는, 조사하는, 룩업하는(예를 들어, 표, 데이터베이스 또는 다른 데이터 구조의 룩업), 확인하는 등을 포함할 수 있다. 또한 "결정하는"은 수신하는(예를 들어, 정보를 수신하는), 액세스하는(예를 들어, 메모리 내의 데이터에 액세스하는) 등을 포함할 수 있다. 또한, "결정하는"은 해결하는, 선택하는, 선정하는, 설정하는 등을 포함할 수 있다.
[0067] 본 명세서에서 이용된 바와 같이, 아이템들의 리스트 "중 적어도 하나"를 참조하는 구문은 단일 멤버를 비롯해서, 이들 아이템들의 임의의 결합을 지칭한다. 예를 들어, "a, b, 또는 c 중 적어도 하나"는 a, b, c, a-b, a-c, b-c, 및 a-b-c를 커버하도록 의도된다.
[0068] 본 명세서에서 개시된 방법들은 설명된 방법을 달성하기 위한 하나 또는 그 초과의 단계들 또는 동작들을 포함한다. 방법 단계들 및/또는 동작들은 청구항들의 범위로부터 벗어남 없이 서로 상호교환될 수 있다. 즉, 단계들 또는 동작들의 특정한 순서가 특정되지 않으면, 특정한 단계들 및/또는 동작들의 순서 및/또는 이용은 청구항들의 범위로부터 벗어남 없이 변형될 수 있다.
[0069] 청구항들은 위에서 예시된 바로 그 구성 및 컴포넌트들로 제한되지 않는다는 것이 이해될 것이다. 다양한 변형들, 변경들 및 변동들은 청구항들의 범위로부터 벗어남 없이 위에서 설명된 방법들 및 장치의 어레인지먼트, 동작 및 세부사항들에서 이루어질 수 있다.
Claims (20)
- 제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅(level shifting)하기 위한 회로로서,
전압 부스트 회로의 제 1 및 제 2 노드들이 상기 제 1 전압 레벨보다 크거나 같은 전압 값을 갖도록 상기 입력 신호를 부스팅(boost)하게 구성되는 교류(AC)-커플링된 전압 부스트 회로;
상기 제 2 전압 레벨까지의 크기를 갖는 제 1 출력 신호를 생성하도록 구성되는 제 1 로직 인버터 ― 상기 전압 부스트 회로의 제 1 노드는 상기 제 1 로직 인버터의 입력에 커플링됨 ― ; 및
상기 제 2 전압 레벨까지의 크기를 갖는 제 2 출력 신호를 생성하도록 구성된 제 2 로직 인버터
를 포함하고,
상기 전압 부스트 회로의 제 2 노드는 상기 제 2 로직 인버터의 입력에 커플링되는,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 1 항에 있어서,
상기 전압 부스트 회로는,
상기 전압 부스트 회로의 제 1 노드에 커플링되고, 상기 입력 신호의 논리 역(logical inverse)을 수신하도록 구성된 제 1 커패시터; 및
상기 전압 부스트 회로의 제 2 노드에 커플링되고, 상기 입력 신호를 수신하도록 구성된 제 2 커패시터를 포함하는,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 1 항에 있어서,
상기 전압 부스트 회로는 제 3 전압 레벨에 의해 전력공급되는,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 3 항에 있어서,
상기 제 3 전압 레벨은 상기 제 1 전압 레벨과 동일한,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 3 항에 있어서,
상기 전압 부스트 회로는, 폐쇄될 때, 상기 전압 부스트 회로의 제 1 및 제 2 노드들에 각각 제 3 전압 레벨을 연결하도록 구성된 제 1 및 제 2 스위치들을 포함하고,
상기 전압 부스트 회로의 제 2 노드는 상기 제 1 스위치에 대한 제어이고, 상기 전압 부스트 회로의 제 1 노드는 상기 제 2 스위치에 대한 제어인,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 5 항에 있어서,
상기 제 1 및 제 2 스위치들은 제 1 및 제 2 n-채널 MOSFET(metal-oxide-semiconductor field-effect)들을 포함하고,
상기 제 1 트랜지스터의 게이트는 상기 전압 부스트 회로의 제 2 노드에 커플링되고, 상기 제 1 트랜지스터의 소스는 상기 전압 부스트 회로의 제 1 노드에 커플링되고,
상기 제 1 트랜지스터의 드레인은 상기 제 3 전압 레벨에 커플링되고,
상기 제 2 트랜지스터의 게이트는 상기 전압 부스트 회로의 제 1 노드에 커플링되고, 상기 제 2 트랜지스터의 소스는 상기 전압 부스트 회로의 제 2 노드에 커플링되고, 상기 제 2 트랜지스터의 드레인은 상기 제 3 전압 레벨에 커플링되는,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 3 항에 있어서,
상기 제 1 및 제 2 노드들의 전압 값은 상기 제 1 전압 레벨과 상기 제 1 및 제 3 전압 레벨들의 합까지의 사이에 있는,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 3 항에 있어서,
상기 제 3 전압 레벨은 상기 제 2 전압 레벨에 의해 전력공급되고, 트래킹 회로를 통해 상기 제 2 전압 레벨을 트래킹하도록 구성되는,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 8 항에 있어서,
상기 트래킹 회로는 p-채널 MOSFET(metal-oxide-semiconductor field-effect transistor)를 포함하고,
상기 MOSFET의 소스는 상기 제 2 전압 레벨에 커플링되고, 상기 MOSFET의 드레인은 상기 MOSFET의 게이트에 커플링되고, 상기 MOSFET의 게이트는 상기 제 3 전압 레벨에 커플링되는,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 1 항에 있어서,
상기 전압 부스트 회로의 제 1 또는 제 2 노드는 상기 입력 신호가 동적(dynamic)이 되기 이전에 시작 값으로 초기화되도록 구성되는,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 1 항에 있어서,
폐쇄될 때, 상기 제 1 로직 인버터의 입력에 상기 전압 부스트 회로의 제 1 노드를 연결하도록 구성되는 제 1 스위치;
폐쇄될 때, 상기 제 2 로직 인버터의 입력에 상기 전압 부스트 회로의 제 2 노드를 연결하도록 구성되는 제 2 스위치;
폐쇄될 때, 상기 제 1 로직 인버터의 입력을 상기 제 1 전압 레벨에 대한 기준 전압 레벨에 쇼트시키도록 구성되는 제 3 스위치; 및
폐쇄될 때, 상기 제 2 로직 인버터의 입력을 상기 제 1 전압 레벨에 대한 기준 전압 레벨에 쇼트시키도록 구성되는 제 4 스위치
를 더 포함하는,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 11 항에 있어서,
상기 기준 전압 레벨은 접지인,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 11 항에 있어서,
상기 입력 신호는 상기 제 1 또는 제 3 스위치 중 적어도 하나의 동작을 제어하고, 상기 입력 신호의 논리 역은 상기 제 2 또는 제 4 스위치 중 적어도 하나의 동작을 제어하는,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 1 항에 있어서,
상기 입력 신호의 논리 역은 상기 제 1 로직 인버터의 다른 입력을 구동하고, 상기 입력 신호는 상기 제 2 로직 인버터의 다른 입력을 구동하는,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 1 항에 있어서,
상기 제 1 또는 제 2 로직 인버터 중 적어도 하나는 CMOS(complementary metal-oxide-semiconductor) 인버터를 포함하는,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 1 항에 있어서,
상기 제 2 전압 레벨은 상기 제 1 전압 레벨보다 더 높은,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 제 1 항에 있어서,
상기 제 2 출력 신호는 상기 제 1 출력 신호의 논리 역인,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로. - 전자 신호 변환기로서,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 회로
를 포함하고, 상기 회로는,
상기 제 1 전압 레벨에 의해 전력공급되고, 전압 부스트 회로의 제 1 및 제 2 노드들이 상기 제 1 전압 레벨보다 크거나 같은 전압 값을 갖도록 상기 입력 신호를 부스팅하게 구성되는 교류(AC)-커플링된 전압 부스트 회로;
상기 제 2 전압 레벨까지의 크기를 갖는 제 1 출력 신호를 생성하도록 구성되는 제 1 로직 인버터 ― 상기 전압 부스트 회로의 제 1 노드는 상기 제 1 로직 인버터의 입력에 커플링됨 ― ; 및
상기 제 2 전압 레벨까지의 크기를 갖는 제 2 출력 신호를 생성하도록 구성된 제 2 로직 인버터
를 포함하고,
상기 전압 부스트 회로의 제 2 노드는 상기 제 2 로직 인버터의 입력에 커플링되는,
전자 신호 변환기. - 제 18 항에 있어서,
상기 입력 신호는 상기 변환기에 대한 샘플링 클록 신호를 포함하는,
전자 신호 변환기. - 제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 방법으로서,
교류(AC)-커플링된 전압 부스트 회로에서, 전압 부스트 회로의 제 1 및 제 2 노드들이 상기 제 1 전압 레벨보다 크거나 같은 전압 값을 갖도록 상기 입력 신호를 부스팅하는 단계;
제 1 로직 인버터로부터, 상기 제 2 전압 레벨까지의 크기를 갖는 제 1 출력 신호를 출력하는 단계 ― 상기 전압 부스트 회로의 제 1 노드는 상기 제 1 로직 인버터의 입력에 커플링됨 ― ; 및
제 2 로직 인버터로부터, 상기 제 2 전압 레벨까지의 크기를 갖는 제 2 출력 신호를 출력하는 단계를 포함하고,
상기 전압 부스트 회로의 제 2 노드는 상기 제 2 로직 인버터의 입력에 커플링되는,
제 1 전압 레벨로부터 제 2 전압 레벨로 입력 신호를 레벨 시프팅하기 위한 방법.
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