JP2016513914A - 待ち時間が短い電圧昇圧回路を備えた電圧レベルシフタ - Google Patents

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Abstract

本開示の特定の態様は、待ち時間が短いＡＣ結合電圧昇圧回路ならびに他の回路を使用した電圧レベルシフティング回路、及びそのようなレベルシフティング回路を組み込んだ装置を提供する。そのようなレベルシフティング回路は、従来のレベルシフタと比較すると、著しく短い待ち時間（例えば、少なくとも１／２に減少した待ち時間）を提供する。シミュレーションコーナに対して無矛盾の待ち時間を提供することにより、本明細書において説明されているレベルシフティング回路は、従来のレベルシフタと比較すると、著しく少ない電力消費及び小さいデューティサイクル歪みを同じく提供する。

Description

[0001]本開示の特定の態様は一般に電子回路に関し、より詳細には電圧レベルシフティング回路に関する。
[0002]集積回路（ＩＣ）の最小フィーチャサイズは常に縮小し続けており、また、電力消費を低減する願望が存続しているため、デジタル回路のコアロジックセクションは、１．０Ｖ以下などの常に低下する電圧から供給されている。しかしながらＩＣの他のセクション（例えば入力／出力（Ｉ／Ｏ）セクション）の電源電圧は、１．８Ｖ、２．５Ｖ、３．３Ｖ又はもっと高い電圧などのより高い電圧レベルを維持することができる。これらのより高い電圧レベルは、他の論理タイプとインターフェースするため、又は他の機器との両立性を保証するために使用され得る。従って電圧レベルシフタは、デジタル入力信号を比較的低い供給電圧から高い供給電圧へレベルシフトし、又はその逆に比較的高い供給電圧から低い供給電圧へレベルシフトするために使用される。
[0003]電圧レベルシフタは、低電圧制御又はクロック信号と高電圧制御又はクロック信号の間のインターフェースとして多くのアプリケーションで使用されている。これらのアプリケーションは、アナログ−デジタル変換器（ＡＤＣ）、デジタル−アナログ変換器（ＤＡＣ）、クロックレベルシフタ、及び複数の供給電圧との任意の他の高速インターフェースを含む。理想レベルシフタは、入力信号を異なるレベルにシフトし、また、レベルシフタの影響を殆んど無視することができるよう、何の問題もなく２つのインターフェースを一体に接続する。しかしながら従来のレベルシフタは、場合によっては、様々な組合せの電圧レベルの極値に対して、待ち時間が長い矛盾する性能を有しており、及び／又は高速インターフェースアプリケーションでは歪んだデューティサイクルを有している。
[0004]従来のレベルシフタの一例として、２０１１年９月１１日に発行された、Ｒｉｃｃｉｏに対する、「Ｌｅｖｅｌ Ｓｈｉｆｔｅｒ ｆｏｒ Ｍｕｌｔｉｐｌｅ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ Ｃｉｒｃｕｉｔｒｙ」という名称の米国特許第６２８８５９１号は、低電圧入力信号から高電圧出力信号にシフトするための方法及び装置を記述している。Ｒｉｃｃｉｏのレベルシフタの一例は、第１及び第２の制御入力ノードと、制御入力ノードで受け取った制御信号に基づいて出力信号が生成される出力ノードとを有する電圧シフト段を含む。また、レベルシフタは、入力ノードと第１の制御入力ノードの間に直列に結合された第１及び第２の入力インバータと、入力ノードと第２の制御入力ノードの間に結合された第３の入力インバータとを同じく含む。Ｒｉｃｃｉｏの第２のインバータは、それぞれ第１のインバータの出力に結合された制御端子を有する相補第１及び第２のトランジスタを含むことができる。第１のトランジスタは、入力ノードに結合された第１の端子を有しており、第１のインバータによって出力される信号の論理値に基づいて入力信号を第１の制御入力ノードに引き渡すように構造化されている。第３のインバータは、それぞれ入力ノードに結合された制御端子を有する相補第３及び第４のトランジスタを含むことができる。第３のトランジスタは、第１のインバータの出力に結合された第１の端子を有しており、第１のインバータによって出力される信号を入力信号の論理値に基づいて第２の制御入力ノードに引き渡すように構造化されている。
[0005]２０１０年８月１７日に発行された、Ｌｕｏに対する「Ｌｅｖｅｌ Ｓｈｉｆｔｅｒ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ ａｎｄ Ｌｏｗ−Ｌｅａｋａｇｅ Ｏｐｅｒａｔｉｏｎ，」という名称の米国特許第７７７７５４７号は、異なる動作電圧揺れを有する２つの回路システム間をインターフェースすることができる電圧レベルシフタ例を同じく記述している。Ｌｕｏの一レベルシフタ例は、外部入力信号を内部入力信号に反転させるための低供給電圧を有する入力バッファと、内部入力信号を外部出力信号に反転させるための高供給電圧を有する出力バッファとを含む。外部入力信号のハイレベルは、外部出力信号のハイレベルより低い。この電圧レベルシフタは、入力バッファが、漏れが少ない高速性能を達成するべく動作するように設計されている。
[0006]本開示の特定の態様は、一般に、待ち時間が短く、歪みが小さい電圧昇圧回路を使用した電圧レベルシフティング回路に関する。レベルシフティング回路は、複数の供給電圧を有するアプリケーションにおいて、低電圧レベル信号（例えば、制御又はクロック信号）を高電圧レベル信号にシフトするために使用され得る。
[0007]本開示の特定の態様は、入力信号を第１の電圧レベルから第２の電圧レベルにレベルシフトするための回路を提供する。レベルシフティング回路は、一般に、交流（ＡＣ）結合電圧昇圧回路の第１及び第２のノードが第１の電圧レベル以上の電圧値を有するよう、入力信号を昇圧するように構成された交流（ＡＣ）結合電圧昇圧回路と、第２の電圧レベルまでの大きさを有する第１の出力信号を生成するように構成された第１の論理インバータと、ここにおいて、電圧昇圧回路の第１のノードが第１の論理インバータの入力に結合される、第２の電圧レベルまでの大きさを有する第２の出力信号を生成するように構成された第２の論理インバータと、ここにおいて、電圧昇圧回路の第２のノードが第２の論理インバータの入力に結合される、を含む。特定の態様の場合、第１又は第２の論理インバータのうちの少なくとも１つは、相補性金属酸化膜半導体（ＣＭＯＳ）インバータを備える。
[0008]特定の態様によれば、電圧昇圧回路は、一般に、電圧昇圧回路の第１のノードに結合された、入力信号の論理反転（logical inverse）を受けるように構成された第１のキャパシタを含む。電圧昇圧回路は、電圧昇圧回路の第２のノードに結合された、入力信号を受けように構成された第２のキャパシタを同じく含むことができる。
[0009]特定の態様によれば、電圧昇圧回路は、第３の電圧レベルによって電力が供給される。第３の電圧レベルは、第１の電圧レベルとは異なっていても、又は第１の電圧レベルに等しくてもよい。特定の態様の場合、第１及び第２のノードの電圧値は、第１の電圧レベルと、第１及び第３の電圧レベルの合計の間であり、それらの値を含む。第１及び第３の電圧レベルが同じである場合、第１及び第２のノードの電圧値は、第１の電圧レベルと、第１の電圧レベルの２倍の間であり、それらの値を含む。
[0010]特定の態様によれば、電圧昇圧回路は、閉じると第３の電圧レベルをそれぞれ電圧昇圧回路の第１及び第２のノードに接続するように構成された第１及び第２のスイッチを含む。電圧昇圧回路の第２のノードは、第１のスイッチのための制御であってもよく、また、電圧昇圧回路の第１のノードは、第２のスイッチのための制御であってもよい。特定の態様の場合、第１及び第２のスイッチは、第１及び第２のｎチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。第１のトランジスタ（即ち、第１のｎチャネルＭＯＳＦＥＴ即ちＮＭＯＳ）のゲートは、電圧昇圧回路の第２のノードに結合されてもよく、第１のトランジスタのソースは、電圧昇圧回路の第１のノードに結合されてもよく、また、第１のトランジスタのドレインは、第３の電圧レベルに結合され得る。第２のトランジスタ（即ち第２のＮＭＯＳ）のゲートは、電圧昇圧回路の第１のノードに結合されてもよく、第２のトランジスタのソースは、電圧昇圧回路の第２のノードに結合されてもよく、また、第２のトランジスタのドレインは、第３の電圧レベルに結合され得る。
[0011]特定の態様の場合、特定のトランジスタのドレイン及びソースは、レベルシフティング回路内で互いに交換され得る。例えば、第１のトランジスタのゲートは、電圧昇圧回路の第２のノードに結合されてもよく、第１のトランジスタのドレインは、電圧昇圧回路の第１のノードに結合されてもよく、また、第１のトランジスタのソースは、第１の電圧レベルに結合され得る。別の例として、第２のトランジスタのゲートは、電圧昇圧回路の第１のノードに結合されてもよく、第２のトランジスタのドレインは、電圧昇圧回路の第２のノードに結合されてもよく、また、第２のトランジスタのソースは、第１の電圧レベルに結合され得る。
[0012]特定の態様によれば、第２の電圧レベルは、第１の電圧レベルより高くすることができる。第１の出力信号は、特定の態様の場合、第２の出力信号の論理反転であってもよい。特定の態様の場合、入力信号の論理反転は、第１の論理インバータの別の入力を駆動し、及び／又は入力信号は、第２の論理インバータの別の入力を駆動する。
[0013]特定の態様によれば、電圧昇圧回路の第１又は第２のノードは、入力信号が動的になる前に開始値に初期化されるように構成される。
[0014]特定の態様によれば、第３の電圧レベルは、第２の電圧レベルによって電力が供給され、また、追跡回路を介して第２の電圧レベルを追跡するように構成される。追跡回路は、ｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）を含むことができる。ＰＭＯＳのソースは、第２の電圧レベルに結合されてもよく、ＰＭＯＳのドレインは、ＰＭＯＳのゲートに結合されてもよく、また、ＰＭＯＳのゲートは、第３の電圧レベルに結合され得る。
[0015]特定の態様によれば、レベルシフティング回路は、閉じると電圧昇圧回路の第１のノードを第１の論理インバータの入力に接続するように構成された第１のスイッチと、閉じると電圧昇圧回路の第２のノードを第２の論理インバータの入力に接続するように構成された第２のスイッチと、閉じると第１の論理インバータの入力を第１の電圧レベルのための基準電圧レベルに短絡するように構成された第３のスイッチと、閉じると第２の論理インバータの入力を第１の電圧レベルのための基準電圧レベルに短絡するように構成された第４のスイッチとを更に含む。基準電圧レベルは、例えば接地であってもよい。特定の態様の場合、入力信号は、第１又は第３のスイッチのうちの少なくとも１つの動作を制御することができ、及び／又は入力信号の論理反転は、第２又は第４のスイッチのうちの少なくとも１つの動作を制御することができる。
[0016]本開示の特定の態様は、アナログ−デジタル変換器（ＡＤＣ）（例えばデルタ−シグマ（ΔΣ）ＡＤＣ）又はデジタル−アナログ変換器（ＤＡＣ）などの電子信号変換器を提供する。変換器は、一般に、上で説明したレベルシフティング回路を含む。入力信号は、例えば、変換器のためのサンプリングクロック信号であってもよい。
[0017]本開示の特定の態様は、ワイヤレス通信のための装置を提供する。装置は、一般に、少なくとも１つの送信回路又は受信回路を含み、一般に、上で説明したレベルシフティング回路を含む。
[0018]本開示の特定の態様は、入力信号を第１の電圧レベルから第２の電圧レベルにレベルシフトする方法を提供する。方法は、一般に、電圧昇圧回路の第１及び第２のノードが第１の電圧レベル以上の電圧値を有するよう、ＡＣ結合電圧昇圧回路内で入力信号を昇圧することと、第１の論理インバータから、第２の電圧レベルまでの大きさを有する第１の出力信号を出力することと、ここにおいて、電圧昇圧回路の第１のノードが第１の論理インバータの入力に結合される、を含む。特定の態様の場合、方法は、第２の論理インバータから、第２の電圧レベルまでの大きさを有する第２の出力信号を出力すること、ここにおいて、電圧昇圧回路の第２のノードが第２の論理インバータの入力に結合される、を更に含む。
[0019]上で記載した本開示の特徴が詳細に理解され得るよう、添付の図面にその幾つかが図示されている態様を参照して、上で簡単に要約した説明をより詳細に説明する。しかしながら、添付の図面は本開示の特定の典型的態様を図示したものにすぎず、従って説明は他の等しく有効な態様を許容することができるため、本開示の範囲を制限するものとして見なされるべきではないことに留意されたい。
[0020]本開示の特定の態様による、ＡＣ結合電圧昇圧回路を有する一レベルシフティング回路例のブロック図。 [0021]本開示の特定の態様による一ＡＣ結合電圧昇圧回路例のブロック図。 [0022]本開示の特定の態様による、第１の構成のＡＣ結合電圧昇圧回路を有する一レベルシフティング回路例の略図。 [0023]本開示の特定の態様による、第２の構成のＡＣ結合電圧昇圧回路を有する一レベルシフティング回路例の略図。 [0024]本開示の特定の態様による、図４の略図に追加された一電圧追跡回路例を示す図。 [0025]本開示の特定の態様による、図５の略図に追加された一初期化スイッチ例を示す図。 [0026]本開示の特定の態様による、動作中の図３の略図の様々なノードにおける電圧追跡例を示す図。 [0027]本開示の特定の態様による、動作中の図４の略図の様々なノードにおける電圧追跡例を示す図。 [0028]本開示の特定の態様による、入力信号を電圧レベルシフトするための動作例の流れ図。
[0029]以下、本開示の様々な態様が説明される。本明細書における教示は、広範囲にわたる様々な形態で具体化され得ること、また、本明細書において開示されている任意の特定の構造、機能、又は両方は、単に代表的なものにすぎないことを明確にされたい。本明細書における教示に基づいて、当業者は、本明細書において開示されている態様は、何らかの他の態様に無関係に実施され得ること、また、これらの態様のうちの複数は、様々な方法で結合され得ることを理解されたい。例えば、装置は、本明細書において示されている任意の数の態様を使用して実施されることが可能であり、又は方法は、本明細書において示されている任意の数の態様を使用して実践され得る。更に、そのような装置は、他の構造、機能、又は本明細書において示されている態様のうちの１つ又は複数に加えた構造及び機能、又はそれら以外の態様を使用して実施されることが可能であり、若しくはそのような方法は、他の構造、機能、又は本明細書において示されている態様のうちの１つ又は複数に加えた構造及び機能、又はそれら以外の態様を使用して実践され得る。更に、一態様は、少なくとも１つの特許請求の要素を備えることができる。
[0030]「例示的」という用語は、本明細書においては、「例、例証又は実例として働く」ことを意味するべく使用されている。本明細書において「例示的」として説明されている何らかの態様は、必ずしも他の態様よりも好ましい、又は他の態様よりも有利な態様として解釈してはならない。
レベルシフティング回路例
[0031]電圧レベルシフティング回路（即ちレベルシフタ）は、低電圧制御又はクロック信号と高電圧制御又はクロック信号の間のインターフェースとして多くのアプリケーションで使用されている。これらのアプリケーションは、アナログ−デジタル変換器（ＡＤＣ）、デジタル−アナログ変換器（ＤＡＣ）、クロックレベルシフタ、及び複数の供給電圧との任意の他の高速インターフェースを含む。例えばアクセスポイント（ＡＰ）のトランシーバフロントエンド又はユーザ端末内の送信及び／又は受信回路は、送信のためのＤＡＣあるいは受信のためのＡＤＣの中などに１つ又は複数のレベルシフティング回路を組み込むことができる。
[0032]残念なことには、従来のレベルシフティング回路は、典型的には長い待ち時間を有している。幾つかの回路（例えば、デルタ−シグマＡＤＣ）では、そのような長い待ち時間がＡＤＣのアクティブサンプリング又は増幅時間を制限している。更に、レベルシフタ待ち時間は、シミュレーションコーナに対して広範囲にわたる変化を有している（例えば、レベルシフタ内の２つの異なる電圧レベルごとに最大及び最小の様々な組合せを有しており、それにより４つの異なるコーナを提供する）。この変化は、コーナに対する総合性能の無矛盾性を低下させる。これに加えて、従来のレベルシフタの立上り及び立下り時間遅延も良好にそろっておらず、これが高速インターフェースアプリケーションにおけるデューティサイクルを歪ませている。
[0033]従って待ち時間が短く、電力消費が少なく、デューティサイクル歪みが小さく、また、様々な動作条件に対して性能が無矛盾のレベルシフティング回路が必要である。
[0034]本開示の特定の態様は、待ち時間及び／又はクロック歪みの問題を解決するために、待ち時間が短い電圧昇圧回路を使用したレベルシフティング回路を提供する。これらのレベルシフタは、従来のアーキテクチャと比較すると、コーナに対して無矛盾の待ち時間を有しており、また、著しく少ない電力を消費する。
[0035]図１は、本開示の特定の態様による、入力信号（Ｖin）をシフトして振幅を第１の最大電圧レベル（Ｖ1）から第２の最大電圧レベル（Ｖ2）に変化させるための一レベルシフティング回路例１００のブロック図である。第２の電圧レベルは、第１の電圧レベルより高くすることができる。第１の電圧レベル（Ｖ1）と基準電圧レベル（Ｖref）の間で入力信号の振幅を変化させることができる。
[0036]レベルシフティング回路１００は、一般に、示されているように第１の電圧レベル（Ｖ1）によって電力が供給されても、又は以下で詳細に説明されるように第３の電圧レベル（Ｖ3）によって電力が供給されてもよい交流（ＡＣ）結合電圧昇圧回路１０２を含む。交流結合電圧昇圧回路１０２は、電圧昇圧回路の第１及び第２のノード１０４、１０６が第１の電圧レベル以上の電圧値（例えば、第１の電圧レベルの２倍までの電圧値（≦２Ｖ1））を有するよう、入力信号（Ｖin）を昇圧するように構成される。レベルシフティング回路１００は、第２の電圧レベル（Ｖ2）を含むこのレベルまでの大きさを有する第１の出力信号（Vout,1）を生成するように構成された第１の論理インバータ１０８を同じく含む。電圧昇圧回路１０２の第１のノード１０４は、第１の論理インバータ１０８の入力１１０に結合されている。レベルシフティング回路１００は、第２の電圧レベル（Ｖ2）を含むこのレベルまでの大きさを有する第２の出力信号（Vout,2）を生成するように構成された第２の論理インバータ１１２を同じく含む。電圧昇圧回路１０２の第２のノード１０６は、第２の論理インバータ１１２の入力１１４に結合されている。
Figure 2016513914
[0037]図２は、本開示の特定の態様による一ＡＣ結合電圧昇圧回路例１０２のブロック図である。電圧昇圧回路は、一般に、電圧昇圧回路の第１のノード１０４に結合された第１のキャパシタ２０２を含む。
Figure 2016513914
電圧昇圧回路１０２は、電圧昇圧回路の第２のノード１０６に結合された第２のキャパシタ２０４を同じく含む。第２のキャパシタは、入力信号（Ｖin）を受け取るように構成され得る。
[0038]電圧昇圧回路１０２は、閉じると第１の電圧レベル（Ｖ1）をそれぞれ電圧昇圧回路の第１及び第２のノード１０４、１０６に接続するように構成された第１及び第２のスイッチ２０６、２０８を同じく含む。第１及び第２のスイッチは、電圧昇圧回路１０２の第２のノード１０６が第１のスイッチ２０６のための制御であり（即ち第１のスイッチ２０６の開閉を制御する）、また、電圧昇圧回路の第１のノード１０４が第２のスイッチ２０８のための制御であるよう、交差結合され得る。
[0039]図３は、本開示の特定の態様による一レベルシフティング回路例の略図３００である。略図３００では、入力信号（例えば低ドロップアウトクロック信号ＣＫ＿ｌｄｏ）は、シフトされて振幅が比較的低い最大電圧レベル（例えばＶｓｓ又は接地に対して０．９Ｖ、０．９５Ｖ又は１．０Ｖの電位を有することができるＶｄｄ＿ｌｏで示されている）から、より高い最大電圧レベル（例えばＶｓｓ又は接地に対して１．６５Ｖ、１．８Ｖ又は１．９８Ｖの電位を有することができるＶｄｄ＿ｈｉで示されている）まで変化する。
[0040]図３のトポロジーでは、電圧レベルシフティング回路の中心部分は、待ち時間が極めて短いＡＣ結合電圧昇圧回路からなっている。ＡＣ結合電圧昇圧回路は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタであってもよい２つの交差結合スイッチ３０２、３０４を含む（従来のレベルシフタトポロジーのＰＭＯＳトランジスタとは異なる）。２つのＮＭＯＳトランジスタのドレインは、より低い電圧レベル（Ｖｄｄ＿ｌｏ）に接続されている。第１のＮＭＯＳトランジスタ（第１の交差結合スイッチ３０２）のソースは、第２のＰＭＯＳトランジスタ（第２の交差結合スイッチ３０４）のゲートに結合されている。第２のＰＭＯＳトランジスタのソースは、第１のＮＭＯＳトランジスタのゲートに結合されている。
[0041]電圧昇圧回路は、２つのキャパシタ２０２、２０４を同じく備えている。第１のキャパシタ２０２は、一方の端部で入力信号の論理反転（例えばＣＫＢ＿ｌｄｏ）を受け取るように構成されており、また、もう一方の端部で電圧昇圧回路の第１のノード１０４（Ａ1）に結合されている。第１のノードは、第２の交差結合スイッチ３０４のゲート及び／又は第１の交差結合スイッチ３０２のソースを同じく含むことができる。第２のキャパシタ２０４は、一方の端部で入力信号（例えばＣＫ＿ｌｄｏ）を受け取るように構成されており、また、もう一方の端部で電圧昇圧回路の第２のノード１０６（Ａ2）に結合されている。第２のノードは、第１の交差結合スイッチ３０２のゲート及び／又は第２の交差結合スイッチ３０４のソースを同じく含むことができる。
[0042]電圧昇圧回路の出力は、スイッチＳ1、Ｓ2を介して論理インバータ１０８、１１２に印加される。スイッチＳ1、Ｓ2は、図３に示されているようにｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタ３２０、３２４であってもよい。この場合、第１のＰＭＯＳトランジスタ３２０のドレインは、電圧昇圧回路の第１のノード（Ａ1）に結合されてもよく、また、そのソースは、第１の論理インバータ１０８の入力（Ｂ1）に結合され得る。入力信号（例えばＣＫ＿ｌｄｏ）は、第１のＰＭＯＳトランジスタ３２０のゲートに結合されてもよく、また、その動作を制御することができる。対称的に、第２のＰＭＯＳトランジスタ３２４のソースは、電圧昇圧回路の第２のノード（Ａ2）に結合されてもよく、また、第２のＰＭＯＳトランジスタのドレインは、第２の論理インバータ１１２の入力（Ｂ2）に結合され得る。入力信号の論理反転（例えばＣＫＢ＿ｌｄｏ）は、第２のＰＭＯＳトランジスタ３２４のゲートに結合されてもよく、また、その動作を制御することができる。
[0043]プルダウンスイッチＳ3、Ｓ4は、論理インバータ１０８、１１２の入力Ｂ1、Ｂ2を接地（又は別の基準電圧レベルＶｓｓ）にプルダウンするために使用され得る。図３に示されているように、プルダウンスイッチＳ3、Ｓ4はＮＭＯＳトランジスタ３２２、３２６であってもよい。この例証では、第１のプルダウンＮＭＯＳトランジスタ３２２のドレインは、第１の論理インバータ１０８の入力（Ｂ1）に結合されてもよく、また、第１のプルダウンＮＭＯＳトランジスタのソースは、接地などの基準電圧レベルに結合され得る。入力信号（例えばＣＫ＿ｌｄｏ）は、第１のプルダウンＮＭＯＳトランジスタ３２２のゲートに結合されてもよく、また、その動作を制御することができる。同様に、第２のプルダウンＮＭＯＳトランジスタ３２６のドレインは、第２の論理インバータ１１２の入力（Ｂ2）に結合されてもよく、また、そのソースは、接地などの基準電圧レベルに結合され得る。入力信号の論理反転（例えばＣＫＢ＿ｌｄｏ）は、第２のプルダウンＮＭＯＳトランジスタ３２６のゲートに結合されてもよく、また、その動作を制御することができる。
[0044]スイッチＳ1、Ｓ2の出力は、電圧レベルシフティング回路の総合出力（ＣＫ＿ｈｖ及びＣＫＢ＿ｈｖ）に結合された回路への／回路からの出力及びソース／シンク電流を論理的に反転させるために、論理インバータ１０８、１１２の入力に結合されている。より高い電圧レベル（例えばＶｄｄ＿ｈｉ）によって電力が供給されるが、スイッチＳ1、Ｓ2の出力、及びより低い電圧レベル（例えばＶｄｄ＿ｌｏ）における電圧昇圧回路の出力によって駆動される論理インバータ１０８、１１２は、典型的には、より高い電圧レベルまで揺れることができる出力を提供するレベルシフティング回路の最終段である。
[0045]図３に示されているように、論理インバータ１０８、１１２は、相補性金属酸化膜半導体（ＣＭＯＳ）インバータであってもよい。ＣＭＯＳインバータは、典型的には、少なくとも１つのＰＭＯＳトランジスタ３１０、３１４、及び少なくとも１つのＮＭＯＳトランジスタ３１２、３１６を含む。論理インバータ１０８、１１２への入力が論理的高（Ｈ）である場合、ＮＭＯＳトランジスタが起動されて論理インバータの出力を接地にプルダウンし、また、ＰＭＯＳトランジスタがオフになる。それとは逆に、論理インバータへの入力が論理的低（logical low）（Ｌ）である場合、ＰＭＯＳトランジスタが起動されて論理インバータの出力を論理的高（logical high）（Ｈ）レベル（例えばＶｄｄ＿ｈｉ）にプルアップし、また、ＮＭＯＳトランジスタがオフになる。
[0046]動作中、入力信号（例えばＣＫ＿ｌｄｏ）は、基準電圧レベル（例えば、Ｖｓｓ又は接地）と、より低い電圧レベル（例えば、Ｖｄｄ＿ｌｏ）の間で揺れることができる。例えば、入力信号がクロックである場合、入力クロックは、図３の略図３００における様々なノードの電圧追跡例７００の図７に示されているように、（特定のデューティサイクルで）ＶｓｓとＶｄｄ＿ｌｏの間で、クロッキング周波数で交番することができる。この変動する入力信号及びその論理反転（例えば、ＣＫＢ＿ｌｄｏ）は、交差結合スイッチ３０２、３０４をキャパシタ２０２、２０４を介して互いに反対の方法でターンオン及びターンオフさせることができ、それにより第１及び第２のノードの電圧をブートストラップし、電圧昇圧回路に電力を供給している電圧に応じて、より低い電圧レベル（例えばＶｄｄ＿ｌｏ）と、第１の電圧レベルより高い電圧値との間で揺れさせることができる。例えば、電圧昇圧回路に電力を供給しているより低い電圧レベル（例えば、Ｖｄｄ＿ｌｏ）及び入力信号の場合、第１及び第２のノードは、より低い電圧レベル（例えば、２Ｖｄｄ＿ｌｏ）の２倍の最大の大きさを有することができる。
[0047]入力信号（例えばＣＫ＿ｌｄｏ）が論理的高（Ｈ）であるために昇圧回路の第１の出力（即ち第１のノード）が論理的低（Ｌ）である場合、スイッチＳ1はオフであり、また、第１の論理インバータ１０８の入力Ｂ1は、プルダウンスイッチＳ3を使用して基準電圧レベルに短絡される。従って第１の論理インバータ１０８におけるレベルシフティング回路の総合出力（例えばＣＫ＿ｈｖ）がＨになる。それとは逆に、入力信号がＬであるために昇圧回路の第１の出力がＨである場合、プルダウンスイッチＳ3がターンオフされ、スイッチＳ1がターンオンされ、また、第１の出力が入力Ｂ1に印加され、従って第１の論理インバータ１０８におけるレベルシフティング回路の総合出力（例えばＣＫ＿ｈｖ）がＬになる。
[0048]同様に、入力信号（例えばＣＫ＿ｌｄｏ）がＬであるために昇圧回路の第２の出力（即ち第２のノード）が論理的低（Ｌ）である場合、スイッチＳ2はオフであり、また、第２の論理インバータ１１２の入力Ｂ2は、プルダウンスイッチＳ4を使用して基準電圧レベルに短絡される。従って第２の論理インバータ１１２におけるレベルシフティング回路の総合出力（例えばＣＫＢ＿ｈｖ）がＨになる。それとは逆に、入力信号がＨであるために昇圧回路の第２の出力がＨである場合、プルダウンスイッチＳ4がターンオフされ、スイッチＳ2がターンオンされ、また、第２の出力が入力Ｂ2に印加され、従って第２の論理インバータ１１２におけるレベルシフティング回路の総合出力（例えばＣＫＢ＿ｈｖ）がＬになる。
[0049]ＡＣ結合電圧昇圧回路を使用することにより、図３のレベルシフティング回路は、従来のレベルシフタと比較すると、より短い待ち時間及び少ない電力消費を提供する。例えば、従来のレベルシフティング回路は、場合によっては約６０μＡの電流を引き出すことがあるが、図３のレベルシフティング回路は、同じ電圧レベルに対して約３０μＡしか引き出さず、それにより電力消費を半分に削減している。立上り（立下り）縁に対する待ち時間を比較すると、従来のレベルシフティング回路は、場合によっては約１０６ｐｓ（１６５ｐｓ）の遅延を有しており、一方、図３のレベルシフティング回路は、場合によっては約９２ｐｓ（８１ｐｓ）の遅延しか有していない。更に、シミュレーションコーナに対する待ち時間変化に関して、従来のレベルシフティング回路は、場合によっては約１９０ｐｓ（１６５ｐｓ）の立上り（立下り）縁遅延変化（rising (falling) edge delay variation）を有しており、一方、図３のレベルシフティング回路は、場合によっては約１１３ｐｓ（８４ｐｓ）の変化しか有していない。
[0050]図４は、本開示の特定の態様による、第２の構成のＡＣ結合電圧昇圧回路を有する一レベルシフティング回路例の略図４００である。図４のトポロジーは、図３のレベルシフティング回路の簡易バージョンであり、スイッチＳ1〜Ｓ4が除去されている。また、電圧昇圧回路の出力（即ち第１及び第２のノードＡ1、Ａ2）は、論理インバータ１０８、１１２内のＰＭＯＳトランジスタ３１０、３１４のゲートに結合されており、また、その動作を制御している。論理インバータ１０８、１１２に対する別の入力として、入力信号（例えば、ＣＫ＿ｌｄｏ）がＮＭＯＳトランジスタ３１６のゲートに結合されており、また、その動作を制御するために、入力信号の論理反転（例えば、ＣＫＢ＿ｌｄｏ）がＮＭＯＳトランジスタ３１２のゲートに結合されている。
[0051]図８は、動作中の図４の略図４００の様々なノードにおける電圧追跡例８００を示したものである。電圧追跡８００は、図７の電圧追跡７００の部分集合であり、対応するノードは同様の挙動を示している。
[0052]上で説明したトポロジーを使用することにより、図４のレベルシフティング回路は、従来のレベルシフタと比較すると、より短い待ち時間及び少ない電力消費を提供する。例えば、従来のレベルシフティング回路は、場合によっては約６０μＡの電流を引き出すことがあるが、図４のレベルシフティング回路は、同じ電圧レベルに対して約３０μＡしか引き出さず、それにより電力消費を半分に削減している。立上り（立下り）縁に対する待ち時間を比較すると、従来のレベルシフティング回路は、場合によっては約１０６ｐｓ（１６５ｐｓ）の遅延を有しており、一方、図４のレベルシフティング回路は、場合によっては約５６ｐｓ（６１ｐｓ）の遅延しか有していない。更に、シミュレーションコーナに対する待ち時間変化に関して、従来のレベルシフティング回路は、場合によっては約１９０ｐｓ（１６５ｐｓ）の立上り（立下り）縁遅延変化を有しており、一方、図４のレベルシフティング回路は、場合によっては約１６ｐｓ（５３ｐｓ）の変化しか有していない。
[0053]図３のレベルシフティング回路と比較すると、図４のレベルシフティング回路は、より短い遅延（及び小さい遅延変化）を提供する。しかしながら図４の回路は、極値シミュレーションコーナでは（例えば、Ｖｄｄ＿ｌｏ及びＶｄｄ＿ｈｉが互いに逆方向に変化すると）スローダウンする。
[0054]第１の電圧レベル（例えば、入力信号の電圧レベル）から電圧昇圧回路に電力を供給する代替として、電圧昇圧回路は、第２の電圧レベル（例えば、電圧シフティング回路の総合出力の電圧レベル）を追跡する第３の電圧レベルから電力が供給され得る。図５の略図５００は、本開示の特定の態様による、図４の略図４００に追加された一電圧追跡回路例５０２を示したものである。電圧追跡回路５０２は、レベルシフティング回路の第２の電圧レベル（例えば、Ｖｄｄ＿ｈｉ）を追従する追跡電圧（例えば、Ｖｄｄ＿ｔ）を出力する。この方法によれば、変数であるのは、第２の電圧レベルの最大及び最小（＋追跡回路５０２の動作中における比較的些細な変化）のみであるため、シミュレーションコーナによる変化が低減される。
[0055]図５に示されているように、電圧追跡回路５０２は、そのソースが第２の電圧レベル（例えば、Ｖｄｄ＿ｈｉ）に結合され、また、そのドレイン及びゲートが１つに結合されたＰＭＯＳトランジスタ５０４を含むことができる。抵抗５０６の両端間に追跡電圧（例えば、Ｖｄｄ＿ｔ）が確立され得るよう、基準電圧レベル（例えば、接地又はＶｓｓ）とＰＭＯＳトランジスタ５０４のゲート／ドレインの間に抵抗が接続され得る。
[0056]追跡回路５０２を有する図５のレベルシフティング回路が動作している間、第１の電圧レベル（例えば、Ｖｄｄ＿ｌｏ）と、第１の電圧レベル及び追跡電圧レベルの合計（例えば、Ｖｄｄ＿ｌｏ＋Ｖｄｄ＿ｔ）との間で揺れるよう、キャパシタ２０２、２０４及び交差結合スイッチ３０２、３０４のスイッチング動作を介して第１及び第２のノードがブートストラップされ得る。図５のレベルシフティング回路は、図３及び４の回路の全ての利点を有しており、追跡回路５０２により、全てのシミュレーションコーナに対する無矛盾の短い遅延が追加されている。更に、図５のレベルシフティング回路は、デューティサイクル歪みを小さくする、バランスが取れた立上り／立下り遅延を提供する。
[0057]上で説明したレベルシフティング回路の正規の動作は、キャパシタ２０２、２０４が充電されるまで遅延され、キャパシタを完全に充電するには数サイクルを要することがある。しかしながらキャパシタがこの充電で初期化されると、レベルシフティング回路は、入力信号（例えば、ＣＫ＿ｌｄｏ）及び／又はその論理反転（例えば、ＣＫＢ＿ｌｄｏ）が利用可能になると、速やかに動作を開始することができる。従って特定の態様によれば、レベルシフティング回路は、入力信号が変動を開始する前に（即ち入力信号が一定に保持されている間に）初期化され得る。
[0058]例えば、図６の略図６００は、本開示の特定の態様による、図５のレベルシフティング回路に追加された一初期化スイッチ例６０２を示したものである。初期化スイッチ６０２は、このスイッチが閉じられると、初期化の間、第１のノード１０４（Ａ１）−第１の論理インバータ１０８のＰＭＯＳトランジスタ３１０への入力−を第２の電圧レベル（例えば、Ｖｄｄ＿ｈｉ）に接続することができる。初期化スイッチ６０２は、ＰＭＯＳトランジスタなどの任意の様々な適切なスイッチング構成要素を使用して実施され得る。
[0059]一例として、入力信号（例えば、ＣＫ＿ｌｄｏ）は、入力信号の論理反転（例えば、ＣＫＢ＿ｌｄｏ）が論理的高（Ｈ）であるよう、論理的低（Ｌ）に保持され得る。このセットアップを使用することにより、第１のキャパシタ２０２は、第２の電圧レベルで充電し、また、第２のキャパシタ２０４が、第２のキャパシタ２０４に印加される追跡電圧（例えば、Ｖｄｄ＿ｔ）で充電するよう、第２の交差結合スイッチ３０４がターンオンする。従って、図６に示されているように、初期化の間、第２の論理インバータ１１２内のＰＭＯＳトランジスタ３１４はオンであり、ＮＭＯＳトランジスタ３１６はターンオフされ、また、第２の論理インバータ１１２における電圧レベルシフティング回路の総合出力（例えば、ＣＫＢ＿ｈｖ）はＨである。同様に、初期化の間、第１の論理インバータ１０８内のＰＭＯＳトランジスタ３１０はオフであり、ＮＭＯＳトランジスタ３１２はターンオンされ、また、第１の論理インバータ１０８における電圧レベルシフティング回路の総合出力（例えば、ＣＫ＿ｈｖ）はＬである。
[0060]初期化の後、初期化スイッチ６０２は開かれることが可能であり、また、入力信号（例えば、ＣＫ＿ｌｄｏ）は、振幅変化を開始することができる。この時点から、図６のレベルシフティング回路は、図４及び５に関連して上で説明した正規の動作を再開することができる。
[0061]上で説明した電圧レベルシフティング回路は、全て、アナログ−デジタル変換器（ＡＤＣ）、デジタル−アナログ変換器（ＤＡＣ）、クロックレベルシフタ、及び複数の電圧レベル（例えば、複数の供給電圧）との任意の他の高速インターフェースの中で実施され得る。例えば、アクセスポイント（ＡＰ）のトランシーバフロントエンド又はユーザ端子内の送信及び／又は受信回路は、送信のためのＤＡＣ若しくは受信のためのＡＤＣの中などに１つ又は複数のレベルシフティング回路を組み込むことができる。
[0062]図９は、本開示の特定の態様による、入力信号を電圧レベルシフトするための動作例９００の流れ図である。動作９００は、上で説明した任意の電圧レベルシフティング回路によって実行され得る。動作９００は、９０２で、電圧昇圧回路の第１及び第２のノードが第１の電圧レベル以上の電圧値を有するよう、ＡＣ結合電圧昇圧回路内で入力信号を昇圧することによって開始することができる。
[0063]９０４で、第１の出力信号が第１の論理インバータから出力され、電圧昇圧回路の第１のノードが第１の論理インバータの入力に結合される。第１の出力信号は、第２の電圧レベルまでの大きさを有している。特定の態様の場合、９０６で、第２の電圧レベルまでの大きさを有する第２の出力信号が第２の論理インバータから出力される。電圧昇圧回路の第２のノードは、第２の論理インバータの入力に結合され得る。
[0064]上で説明したように、本開示の特定の態様は、従来のレベルシフティング回路と比較すると、待ち時間が著しく短い（例えば、待ち時間が少なくとも１／２に減少した）電圧レベルシフタを提供する。また、これらの態様は、従来のアーキテクチャと比較すると、シミュレーションコーナに対して無矛盾の待ち時間及び著しく少ない電力消費を有している。更に、バランスが取れた立上り／立下り遅延は、従来の回路と比較すると、デューティサイクル歪みを小さくしている。
[0065]上で説明した様々な動作又は方法は、対応する機能を実行することができる任意の適切な手段によって実行され得る。手段は、それらに限定されないが、回路、特定用途向け集積回路（ＡＳＩＣ）又はプロセッサを始めとする様々なハードウェア及び／又はソフトウェア構成要素及び／又はモジュールを含むことができる。一般に、図に示されている動作が存在する場合、それらの動作は、同様の番号を有する対応する等価手段＋機能構成要素を有することができる。
[0066]本明細書で使用する「決定」という用語は、多種多様なアクションを包含する。例えば、「決定する」は、演算する、計算する、処理する、誘導する、調査する、調べる（例えば、表、データベース又は別のデータ構造を調べる）、確かめる、等々を含むことができる。また、「決定する」は、受ける（例えば、情報を受ける）、アクセスする（例えば、メモリのデータにアクセスする）、等々を含むことも可能である。また、「決定する」は、解決する、選択する、選ぶ、確立する、等々を含むことも可能である。
[0067]本明細書において使用されているように、リストに挙げられている項目「のうちの少なくとも１つ」を意味する語句は、単一の部材を含むこれらの項目の任意の組合せを意味している。一例として、「ａ、ｂ又はｃのうちの少なくとも１つ」には、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ及びａ−ｂ−ｃを網羅することが意図されている。
[0068]本明細書において開示されている方法は、説明されている方法を達成するための１つ又は複数のステップ又はアクションを備えている。方法ステップ及び／又はアクションは、特許請求の範囲を逸脱することなく互いに交換され得る。言い換えれば、ステップ又はアクションの特定の順序が明記されていない限り、その順序及び／又は特定のステップ及び／又はアクションの使用は、特許請求の範囲を逸脱することなく修正され得る。
[0069]特許請求の範囲は、上で説明した正確な構成及び構成要素に限定されないことを理解されたい。上で説明した方法及び装置の配置、動作及び詳細には、特許請求の範囲を逸脱することなく、様々な修正、変更及び変形が加えられ得る。

Claims (20)

  1. 入力信号を第１の電圧レベルから第２の電圧レベルにレベルシフトするための回路であって、
    前記入力信号を昇圧するように構成された交流（ＡＣ）結合電圧昇圧回路と、それにより前記電圧昇圧回路の第１及び第２のノードが前記第１の電圧レベル以上の電圧値を有する、
    前記第２の電圧レベルまでの大きさを有する第１の出力信号を生成するように構成された第１の論理インバータと、ここにおいて、前記電圧昇圧回路の前記第１のノードが前記第１の論理インバータの入力に結合される、
    前記第２の電圧レベルまでの大きさを有する第２の出力信号を生成するように構成された第２の論理インバータと、ここにおいて、前記電圧昇圧回路の前記第２のノードが前記第２の論理インバータの入力に結合される、
    を備える回路。
  2. 前記電圧昇圧回路が、
    前記電圧昇圧回路の前記第１のノードに結合された、前記入力信号の論理反転を受け取るように構成された第１のキャパシタと、
    前記電圧昇圧回路の前記第２のノードに結合された、前記入力信号を受け取るように構成された第２のキャパシタと
    を備える、請求項１に記載のレベルシフティング回路。
  3. 前記電圧昇圧回路が第３の電圧レベルによって電力が供給される、請求項１に記載のレベルシフティング回路。
  4. 前記第３の電圧レベルが前記第１の電圧レベルに等しい、請求項３に記載のレベルシフティング回路。
  5. 前記電圧昇圧回路が、閉じると前記第３の電圧レベルをそれぞれ前記電圧昇圧回路の前記第１及び第２のノードに接続するように構成された第１及び第２のスイッチを備え、前記電圧昇圧回路の前記第２のノードが前記第１のスイッチのための制御であり、前記電圧昇圧回路の前記第１のノードが前記第２のスイッチのための制御である、請求項３に記載のレベルシフティング回路。
  6. 前記第１及び第２のスイッチが第１及び第２のｎチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、前記第１のトランジスタのゲートが前記電圧昇圧回路の前記第２のノードに結合され、前記第１のトランジスタのソースが前記電圧昇圧回路の前記第１のノードに結合され、前記第１のトランジスタのドレインが前記第３の電圧レベルに結合され、前記第２のトランジスタのゲートが前記電圧昇圧回路の前記第１のノードに結合され、前記第２のトランジスタのソースが前記電圧昇圧回路の前記第２のノードに結合され、前記第２のトランジスタのドレインが前記第３の電圧レベルに結合される、請求項５に記載のレベルシフティング回路。
  7. 前記第１及び第２のノードの前記電圧値が、前記第１の電圧レベルと、前記第１及び第３の電圧レベルの合計の間であり、それらの値を含む、請求項３に記載のレベルシフティング回路。
  8. 前記第３の電圧レベルが、前記第２の電圧レベルによって電力が供給され、また、追跡回路を介して前記第２の電圧レベルを追跡するように構成される、請求項３に記載のレベルシフティング回路。
  9. 前記追跡回路がｐチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、前記ＭＯＳＦＥＴのソースが前記第２の電圧レベルに結合され、前記ＭＯＳＦＥＴのドレインが前記ＭＯＳＦＥＴのゲートに結合され、前記ＭＯＳＦＥＴの前記ゲートが前記第３の電圧レベルに結合される、請求項８に記載のレベルシフティング回路。
  10. 前記電圧昇圧回路の前記第１又は第２のノードが、前記入力信号が動的になる前に開始値に初期化されるように構成される、請求項１に記載のレベルシフティング回路。
  11. 閉じると、前記電圧昇圧回路の前記第１のノードを前記第１の論理インバータの前記入力に接続するように構成された第１のスイッチと、
    閉じると、前記電圧昇圧回路の前記第２のノードを前記第２の論理インバータの前記入力に接続するように構成された第２のスイッチと、
    閉じると、前記第１の論理インバータの前記入力を前記第１の電圧レベルのための基準電圧レベルに短絡するように構成された第３のスイッチと、
    閉じると、前記第２の論理インバータの前記入力を前記第１の電圧レベルのための前記基準電圧レベルに短絡するように構成された第４のスイッチと
    を更に備える、請求項１に記載のレベルシフティング回路。
  12. 前記基準電圧レベルが接地である、請求項１１に記載のレベルシフティング回路。
  13. 前記入力信号が前記第１又は第３のスイッチのうちの少なくとも１つの動作を制御し、前記入力信号の論理反転が前記第２又は第４のスイッチのうちの少なくとも１つの動作を制御する、請求項１１に記載のレベルシフティング回路。
  14. 前記入力信号の論理反転が前記第１の論理インバータの別の入力を駆動し、前記入力信号が前記第２の論理インバータの別の入力を駆動する、請求項１に記載のレベルシフティング回路。
  15. 前記第１又は第２の論理インバータのうちの少なくとも１つが相補性金属酸化膜半導体（ＣＭＯＳ）インバータを備える、請求項１に記載のレベルシフティング回路。
  16. 前記第２の電圧レベルが前記第１の電圧レベルより高い、請求項１に記載のレベルシフティング回路。
  17. 前記第２の出力信号が前記第１の出力信号の論理反転である、請求項１に記載のレベルシフティング回路。
  18. 入力信号を第１の電圧レベルから第２の電圧レベルにレベルシフトするための回路であって、前記回路が、
    前記第１の電圧レベルによって電力が供給され、前記入力信号を昇圧するように構成された交流（ＡＣ）結合電圧昇圧回路と、それにより前記電圧昇圧回路の第１及び第２のノードが前記第１の電圧レベル以上の電圧値を有する、
    前記第２の電圧レベルまでの大きさを有する第１の出力信号を生成するように構成された第１の論理インバータと、ここにおいて、前記電圧昇圧回路の前記第１のノードが前記第１の論理インバータの入力に結合される、
    前記第２の電圧レベルまでの大きさを有する第２の出力信号を生成するように構成された第２の論理インバータと、ここにおいて、前記電圧昇圧回路の前記第２のノードが前記第２の論理インバータの入力に結合される、
    を備える回路
    を備える電子信号変換器。
  19. 前記入力信号が前記変換器のためのサンプリングクロック信号を備える、請求項１８に記載の変換器。
  20. 入力信号を第１の電圧レベルから第２の電圧レベルにレベルシフトする方法であって、
    交流（ＡＣ）結合電圧昇圧回路内で前記入力信号を昇圧することと、それによって前記電圧昇圧回路の第１及び第２のノードが前記第１の電圧レベル以上の電圧値を有する、
    前記第２の電圧レベルまでの大きさを有する第１の出力信号を第１の論理インバータから出力することと、ここにおいて、前記電圧昇圧回路の前記第１のノードが前記第１の論理インバータの入力に結合される、
    前記第２の電圧レベルまでの大きさを有する第２の出力信号を第２の論理インバータから出力することと、ここにおいて、前記電圧昇圧回路の前記第２のノードが前記第２の論理インバータの入力に結合される、
    を備える方法。
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