JP4901079B2 - レベルダウン回路を含むインターフェース回路 - Google Patents

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Description

本発明は半導体集積回路に係り、特に、レベルダウン回路を含むインターフェース回路に関する。
モバイル製品に使われる半導体デバイスに低消費電力特性が強力に要求されている。一般的に、半導体デバイス（ＩＣ）は、外部電源を受けてチップの動作電源として使用するか、または外部電源を電圧降下させて内部電源に変換してチップ内部の動作電源として使用する。例えば、ＩＣは、約３.３Ｖの外部電源を受けて１.８Ｖないし２.２Ｖほどの内部電源を発生させる。３.３Ｖの動作回路と、例えば、１.８Ｖの動作回路間には電圧差を処理して信号を伝達するインターフェース回路が必要である。インターフェース回路は、主に外部とインターフェースをとる入出力バッファ回路に使われる。
図１は、３.３Ｖの外部電源で動作する第１回路１１０と１.８Ｖの内部電源で動作する第２回路１２０間の信号伝達を説明する図面である。これを参照すれば、０Ｖから３.３Ｖにフルスイングする入力信号ＩＮが第１回路１１０に入力される。説明の便宜のために、第１回路１１０と第２回路１２０とは単純に入力信号を反転させて出力するインバータ動作を行うと仮定しよう。第１回路１１０は入力信号ＩＮを反転させて第１ノードＮＡに出力し、第２回路１２０は第１ノードＮＡ信号を反転させて第２ノードＮＢに出力する。
ここで、第１ノードＮＡの信号波形と第２ノードＮＢの信号波形とを説明すれば、第１ノードＮＡのロジックハイレベルからロジックローレベルへの遷移は３.３Ｖから０Ｖに、そして、ロジックローレベルからロジックハイレベルへの遷移は０Ｖから３.３Ｖにスイングして、第１ノードＮＡの遷移中間点は約１.６５Ｖほどである。第２回路１２０の動作電源が１.８Ｖであるため、第２回路１２０のトリガーポイントＴ１は第１回路１１０のトリガー中間点である１.６５Ｖより低くなる。
３.３Ｖのロジックハイレベルから０Ｖのロジックローレベルに遷移する第１ノードＮＡに応答して、第２ノードＮＢは０Ｖのロジックローレベルから１.８Ｖのロジックハイレベルに遷移するが、第２回路１２０のトリガーポイントが低いため、第２ノードＮＢの遷移時間が長くなる。そして、０Ｖのロジックローレベルから３.３Ｖのロジックハイレベルに遷移する第１ノードＮＡに応答して、第２ノードＮＢは１.８Ｖのロジックハイレベルから０Ｖのロジックローレベルに遷移するが、第２ノードＮＢの遷移時間は短くなる。これにより、第２ノードＮＢのロジックローレベルからロジックハイレベルへの遷移中間点とロジックハイレベルからロジックローレベルへの遷移中間点との間に遷移区間差△が生じてスキューが発生する。さらに、スキューの発生は、外部電源の変動幅が広いほど、さらに多くなる傾向がある。そして、このようなスキューの発生は、第２ノードＮＢ信号のデューティ変化をもたらす。
しかも、信号のデューティ変化は信号のセットアップ／ホールド時間マージンを大きくして有効ウィンドウを減らす要因となる。有効ウィンドウの減少は、チップ動作上性能を低下させる。
したがって、ロジックハイレベルまたはロジックローレベルへの遷移時間がバランスされた出力信号を提供するインターフェース回路に対する要請が存在する。
本発明の目的は、バランスされた出力信号を提供するためにレベルダウン回路を提供することである。
また、本発明の他の目的は、前記レベルダウン回路を含むインターフェース回路を提供することである。
前記目的を達成するために本発明の一面によるレベルダウン回路は、第１電源によって駆動され、接地電圧レベルと第１電源電圧レベルとにフルスイングする入力信号を入力する第１回路部と、第２電源によって駆動され、第１回路部の出力を入力して出力信号を発生する第２回路部と、第２電源によって駆動され、入力信号を入力する第３回路部と、第２電源によって駆動され、第３回路部の出力を入力し、その出力が第２回路部の出力と連結されて出力信号を発生する第４回路部と、を含む。
前記目的を達成するために本発明の他の面によるレベルダウン回路は、第１電源によって駆動され、接地電圧レベルと第１電源電圧レベルとにフルスイングする入力信号を入力するインバータと、第２電源にそのソースが連結され、そのゲートに第２ＰＭＯＳトランジスタのドレインが連結される第１ＰＭＯＳトランジスタと、第２電源にそのソースが連結され、そのゲートに第１ＰＭＯＳトランジスタのドレインが連結される第２ＰＭＯＳトランジスタと、第１ＰＭＯＳトランジスタのドレインにそのドレインが連結され、入力信号がそのゲートに連結され、接地電圧にそのソースが連結される第１ＮＭＯＳトランジスタと、第２ＰＭＯＳトランジスタのドレインにそのドレインが連結され、インバータの出力がそのゲートに連結され、接地電圧がそのソースに連結される第２ＮＭＯＳトランジスタと、を含む。
前記目的を達成するために本発明のさらに他の面によるレベルダウン回路は、第２電源で駆動され、接地電圧レベルと第１電源電圧レベルとにフルスイングする入力信号を入力する第１インバータと、第１電源で駆動され、入力信号を入力する第２インバータと、第２電源にそのソースが連結され、第１インバータの出力にそのゲートが連結されるＰＭＯＳトランジスタと、接地電圧にそのソースが連結され、第２インバータの出力にそのゲートに連結され、ＰＭＯＳトランジスタのドレインにそのドレインに連結されるＮＭＯＳトランジスタと、を含む。
前記他の目的を達成するために本発明のインターフェース回路は、第１電源によって駆動され、接地電圧レベルから第１電源の電圧レベルにフルスイングする入力信号を受信する第１電源回路と、第１電源電圧レベルの第１電源回路の出力を第２電源電圧レベルに変換させるレベルダウン回路と、第２電源によって駆動され、レベルダウン回路の出力を受信して接地電圧から第２電源の電圧レベルにフルスイングするバランスされた出力信号を出力する第２電源回路と、を含む。
本発明のレベルダウン回路を含むインターフェース回路は、相異なる電圧で動作される二つの回路部間にレベルダウン回路を置いてスキューなしにバランスされた出力信号を伝送する。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
図２は、本発明の第１実施例によるレベルダウン回路を含むインターフェース回路を説明する図面である。これを参照すれば、インターフェース回路２００は外部電源回路部２１０、レベルダウン回路２２０、そして内部電源回路部２３０を含む。外部電源回路部２１０は、外部電源Ｅによって給電され、入力信号ＩＮを受信して、その出力を第１ノードＮＡに伝送する。レベルダウン回路２２０は、第１経路回路２２１と第２経路回路２２５とを含む。第１経路回路２２１は、第１ノードＮＡと第４ノードＮＤとの間に直列連結される第１回路部２２２と第２回路部２２４とを含み、第２経路回路部２２５は第１ノードＮＡと第４ノードとの間に直列連結される第３回路部２２６と第４回路部２２８とを含む。内部電源回路部２３０は、内部電源Ｉによって給電され、第４ノードＮＤ信号を受信して出力信号ＯＵＴを発生する。
第１経路回路２２１の第１回路部２２２は外部電源Ｅによって給電され、第２回路部２２４は内部電源Ｉによって給電される。第２経路回路２２５の第３及び第４回路部２２６，２２８は内部電源Ｉによって給電される。
インターフェース回路２００の動作説明のために、外部電源回路部２１０、第１ないし第４回路部２２２，２２４，２２６，２２８、そして、内部電源回路部２３０はインバータのように動作すると仮定する。外部電源Ｅの電圧レベルは２.８Ｖほどに設定し、内部電源Ｉの電圧レベルは１.８Ｖほどに設定する。各ノードＩＮ，ＮＡ，ＮＢ，ＮＣ，ＮＤ及びＯＵＴに表示された太い線の信号波形は入力信号ＩＮのロジックローレベルからロジックハイレベルへの遷移に応答して現れる信号波形であり、細い線の信号波形は入力信号ＩＮのロジックハイレベルからロジックローレベルへの遷移に応答して現れる信号波形である。
まず、太い線の信号波形を説明すれば、入力信号ＩＮは０Ｖのロジックローレベルから２.８Ｖのロジックハイレベルに遷移する。外部電源回路部２１０のトリガーポイントは外部電源Ｅ２.８Ｖの中間である１.４Ｖほどにあり、ノードＮＡは２.８Ｖのロジックハイレベルから０Ｖのロジックローレベルに遷移する。
第１経路回路部２２１の第１回路部２２２のトリガーポイントは、外部電源Ｅ２.８Ｖの中間である１.４Ｖほどにあり、ノードＮＢは０のロジックローレベルから２.８Ｖのロジックハイレベルに遷移する。第２回路部２２４のトリガーポイントは、内部電源Ｉ１.８Ｖの中間である０.９Ｖほどにあり、第２回路部２２４はノードＮＢの遷移中間点である１.４Ｖより低い電圧レベルである０.９Ｖほどでトリガーされ、ノードＮＤは１.８Ｖのロジックハイレベルから０Ｖのロジックローレベルに速く遷移する。
第２経路回路部２２５の第３回路部２２６のトリガーポイントは、内部電源Ｉの１.８Ｖの中間である０.９Ｖほどにあり、第３回路部２２６はノードＮＡの遷移中間点である１.４Ｖより低い電圧レベルである０.９Ｖほどでトリガーされ、ノードＮＣは０Ｖのロジックローレベルから１.８Ｖのロジックハイレベルに遅く遷移する。第４回路部２２８のトリガーポイントは、内部電源Ｉの１.８Ｖの中間である０.９Ｖほどであり、第４回路部２２８はノードＮＣの遷移中間点である０.９Ｖでトリガーされ、ノードＮＤは１.８Ｖのロジックハイレベルから０Ｖのロジックローレベルに遅く遷移する。
ここで、ノードＮＤを説明すれば、第１経路回路部２２１を通じて急に１.８Ｖから０Ｖに遷移すると同時に、第２経路回路部２２５を通じて徐々に１.８Ｖから０Ｖに遷移する。これにより、ノードＮＤは１.８Ｖから０Ｖに遷移される過程がインターポレーションされて内部電源回路２３０に入力される。内部電源回路２３０は、インターポレーションされたノードＮＤに応答して０Ｖのロジックローレベルから１.８Ｖのロジックハイレベルに遷移される出力信号ＯＵＴを発生する。
次いで、細い線の信号波形を説明すれば、入力信号ＩＮは２.８Ｖのロジックハイレベルから０Ｖのロジックローレベルに遷移する。外部電源回路部２１０のトリガーポイントは、外部電源Ｅの２.８Ｖの中間である１.４Ｖほどにあり、ノードＮＡは０Ｖのロジックローレベルから２.８Ｖのロジックハイレベルに遷移する。
第１経路回路部２２１の第１回路部２２２のトリガーポイントは、外部電源Ｅの２.８Ｖの中間である１.４Ｖほどにあり、ノードＮＢは２.８Ｖのロジックハイレベルから０Ｖのロジックローレベルに遷移する。第２回路部２２４のトリガーポイントは、内部電源Ｉの１.８Ｖの中間である０.９Ｖほどにあり、第２回路部２２４はノードＮＢの遷移中間点の１.４Ｖより低い電圧レベルである０.９Ｖほどでトリガーされ、ノードＮＤは０Ｖのロジックローレベルから１.８Ｖのロジックハイレベルに遅く遷移する。
第２経路回路部２２５の第３回路部２２６のトリガーポイントは、内部電源Ｉの１.８Ｖの中間である０.９Ｖほどにあり、第３回路部２２６はノードＮＡの遷移中間点である１.４Ｖより低い電圧レベルである０.９Ｖほどでトリガーされ、ノードＮＣは１.８Ｖのロジックハイレベルから０Ｖのロジックローレベルに速く遷移する。第４回路部２２８のトリガーポイントは、内部電源Ｉの１.８Ｖの中間である０.９Ｖほどであり、第４回路部２２８はノードＮＣの遷移中間点である０.９Ｖでトリガーされ、ノードＮＤは０Ｖのロジックローレベルから１.８Ｖのロジックローレベルに速く遷移する。
ここで、ノードＮＤを説明すれば、第１経路回路部２２１を通じて遅く０Ｖから１.８Ｖに遷移すると同時に、第２経路回路部２２５を通じて速く０Ｖから１.８Ｖに遷移する。これにより、ノードＮＤは０Ｖから１.８Ｖに遷移される過程がインターポレーションされて内部電源回路２３０に入力される。内部電源回路２３０はインターポレーションされたノードＮＤに応答して１.８Ｖのロジックハイレベルから０Ｖのロジックローレベルに遷移される出力信号ＯＵＴを発生する。
したがって、本実施例のインターフェース回路２００の入力信号ＩＮと出力信号ＯＵＴとの波形を説明すれば、０Ｖのロジックローレベルから２.８Ｖのロジックハイレベルに、そして２.８Ｖのロジックハイレベルから０Ｖのロジックローレベルに遷移する入力信号ＩＮに応答して、出力信号ＯＵＴは１.８Ｖのロジックハイレベルから０Ｖのロジックローレベルに、そして０Ｖのロジックローレベルから１.８Ｖのロジックハイレベルに遷移する。出力信号ＯＵＴのロジックローレベルへの遷移区間とロジックハイレベルへの遷移区間とは実質的に同一となり、この遷移区間の中間点も互いに一致する。これにより、出力信号ＯＵＴには従来の技術とは違ってスキューが発生しない。
図３は、本発明の第２実施例によるレベルダウン回路を含むインターフェース回路を説明する図面である。これを参照すれば、インターフェース回路３００は、外部電源回路部３１０、レベルダウン回路３２０、及び内部電源回路部３３０で構成される。外部電源回路部３１０は、外部電源Ｅによって駆動され、入力信号ＩＮを受信してレベルダウン回路３２０に伝達する。内部電源回路部３３０は、内部電源Ｉによって駆動され、レベルダウン回路の出力ＮＨを受信して出力信号ＯＵＴに出力する。
レベルダウン回路３２０は、ラッチを利用してノードＮＥの外部電源Ｅの電圧レベルを内部電源Ｉの電圧レベルにダウンさせる。レベルダウン回路３２０は、具体的に外部電源回路３１０の出力ノードＮＥにその入力が連結されるインバータ３２２と、内部電源電圧ＩＶＣにそのソースが連結され、そのゲートが互いに交差連結された第１及び第２ＰＭＯＳトランジスタ３２４，３２５と、第１ＰＭＯＳトランジスタ３２４のドレインとそのドレインとが連結され、そのゲートに外部電源回路３１０の出力ノードＮＥが連結され、そのソースに接地電圧ＶＳＳが連結される第１ＮＭＯＳトランジスタ３２６と、第２ＰＭＯＳトランジスタ３２５のドレインとそのドレインとが連結され、そのゲートにインバータ３２２の出力が連結され、そのソースに接地電圧ＶＳＳが連結される第２ＮＭＯＳトランジスタ３２７とを含む。互いに連結された第２ＰＭＯＳトランジスタ３２５と第２ＮＭＯＳトランジスタ３２７とのドレインは、レベルダウン回路３２０の出力ノードＮＨになり、内部電源回路部３３０の入力に提供される。
本実施例のインターフェース回路３００の動作説明は、レベルダウン回路３２０に入力されるノードＮＥ信号の上昇エッジ遷移と下降エッジ遷移とに分けて説明する。図４の上昇エッジ遷移を説明すれば、ノードＮＥのロジックローレベルからロジックハイレベルへの上昇遷移が太い線で表示される。外部電源Ｅの電圧レベルを２.８Ｖほどと仮定した時、ノードＮＥは０Ｖから２.８Ｖに上昇遷移する。レベルダウン回路３２０内の第１ＮＭＯＳトランジスタ３２６は、ゲートソース電圧Ｖｇｓがしきい電圧Ｖｔｈ以上になればターンオンされるが、ノードＮＥの、例えば、０.６Ｖほどの点線で表示されたトリガーポイントで第１ＮＭＯＳトランジスタ３２６がターンオンされる。これにより、ノードＮＧは０Ｖのロジックローレベルに低下しつつ第２ＰＭＯＳトランジスタ３２５をターンオンさせる。ターンオンされた第２ＰＭＯＳトランジスタ３２５によってレベルダウン回路３２０の出力ノードＮＨは内部電源電圧ＩＶＣレベルの、例えば、１.８Ｖほどのロジックハイレベルに遷移する。
すなわち、レベルダウン回路３２０に入力されるノードＮＥの電圧が０Ｖから２.８Ｖへのスイング区間で第１ＮＭＯＳトランジスタ３２６のしきい電圧Ｖｔｈに上昇すれば、レベルダウン回路３２０の出力ノードＮＨは０Ｖから１.８Ｖに速く遷移されることが分かる。
図５の下降エッジ遷移を説明すれば、ノードＮＥのロジックハイレベルからロジックローレベルへの下降遷移が太い線で表示される。ノードＮＥの２.８Ｖから０Ｖへの下降遷移に対してインバータ３２１のＰＭＯＳトランジスタ３２１は、そのゲート−ソース電圧Ｖｇｓがしきい電圧Ｖｔｈ以上に大きくなればターンオンされるが、ノードＮＥの２.８Ｖから０Ｖへのスイング区間のうち２.２Ｖほどのトリガーポイントでターンオンされる。ターンオンされたＰＭＯＳトランジスタ３２１によって出力ノードＮＦは、０Ｖから２.８Ｖに上昇遷移する。レベルダウン回路３２０内の第２ＮＭＯＳトランジスタ３２８は、ゲートソース電圧Ｖｇｓがしきい電圧Ｖｔｈ以上になればターンオンされるが、ノードＮＦの０Ｖから２.８Ｖへのスイング区間のうち、例えば、０.６Ｖほどの点線で表示されたトリガーポイントで第２ＮＭＯＳトランジスタ３２８がターンオンされる。ターンオンされた第２ＮＭＯＳトランジスタ３２８によってレベルダウン回路３２０の出力ノードＮＨは、接地電圧ＶＳＳレベルである０Ｖのロジックローレベルに遷移する。
言い換えれば、レベルダウン回路３２０に入力されるノードＮＥの２.８Ｖから０Ｖへの遷移に対して、ノードＮＥの電圧がインバータ３２２内のＰＭＯＳトランジスタ３２１のしきい電圧Ｖｔｈに低下すれば、そしてインバータ３２２の出力が０Ｖから２.８Ｖへのスイング区間で第２ＮＭＯＳトランジスタ３２８のしきい電圧Ｖｔｈに上昇すれば、レベルダウン回路３２０の出力ノードＮＨは、１.８Ｖから０Ｖに速く遷移されることが分かる。
図６は、本発明の第３実施例によるレベルダウン回路を含むインターフェース回路を説明する図面である。これを参照すれば、インターフェース回路６００は、外部電源回路部６１０、レベルダウン回路６２０、及び内部電源回路部６３０で構成され、外部電源Ｅレベルで駆動される入力信号ＩＮを内部電源Ｉレベルの出力信号ＯＵＴに変換させる。
レベルダウン回路６２０は、外部電源回路部６１０の出力を入力し、内部電源Ｉで駆動される第１インバータ６２２、外部電源回路部６１０の出力を入力し、外部電源Ｅで駆動される第２インバータ６２６、内部電源電圧ＩＶＣにそのソースが連結され、第１インバータ６２２の出力にそのゲートが連結されるＰＭＯＳトランジスタ６２４、接地電圧ＶＳＳがそのソースに連結され、第２インバータ６２６の出力がそのゲートに連結され、ＰＭＯＳトランジスタのドレインがそのドレインに連結されるＮＭＯＳトランジスタ６２８を含む。
図７は、外部電源回路部６１０の出力ノードＮＩの上昇エッジ遷移に対するレベルダウン回路６２０の動作を説明する。これを参照すれば、ノードＮＩのロジックローレベルからロジックハイレベルへの上昇遷移が太い線で表示される。外部電源Ｅの電圧レベルを２.８Ｖほどと仮定した時、ノードＮＩは０Ｖから２.８Ｖに上昇遷移する。レベルダウン回路６２０内の第１インバータ６２２のＮＭＯＳトランジスタ６２３は、ゲートソース電圧Ｖｇｓがしきい電圧Ｖｔｈ以上になればターンオンされるが、ノードＮＩの、例えば、０.６Ｖほどの点線で表示されたトリガーポイントでＮＭＯＳトランジスタ６２３がターンオンされる。これにより、ノードＮＪは０Ｖのロジックローレベルに低下しつつＰＭＯＳトランジスタ６２４をターンオンさせる。ターンオンされたＰＭＯＳトランジスタ６２４によってレベルダウン回路３２０の出力ノードＮＬは内部電源電圧ＩＶＣレベルである、例えば、１.８Ｖほどのロジックハイレベルに遷移する。
すなわち、レベルダウン回路６２０に入力されるノードＮＩの電圧が０Ｖから２.８Ｖへのスイング区間で第１インバータ６２２のＮＭＯＳトランジスタ６２３のしきい電圧Ｖｔｈに上昇すれば、レベルダウン回路６２０の出力ノードＮＬは０Ｖから１.８Ｖに速く遷移されることが分かる。
図８は、外部電源回路部６１０の出力ノードＮＥの下降エッジ遷移に対するレベルダウン回路６２０の動作を説明する図面である。これを参照すれば、ノードＮＩのロジックハイレベルからロジックローレベルへの下降遷移が太い線で表示される。ノードＮＩの２.８Ｖから０Ｖへの下降遷移に対して、第２インバータ６２６内のＰＭＯＳトランジスタ６２５のゲートソース電圧Ｖｇｓがしきい電圧Ｖｔｈ、例えば、０.６Ｖ以上に大きくなればターンオンされるが、ノードＮＩの２.８Ｖから０Ｖへのスイング区間のうち２.２Ｖほどの点線で表示されたトリガーポイントで第２ＰＭＯＳトランジスタ６２５がターンオンされる。ターンオンされたＰＭＯＳトランジスタ６２５によって、ノードＮＫは０Ｖから２.８Ｖに遷移する。ＮＭＯＳトランジスタ６２８は、ゲートソース電圧Ｖｇｓがしきい電圧Ｖｔｈ、例えば、０.６Ｖ以上になればターンオンされるが、ノードＮＫの０Ｖから２.８Ｖへのスイング区間のうち０.６Ｖほどの点線で表示されたトリガーポイントでターンオンされる。ターンオンされたＮＭＯＳトランジスタ６２８によって、レベルダウン回路３２０の出力ノードＮＬは接地電圧ＶＳＳレベルである０Ｖのロジックローレベルに遷移する。
言い換えれば、レベルダウン回路６２０に入力されるノードＮＩの２.８Ｖから０Ｖへのスイングに対して、ノードＮＩの電圧がインバータ６２６内のＰＭＯＳトランジスタ６２５のしきい電圧Ｖｔｈに低下し、そしてインバータ６２６の出力が０Ｖから２.８Ｖへのスイング区間で第２ＮＭＯＳトランジスタ３２８のしきい電圧Ｖｔｈに上昇すれば、レベルダウン回路３２０の出力ノードＮＨは１.８Ｖから０Ｖに速く遷移されることが分かる。
本発明のレベルダウン回路は、外部電源回路部の出力であるデータ入力信号ＩＮがロジックローレベルからロジックハイレベルへの上昇遷移区間のうちトランジスタのしきい電圧Ｖｔｈに上昇すれば、内部電源電圧レベルのロジックハイレベルからロジックローレベルに遷移されたデータ出力信号ＯＵＴを内部電源回路部に伝達し、そして外部電源回路部のロジックハイレベルからロジックローレベルへの下降遷移区間のうちトランジスタのしきい電圧Ｖｔｈに降下すれば、ロジックローレベルから内部電源電圧レベルのロジックハイレベルに遷移されたデータ出力信号ＯＵＴを内部電源回路部に伝達するため、スキューなしにバランスされた出力信号を伝送する。
本発明は図面に示された一実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施例が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
本発明のレベルダウン回路を有するインターフェース回路は、相異なる電圧で動作される回路部を含む電子回路に組み込まれることが望ましい。特に、半導体集積回路に適用されてスキューなしにバランスされた出力信号の伝送に使用される。
外部電源で動作する回路と内部電源で動作する回路間の信号伝達を説明する図面である。 本発明の第１実施例によるレベルダウン回路を含むインターフェース回路を説明する図面である。 本発明の第２実施例によるレベルダウン回路を含むインターフェース回路を説明する図面である。 図３のレベルダウン回路の動作を説明する図面である。 図３のレベルダウン回路の動作を説明する図面である。 本発明の第３実施例によるレベルダウン回路を含むインターフェース回路を説明する図面である。 図６のレベルダウン回路の動作を説明する図面である。 図６のレベルダウン回路の動作を説明する図面である。 本発明のレベルダウン回路の動作タイミング図である。
符号の説明
２００ インターフェース回路
２１０ 外部電源回路部
２２０ レベルダウン回路
２２１ 第１経路回路
２２２ 第１回路部
２２４ 第２回路部
２２５ 第２経路回路部
２２６ 第３回路部
２２８ 第４回路部
２３０ 内部電源回路部

Claims (6)

  1. 第１電源によって駆動され、接地電圧レベルと前記第１電源電圧レベルとにフルスイングする入力信号を入力する第１インバータと、
    第２電源によって駆動され、前記第１インバータの出力を入力する第２インバータと、
    前記第２電源によって駆動され、前記入力信号を入力する第３インバータと、
    前記第２電源によって駆動され、前記第３インバータの出力を入力し、その出力が前記第２インバータの出力と連結される第４インバータと、を備えたレベルダウン回路であって、
    前記第２ないし第４インバータの出力は、接地電圧レベルと前記第２電源電圧レベルとにフルスイングし、
    前記レベルダウン回路は、前記第２及び第４インバータの出力を組み合わせた信号を出力する、ことを特徴とするレベルダウン回路。
  2. 前記レベルダウン回路は、
    前記第２電源電圧レベルが前記第１電源電圧レベルより低いことを特徴とする請求項１に記載のレベルダウン回路。
  3. 前記レベルダウン回路は、
    前記第１電源電圧レベルが２.０Ｖないし２.８Ｖほどの範囲を有し、前記第２電源電圧レベルは１.８Ｖないし２.２Ｖほどの範囲を有することを特徴とする請求項１に記載のレベルダウン回路。
  4. 前記第１電源によって駆動され、接地電圧レベルから前記第１電源電圧レベルにフルスイングする入力信号を受信する第１電源回路と、
    前記第１電源電圧レベルの前記第１電源回路の出力を第２電源電圧レベルに変換させる、請求項１に記載のレベルダウン回路と、
    前記第２電源によって駆動され、前記レベルダウン回路の出力を受信して前記接地電圧から前記第２電源電圧レベルにフルスイングするバランスされた出力信号を出力する第２電源回路と、を備えることを特徴とするインターフェース回路。
  5. 前記インターフェース回路は、
    前記第２電源電圧レベルは前記第１電源電圧レベルより低いことを特徴とする請求項４に記載のインターフェース回路。
  6. 前記レベルダウン回路は、
    前記第１電源電圧レベルが２.０Ｖないし２.８Ｖほどの範囲を有し、前記第２電源電圧レベルは１.８Ｖないし２.２Ｖほどの範囲を有することを特徴とする請求項４に記載のインターフェース回路。
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