JP3528957B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JP3528957B2 JP3528957B2 JP2000185320A JP2000185320A JP3528957B2 JP 3528957 B2 JP3528957 B2 JP 3528957B2 JP 2000185320 A JP2000185320 A JP 2000185320A JP 2000185320 A JP2000185320 A JP 2000185320A JP 3528957 B2 JP3528957 B2 JP 3528957B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- transistor
- type transistor
- output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
置に搭載する出力バッファ回路に関し、特に出力トラン
ジスタを分割した構成の出力バッファ回路に関する。
分割した構成の出力バッファ回路は、種々提案されてき
ている。
の出力バッファ回路500がある。この出力バッファ回
路500は、出力トランジスタ部を所望の駆動能力を満
足するチャネル幅を有するPMOSトランジスタ(以
下、PMOSとする)521とNMOSトランジスタ
(以下、NMOSとする)522で構成したインバータ
520と、これらのトランジスタのチャネル幅よりも小
さいチャネル幅のPMOS531とNMOS532で構
成したインバータ530を並列接続して構成し、各イン
バータ520,530の出力端はいずれも出力バッファ
回路500の出力端N503に接続される。また、イン
バータ520,530をそれぞれ駆動するインバータ5
40,550の各入力端は、いずれもこの出力バッファ
回路500の入力端N2に接続されている。尚、インバ
ータ540,550は、通常同じサイズのトランジスタ
で構成される。
下、公知例とする)には、他の出力バッファ回路の例が
開示されている。図11は、この公知例に開示された出
力バッファ回路の回路図である。図11を参照すると、
この公知例に開示された出力バッファ回路610は、少
なくとも2つに分割された出力最終段のトランジスタP
MOS624a、626a及びNMOS624b、62
6bと、これら出力最終段の分割されたトランジスタの
ゲート端間に配置された電流電圧制限のトランジスタP
MOS618a,NMOS618bと、内部信号線63
2の電位に応じて、PMOS624aとNMOS624
bの各ゲート端をそれぞれ駆動する駆動回路616a,
616bと、出力最終段の残りのトランジスタPMOS
626a,NMOS626bのゲート端の電位を補正す
る電位補正回路622a,622bとを備え、出力最終
段のトランジスタがオンするときに、駆動回路616
a,616bによって出力最終段の一方のトランジスタ
のゲート端を駆動するとともに、電流電圧制限のトラン
ジスタを介して、出力最終段の他方のトランジスタのゲ
ート端を駆動することにより、電流のスルーレートを制
御してノイズの発生を抑制し高速動作をさせている。
ッファ回路構成では、例えばPCI(Periferal Compon
ent Interconnect)用の出力バッファ回路のようにスル
ーレート規格が厳しくなると、製造プロセスのユラギが
大きく影響し、温度、電源電圧などの条件によってはス
ルーレート規格を満足することが非常に困難であった。
回路500では、出力端N503の信号のスルーレート
を調整したい場合、インバータ540、550の出力波
形を鈍らせることも必要になる。しかし、インバータ5
40、550の出力波形を鈍らせると、トランジスタの
チャネル長Lや閾値電圧(以下、VTHとする)が変動し
たときのインバータ540、550の出力波形への影響
が大きくなるとともに、その影響が出力トランジスタ部
のPMOS521,531,NMOS522,532の
変動に加算されて出力端N503の信号OUTに表れて
しまう。
ッファ回路610においては、出力パッド34の出力信
号の立ち上がり時間,立ち下がり時間更には信号遅延時
間等の安定性は、最終段のトランジスタPMOS624
a、626a及びNMOS624b、626bのチャネ
ル長LやVTHに依存し、更に前述の各トランジスタのゲ
ート端に信号を供給する駆動回路616a,616bの
駆動能力及びトランジスタPMOS620a、628
b,NMOS620b,628aのチャネル長LやVTH
に依存している。従って、最終段のトランジスタPMO
S624a、626a及びNMOS624b、626b
のチャネル長LやVTH、また駆動回路616a,616
b駆動能力及びトランジスタPMOS620a、628
b,NMOS620b,628aにチャネル長LやVTH
の製造プロセスばらつきが発生すると、34の出力動作
の安定性を確保することができなくなる。
ァ回路の場合も、温度、電源電圧のなどの条件によって
は、出力信号の立ち上がり時間Tr及び立ち下がり時間
Tfが図12に示すようにPCI規格で定められた値か
ら外れてしまうという問題点があった。
路610においては、通常の駆動回路616a,616
bの他に、PMOS618a,620a,628a、N
MOS18b,620b,628b、インバータ630
a,630bが必要であり、レイアウトサイズが大きく
なり、回路構成が複雑になるという問題点もあった。
スタを有する出力バッファ回路における出力トランジス
タの接続経路中に適切なスイッチ素子等を挿入すること
で製造プロセスのユラギによる特性のバラツキの影響を
抑制すると共に出力バッファ回路の回路構成を簡素化し
て小型化することで高集積化を可能にした出力バッファ
回路を提供しようとするものである。
路は、それぞれのソースドレイン路の一端を高電位側電
源に接続した第1及び第2の第1導電型トランジスタ並
びにそれぞれのソースドレイン路の一端を低電位側電源
に接続した第1及び第2の第2導電型トランジスタの各
他端を全て出力端に接続した出力トランジスタ部と、前
記第1の第1導電型トランジスタのゲートと接続する第
1の駆動出力端を備えた第1の駆動手段と、前記第1の
第2導電型トランジスタのゲートと接続する第2の駆動
出力端を備えた第2の駆動手段を含み、且つ前記第2の
第1導電型トランジスタのゲートは常時導通状態に制御
される第1のスイッチ手段を介して前記第2の駆動出力
端に接続し、前記第2の第2導電型トランジスタのゲー
トは常時導通状態に制御される第2のスイッチ手段を介
して前記第1の駆動出力端に接続して構成され、更に前
記第2の第1導電型トランジスタは前記第1の第1導電
型トランジスタよりも大きな駆動能力を有し、前記第2
の第2導電型トランジスタは前記第1の第2導電型トラ
ンジスタよりも大きな駆動能力を有し、前記第1の駆動
手段と前記第2の駆動手段と前記第1のスイッチ手段と
前記第2のスイッチ手段とが、それぞれ第 1 導電型トラ
ンジスタと第2導電型トランジスタとを組み合わせて構
成されている。
は、いずれも同一の制御信号により同期して導通を制御
できるように構成するのが望ましい。
ずれも同一の制御信号により導通を制御されるトランス
ファゲートで構成することができる。
れのソースドレイン路の一端を高電位側電源に接続した
第1及び第2の第1導電型トランジスタ並びにそれぞれ
のソースドレイン路の一端を低電位側電源に接続した第
1及び第2の第2導電型トランジスタの各他端を全て共
通接続して出力端とした出力トランジスタ部と、前記第
1の第1導電型トランジスタのゲート及び前記第2の第
2導電型トランジスタのゲートと接続する第1の駆動出
力端を備えた第1の駆動手段と、前記第2の第1導電型
トランジスタのゲート及び前記第1の第2導電型トラン
ジスタのゲートと接続する第2の駆動出力端を備えた第
2の駆動手段を含み、且つ前記第2の第1導電型トラン
ジスタは前記第1の第1導電型トランジスタよりも大き
な駆動能力を有し、前記第2の第2導電型トランジスタ
は前記第1の第2導電型トランジスタよりも大きな駆動
能力を有し、前記第1の駆動手段と前記第2の駆動手段
とが、それぞれ第 1 導電型トランジスタと第2導電型ト
ランジスタとを組み合わせて構成されている。
図面を参照して詳細に説明する。
の実施形態の構成を示すブロック図であり、図2は、具
体的な回路構成の例を示す回路図である。
ファ回路1は、出力トランジスタ部10と、第1,第2
の駆動手段40,50と、第1,第2のスイッチ手段6
0,70とを備えて構成されており、出力トランジスタ
部10は、第1及び第2の第1導電型トランジスタであ
るPチャネルMOSトランジスタ(以下、PMOSとす
る)11,13と、第1及び第2の第2導電型トランジ
スタであるNチャネルMOSトランジスタ(以下、NM
OSとする)12,14とで構成されている。PMOS
11,13の各ソース端は高電位側電源(以下、VDD
とする)に接続され、NMOS12,14の各ソース端
は低電位側電源(以下、GNDとする)に接続され、P
MOS11,13並びにNMOS12,14の各ドレイ
ン端は全て出力バッファ回路1の出力端N1に接続され
ている。尚、PMOS13の駆動能力はPMOS11の
駆動能力よりも大きくなるようにしてあり、NMOS1
4の駆動能力はNMOS12の駆動能力より大きくなる
ようにしてある。より具体的には、例えばPMOS1
1,13のゲート長Lpは共通で、ゲート幅をそれぞれ
Wp1,Wp3としたときWp1<Wp3となるようにし、NM
OS12,14についても同様にゲート長Lnは共通
で、ゲート幅をそれぞれWn2,Wn4としたときWn2<W
n4となるようにすればよい。また、PMOS11のゲー
トは第1の駆動手段40の第1の駆動出力端であるノー
ドN4と接続され、NMOS12のゲートは第2の駆動
手段50の第2の駆動出力端であるノードN5と接続さ
れている。更に、PMOS13のゲートは第2のスイッ
チ手段70を介してノードN5と接続し、NMOS14
のゲートは、第1のスイッチ手段60を介してノードN
4と接続している。第1及び第2の駆動手段40,50
には、出力バッファ回路1を介して外部へ出力すべき内
部回路からの信号Sinが入力端N2から入力され、第1
及び第2のスイッチ手段60,70の導通,非導通は、
第1の制御入力端N8から入力される制御信号Scnt1に
より制御される。
0,50をそれぞれCMOSインバータで構成し、第1
及び第2のスイッチ手段60,70をそれぞれトランス
ファゲートで構成したときの具体的な回路図である。
ソース端をVDDに接続したPMOS41とソース端を
GNDに接続したNMOS42を直列接続したインバー
タで構成され、PMOS41とNMOS42の各ドレイ
ン端を直列接続した接続点がノードN4となっている。
また、PMOS41とNMOS42の各ゲートは出力バ
ッファ回路1の入力端N2に接続されている。第2の駆
動手段50も同様にして、ソース端をVDDに接続した
PMOS51とソース端をGNDに接続したNMOS5
2を直列接続したインバータで構成し、PMOS51と
NMOS52の各ドレイン端を直列接続した接続点がノ
ードN5となっており、PMOS51とNMOS52の
各ゲートは出力バッファ回路1の入力端N2に接続され
ている。
とNMOS62各々のソースドレイン路を並列に接続
し、各々のゲートを制御入力端とするトランスファゲー
トで構成され、この並列接続したソースドレイン路の一
端をノードN4と接続し、他端をNMOS14のゲート
と接続している。また、第2のスイッチ手段70は、P
MOS71とNMOS72各々のソースドレイン路を並
列に接続し、各々のゲートを制御入力端とするトランス
ファゲートで構成され、この並列接続したソースドレイ
ン路の一端をノードN5と接続し、他端をPMOS13
のゲートと接続している。PMOS61,71の各ゲー
トは出力バッファ回路1の第1の制御入力端N8と接続
され、NMOS62,72の各ゲートはインバータ8の
出力端と接続され、インバータ8の入力端は第1の制御
入力端N8と接続されている。
動作を、図2の回路図に基づいて説明する。
の制御入力端N8に入力される信号Scnt1がそれぞれ高
レベル(以下、“H”とする)と低レベル(以下、
“L”とする)のときは、PMOS41,PMOS5
1,NMOS12,NMOS14がいずれもオフ状態と
なり、NMOS42,NMOS52,PMOS11,P
MOS13がいずれもオン状態となって、出力端N1か
ら出力される信号OUTは、“H”となる。
と第1の制御入力端N8に入力される信号Scnt1がそれ
ぞれ“L”と“L”のときは、PMOS41,PMOS
51,NMOS12,NMOS14がいずれもオン状態
となり、NMOS42,NMOS52,PMOS11,
PMOS13がいずれもオフ状態となって、出力端N1
から出力される信号OUTは、“L”となる。
体装置の製造の際のプロセスのユラギによる影響をいく
つかの例について、図3の模式的な波形図も参照しなが
ら説明する。
向にゆらいだ場合について、説明する。製造プロセスが
PMOSのオン抵抗が小さくなる方向にゆらいでいるの
で、第1の駆動手段40を構成するPMOS41のオン
抵抗も小さくなり駆動能力が大きくなるため、第1の駆
動手段40の出力波形の立ち上がりが図3の波形W2の
ように急峻になる方向に変動しようとする。しかし、こ
のときはトランスファゲートを構成するPMOS61の
抵抗値も小さくなっており、トランジスタサイズの大き
いNMOS14の容量が大きく見えて、PMOS41の
負荷が実効的に増加するため、第1の駆動手段40の出
力波形の立ち上がりが図3の波形W3のように緩やかに
なる方向に変動しようとする。これらは、互いの変動を
相殺するように作用するので、第1の駆動手段40の出
力波形の立ち上がりは、図3の波形W1のようになり変
動が緩和される。
場合、第1の駆動手段40を構成するPMOS41のオ
ン抵抗は大きくなり駆動能力が小さくなるため、図3の
波形W3のように第1の駆動手段40の出力波形の立ち
上がりが緩やかになる方向に変動しようとする。しか
し、このときはトランスファゲートを構成するPMOS
61の抵抗値も大きくなっており、トランジスタサイズ
の大きいNMOS14の容量が小さく見えて、PMOS
41の負荷が実効的に減少するため、第1の駆動手段4
0の出力波形の立ち上がりが図3の波形W2のように急
峻になる方向に変動しようとする。これらは、やはり互
いの変動を相殺するように作用するので、この場合も、
第1の駆動手段40の出力波形の立ち上がりは、図3の
波形W1のようになり変動が緩和される。
場合は、第1の駆動手段40を構成するNMOS42の
オン抵抗も小さくなり駆動能力が大きくなるため、第1
の駆動手段40の出力波形の立ち下がりが急峻になる方
向に変動しようとするが、このときはトランスファゲー
トを構成するNMOS62の抵抗値も小さくなってお
り、トランジスタサイズの大きいPMOS13の容量が
大きく見えるため、NMOS42の負荷を実効的に増加
させて駆動能力の増大による影響を相殺し、第1の駆動
手段40の出力波形の立ち下がりの変動を緩和できる。
場合、第1の駆動手段40を構成するNMOS42のオ
ン抵抗は大きくなり駆動能力が小さくなるため、第1の
駆動手段40の出力波形の立ち下がりが緩やかになる方
向に変動しようとするが、このときはトランスファゲー
トを構成するNMOS62の抵抗値も大きくなってお
り、トランジスタサイズの大きいPMOS13の容量が
小さく見えるため、NMOS42の負荷を実効的に減少
させて駆動能力の低下による影響を相殺し、第1の駆動
手段40の出力波形の立ち下がりの変動を緩和できる。
の駆動手段40の動作の説明におけるNMOS41,P
MOS42,PMOS61,NMOS62,PMOS1
3及びNMOS14を、それぞれNMOS51,PMO
S52,PMOS71,NMOS72,PMOS13及
びNMOS14に置き換えれば、第1の駆動手段40の
動作の説明と全く同様の動作をするので詳細な説明は省
略する。
遅延最大条件(SLOW条件)(具体的には、トランジ
スタの閾値最大,オン電流最小で且つ電源電圧最小、動
作温度最高)と遅延最小条件(FAST条件)(具体的
には、トランジスタの閾値最小,オン電流最大で且つ電
源電圧最大、動作温度最低)でシミュレーションを実施
した結果の立ち上がり部と立ち下がり部をそれぞれ示す
波形図である。また、比較のため、図10の従来回路に
ついても図2の回路の場合と同一条件でシミュレーショ
ンを実施した結果も併せて示してある。尚、シミュレー
ションは、図6のようにレベル変換回路を介してシミュ
レーション対象回路(図2の回路、或いは図10の回
路)に信号を入力すると共に、基準素子寸法を、例え
ば、PMOSのチャネル長Lpを0.36μm、NMO
Sのチャネル長Lnを0.52μmとし、PMOS11
のチャネル幅Wは30μm、NMOS14のチャネル幅
Wは200μm、PMOS13のチャネル幅Wは480
μm、NMOS12のチャネル幅Wは40μmとし、ト
ランスファゲートのNMOS62,72はチャネル長L
tnを0.52μm、チャネル幅Wは3μm、PMOS6
1,71はチャネル長Ltpを0.36μm、チャネル幅
Wは3μmと仮定して実施した。
図10の従来回路それぞれの遅延時間(但し、レベル変
換回路の遅延時間を含む)と出力立ち上がり時間を図4
の波形図から求めた一覧表である。表1から、それぞれ
の遅延時間及び出力立ち上がり時間のSLOW条件とF
AST条件における差すなわち最大ばらつきを比べる
と、図2の回路のほうが明らかに図10の回路よりもば
らつきが抑えられていることが分かる。
ッチ手段60を構成するPMOS61,NMOS62及
び第2のスイッチ手段70を構成するPMOS71,N
MOS72の各ゲートを第1の制御入力端N8から入力
される制御信号Scnt1で制御する例で説明したが、図7
の回路のようにPMOS61,71のゲートをGND電
位に接続し、NMOS62,72のゲートをVDD電位
に接続して、常時導通状態となるようにしてもよい。
明する。図8は、本実施形態の出力バッファ回路3の構
成を示す回路図である。本実施形態の出力バッファ回路
3も、基本構成は第1の実施形態の出力バッファ回路1
とほとんど同じであり、図2の構成要素と同じものは同
じ参照符号を付して説明を省略する。本実施形態の出力
バッファ回路3が出力バッファ回路1と異なる点は、ノ
ードN4とPMOS11のゲートをノードN4と第1の
スイッチ手段60の接続点よりもPMOS11のゲート
側に挿入された第3のスイッチ手段80を介して接続
し、ノードN5とNMOS12のゲートをノードN5と
第2のスイッチ手段70の接続点よりもNMOS12の
ゲート側に挿入された第4のスイッチ手段90を介して
接続して、第3及び第4のスイッチ手段80,90の導
通,非導通を第2制御入力端N9から入力される第2制
御信号Scnt2により制御するようにすると共に、PMO
S11,13の各ゲートとVDD間をそれぞれ第5,第
7のスイッチ手段65,85を介して接続し、NMOS
12,14の各ゲートとGND間をそれぞれ第6,第8
のスイッチ手段75,95を介して接続し、第5,第6
のスイッチ手段65,75の導通、非道通を第2制御信
号Scnt2で制御し、第7,第8のスイッチ手段85,9
5の導通、非道通を制御信号Scnt1で制御するようにし
た点である。尚、第5,第6のスイッチ手段65,75
は、第3,第4のスイッチ手段80,90と逆の動作を
するように接続され、第7,第8のスイッチ手段85,
95は、第1,第2のスイッチ手段60,70と逆の動
作をするように接続されている。すなわち、第1,第2
のスイッチ手段60,70が導通しているときは第7,
第8のスイッチ手段85,95は非導通であり、第1,
第2のスイッチ手段60,70が非導通のときは第7,
第8のスイッチ手段85,95が導通するように制御さ
れる。また、第3,第4のスイッチ手段80,90が導
通しているときは第5,第6のスイッチ手段65,75
は非導通であり、第3,第4のスイッチ手段80,90
が非導通のときは第5,第6のスイッチ手段65,75
が導通するように制御される。また、第3〜第8のスイ
ッチ手段80,90,65,75,85,95も、図8
に示すようにトランスファゲートで容易に構成できる。
信号の特性(立ち上がり時間,立ち下がり時間,遅延時
間等)への製造プロセスのユラギの影響を抑制できる点
は、第1の実施形態と同様であるが、更に制御信号Scn
t1と第2制御信号Scnt2の組み合わせにより、出力バッ
ファ回路3の駆動能力を切り換えることができるという
効果も得られる。具体的には、制御信号Scnt1と第2制
御信号Scnt2がいずれも低レベルのときPMOS11,
13とNMOS12,14の全てが、Scnt1が高レベル
でScnt2が低レベルのときPMOS11とNMOS12
のみが、更にScnt1が低レベルでScnt2が高レベルのと
きPMOS13とNMOS14のみが、いずれの場合も
第1,第2の駆動手段40,50のいずれかと接続する
ので、それぞれのトランジスタの駆動能力或いはその和
に応じた駆動能力とすることができる。
明する。
す回路図である。図9を参照すると、本実施形態の出力
バッファ回路5は、出力トランジスタ部10と、第1,
第2の駆動手段40,50とを備えて構成されており、
出力トランジスタ部10は、第1及び第2の第1導電型
トランジスタであるPMOS21,31と、第1及び第
2の第2導電型トランジスタであるNMOS22,32
とで構成されている。PMOS21,31の各ソース端
はVDDに接続され、NMOS22,32の各ソース端
はGNDに接続され、PMOS21,31並びにNMO
S22,32の各ドレイン端は全て出力バッファ回路5
の出力端N3に接続されている。尚、PMOS31の駆
動能力はPMOS21の駆動能力よりも大きくなるよう
にしてあり、NMOS22の駆動能力もNMOS32の
駆動能力より大きくなるようにしてある。具体的には、
PMOS21のチャネル幅をPMOS31のチャネル幅
よりも小さくし、NMOS22のチャネル幅をNMOS
32のチャネル幅より大きくしてある。また、PMOS
21とNMOS22でインバータ20を構成し、PMO
S31とNMOS32でインバータ30を構成し、イン
バータ20の入力端とノードN4を接続しインバータ3
0の入力端とノードN5を接続している。
出力信号OUTが低レベルから高レベルへ立ち上がると
きは、第1の駆動手段40が駆動するインバータ20の
PMOS21は第2の駆動手段50が駆動するインバー
タ30のPMOS31よりも素早くオン動作を開始す
る。しかし、インバータ20のNMOS22は、チャネ
ル幅を大きくしてあるのでオフするのに時間がかかり、
PMOS21による急激なレベル変化を緩和して緩やか
な出力変化を得ることができる。このとき、出力端N3
に接続されたインバータ30を構成するPMOS31と
NMOS32のチャネル幅は、インバータ20を構成す
るPMOS21,NMOS22のチャネル幅と相反する
大きさの関係であるため、スイッチングポイントは早
く、希望する駆動能力も実現できる。
は、出力段のオン−オン状態による効果も含めるため、
第1,第2の駆動手段40,50の出力を大きく鈍らせ
る必要がないため、製造プロセスのユラギによる第1,
第2の駆動手段40,50の特性変動を小さく抑えるこ
とができる。
ファ回路は、分割された出力トランジスタの接続の方法
により、当該出力バッファ回路を搭載した半導体集積回
路装置を製造するプロセスのユラギにより、トランジス
タのチャネル長,閾値電圧等の特性がばらついても、出
力バッファ回路の信号遅延時間、立ち上がり時間,立ち
下がり時間、スルーレートへの影響を小さく抑えること
ができるという効果が得られる。
わせと、最少限の素子追加によりスルーレートの調整を
可能にしており、出力バッファ回路の構成を簡素化して
レイアウト面積を削減できるので、高集積化を図ること
ができるという効果も得られる。
図である。
形図である。
図である。
ある。
ある。
である。
た出力バッファ回路の回路図である。
めの模式的な波形図である。
PMOS 12,14,22,32,42,52,61,72
NMOS 40,50 駆動手段 60,65,70,75,80,85,90,95
スイッチ手段 N1,N3 出力端 N2 入力端 N4,N5 ノード N8,N9 制御入力端
Claims (5)
- 【請求項1】 それぞれのソースドレイン路の一端を高
電位側電源に接続した第1及び第2の第1導電型トラン
ジスタ並びにそれぞれのソースドレイン路の一端を低電
位側電源に接続した第1及び第2の第2導電型トランジ
スタの各他端を全て出力端に接続した出力トランジスタ
部と、前記第1の第1導電型トランジスタのゲートと接
続する第1の駆動出力端を備えた第1の駆動手段と、前
記第1の第2導電型トランジスタのゲートと接続する第
2の駆動出力端を備えた第2の駆動手段を含む出力バッ
ファ回路であって、前記第2の第1導電型トランジスタ
のゲートは常時導通状態に制御される第1のスイッチ手
段を介して前記第2の駆動出力端に接続し、前記第2の
第2導電型トランジスタのゲートは常時導通状態に制御
される第2のスイッチ手段を介して前記第1の駆動出力
端に接続し、且つ前記第2の第1導電型トランジスタは
前記第1の第1導電型トランジスタよりも大きな駆動能
力を有し、前記第2の第2導電型トランジスタは前記第
1の第2導電型トランジスタよりも大きな駆動能力を有
し、前記第1の駆動手段と前記第2の駆動手段と前記第
1のスイッチ手段と前記第2のスイッチ手段とが、それ
ぞれ第 1 導電型トランジスタと第2導電型トランジスタ
とを組み合わせて構成されていることを特徴とする出力
バッファ回路。 - 【請求項2】 第1及び第2のスイッチ手段が、トラン
スファゲートで構成された請求項1に記載の出力バッフ
ァ回路。 - 【請求項3】 それぞれのソースドレイン路の一端を高
電位側電源に接続した第1及び第2の第1導電型トラン
ジスタ並びにそれぞれのソースドレイン路の一端を低電
位側電源に接続した第1及び第2の第2導電型トランジ
スタの各他端を全て共通接続して出力端とした出力トラ
ンジスタ部と、前記第1の第1導電型トランジスタのゲ
ート及び前記第2の第2導電型トランジスタのゲートと
接続する第1の駆動出力端を備えた第1の駆動手段と、
前記第2の第1導電型トランジスタのゲート及び前記第
1の第2導電型トランジスタのゲートと接続する第2の
駆動出力端を備えた第2の駆動手段を含む出力バッファ
回路であって、前記第2の第1導電型トランジスタは前
記第1の第1導電型トランジスタよりも大きな駆動能力
を有し、前記第2の第2導電型トランジスタは前記第1
の第2導電型トランジスタよりも大きな駆動能力を有
し、前記第1の駆動手段と前記第2の駆動手段とが、そ
れぞれ第 1 導電型トランジスタと第2導電型トランジス
タとを組み合わせて構成されていることを特徴とする出
力バッファ回路。 - 【請求項4】 第1導電型トランジスタと第2導電型ト
ランジスタが、それぞれPチャネル型MOSトランジス
タとNチャネル型MOSトランジスタである請求項1乃
至3いずれか1項に記載の出力バッファ回路。 - 【請求項5】 第2の第1導電型トランジスタのゲート
幅が第1の第1導電型トランジスタのゲート幅よりも大
きく、第2の第2導電型トランジスタゲート幅が第1の
第2導電型トランジスタのゲート幅よりも大きい請求項
1乃至4いずれか1項に記載の出力バッファ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000185320A JP3528957B2 (ja) | 2000-06-20 | 2000-06-20 | 出力バッファ回路 |
US09/884,757 US6483340B2 (en) | 2000-06-20 | 2001-06-19 | High integration-capable output buffer circuit unaffected by manufacturing process fluctuations or changes in use |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000185320A JP3528957B2 (ja) | 2000-06-20 | 2000-06-20 | 出力バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002009605A JP2002009605A (ja) | 2002-01-11 |
JP3528957B2 true JP3528957B2 (ja) | 2004-05-24 |
Family
ID=18685651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000185320A Expired - Fee Related JP3528957B2 (ja) | 2000-06-20 | 2000-06-20 | 出力バッファ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6483340B2 (ja) |
JP (1) | JP3528957B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4731056B2 (ja) * | 2000-08-31 | 2011-07-20 | 三菱電機株式会社 | 半導体集積回路 |
JP2003016859A (ja) * | 2001-07-03 | 2003-01-17 | Yazaki Corp | 防水ワイヤハーネスの製造方法 |
JP3667690B2 (ja) | 2001-12-19 | 2005-07-06 | エルピーダメモリ株式会社 | 出力バッファ回路及び半導体集積回路装置 |
US7190206B2 (en) * | 2003-07-22 | 2007-03-13 | Samsung Electronics Co., Ltd. | Interface circuit and signal clamping circuit using level-down shifter |
KR100500415B1 (ko) * | 2003-08-25 | 2005-07-12 | 주식회사 하이닉스반도체 | 프리 드라이버 회로 및 이를 이용한 출력 회로 |
JP4939291B2 (ja) * | 2007-04-23 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | 半導体回路 |
JP5109647B2 (ja) * | 2007-12-25 | 2012-12-26 | 凸版印刷株式会社 | ドライバ回路 |
US7772901B2 (en) * | 2009-01-08 | 2010-08-10 | Himax Technologies Limited | Slew rate control circuit |
US7973572B2 (en) * | 2009-01-16 | 2011-07-05 | Himax Technologies Limited | Output buffer and source driver utilizing the same |
JP5412992B2 (ja) | 2009-06-26 | 2014-02-12 | 富士通セミコンダクター株式会社 | 集積回路装置及びデータ伝送システム |
US9755644B2 (en) * | 2015-09-30 | 2017-09-05 | Lapis Semiconductor Co., Ltd. | Interface circuit |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4855623A (en) * | 1987-11-05 | 1989-08-08 | Texas Instruments Incorporated | Output buffer having programmable drive current |
US5124579A (en) * | 1990-12-31 | 1992-06-23 | Kianoosh Naghshineh | Cmos output buffer circuit with improved ground bounce |
US5854560A (en) * | 1996-11-20 | 1998-12-29 | Ind Tech Res Inst | CMOS output buffer having a high current driving capability with low noise |
JP3838769B2 (ja) | 1997-12-25 | 2006-10-25 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路 |
-
2000
- 2000-06-20 JP JP2000185320A patent/JP3528957B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-19 US US09/884,757 patent/US6483340B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6483340B2 (en) | 2002-11-19 |
US20020011881A1 (en) | 2002-01-31 |
JP2002009605A (ja) | 2002-01-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4002847B2 (ja) | 自動遅延調整機能付きレベル変換回路 | |
EP0340731B1 (en) | Output circuit of semiconductor integrated circuit with reduced power source line noise | |
EP1742364A2 (en) | An improved input buffer for CMOS integrated circuits | |
JP3528957B2 (ja) | 出力バッファ回路 | |
US20050270079A1 (en) | Input buffer structure with single gate oxide | |
US7295040B1 (en) | High speed IO buffer using auxiliary power supply | |
EP1585278B1 (en) | Data output circuit with improved overvoltage/surge protection | |
US6559676B1 (en) | Output buffer circuit | |
US7268595B2 (en) | System and method for compensating for the effects of process, voltage, and temperature variations in a circuit | |
JPH0993111A (ja) | スルーレート型バッファ回路 | |
KR20110052520A (ko) | 입력 회로 | |
US20050024090A1 (en) | Off chip driver | |
US20070063738A1 (en) | CMOS logic circuitry | |
JP2004364031A (ja) | 半導体集積回路 | |
KR100298444B1 (ko) | 입력 버퍼 회로 | |
US6407590B2 (en) | High frequency differential receiver | |
JP3684210B2 (ja) | Cmos出力バッファー回路 | |
US6798267B1 (en) | Buffer circuit with programmable switching thresholds | |
JP2009152865A (ja) | 終端回路 | |
US7078931B2 (en) | GTL output structure having a slew rate control restore circuit | |
JP2008072197A (ja) | 半導体集積回路装置 | |
US7138830B2 (en) | Supply enabled optimization output buffer | |
JP3022812B2 (ja) | 出力バッファ回路 | |
US20220209754A1 (en) | Multi output gpio receiver | |
JP2647587B2 (ja) | 半導体回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040120 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040121 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040218 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120305 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 10 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |