JP3528957B2 - 出力バッファ回路 - Google Patents
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- Computing Systems (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に搭載する出力バッファ回路に関し、特に出力トラン
ジスタを分割した構成の出力バッファ回路に関する。
置に搭載する出力バッファ回路に関し、特に出力トラン
ジスタを分割した構成の出力バッファ回路に関する。
【０００２】
【従来の技術】従来から、この種の出力トランジスタを
分割した構成の出力バッファ回路は、種々提案されてき
ている。
分割した構成の出力バッファ回路は、種々提案されてき
ている。
【０００３】従来技術の一例として、図１０に示す構成
の出力バッファ回路５００がある。この出力バッファ回
路５００は、出力トランジスタ部を所望の駆動能力を満
足するチャネル幅を有するＰＭＯＳトランジスタ（以
下、ＰＭＯＳとする）５２１とＮＭＯＳトランジスタ
（以下、ＮＭＯＳとする）５２２で構成したインバータ
５２０と、これらのトランジスタのチャネル幅よりも小
さいチャネル幅のＰＭＯＳ５３１とＮＭＯＳ５３２で構
成したインバータ５３０を並列接続して構成し、各イン
バータ５２０，５３０の出力端はいずれも出力バッファ
回路５００の出力端Ｎ５０３に接続される。また、イン
バータ５２０，５３０をそれぞれ駆動するインバータ５
４０，５５０の各入力端は、いずれもこの出力バッファ
回路５００の入力端Ｎ２に接続されている。尚、インバ
ータ５４０，５５０は、通常同じサイズのトランジスタ
で構成される。
の出力バッファ回路５００がある。この出力バッファ回
路５００は、出力トランジスタ部を所望の駆動能力を満
足するチャネル幅を有するＰＭＯＳトランジスタ（以
下、ＰＭＯＳとする）５２１とＮＭＯＳトランジスタ
（以下、ＮＭＯＳとする）５２２で構成したインバータ
５２０と、これらのトランジスタのチャネル幅よりも小
さいチャネル幅のＰＭＯＳ５３１とＮＭＯＳ５３２で構
成したインバータ５３０を並列接続して構成し、各イン
バータ５２０，５３０の出力端はいずれも出力バッファ
回路５００の出力端Ｎ５０３に接続される。また、イン
バータ５２０，５３０をそれぞれ駆動するインバータ５
４０，５５０の各入力端は、いずれもこの出力バッファ
回路５００の入力端Ｎ２に接続されている。尚、インバ
ータ５４０，５５０は、通常同じサイズのトランジスタ
で構成される。
【０００４】また、特開平１１−１９７２９号公報（以
下、公知例とする）には、他の出力バッファ回路の例が
開示されている。図１１は、この公知例に開示された出
力バッファ回路の回路図である。図１１を参照すると、
この公知例に開示された出力バッファ回路６１０は、少
なくとも２つに分割された出力最終段のトランジスタＰ
ＭＯＳ６２４ａ、６２６ａ及びＮＭＯＳ６２４ｂ、６２
６ｂと、これら出力最終段の分割されたトランジスタの
ゲート端間に配置された電流電圧制限のトランジスタＰ
ＭＯＳ６１８ａ，ＮＭＯＳ６１８ｂと、内部信号線６３
２の電位に応じて、ＰＭＯＳ６２４ａとＮＭＯＳ６２４
ｂの各ゲート端をそれぞれ駆動する駆動回路６１６ａ，
６１６ｂと、出力最終段の残りのトランジスタＰＭＯＳ
６２６ａ，ＮＭＯＳ６２６ｂのゲート端の電位を補正す
る電位補正回路６２２ａ，６２２ｂとを備え、出力最終
段のトランジスタがオンするときに、駆動回路６１６
ａ，６１６ｂによって出力最終段の一方のトランジスタ
のゲート端を駆動するとともに、電流電圧制限のトラン
ジスタを介して、出力最終段の他方のトランジスタのゲ
ート端を駆動することにより、電流のスルーレートを制
御してノイズの発生を抑制し高速動作をさせている。
下、公知例とする）には、他の出力バッファ回路の例が
開示されている。図１１は、この公知例に開示された出
力バッファ回路の回路図である。図１１を参照すると、
この公知例に開示された出力バッファ回路６１０は、少
なくとも２つに分割された出力最終段のトランジスタＰ
ＭＯＳ６２４ａ、６２６ａ及びＮＭＯＳ６２４ｂ、６２
６ｂと、これら出力最終段の分割されたトランジスタの
ゲート端間に配置された電流電圧制限のトランジスタＰ
ＭＯＳ６１８ａ，ＮＭＯＳ６１８ｂと、内部信号線６３
２の電位に応じて、ＰＭＯＳ６２４ａとＮＭＯＳ６２４
ｂの各ゲート端をそれぞれ駆動する駆動回路６１６ａ，
６１６ｂと、出力最終段の残りのトランジスタＰＭＯＳ
６２６ａ，ＮＭＯＳ６２６ｂのゲート端の電位を補正す
る電位補正回路６２２ａ，６２２ｂとを備え、出力最終
段のトランジスタがオンするときに、駆動回路６１６
ａ，６１６ｂによって出力最終段の一方のトランジスタ
のゲート端を駆動するとともに、電流電圧制限のトラン
ジスタを介して、出力最終段の他方のトランジスタのゲ
ート端を駆動することにより、電流のスルーレートを制
御してノイズの発生を抑制し高速動作をさせている。
【０００５】
【発明が解決しようとする課題】従来の一般的な出力バ
ッファ回路構成では、例えばＰＣＩ（Periferal Compon
ent Interconnect）用の出力バッファ回路のようにスル
ーレート規格が厳しくなると、製造プロセスのユラギが
大きく影響し、温度、電源電圧などの条件によってはス
ルーレート規格を満足することが非常に困難であった。
ッファ回路構成では、例えばＰＣＩ（Periferal Compon
ent Interconnect）用の出力バッファ回路のようにスル
ーレート規格が厳しくなると、製造プロセスのユラギが
大きく影響し、温度、電源電圧などの条件によってはス
ルーレート規格を満足することが非常に困難であった。
【０００６】例えば、上述の図１０に示す出力バッファ
回路５００では、出力端Ｎ５０３の信号のスルーレート
を調整したい場合、インバータ５４０、５５０の出力波
形を鈍らせることも必要になる。しかし、インバータ５
４０、５５０の出力波形を鈍らせると、トランジスタの
チャネル長Ｌや閾値電圧（以下、ＶTHとする）が変動し
たときのインバータ５４０、５５０の出力波形への影響
が大きくなるとともに、その影響が出力トランジスタ部
のＰＭＯＳ５２１，５３１，ＮＭＯＳ５２２，５３２の
変動に加算されて出力端Ｎ５０３の信号ＯＵＴに表れて
しまう。
回路５００では、出力端Ｎ５０３の信号のスルーレート
を調整したい場合、インバータ５４０、５５０の出力波
形を鈍らせることも必要になる。しかし、インバータ５
４０、５５０の出力波形を鈍らせると、トランジスタの
チャネル長Ｌや閾値電圧（以下、ＶTHとする）が変動し
たときのインバータ５４０、５５０の出力波形への影響
が大きくなるとともに、その影響が出力トランジスタ部
のＰＭＯＳ５２１，５３１，ＮＭＯＳ５２２，５３２の
変動に加算されて出力端Ｎ５０３の信号ＯＵＴに表れて
しまう。
【０００７】また、公知例に開示された図１１の出力バ
ッファ回路６１０においては、出力パッド３４の出力信
号の立ち上がり時間，立ち下がり時間更には信号遅延時
間等の安定性は、最終段のトランジスタＰＭＯＳ６２４
ａ、６２６ａ及びＮＭＯＳ６２４ｂ、６２６ｂのチャネ
ル長ＬやＶTHに依存し、更に前述の各トランジスタのゲ
ート端に信号を供給する駆動回路６１６ａ，６１６ｂの
駆動能力及びトランジスタＰＭＯＳ６２０ａ、６２８
ｂ，ＮＭＯＳ６２０ｂ，６２８ａのチャネル長ＬやＶTH
に依存している。従って、最終段のトランジスタＰＭＯ
Ｓ６２４ａ、６２６ａ及びＮＭＯＳ６２４ｂ、６２６ｂ
のチャネル長ＬやＶTH、また駆動回路６１６ａ，６１６
ｂ駆動能力及びトランジスタＰＭＯＳ６２０ａ、６２８
ｂ，ＮＭＯＳ６２０ｂ，６２８ａにチャネル長ＬやＶTH
の製造プロセスばらつきが発生すると、３４の出力動作
の安定性を確保することができなくなる。
ッファ回路６１０においては、出力パッド３４の出力信
号の立ち上がり時間，立ち下がり時間更には信号遅延時
間等の安定性は、最終段のトランジスタＰＭＯＳ６２４
ａ、６２６ａ及びＮＭＯＳ６２４ｂ、６２６ｂのチャネ
ル長ＬやＶTHに依存し、更に前述の各トランジスタのゲ
ート端に信号を供給する駆動回路６１６ａ，６１６ｂの
駆動能力及びトランジスタＰＭＯＳ６２０ａ、６２８
ｂ，ＮＭＯＳ６２０ｂ，６２８ａのチャネル長ＬやＶTH
に依存している。従って、最終段のトランジスタＰＭＯ
Ｓ６２４ａ、６２６ａ及びＮＭＯＳ６２４ｂ、６２６ｂ
のチャネル長ＬやＶTH、また駆動回路６１６ａ，６１６
ｂ駆動能力及びトランジスタＰＭＯＳ６２０ａ、６２８
ｂ，ＮＭＯＳ６２０ｂ，６２８ａにチャネル長ＬやＶTH
の製造プロセスばらつきが発生すると、３４の出力動作
の安定性を確保することができなくなる。
【０００８】従って、図１０，１１いずれの出力バッフ
ァ回路の場合も、温度、電源電圧のなどの条件によって
は、出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間
Ｔｆが図１２に示すようにＰＣＩ規格で定められた値か
ら外れてしまうという問題点があった。
ァ回路の場合も、温度、電源電圧のなどの条件によって
は、出力信号の立ち上がり時間Ｔｒ及び立ち下がり時間
Ｔｆが図１２に示すようにＰＣＩ規格で定められた値か
ら外れてしまうという問題点があった。
【０００９】また、図１１に示す従来の出力バッファ回
路６１０においては、通常の駆動回路６１６ａ，６１６
ｂの他に、ＰＭＯＳ６１８ａ，６２０ａ，６２８ａ、Ｎ
ＭＯＳ１８ｂ，６２０ｂ，６２８ｂ、インバータ６３０
ａ，６３０ｂが必要であり、レイアウトサイズが大きく
なり、回路構成が複雑になるという問題点もあった。
路６１０においては、通常の駆動回路６１６ａ，６１６
ｂの他に、ＰＭＯＳ６１８ａ，６２０ａ，６２８ａ、Ｎ
ＭＯＳ１８ｂ，６２０ｂ，６２８ｂ、インバータ６３０
ａ，６３０ｂが必要であり、レイアウトサイズが大きく
なり、回路構成が複雑になるという問題点もあった。
【００１０】本発明の目的は、分割された出力トランジ
スタを有する出力バッファ回路における出力トランジス
タの接続経路中に適切なスイッチ素子等を挿入すること
で製造プロセスのユラギによる特性のバラツキの影響を
抑制すると共に出力バッファ回路の回路構成を簡素化し
て小型化することで高集積化を可能にした出力バッファ
回路を提供しようとするものである。
スタを有する出力バッファ回路における出力トランジス
タの接続経路中に適切なスイッチ素子等を挿入すること
で製造プロセスのユラギによる特性のバラツキの影響を
抑制すると共に出力バッファ回路の回路構成を簡素化し
て小型化することで高集積化を可能にした出力バッファ
回路を提供しようとするものである。
【００１１】
【課題を解決するための手段】本発明の出力バッファ回
路は、それぞれのソースドレイン路の一端を高電位側電
源に接続した第１及び第２の第１導電型トランジスタ並
びにそれぞれのソースドレイン路の一端を低電位側電源
に接続した第１及び第２の第２導電型トランジスタの各
他端を全て出力端に接続した出力トランジスタ部と、前
記第１の第１導電型トランジスタのゲートと接続する第
１の駆動出力端を備えた第１の駆動手段と、前記第１の
第２導電型トランジスタのゲートと接続する第２の駆動
出力端を備えた第２の駆動手段を含み、且つ前記第２の
第１導電型トランジスタのゲートは常時導通状態に制御
される第１のスイッチ手段を介して前記第２の駆動出力
端に接続し、前記第２の第２導電型トランジスタのゲー
トは常時導通状態に制御される第２のスイッチ手段を介
して前記第１の駆動出力端に接続して構成され、更に前
記第２の第１導電型トランジスタは前記第１の第１導電
型トランジスタよりも大きな駆動能力を有し、前記第２
の第２導電型トランジスタは前記第１の第２導電型トラ
ンジスタよりも大きな駆動能力を有し、前記第１の駆動
手段と前記第２の駆動手段と前記第１のスイッチ手段と
前記第２のスイッチ手段とが、それぞれ第 1 導電型トラ
ンジスタと第２導電型トランジスタとを組み合わせて構
成されている。
路は、それぞれのソースドレイン路の一端を高電位側電
源に接続した第１及び第２の第１導電型トランジスタ並
びにそれぞれのソースドレイン路の一端を低電位側電源
に接続した第１及び第２の第２導電型トランジスタの各
他端を全て出力端に接続した出力トランジスタ部と、前
記第１の第１導電型トランジスタのゲートと接続する第
１の駆動出力端を備えた第１の駆動手段と、前記第１の
第２導電型トランジスタのゲートと接続する第２の駆動
出力端を備えた第２の駆動手段を含み、且つ前記第２の
第１導電型トランジスタのゲートは常時導通状態に制御
される第１のスイッチ手段を介して前記第２の駆動出力
端に接続し、前記第２の第２導電型トランジスタのゲー
トは常時導通状態に制御される第２のスイッチ手段を介
して前記第１の駆動出力端に接続して構成され、更に前
記第２の第１導電型トランジスタは前記第１の第１導電
型トランジスタよりも大きな駆動能力を有し、前記第２
の第２導電型トランジスタは前記第１の第２導電型トラ
ンジスタよりも大きな駆動能力を有し、前記第１の駆動
手段と前記第２の駆動手段と前記第１のスイッチ手段と
前記第２のスイッチ手段とが、それぞれ第 1 導電型トラ
ンジスタと第２導電型トランジスタとを組み合わせて構
成されている。
【００１２】このとき、第１及び第２のスイッチ手段
は、いずれも同一の制御信号により同期して導通を制御
できるように構成するのが望ましい。
は、いずれも同一の制御信号により同期して導通を制御
できるように構成するのが望ましい。
【００１３】また、第１及び第２のスイッチ手段は、い
ずれも同一の制御信号により導通を制御されるトランス
ファゲートで構成することができる。
ずれも同一の制御信号により導通を制御されるトランス
ファゲートで構成することができる。
【００１４】本発明の他の出力バッファ回路は、それぞ
れのソースドレイン路の一端を高電位側電源に接続した
第１及び第２の第１導電型トランジスタ並びにそれぞれ
のソースドレイン路の一端を低電位側電源に接続した第
１及び第２の第２導電型トランジスタの各他端を全て共
通接続して出力端とした出力トランジスタ部と、前記第
１の第１導電型トランジスタのゲート及び前記第２の第
２導電型トランジスタのゲートと接続する第１の駆動出
力端を備えた第１の駆動手段と、前記第２の第１導電型
トランジスタのゲート及び前記第１の第２導電型トラン
ジスタのゲートと接続する第２の駆動出力端を備えた第
２の駆動手段を含み、且つ前記第２の第１導電型トラン
ジスタは前記第１の第１導電型トランジスタよりも大き
な駆動能力を有し、前記第２の第２導電型トランジスタ
は前記第１の第２導電型トランジスタよりも大きな駆動
能力を有し、前記第１の駆動手段と前記第２の駆動手段
とが、それぞれ第 1 導電型トランジスタと第２導電型ト
ランジスタとを組み合わせて構成されている。
れのソースドレイン路の一端を高電位側電源に接続した
第１及び第２の第１導電型トランジスタ並びにそれぞれ
のソースドレイン路の一端を低電位側電源に接続した第
１及び第２の第２導電型トランジスタの各他端を全て共
通接続して出力端とした出力トランジスタ部と、前記第
１の第１導電型トランジスタのゲート及び前記第２の第
２導電型トランジスタのゲートと接続する第１の駆動出
力端を備えた第１の駆動手段と、前記第２の第１導電型
トランジスタのゲート及び前記第１の第２導電型トラン
ジスタのゲートと接続する第２の駆動出力端を備えた第
２の駆動手段を含み、且つ前記第２の第１導電型トラン
ジスタは前記第１の第１導電型トランジスタよりも大き
な駆動能力を有し、前記第２の第２導電型トランジスタ
は前記第１の第２導電型トランジスタよりも大きな駆動
能力を有し、前記第１の駆動手段と前記第２の駆動手段
とが、それぞれ第 1 導電型トランジスタと第２導電型ト
ランジスタとを組み合わせて構成されている。
【００１５】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１６】図１は、本発明の出力バッファ回路の第１
の実施形態の構成を示すブロック図であり、図２は、具
体的な回路構成の例を示す回路図である。
の実施形態の構成を示すブロック図であり、図２は、具
体的な回路構成の例を示す回路図である。
【００１７】図１を参照すると、本実施形態の出力バッ
ファ回路１は、出力トランジスタ部１０と、第１，第２
の駆動手段４０，５０と、第１，第２のスイッチ手段６
０，７０とを備えて構成されており、出力トランジスタ
部１０は、第１及び第２の第１導電型トランジスタであ
るＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳとす
る）１１，１３と、第１及び第２の第２導電型トランジ
スタであるＮチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳとする）１２，１４とで構成されている。ＰＭＯＳ
１１，１３の各ソース端は高電位側電源（以下、ＶＤＤ
とする）に接続され、ＮＭＯＳ１２，１４の各ソース端
は低電位側電源（以下、ＧＮＤとする）に接続され、Ｐ
ＭＯＳ１１，１３並びにＮＭＯＳ１２，１４の各ドレイ
ン端は全て出力バッファ回路１の出力端Ｎ１に接続され
ている。尚、ＰＭＯＳ１３の駆動能力はＰＭＯＳ１１の
駆動能力よりも大きくなるようにしてあり、ＮＭＯＳ１
４の駆動能力はＮＭＯＳ１２の駆動能力より大きくなる
ようにしてある。より具体的には、例えばＰＭＯＳ１
１，１３のゲート長Ｌｐは共通で、ゲート幅をそれぞれ
Ｗp1，Ｗp3としたときＷp1＜Ｗp3となるようにし、ＮＭ
ＯＳ１２，１４についても同様にゲート長Ｌｎは共通
で、ゲート幅をそれぞれＷn2，Ｗn4としたときＷn2＜Ｗ
n4となるようにすればよい。また、ＰＭＯＳ１１のゲー
トは第１の駆動手段４０の第１の駆動出力端であるノー
ドＮ４と接続され、ＮＭＯＳ１２のゲートは第２の駆動
手段５０の第２の駆動出力端であるノードＮ５と接続さ
れている。更に、ＰＭＯＳ１３のゲートは第２のスイッ
チ手段７０を介してノードＮ５と接続し、ＮＭＯＳ１４
のゲートは、第１のスイッチ手段６０を介してノードＮ
４と接続している。第１及び第２の駆動手段４０，５０
には、出力バッファ回路１を介して外部へ出力すべき内
部回路からの信号Ｓinが入力端Ｎ２から入力され、第１
及び第２のスイッチ手段６０，７０の導通，非導通は、
第１の制御入力端Ｎ８から入力される制御信号Ｓcnt1に
より制御される。
ファ回路１は、出力トランジスタ部１０と、第１，第２
の駆動手段４０，５０と、第１，第２のスイッチ手段６
０，７０とを備えて構成されており、出力トランジスタ
部１０は、第１及び第２の第１導電型トランジスタであ
るＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳとす
る）１１，１３と、第１及び第２の第２導電型トランジ
スタであるＮチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳとする）１２，１４とで構成されている。ＰＭＯＳ
１１，１３の各ソース端は高電位側電源（以下、ＶＤＤ
とする）に接続され、ＮＭＯＳ１２，１４の各ソース端
は低電位側電源（以下、ＧＮＤとする）に接続され、Ｐ
ＭＯＳ１１，１３並びにＮＭＯＳ１２，１４の各ドレイ
ン端は全て出力バッファ回路１の出力端Ｎ１に接続され
ている。尚、ＰＭＯＳ１３の駆動能力はＰＭＯＳ１１の
駆動能力よりも大きくなるようにしてあり、ＮＭＯＳ１
４の駆動能力はＮＭＯＳ１２の駆動能力より大きくなる
ようにしてある。より具体的には、例えばＰＭＯＳ１
１，１３のゲート長Ｌｐは共通で、ゲート幅をそれぞれ
Ｗp1，Ｗp3としたときＷp1＜Ｗp3となるようにし、ＮＭ
ＯＳ１２，１４についても同様にゲート長Ｌｎは共通
で、ゲート幅をそれぞれＷn2，Ｗn4としたときＷn2＜Ｗ
n4となるようにすればよい。また、ＰＭＯＳ１１のゲー
トは第１の駆動手段４０の第１の駆動出力端であるノー
ドＮ４と接続され、ＮＭＯＳ１２のゲートは第２の駆動
手段５０の第２の駆動出力端であるノードＮ５と接続さ
れている。更に、ＰＭＯＳ１３のゲートは第２のスイッ
チ手段７０を介してノードＮ５と接続し、ＮＭＯＳ１４
のゲートは、第１のスイッチ手段６０を介してノードＮ
４と接続している。第１及び第２の駆動手段４０，５０
には、出力バッファ回路１を介して外部へ出力すべき内
部回路からの信号Ｓinが入力端Ｎ２から入力され、第１
及び第２のスイッチ手段６０，７０の導通，非導通は、
第１の制御入力端Ｎ８から入力される制御信号Ｓcnt1に
より制御される。
【００１８】図２は、図１の第１及び第２の駆動手段４
０，５０をそれぞれＣＭＯＳインバータで構成し、第１
及び第２のスイッチ手段６０，７０をそれぞれトランス
ファゲートで構成したときの具体的な回路図である。
０，５０をそれぞれＣＭＯＳインバータで構成し、第１
及び第２のスイッチ手段６０，７０をそれぞれトランス
ファゲートで構成したときの具体的な回路図である。
【００１９】図２を参照すると、第１の駆動手段４０は
ソース端をＶＤＤに接続したＰＭＯＳ４１とソース端を
ＧＮＤに接続したＮＭＯＳ４２を直列接続したインバー
タで構成され、ＰＭＯＳ４１とＮＭＯＳ４２の各ドレイ
ン端を直列接続した接続点がノードＮ４となっている。
また、ＰＭＯＳ４１とＮＭＯＳ４２の各ゲートは出力バ
ッファ回路１の入力端Ｎ２に接続されている。第２の駆
動手段５０も同様にして、ソース端をＶＤＤに接続した
ＰＭＯＳ５１とソース端をＧＮＤに接続したＮＭＯＳ５
２を直列接続したインバータで構成し、ＰＭＯＳ５１と
ＮＭＯＳ５２の各ドレイン端を直列接続した接続点がノ
ードＮ５となっており、ＰＭＯＳ５１とＮＭＯＳ５２の
各ゲートは出力バッファ回路１の入力端Ｎ２に接続され
ている。
ソース端をＶＤＤに接続したＰＭＯＳ４１とソース端を
ＧＮＤに接続したＮＭＯＳ４２を直列接続したインバー
タで構成され、ＰＭＯＳ４１とＮＭＯＳ４２の各ドレイ
ン端を直列接続した接続点がノードＮ４となっている。
また、ＰＭＯＳ４１とＮＭＯＳ４２の各ゲートは出力バ
ッファ回路１の入力端Ｎ２に接続されている。第２の駆
動手段５０も同様にして、ソース端をＶＤＤに接続した
ＰＭＯＳ５１とソース端をＧＮＤに接続したＮＭＯＳ５
２を直列接続したインバータで構成し、ＰＭＯＳ５１と
ＮＭＯＳ５２の各ドレイン端を直列接続した接続点がノ
ードＮ５となっており、ＰＭＯＳ５１とＮＭＯＳ５２の
各ゲートは出力バッファ回路１の入力端Ｎ２に接続され
ている。
【００２０】第１のスイッチ手段６０は、ＰＭＯＳ６１
とＮＭＯＳ６２各々のソースドレイン路を並列に接続
し、各々のゲートを制御入力端とするトランスファゲー
トで構成され、この並列接続したソースドレイン路の一
端をノードＮ４と接続し、他端をＮＭＯＳ１４のゲート
と接続している。また、第２のスイッチ手段７０は、Ｐ
ＭＯＳ７１とＮＭＯＳ７２各々のソースドレイン路を並
列に接続し、各々のゲートを制御入力端とするトランス
ファゲートで構成され、この並列接続したソースドレイ
ン路の一端をノードＮ５と接続し、他端をＰＭＯＳ１３
のゲートと接続している。ＰＭＯＳ６１，７１の各ゲー
トは出力バッファ回路１の第１の制御入力端Ｎ８と接続
され、ＮＭＯＳ６２，７２の各ゲートはインバータ８の
出力端と接続され、インバータ８の入力端は第１の制御
入力端Ｎ８と接続されている。
とＮＭＯＳ６２各々のソースドレイン路を並列に接続
し、各々のゲートを制御入力端とするトランスファゲー
トで構成され、この並列接続したソースドレイン路の一
端をノードＮ４と接続し、他端をＮＭＯＳ１４のゲート
と接続している。また、第２のスイッチ手段７０は、Ｐ
ＭＯＳ７１とＮＭＯＳ７２各々のソースドレイン路を並
列に接続し、各々のゲートを制御入力端とするトランス
ファゲートで構成され、この並列接続したソースドレイ
ン路の一端をノードＮ５と接続し、他端をＰＭＯＳ１３
のゲートと接続している。ＰＭＯＳ６１，７１の各ゲー
トは出力バッファ回路１の第１の制御入力端Ｎ８と接続
され、ＮＭＯＳ６２，７２の各ゲートはインバータ８の
出力端と接続され、インバータ８の入力端は第１の制御
入力端Ｎ８と接続されている。
【００２１】次に、本実施形態の出力バッファ回路１の
動作を、図２の回路図に基づいて説明する。
動作を、図２の回路図に基づいて説明する。
【００２２】入力端子Ｎ２に入力される信号Ｓinと第１
の制御入力端Ｎ８に入力される信号Ｓcnt1がそれぞれ高
レベル（以下、“Ｈ”とする）と低レベル（以下、
“Ｌ”とする）のときは、ＰＭＯＳ４１，ＰＭＯＳ５
１，ＮＭＯＳ１２，ＮＭＯＳ１４がいずれもオフ状態と
なり、ＮＭＯＳ４２，ＮＭＯＳ５２，ＰＭＯＳ１１，Ｐ
ＭＯＳ１３がいずれもオン状態となって、出力端Ｎ１か
ら出力される信号ＯＵＴは、“Ｈ”となる。
の制御入力端Ｎ８に入力される信号Ｓcnt1がそれぞれ高
レベル（以下、“Ｈ”とする）と低レベル（以下、
“Ｌ”とする）のときは、ＰＭＯＳ４１，ＰＭＯＳ５
１，ＮＭＯＳ１２，ＮＭＯＳ１４がいずれもオフ状態と
なり、ＮＭＯＳ４２，ＮＭＯＳ５２，ＰＭＯＳ１１，Ｐ
ＭＯＳ１３がいずれもオン状態となって、出力端Ｎ１か
ら出力される信号ＯＵＴは、“Ｈ”となる。
【００２３】また、入力端子Ｎ２に入力される信号Ｓin
と第１の制御入力端Ｎ８に入力される信号Ｓcnt1がそれ
ぞれ“Ｌ”と“Ｌ”のときは、ＰＭＯＳ４１，ＰＭＯＳ
５１，ＮＭＯＳ１２，ＮＭＯＳ１４がいずれもオン状態
となり、ＮＭＯＳ４２，ＮＭＯＳ５２，ＰＭＯＳ１１，
ＰＭＯＳ１３がいずれもオフ状態となって、出力端Ｎ１
から出力される信号ＯＵＴは、“Ｌ”となる。
と第１の制御入力端Ｎ８に入力される信号Ｓcnt1がそれ
ぞれ“Ｌ”と“Ｌ”のときは、ＰＭＯＳ４１，ＰＭＯＳ
５１，ＮＭＯＳ１２，ＮＭＯＳ１４がいずれもオン状態
となり、ＮＭＯＳ４２，ＮＭＯＳ５２，ＰＭＯＳ１１，
ＰＭＯＳ１３がいずれもオフ状態となって、出力端Ｎ１
から出力される信号ＯＵＴは、“Ｌ”となる。
【００２４】次に、この出力バッファ回路１を含む半導
体装置の製造の際のプロセスのユラギによる影響をいく
つかの例について、図３の模式的な波形図も参照しなが
ら説明する。
体装置の製造の際のプロセスのユラギによる影響をいく
つかの例について、図３の模式的な波形図も参照しなが
ら説明する。
【００２５】まず、ＰＭＯＳのオン抵抗が小さくなる方
向にゆらいだ場合について、説明する。製造プロセスが
ＰＭＯＳのオン抵抗が小さくなる方向にゆらいでいるの
で、第１の駆動手段４０を構成するＰＭＯＳ４１のオン
抵抗も小さくなり駆動能力が大きくなるため、第１の駆
動手段４０の出力波形の立ち上がりが図３の波形Ｗ２の
ように急峻になる方向に変動しようとする。しかし、こ
のときはトランスファゲートを構成するＰＭＯＳ６１の
抵抗値も小さくなっており、トランジスタサイズの大き
いＮＭＯＳ１４の容量が大きく見えて、ＰＭＯＳ４１の
負荷が実効的に増加するため、第１の駆動手段４０の出
力波形の立ち上がりが図３の波形Ｗ３のように緩やかに
なる方向に変動しようとする。これらは、互いの変動を
相殺するように作用するので、第１の駆動手段４０の出
力波形の立ち上がりは、図３の波形Ｗ１のようになり変
動が緩和される。
向にゆらいだ場合について、説明する。製造プロセスが
ＰＭＯＳのオン抵抗が小さくなる方向にゆらいでいるの
で、第１の駆動手段４０を構成するＰＭＯＳ４１のオン
抵抗も小さくなり駆動能力が大きくなるため、第１の駆
動手段４０の出力波形の立ち上がりが図３の波形Ｗ２の
ように急峻になる方向に変動しようとする。しかし、こ
のときはトランスファゲートを構成するＰＭＯＳ６１の
抵抗値も小さくなっており、トランジスタサイズの大き
いＮＭＯＳ１４の容量が大きく見えて、ＰＭＯＳ４１の
負荷が実効的に増加するため、第１の駆動手段４０の出
力波形の立ち上がりが図３の波形Ｗ３のように緩やかに
なる方向に変動しようとする。これらは、互いの変動を
相殺するように作用するので、第１の駆動手段４０の出
力波形の立ち上がりは、図３の波形Ｗ１のようになり変
動が緩和される。
【００２６】逆に、ＰＭＯＳのオン抵抗が小さくなった
場合、第１の駆動手段４０を構成するＰＭＯＳ４１のオ
ン抵抗は大きくなり駆動能力が小さくなるため、図３の
波形Ｗ３のように第１の駆動手段４０の出力波形の立ち
上がりが緩やかになる方向に変動しようとする。しか
し、このときはトランスファゲートを構成するＰＭＯＳ
６１の抵抗値も大きくなっており、トランジスタサイズ
の大きいＮＭＯＳ１４の容量が小さく見えて、ＰＭＯＳ
４１の負荷が実効的に減少するため、第１の駆動手段４
０の出力波形の立ち上がりが図３の波形Ｗ２のように急
峻になる方向に変動しようとする。これらは、やはり互
いの変動を相殺するように作用するので、この場合も、
第１の駆動手段４０の出力波形の立ち上がりは、図３の
波形Ｗ１のようになり変動が緩和される。
場合、第１の駆動手段４０を構成するＰＭＯＳ４１のオ
ン抵抗は大きくなり駆動能力が小さくなるため、図３の
波形Ｗ３のように第１の駆動手段４０の出力波形の立ち
上がりが緩やかになる方向に変動しようとする。しか
し、このときはトランスファゲートを構成するＰＭＯＳ
６１の抵抗値も大きくなっており、トランジスタサイズ
の大きいＮＭＯＳ１４の容量が小さく見えて、ＰＭＯＳ
４１の負荷が実効的に減少するため、第１の駆動手段４
０の出力波形の立ち上がりが図３の波形Ｗ２のように急
峻になる方向に変動しようとする。これらは、やはり互
いの変動を相殺するように作用するので、この場合も、
第１の駆動手段４０の出力波形の立ち上がりは、図３の
波形Ｗ１のようになり変動が緩和される。
【００２７】また、ＮＭＯＳのオン抵抗が小さくなった
場合は、第１の駆動手段４０を構成するＮＭＯＳ４２の
オン抵抗も小さくなり駆動能力が大きくなるため、第１
の駆動手段４０の出力波形の立ち下がりが急峻になる方
向に変動しようとするが、このときはトランスファゲー
トを構成するＮＭＯＳ６２の抵抗値も小さくなってお
り、トランジスタサイズの大きいＰＭＯＳ１３の容量が
大きく見えるため、ＮＭＯＳ４２の負荷を実効的に増加
させて駆動能力の増大による影響を相殺し、第１の駆動
手段４０の出力波形の立ち下がりの変動を緩和できる。
場合は、第１の駆動手段４０を構成するＮＭＯＳ４２の
オン抵抗も小さくなり駆動能力が大きくなるため、第１
の駆動手段４０の出力波形の立ち下がりが急峻になる方
向に変動しようとするが、このときはトランスファゲー
トを構成するＮＭＯＳ６２の抵抗値も小さくなってお
り、トランジスタサイズの大きいＰＭＯＳ１３の容量が
大きく見えるため、ＮＭＯＳ４２の負荷を実効的に増加
させて駆動能力の増大による影響を相殺し、第１の駆動
手段４０の出力波形の立ち下がりの変動を緩和できる。
【００２８】逆に、ＮＭＯＳのオン抵抗が小さくなった
場合、第１の駆動手段４０を構成するＮＭＯＳ４２のオ
ン抵抗は大きくなり駆動能力が小さくなるため、第１の
駆動手段４０の出力波形の立ち下がりが緩やかになる方
向に変動しようとするが、このときはトランスファゲー
トを構成するＮＭＯＳ６２の抵抗値も大きくなってお
り、トランジスタサイズの大きいＰＭＯＳ１３の容量が
小さく見えるため、ＮＭＯＳ４２の負荷を実効的に減少
させて駆動能力の低下による影響を相殺し、第１の駆動
手段４０の出力波形の立ち下がりの変動を緩和できる。
場合、第１の駆動手段４０を構成するＮＭＯＳ４２のオ
ン抵抗は大きくなり駆動能力が小さくなるため、第１の
駆動手段４０の出力波形の立ち下がりが緩やかになる方
向に変動しようとするが、このときはトランスファゲー
トを構成するＮＭＯＳ６２の抵抗値も大きくなってお
り、トランジスタサイズの大きいＰＭＯＳ１３の容量が
小さく見えるため、ＮＭＯＳ４２の負荷を実効的に減少
させて駆動能力の低下による影響を相殺し、第１の駆動
手段４０の出力波形の立ち下がりの変動を緩和できる。
【００２９】尚、第２の駆動手段５０についても、第１
の駆動手段４０の動作の説明におけるＮＭＯＳ４１，Ｐ
ＭＯＳ４２，ＰＭＯＳ６１，ＮＭＯＳ６２，ＰＭＯＳ１
３及びＮＭＯＳ１４を、それぞれＮＭＯＳ５１，ＰＭＯ
Ｓ５２，ＰＭＯＳ７１，ＮＭＯＳ７２，ＰＭＯＳ１３及
びＮＭＯＳ１４に置き換えれば、第１の駆動手段４０の
動作の説明と全く同様の動作をするので詳細な説明は省
略する。
の駆動手段４０の動作の説明におけるＮＭＯＳ４１，Ｐ
ＭＯＳ４２，ＰＭＯＳ６１，ＮＭＯＳ６２，ＰＭＯＳ１
３及びＮＭＯＳ１４を、それぞれＮＭＯＳ５１，ＰＭＯ
Ｓ５２，ＰＭＯＳ７１，ＮＭＯＳ７２，ＰＭＯＳ１３及
びＮＭＯＳ１４に置き換えれば、第１の駆動手段４０の
動作の説明と全く同様の動作をするので詳細な説明は省
略する。
【００３０】次に、図４，５は、図２の回路について、
遅延最大条件（ＳＬＯＷ条件）（具体的には、トランジ
スタの閾値最大，オン電流最小で且つ電源電圧最小、動
作温度最高）と遅延最小条件（ＦＡＳＴ条件）（具体的
には、トランジスタの閾値最小，オン電流最大で且つ電
源電圧最大、動作温度最低）でシミュレーションを実施
した結果の立ち上がり部と立ち下がり部をそれぞれ示す
波形図である。また、比較のため、図１０の従来回路に
ついても図２の回路の場合と同一条件でシミュレーショ
ンを実施した結果も併せて示してある。尚、シミュレー
ションは、図６のようにレベル変換回路を介してシミュ
レーション対象回路（図２の回路、或いは図１０の回
路）に信号を入力すると共に、基準素子寸法を、例え
ば、ＰＭＯＳのチャネル長Ｌｐを０．３６μｍ、ＮＭＯ
Ｓのチャネル長Ｌｎを０．５２μｍとし、ＰＭＯＳ１１
のチャネル幅Ｗは３０μｍ、ＮＭＯＳ１４のチャネル幅
Ｗは２００μｍ、ＰＭＯＳ１３のチャネル幅Ｗは４８０
μｍ、ＮＭＯＳ１２のチャネル幅Ｗは４０μｍとし、ト
ランスファゲートのＮＭＯＳ６２，７２はチャネル長Ｌ
tnを０．５２μｍ、チャネル幅Ｗは３μｍ、ＰＭＯＳ６
１，７１はチャネル長Ｌtpを０．３６μｍ、チャネル幅
Ｗは３μｍと仮定して実施した。
遅延最大条件（ＳＬＯＷ条件）（具体的には、トランジ
スタの閾値最大，オン電流最小で且つ電源電圧最小、動
作温度最高）と遅延最小条件（ＦＡＳＴ条件）（具体的
には、トランジスタの閾値最小，オン電流最大で且つ電
源電圧最大、動作温度最低）でシミュレーションを実施
した結果の立ち上がり部と立ち下がり部をそれぞれ示す
波形図である。また、比較のため、図１０の従来回路に
ついても図２の回路の場合と同一条件でシミュレーショ
ンを実施した結果も併せて示してある。尚、シミュレー
ションは、図６のようにレベル変換回路を介してシミュ
レーション対象回路（図２の回路、或いは図１０の回
路）に信号を入力すると共に、基準素子寸法を、例え
ば、ＰＭＯＳのチャネル長Ｌｐを０．３６μｍ、ＮＭＯ
Ｓのチャネル長Ｌｎを０．５２μｍとし、ＰＭＯＳ１１
のチャネル幅Ｗは３０μｍ、ＮＭＯＳ１４のチャネル幅
Ｗは２００μｍ、ＰＭＯＳ１３のチャネル幅Ｗは４８０
μｍ、ＮＭＯＳ１２のチャネル幅Ｗは４０μｍとし、ト
ランスファゲートのＮＭＯＳ６２，７２はチャネル長Ｌ
tnを０．５２μｍ、チャネル幅Ｗは３μｍ、ＰＭＯＳ６
１，７１はチャネル長Ｌtpを０．３６μｍ、チャネル幅
Ｗは３μｍと仮定して実施した。
【００３１】また、表１は、図２の本実施形態の回路と
図１０の従来回路それぞれの遅延時間（但し、レベル変
換回路の遅延時間を含む）と出力立ち上がり時間を図４
の波形図から求めた一覧表である。表１から、それぞれ
の遅延時間及び出力立ち上がり時間のＳＬＯＷ条件とＦ
ＡＳＴ条件における差すなわち最大ばらつきを比べる
と、図２の回路のほうが明らかに図１０の回路よりもば
らつきが抑えられていることが分かる。
図１０の従来回路それぞれの遅延時間（但し、レベル変
換回路の遅延時間を含む）と出力立ち上がり時間を図４
の波形図から求めた一覧表である。表１から、それぞれ
の遅延時間及び出力立ち上がり時間のＳＬＯＷ条件とＦ
ＡＳＴ条件における差すなわち最大ばらつきを比べる
と、図２の回路のほうが明らかに図１０の回路よりもば
らつきが抑えられていることが分かる。
【００３２】
【表１】
【００３３】尚、第１の実施形態においては第１のスイ
ッチ手段６０を構成するＰＭＯＳ６１，ＮＭＯＳ６２及
び第２のスイッチ手段７０を構成するＰＭＯＳ７１，Ｎ
ＭＯＳ７２の各ゲートを第１の制御入力端Ｎ８から入力
される制御信号Ｓcnt1で制御する例で説明したが、図７
の回路のようにＰＭＯＳ６１，７１のゲートをＧＮＤ電
位に接続し、ＮＭＯＳ６２，７２のゲートをＶＤＤ電位
に接続して、常時導通状態となるようにしてもよい。
ッチ手段６０を構成するＰＭＯＳ６１，ＮＭＯＳ６２及
び第２のスイッチ手段７０を構成するＰＭＯＳ７１，Ｎ
ＭＯＳ７２の各ゲートを第１の制御入力端Ｎ８から入力
される制御信号Ｓcnt1で制御する例で説明したが、図７
の回路のようにＰＭＯＳ６１，７１のゲートをＧＮＤ電
位に接続し、ＮＭＯＳ６２，７２のゲートをＶＤＤ電位
に接続して、常時導通状態となるようにしてもよい。
【００３４】次に、本発明の第２の実施形態について説
明する。図８は、本実施形態の出力バッファ回路３の構
成を示す回路図である。本実施形態の出力バッファ回路
３も、基本構成は第１の実施形態の出力バッファ回路１
とほとんど同じであり、図２の構成要素と同じものは同
じ参照符号を付して説明を省略する。本実施形態の出力
バッファ回路３が出力バッファ回路１と異なる点は、ノ
ードＮ４とＰＭＯＳ１１のゲートをノードＮ４と第１の
スイッチ手段６０の接続点よりもＰＭＯＳ１１のゲート
側に挿入された第３のスイッチ手段８０を介して接続
し、ノードＮ５とＮＭＯＳ１２のゲートをノードＮ５と
第２のスイッチ手段７０の接続点よりもＮＭＯＳ１２の
ゲート側に挿入された第４のスイッチ手段９０を介して
接続して、第３及び第４のスイッチ手段８０，９０の導
通，非導通を第２制御入力端Ｎ９から入力される第２制
御信号Ｓcnt2により制御するようにすると共に、ＰＭＯ
Ｓ１１，１３の各ゲートとＶＤＤ間をそれぞれ第５，第
７のスイッチ手段６５，８５を介して接続し、ＮＭＯＳ
１２，１４の各ゲートとＧＮＤ間をそれぞれ第６，第８
のスイッチ手段７５，９５を介して接続し、第５，第６
のスイッチ手段６５，７５の導通、非道通を第２制御信
号Ｓcnt2で制御し、第７，第８のスイッチ手段８５，９
５の導通、非道通を制御信号Ｓcnt1で制御するようにし
た点である。尚、第５，第６のスイッチ手段６５，７５
は、第３，第４のスイッチ手段８０，９０と逆の動作を
するように接続され、第７，第８のスイッチ手段８５，
９５は、第１，第２のスイッチ手段６０，７０と逆の動
作をするように接続されている。すなわち、第１，第２
のスイッチ手段６０，７０が導通しているときは第７，
第８のスイッチ手段８５，９５は非導通であり、第１，
第２のスイッチ手段６０，７０が非導通のときは第７，
第８のスイッチ手段８５，９５が導通するように制御さ
れる。また、第３，第４のスイッチ手段８０，９０が導
通しているときは第５，第６のスイッチ手段６５，７５
は非導通であり、第３，第４のスイッチ手段８０，９０
が非導通のときは第５，第６のスイッチ手段６５，７５
が導通するように制御される。また、第３〜第８のスイ
ッチ手段８０，９０，６５，７５，８５，９５も、図８
に示すようにトランスファゲートで容易に構成できる。
明する。図８は、本実施形態の出力バッファ回路３の構
成を示す回路図である。本実施形態の出力バッファ回路
３も、基本構成は第１の実施形態の出力バッファ回路１
とほとんど同じであり、図２の構成要素と同じものは同
じ参照符号を付して説明を省略する。本実施形態の出力
バッファ回路３が出力バッファ回路１と異なる点は、ノ
ードＮ４とＰＭＯＳ１１のゲートをノードＮ４と第１の
スイッチ手段６０の接続点よりもＰＭＯＳ１１のゲート
側に挿入された第３のスイッチ手段８０を介して接続
し、ノードＮ５とＮＭＯＳ１２のゲートをノードＮ５と
第２のスイッチ手段７０の接続点よりもＮＭＯＳ１２の
ゲート側に挿入された第４のスイッチ手段９０を介して
接続して、第３及び第４のスイッチ手段８０，９０の導
通，非導通を第２制御入力端Ｎ９から入力される第２制
御信号Ｓcnt2により制御するようにすると共に、ＰＭＯ
Ｓ１１，１３の各ゲートとＶＤＤ間をそれぞれ第５，第
７のスイッチ手段６５，８５を介して接続し、ＮＭＯＳ
１２，１４の各ゲートとＧＮＤ間をそれぞれ第６，第８
のスイッチ手段７５，９５を介して接続し、第５，第６
のスイッチ手段６５，７５の導通、非道通を第２制御信
号Ｓcnt2で制御し、第７，第８のスイッチ手段８５，９
５の導通、非道通を制御信号Ｓcnt1で制御するようにし
た点である。尚、第５，第６のスイッチ手段６５，７５
は、第３，第４のスイッチ手段８０，９０と逆の動作を
するように接続され、第７，第８のスイッチ手段８５，
９５は、第１，第２のスイッチ手段６０，７０と逆の動
作をするように接続されている。すなわち、第１，第２
のスイッチ手段６０，７０が導通しているときは第７，
第８のスイッチ手段８５，９５は非導通であり、第１，
第２のスイッチ手段６０，７０が非導通のときは第７，
第８のスイッチ手段８５，９５が導通するように制御さ
れる。また、第３，第４のスイッチ手段８０，９０が導
通しているときは第５，第６のスイッチ手段６５，７５
は非導通であり、第３，第４のスイッチ手段８０，９０
が非導通のときは第５，第６のスイッチ手段６５，７５
が導通するように制御される。また、第３〜第８のスイ
ッチ手段８０，９０，６５，７５，８５，９５も、図８
に示すようにトランスファゲートで容易に構成できる。
【００３５】本実施形態の出力バッファ回路３は、出力
信号の特性（立ち上がり時間，立ち下がり時間，遅延時
間等）への製造プロセスのユラギの影響を抑制できる点
は、第１の実施形態と同様であるが、更に制御信号Ｓcn
t1と第２制御信号Ｓcnt2の組み合わせにより、出力バッ
ファ回路３の駆動能力を切り換えることができるという
効果も得られる。具体的には、制御信号Ｓcnt1と第２制
御信号Ｓcnt2がいずれも低レベルのときＰＭＯＳ１１，
１３とＮＭＯＳ１２，１４の全てが、Ｓcnt1が高レベル
でＳcnt2が低レベルのときＰＭＯＳ１１とＮＭＯＳ１２
のみが、更にＳcnt1が低レベルでＳcnt2が高レベルのと
きＰＭＯＳ１３とＮＭＯＳ１４のみが、いずれの場合も
第１，第２の駆動手段４０，５０のいずれかと接続する
ので、それぞれのトランジスタの駆動能力或いはその和
に応じた駆動能力とすることができる。
信号の特性（立ち上がり時間，立ち下がり時間，遅延時
間等）への製造プロセスのユラギの影響を抑制できる点
は、第１の実施形態と同様であるが、更に制御信号Ｓcn
t1と第２制御信号Ｓcnt2の組み合わせにより、出力バッ
ファ回路３の駆動能力を切り換えることができるという
効果も得られる。具体的には、制御信号Ｓcnt1と第２制
御信号Ｓcnt2がいずれも低レベルのときＰＭＯＳ１１，
１３とＮＭＯＳ１２，１４の全てが、Ｓcnt1が高レベル
でＳcnt2が低レベルのときＰＭＯＳ１１とＮＭＯＳ１２
のみが、更にＳcnt1が低レベルでＳcnt2が高レベルのと
きＰＭＯＳ１３とＮＭＯＳ１４のみが、いずれの場合も
第１，第２の駆動手段４０，５０のいずれかと接続する
ので、それぞれのトランジスタの駆動能力或いはその和
に応じた駆動能力とすることができる。
【００３６】次に、本発明の第３の実施形態について説
明する。
明する。
【００３７】図９は本発明の第３の実施形態の構成を示
す回路図である。図９を参照すると、本実施形態の出力
バッファ回路５は、出力トランジスタ部１０と、第１，
第２の駆動手段４０，５０とを備えて構成されており、
出力トランジスタ部１０は、第１及び第２の第１導電型
トランジスタであるＰＭＯＳ２１，３１と、第１及び第
２の第２導電型トランジスタであるＮＭＯＳ２２，３２
とで構成されている。ＰＭＯＳ２１，３１の各ソース端
はＶＤＤに接続され、ＮＭＯＳ２２，３２の各ソース端
はＧＮＤに接続され、ＰＭＯＳ２１，３１並びにＮＭＯ
Ｓ２２，３２の各ドレイン端は全て出力バッファ回路５
の出力端Ｎ３に接続されている。尚、ＰＭＯＳ３１の駆
動能力はＰＭＯＳ２１の駆動能力よりも大きくなるよう
にしてあり、ＮＭＯＳ２２の駆動能力もＮＭＯＳ３２の
駆動能力より大きくなるようにしてある。具体的には、
ＰＭＯＳ２１のチャネル幅をＰＭＯＳ３１のチャネル幅
よりも小さくし、ＮＭＯＳ２２のチャネル幅をＮＭＯＳ
３２のチャネル幅より大きくしてある。また、ＰＭＯＳ
２１とＮＭＯＳ２２でインバータ２０を構成し、ＰＭＯ
Ｓ３１とＮＭＯＳ３２でインバータ３０を構成し、イン
バータ２０の入力端とノードＮ４を接続しインバータ３
０の入力端とノードＮ５を接続している。
す回路図である。図９を参照すると、本実施形態の出力
バッファ回路５は、出力トランジスタ部１０と、第１，
第２の駆動手段４０，５０とを備えて構成されており、
出力トランジスタ部１０は、第１及び第２の第１導電型
トランジスタであるＰＭＯＳ２１，３１と、第１及び第
２の第２導電型トランジスタであるＮＭＯＳ２２，３２
とで構成されている。ＰＭＯＳ２１，３１の各ソース端
はＶＤＤに接続され、ＮＭＯＳ２２，３２の各ソース端
はＧＮＤに接続され、ＰＭＯＳ２１，３１並びにＮＭＯ
Ｓ２２，３２の各ドレイン端は全て出力バッファ回路５
の出力端Ｎ３に接続されている。尚、ＰＭＯＳ３１の駆
動能力はＰＭＯＳ２１の駆動能力よりも大きくなるよう
にしてあり、ＮＭＯＳ２２の駆動能力もＮＭＯＳ３２の
駆動能力より大きくなるようにしてある。具体的には、
ＰＭＯＳ２１のチャネル幅をＰＭＯＳ３１のチャネル幅
よりも小さくし、ＮＭＯＳ２２のチャネル幅をＮＭＯＳ
３２のチャネル幅より大きくしてある。また、ＰＭＯＳ
２１とＮＭＯＳ２２でインバータ２０を構成し、ＰＭＯ
Ｓ３１とＮＭＯＳ３２でインバータ３０を構成し、イン
バータ２０の入力端とノードＮ４を接続しインバータ３
０の入力端とノードＮ５を接続している。
【００３８】従って、例えばこの出力バッファ回路５の
出力信号ＯＵＴが低レベルから高レベルへ立ち上がると
きは、第１の駆動手段４０が駆動するインバータ２０の
ＰＭＯＳ２１は第２の駆動手段５０が駆動するインバー
タ３０のＰＭＯＳ３１よりも素早くオン動作を開始す
る。しかし、インバータ２０のＮＭＯＳ２２は、チャネ
ル幅を大きくしてあるのでオフするのに時間がかかり、
ＰＭＯＳ２１による急激なレベル変化を緩和して緩やか
な出力変化を得ることができる。このとき、出力端Ｎ３
に接続されたインバータ３０を構成するＰＭＯＳ３１と
ＮＭＯＳ３２のチャネル幅は、インバータ２０を構成す
るＰＭＯＳ２１，ＮＭＯＳ２２のチャネル幅と相反する
大きさの関係であるため、スイッチングポイントは早
く、希望する駆動能力も実現できる。
出力信号ＯＵＴが低レベルから高レベルへ立ち上がると
きは、第１の駆動手段４０が駆動するインバータ２０の
ＰＭＯＳ２１は第２の駆動手段５０が駆動するインバー
タ３０のＰＭＯＳ３１よりも素早くオン動作を開始す
る。しかし、インバータ２０のＮＭＯＳ２２は、チャネ
ル幅を大きくしてあるのでオフするのに時間がかかり、
ＰＭＯＳ２１による急激なレベル変化を緩和して緩やか
な出力変化を得ることができる。このとき、出力端Ｎ３
に接続されたインバータ３０を構成するＰＭＯＳ３１と
ＮＭＯＳ３２のチャネル幅は、インバータ２０を構成す
るＰＭＯＳ２１，ＮＭＯＳ２２のチャネル幅と相反する
大きさの関係であるため、スイッチングポイントは早
く、希望する駆動能力も実現できる。
【００３９】この出力バッファ回路５のスルーレート
は、出力段のオン−オン状態による効果も含めるため、
第１，第２の駆動手段４０，５０の出力を大きく鈍らせ
る必要がないため、製造プロセスのユラギによる第１，
第２の駆動手段４０，５０の特性変動を小さく抑えるこ
とができる。
は、出力段のオン−オン状態による効果も含めるため、
第１，第２の駆動手段４０，５０の出力を大きく鈍らせ
る必要がないため、製造プロセスのユラギによる第１，
第２の駆動手段４０，５０の特性変動を小さく抑えるこ
とができる。
【００４０】
【発明の効果】以上説明したとおり、本発明の出力バッ
ファ回路は、分割された出力トランジスタの接続の方法
により、当該出力バッファ回路を搭載した半導体集積回
路装置を製造するプロセスのユラギにより、トランジス
タのチャネル長，閾値電圧等の特性がばらついても、出
力バッファ回路の信号遅延時間、立ち上がり時間，立ち
下がり時間、スルーレートへの影響を小さく抑えること
ができるという効果が得られる。
ファ回路は、分割された出力トランジスタの接続の方法
により、当該出力バッファ回路を搭載した半導体集積回
路装置を製造するプロセスのユラギにより、トランジス
タのチャネル長，閾値電圧等の特性がばらついても、出
力バッファ回路の信号遅延時間、立ち上がり時間，立ち
下がり時間、スルーレートへの影響を小さく抑えること
ができるという効果が得られる。
【００４１】また、出力トランジスタ部の接続の組み合
わせと、最少限の素子追加によりスルーレートの調整を
可能にしており、出力バッファ回路の構成を簡素化して
レイアウト面積を削減できるので、高集積化を図ること
ができるという効果も得られる。
わせと、最少限の素子追加によりスルーレートの調整を
可能にしており、出力バッファ回路の構成を簡素化して
レイアウト面積を削減できるので、高集積化を図ること
ができるという効果も得られる。
【図１】本発明の第１の実施形態の構成を示すブロック
図である。
図である。
【図２】図１の具体的な構成例を示す回路図である。
【図３】図２の回路の動作を説明するための模式的な波
形図である。
形図である。
【図４】図２の回路のシミュレーション結果である。
【図５】図２の回路のシミュレーション結果である。
【図６】シミュレーション用回路の構成を示すブロック
図である。
図である。
【図７】図２の回路の他の接続例である。
【図８】本発明の第２の実施形態の構成を示す回路図で
ある。
ある。
【図９】本発明の第３の実施形態の構成を示す回路図で
ある。
ある。
【図１０】従来の出力バッファ回路の構成を示す回路図
である。
である。
【図１１】特開平１１−１９１７２９号公報に開示され
た出力バッファ回路の回路図である。
た出力バッファ回路の回路図である。
【図１２】従来の出力バッファ回路の問題を説明するた
めの模式的な波形図である。
めの模式的な波形図である。
１，３，５ 出力バッファ回路
８，９ インバータ
１０ 出力トランジスタ部
１１，１３，２１，３１，４１，５１，６１，７１
ＰＭＯＳ １２，１４，２２，３２，４２，５２，６１，７２
ＮＭＯＳ ４０，５０ 駆動手段 ６０，６５，７０，７５，８０，８５，９０，９５
スイッチ手段 Ｎ１，Ｎ３ 出力端 Ｎ２ 入力端 Ｎ４，Ｎ５ ノード Ｎ８，Ｎ９ 制御入力端
ＰＭＯＳ １２，１４，２２，３２，４２，５２，６１，７２
ＮＭＯＳ ４０，５０ 駆動手段 ６０，６５，７０，７５，８０，８５，９０，９５
スイッチ手段 Ｎ１，Ｎ３ 出力端 Ｎ２ 入力端 Ｎ４，Ｎ５ ノード Ｎ８，Ｎ９ 制御入力端
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00 - 19/00 103
H03K 19/01 - 19/082
H03K 19/092 - 19/096
Claims (5)
- 【請求項１】 それぞれのソースドレイン路の一端を高
電位側電源に接続した第１及び第２の第１導電型トラン
ジスタ並びにそれぞれのソースドレイン路の一端を低電
位側電源に接続した第１及び第２の第２導電型トランジ
スタの各他端を全て出力端に接続した出力トランジスタ
部と、前記第１の第１導電型トランジスタのゲートと接
続する第１の駆動出力端を備えた第１の駆動手段と、前
記第１の第２導電型トランジスタのゲートと接続する第
２の駆動出力端を備えた第２の駆動手段を含む出力バッ
ファ回路であって、前記第２の第１導電型トランジスタ
のゲートは常時導通状態に制御される第１のスイッチ手
段を介して前記第２の駆動出力端に接続し、前記第２の
第２導電型トランジスタのゲートは常時導通状態に制御
される第２のスイッチ手段を介して前記第１の駆動出力
端に接続し、且つ前記第２の第１導電型トランジスタは
前記第１の第１導電型トランジスタよりも大きな駆動能
力を有し、前記第２の第２導電型トランジスタは前記第
１の第２導電型トランジスタよりも大きな駆動能力を有
し、前記第１の駆動手段と前記第２の駆動手段と前記第
１のスイッチ手段と前記第２のスイッチ手段とが、それ
ぞれ第 1 導電型トランジスタと第２導電型トランジスタ
とを組み合わせて構成されていることを特徴とする出力
バッファ回路。 - 【請求項２】 第１及び第２のスイッチ手段が、トラン
スファゲートで構成された請求項１に記載の出力バッフ
ァ回路。 - 【請求項３】 それぞれのソースドレイン路の一端を高
電位側電源に接続した第１及び第２の第１導電型トラン
ジスタ並びにそれぞれのソースドレイン路の一端を低電
位側電源に接続した第１及び第２の第２導電型トランジ
スタの各他端を全て共通接続して出力端とした出力トラ
ンジスタ部と、前記第１の第１導電型トランジスタのゲ
ート及び前記第２の第２導電型トランジスタのゲートと
接続する第１の駆動出力端を備えた第１の駆動手段と、
前記第２の第１導電型トランジスタのゲート及び前記第
１の第２導電型トランジスタのゲートと接続する第２の
駆動出力端を備えた第２の駆動手段を含む出力バッファ
回路であって、前記第２の第１導電型トランジスタは前
記第１の第１導電型トランジスタよりも大きな駆動能力
を有し、前記第２の第２導電型トランジスタは前記第１
の第２導電型トランジスタよりも大きな駆動能力を有
し、前記第１の駆動手段と前記第２の駆動手段とが、そ
れぞれ第 1 導電型トランジスタと第２導電型トランジス
タとを組み合わせて構成されていることを特徴とする出
力バッファ回路。 - 【請求項４】 第１導電型トランジスタと第２導電型ト
ランジスタが、それぞれＰチャネル型ＭＯＳトランジス
タとＮチャネル型ＭＯＳトランジスタである請求項１乃
至３いずれか１項に記載の出力バッファ回路。 - 【請求項５】 第２の第１導電型トランジスタのゲート
幅が第１の第１導電型トランジスタのゲート幅よりも大
きく、第２の第２導電型トランジスタゲート幅が第１の
第２導電型トランジスタのゲート幅よりも大きい請求項
１乃至４いずれか１項に記載の出力バッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000185320A JP3528957B2 (ja) | 2000-06-20 | 2000-06-20 | 出力バッファ回路 |
| US09/884,757 US6483340B2 (en) | 2000-06-20 | 2001-06-19 | High integration-capable output buffer circuit unaffected by manufacturing process fluctuations or changes in use |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000185320A JP3528957B2 (ja) | 2000-06-20 | 2000-06-20 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002009605A JP2002009605A (ja) | 2002-01-11 |
| JP3528957B2 true JP3528957B2 (ja) | 2004-05-24 |
Family
ID=18685651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000185320A Expired - Fee Related JP3528957B2 (ja) | 2000-06-20 | 2000-06-20 | 出力バッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6483340B2 (ja) |
| JP (1) | JP3528957B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4731056B2 (ja) * | 2000-08-31 | 2011-07-20 | 三菱電機株式会社 | 半導体集積回路 |
| JP2003016859A (ja) * | 2001-07-03 | 2003-01-17 | Yazaki Corp | 防水ワイヤハーネスの製造方法 |
| JP3667690B2 (ja) | 2001-12-19 | 2005-07-06 | エルピーダメモリ株式会社 | 出力バッファ回路及び半導体集積回路装置 |
| US7190206B2 (en) * | 2003-07-22 | 2007-03-13 | Samsung Electronics Co., Ltd. | Interface circuit and signal clamping circuit using level-down shifter |
| KR100500415B1 (ko) * | 2003-08-25 | 2005-07-12 | 주식회사 하이닉스반도체 | 프리 드라이버 회로 및 이를 이용한 출력 회로 |
| JP4939291B2 (ja) * | 2007-04-23 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | 半導体回路 |
| JP5109647B2 (ja) * | 2007-12-25 | 2012-12-26 | 凸版印刷株式会社 | ドライバ回路 |
| US7772901B2 (en) * | 2009-01-08 | 2010-08-10 | Himax Technologies Limited | Slew rate control circuit |
| US7973572B2 (en) * | 2009-01-16 | 2011-07-05 | Himax Technologies Limited | Output buffer and source driver utilizing the same |
| JP5412992B2 (ja) | 2009-06-26 | 2014-02-12 | 富士通セミコンダクター株式会社 | 集積回路装置及びデータ伝送システム |
| US9755644B2 (en) * | 2015-09-30 | 2017-09-05 | Lapis Semiconductor Co., Ltd. | Interface circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855623A (en) * | 1987-11-05 | 1989-08-08 | Texas Instruments Incorporated | Output buffer having programmable drive current |
| US5124579A (en) * | 1990-12-31 | 1992-06-23 | Kianoosh Naghshineh | Cmos output buffer circuit with improved ground bounce |
| US5854560A (en) * | 1996-11-20 | 1998-12-29 | Ind Tech Res Inst | CMOS output buffer having a high current driving capability with low noise |
| JP3838769B2 (ja) | 1997-12-25 | 2006-10-25 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路 |
-
2000
- 2000-06-20 JP JP2000185320A patent/JP3528957B2/ja not_active Expired - Fee Related
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- 2001-06-19 US US09/884,757 patent/US6483340B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6483340B2 (en) | 2002-11-19 |
| US20020011881A1 (en) | 2002-01-31 |
| JP2002009605A (ja) | 2002-01-11 |
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|
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