JP2008072197A

JP2008072197A - 半導体集積回路装置

Info

Publication number: JP2008072197A
Application number: JP2006246812A
Authority: JP
Inventors: Hideki Yanagisawa; 英樹柳澤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-09-12
Filing date: 2006-09-12
Publication date: 2008-03-27

Abstract

【課題】インバータのレイアウト面積の増加を防止しながら、電源電圧などの電源変動があっても安定して動作させる。
【解決手段】ＣＭＯＳ構成からなるインバータ１は、ＰチャネルＭＯＳのトランジスタ２，３、およびＮチャネルＭＯＳのトランジスタ４からなり、これら電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列接続されている。これにより、ＰチャネルＭＯＳトランジスタのＯＮ抵抗が大きくなり、電源電圧ＶＣＣに依存しないほぼ一定のロジックレベルのインバータを実現することができる。
【選択図】図１

Description

本発明は、半導体集積回路装置に設けられたインバータの安定動作化技術に関し、特に、インバータの電源電圧依存性の低減に有効な技術に関する。

半導体集積回路装置には、ＰチャネルＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとＮチャネルＭＯＳトランジスタとを直列接続したＣ−ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ−ＭＯＳ）構成のインバータが広く備えられている。

このＣＭＯＳ構成のインバータは、入力ロジックレベルが電源電圧の上昇に伴って高くなることが知られているが、該インバータに入力ロジックレベルの電源電圧の依存性を持たせない技術として、たとえば、ＰチャネルＭＯＳトランジスタのゲート長ＬｇをＮチャネルＭＯＳトランジスタよりも大きくすることにより、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとのＯＮ抵抗比を調整するものがある。

ところが、上記のようなインバータにおける入力ロジックレベルの電源電圧依存性を解消する技術では、次のような問題点があることが本発明者により見い出された。

すなわち、ＰチャネルＭＯＳトランジスタのゲート長Ｌｇを大きくすることにより、該トランジスタの製造ばらつきによる動作遅延などが発生してしまう恐れがある。

また、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの駆動能力差が大きくなるために、ハイレベル信号の出力遅延時間（ＡＣ特性）が悪くなってしまうという問題がある。

さらに、ＡＣ特性を良好にするためには、ＰチャネルＭＯＳトランジスタのサイズを大きくせねばならず、それにより、レイアウト面積が大きくなってしまい、半導体集積回路装置における小型化が妨げられてしまうという問題がある。

本発明の目的は、インバータのレイアウト面積の増加を防止しながら、電源電圧などの電源変動があっても安定して動作させることのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、ＰチャネルＭＯＳからなる第１、および第２のトランジスタよりなる電源電圧側トランジスタと、ＮチャネルＭＯＳからなる第３のトランジスタよりなる基準電位側トランジスタとから構成され、電源電圧側トランジスタと基準電位側トランジスタとが電源電圧と基準電位との間に直列接続されたインバータを備え、電源電圧側トランジスタを第１のトランジスタと第２のトランジスタとが直列接続された構成にすることにより、ＯＮ抵抗値を大きくし、電源電圧に依存することなく、インバータのしきい値電圧を略一定とすることを特徴とする半導体集積回路装置。電源電圧側トランジスタのＯＮ抵抗を基準電位側トランジスタのＯＮ抵抗よりも大きくすることにより、電源電圧に依存することなく、該インバータのしきい値電圧を略一定とするものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記第１、および第２のトランジスタが、トランジスタのゲート幅を任意に可変することにより、高速動作を調整するものである。

また、本発明は、前記インバータが、半導体集積回路装置に設けられたプリドライバに用いられるものである。

さらに、本発明は、前記インバータが、半導体集積回路装置に設けられる基本論理ゲートに用いられるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）インバータのしきい値電圧をほぼ一定にしながら、広範囲の電源電圧に対応させることができる。

（２）また、電源ラインなどがノイズの影響などによって大きく変動してもインバータの動作を安定化させることができる。

（３）さらに、上記（１）、（２）により、半導体集積回路装置の信頼性を大幅に向上させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態によるインバータの回路図、図２は、図１のインバータの出力電圧とドレイン電流との関係を示した説明図、図３は、図２のインバータにおけるロジックレベルとＰチャネルＭＯＳトランジスタ、およびＮチャネルＭＯＳトランジスタの能力比との関係を示した説明図、図４は、インバータにおけるロジックレベルとＰチャネルＭＯＳトランジスタ、およびＮチャネルＭＯＳトランジスタの能力比との関係を示した説明図、図５は、図１のインバータを用いて構成されたプリドライバの一例を示す回路図、図６は、図５のプリドライバを用いて構成されたパワーＭＯＳＦＥＴの駆動回路の一例を示す回路図、図７は、図５のプリドライバを用いて構成されたパワーＭＯＳＦＥＴの駆動回路の他の例を示す回路図、図８は、図１のインバータにヒステリシス特性を持たせた一例を示す回路図である。

本実施の形態において、インバータ１は、半導体集積回路装置に設けられており、ＣＭＯＳ構成からなる。インバータ１は、図１に示すように、電源電圧側トランジスタとなるＰチャネルＭＯＳのトランジスタ２，３、および基準電位側トランジスタとなるＮチャネルＭＯＳのトランジスタ４から構成されている。

第１のトランジスタと機能するトランジスタ２の一方の接続部には、電源電圧ＶＣＣが供給されるように接続されており、該トランジスタ２の他方の接続部には、第２のトランジスタとして機能するトランジスタ３の一方の接続部が接続されている。

トランジスタ３の他方の接続部には、第３のトランジスタとして機能するトランジスタ４の一方の接続部が接続されており、該トランジスタ４の他方の接続部には、基準電位ＶＳＳが接続されている。トランジスタ２〜４のゲートには、入力信号ＶＩＮが入力されるように接続されている。また、トランジスタ３とトランジスタ４との接続部が、インバータ１の出力部となり、出力信号ＶＯＵＴが出力される。

図２は、インバータの出力電圧ＶＯＵＴと各トランジスタのドレイン電流Ｉｄとの関係を示した図であり、図３は、図２のインバータにおけるロジックレベルとＰチャネルＭＯＳトランジスタ、およびＮチャネルＭＯＳトランジスタの能力比との関係を示した図である。

図２において、横軸はインバータの出力電圧ＶＯＵＴを示し、縦軸は、トランジスタのドレイン電流を示している。また、実線は、ＮチャネルＭＯＳトランジスタの特性を示しており、点線は、ＯＮ抵抗を大きくしたＰチャネルＭＯＳトランジスタの特性をそれぞれ示している。

ＰチャネルＭＯＳトランジスタのＯＮ抵抗が大きくなった場合、図２に示すように、ＮチャネルＭＯＳトランジスタに比べて能力（ドレイン電流Ｉｄ）が落ちることになり、図３に示すように、インバータのしきい値電圧Ｖｔｈであるロジックレベル（図２の実線と点線とが交差している点）が飽和する領域となるようにＰチャネルＭＯＳトランジスタのＯＮ抵抗を設定することにより、電源電圧ＶＣＣの依存性をほぼなくすことができる。

図４は、インバータにおけるロジックレベルとＰチャネルＭＯＳトランジスタ、およびＮチャネルＭＯＳトランジスタの能力比との関係を示した図である。

図４において、実線は電源電圧ＶＣＣ１の、点線は電源電圧ＶＣＣ２、一点鎖線は電源電圧ＶＣＣ３の場合における関係を示しており、これら電源の電圧レベルは、電源電圧ＶＣＣ１＜電源電圧ＶＣＣ２＜電源電圧ＶＣＣ３となっている。

図示するように、ＰチャネルＭＯＳトランジスタのＯＮ抵抗を大きくして、ＰチャネルＭＯＳトランジスタの能力を小さくすることにより、電源電圧ＶＣＣ１〜ＶＣＣ３に依存しないほぼ一定のロジックレベルとなるインバータを実現することができる。

また、トランジスタ２，３によってＯＮ抵抗が大きくなると、トランジスタ２，３の動作遅延が生ずる場合がある。それにより、インバータ１のＨｉ信号の出力遅延が発生し、ＡＣ特性が悪くなってしまうことになる。

この場合には、たとえば、トランジスタ２，３のゲート幅Ｗｇを大きくすることにより、駆動速度を速めることが可能となり、ＡＣ特性の悪化を防止することが可能となる。また、トランジスタ２，３のゲート幅Ｗｇを大きくするだけであるので、トランジスタサイズの大型化を防止することが可能となり、レイアウト面積が大きくなることを防止することができる。

図５は、インバータ１を用いて構成されたプリドライバ５の回路例を示す図である。

プリドライバ５は、図５に示すように、インバータ１、およびインバータ６〜９から構成されている。インバータ６，７，８〜９は、ＰチャネルＭＯＳからなるトランジスタ１０，１１，１２，１３とＮチャネルＭＯＳからなるトランジスタ１４，１５，１６，１７からそれぞれ構成されている。

これらトランジスタ１０〜１７は、たとえば、電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列接続されている。また、インバータ１についても、トランジスタ２〜４が電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列接続されている。

また、インバータ１の入力部には、入力電圧ＶＩＮが入力されるように接続されており、該インバータ１の出力部には、インバータ６の入力部が接続されている。インバータ６の出力部には、インバータ７の入力部が接続されている。

同様に、インバータ７の出力部には、インバータ８の入力部が接続されており、該インバータ８の出力部には、インバータ９の入力部が接続されている。そして、インバータ９の出力部が、プリドライバ５の出力部となり、出力電圧ＶＯＵＴが出力される。

図６、および図７は、パワーＭＯＳＦＥＴ１８のプリドライバとしてプリドライバ５を用いた場合の回路例である。

図６に示すように、プリドライバ５には、電源電圧ＶＣＣｐ（たとえば、１０Ｖ〜３０Ｖ程度）が供給されており、プリドライバ５の入力部には、たとえば、５Ｖの入力電圧ＶＩＮが入力されるように接続されている。

また、インバータ１の出力部には、パワーＭＯＳＦＥＴ１８のゲートに接続されており、該パワーＭＯＳＦＥＴ１８の一方の接続部には、電源電圧ＶＣＣｐが接続されている。そして、プリドライバ５から出力されたＨｉ／Ｌｏ信号によってパワーＭＯＳＦＥＴ１８をＯＮ／ＯＦＦさせる。

また、図７においても同様に、プリドライバ５には、電源電圧ＶＣＣｐ（たとえば、１０Ｖ〜３０Ｖ程度）が供給されており、プリドライバ５の入力部には、５Ｖの入力電圧ＶＩＮが入力されるように接続されている。

プリドライバ５の出力部には、パワーＭＯＳＦＥＴ１８のゲートに接続されており、該パワーＭＯＳＦＥＴ１８の一方の接続部には、負荷を介して電源電圧ＶＣＣｐが接続されている。

また、パワーＭＯＳＦＥＴ１８の他方の接続部には、基準電位ＶＳＳが接続されている。そして、プリドライバ５から出力されたＨｉ／Ｌｏ信号によってパワーＭＯＳＦＥＴ１８をＯＦＦ／ＯＮさせる。

このように、インバータ１を用いてプリドライバ５などを構成することにより、半導体集積回路装置の動作電圧（たとえば、５Ｖ程度）で、電源電圧ＶＣＣｐなどの高電圧電源のパワーＭＯＳＦＥＴ１８などを駆動することが可能となる。

それにより、半導体集積回路装置にレベルシフタなどが不要となり、該半導体集積回路装置の大型化やコスト増を防止することができる。

また、インバータ１は、上記したプリドライバなどとして用いられるプリドライバ５以外にも、たとえば、論理積回路、否定論理積回路、論理和回路、否定論理和回路、あるいはバッファなどの様々な基本論理ゲートの一部として適用することも可能である。

さらに、図８に示すように、インバータ１にＰチャネルＭＯＳのトランジスタ１９を新たに追加接続するだけで、ヒステリシス特性を有するインバータを実現することができる。

この場合、トランジスタ１９の一方の接続部は、トランジスタ２とトランジスタ３との接続部に接続されており、該トランジスタ１９の他方の接続部には、基準電位ＶＳＳが接続されている。また、トランジスタ１９のゲートには、トランジスタ３とトランジスタ４の接続部ＶＯＵＴが接続されている。

このように、トランジスタ１９のみを追加した最小素子数でヒステリシス特性を持たせた基本論理ゲートを実現することができるので、レイアウト面積を大幅に小さくすることができる。

それにより、本実施の形態によれば、ロジックレベルをほぼ一定にしながら、広範囲の電源電圧ＶＣＣに対応することができるので、電源ラインが大きく変動してもインバータ１の動作を安定化させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、インバータにおける安定動作化の技術に適している。

本発明の一実施の形態によるインバータの回路図である。図１のインバータの出力電圧とドレイン電流との関係を示した説明図である。図２のインバータにおけるロジックレベルとＰチャネルＭＯＳトランジスタ、およびＮチャネルＭＯＳトランジスタの能力比との関係を示した説明図である。インバータにおけるロジックレベルとＰチャネルＭＯＳトランジスタ、およびＮチャネルＭＯＳトランジスタの能力比との関係を示した説明図である。図１のインバータを用いて構成されたプリドライバの一例を示す回路図である。図５のプリドライバを用いて構成されたパワーＭＯＳＦＥＴの駆動回路の一例を示す回路図である。図５のプリドライバを用いて構成されたパワーＭＯＳＦＥＴの駆動回路の他の例を示す回路図である。図１のインバータにヒステリシス特性を持たせた一例を示す回路図である。

符号の説明

１インバータ
２トランジスタ
３トランジスタ
４トランジスタ
５プリドライバ
６〜９インバータ
１０，１１，１２，１３トランジスタ
１４，１５，１６，１７トランジスタ
１８パワーＭＯＳＦＥＴ
１９トランジスタ

Claims

ＰチャネルＭＯＳからなる第１、および第２のトランジスタよりなる電源電圧側トランジスタと、ＮチャネルＭＯＳからなる第３のトランジスタよりなる基準電位側トランジスタとから構成され、前記電源電圧側トランジスタと前記基準電位側トランジスタとが電源電圧と基準電位との間に直列接続されたインバータを備え、
前記電源電圧側トランジスタを前記第１のトランジスタと前記第２のトランジスタとが直列接続された構成にすることにより、ＯＮ抵抗値を大きくし、電源電圧に依存することなく、前記インバータのしきい値電圧を略一定とすることを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、
前記第１、および第２のトランジスタは、
トランジスタのゲート幅を任意に可変することにより、高速動作を調整することを特徴とする半導体集積回路装置。
請求項１または２記載の半導体集積回路装置において、
前記インバータは、プリドライバに用いられることを特徴とする半導体集積回路装置。
請求項１または２記載の半導体集積回路装置において、
前記インバータは、
前記半導体集積回路装置に設けられる基本論理ゲートに用いられることを特徴とする半導体集積回路装置。