WO2013002189A1 - バッファ回路および表示装置 - Google Patents

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inverter
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大河　寛幸
佐々木　寧
村上　祐一郎
松田　英二
成 古田
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シャープ株式会社
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    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions

Definitions

  • the present invention relates to a buffer circuit driven at high speed and a display device including the same.
  • liquid crystal display devices are required to have higher reliability due to higher processing speed due to higher definition of liquid crystal panels and diversification of driving methods.
  • it is important to improve the reliability of various circuits mounted on the periphery of the liquid crystal panel for driving the liquid crystal panel.
  • FIG. 22 is a block diagram showing a configuration of a conventional liquid crystal display device 900.
  • a liquid crystal display device 900 includes a display panel 901, a data signal line driver circuit (SD) 902, a scanning signal line driver circuit (GD) 903, a storage capacitor line driver circuit (not shown), and a display.
  • a control circuit (DCC) 904 is provided.
  • a configuration of a scanning signal line driver circuit 903 that supplies a gate signal (scanning signal) to the scanning signal line GL of the display panel 901 will be described.
  • the scanning signal line driving circuit 903 includes a shift register SR having a plurality of stages and inverters provided corresponding to the outputs of the respective stages of the shift register SR.
  • the shift register SR is configured by connecting m unit circuits (m is an integer of 2 or more) in multiple stages.
  • the unit circuit SRi has a clock terminal (CKB terminal), a setting terminal (SB terminal), an initialization terminal (INITB terminal), and an output terminal (OUTB terminal).
  • the shift register SR is supplied with a start pulse GSP, a two-phase gate clock signal GCK1B / GCK2B, an initialization signal INITB, a switching signal UD / UDB, and the like from the display control circuit 904.
  • the start pulse GSP is given to the SB terminal of the first stage unit circuit SR1.
  • the gate clock signal GCK1B is supplied to the CKB terminal of the odd-numbered unit circuit SRi
  • the gate clock signal GCK2B is supplied to the CKB terminal of the even-numbered unit circuit SRi.
  • the initialization signal INITB is given to the INITB terminal of each unit circuit SRi.
  • An output (OUTB signal) from the OUTB terminal of each unit circuit SRi is supplied as a gate signal to the corresponding scanning signal line GL of the display panel 901 via the inverter.
  • the OUTB signal from the n-th unit circuit SRn is supplied to the n-th scanning signal line GLn via an inverter.
  • the shift register SR is provided with an up / down switch UDSW corresponding to each stage.
  • the up / down switch UDSW supplies the OUTB signal from the unit circuit SRi to the SB terminal of the next unit circuit SRi or the SB terminal of the previous unit circuit SRi based on the applied switching signal UD / UDB.
  • the OUTB signal from the unit circuit SRn at the nth stage is the SB terminal of the unit circuit SR (n + 1) at the (n + 1) th stage or the unit circuit SR (n ⁇ 1) at the (n ⁇ 1) th stage circuit SRn. Supplied to the SB terminal.
  • the shift register SR can shift in both directions.
  • FIG. 23 is a circuit diagram showing a configuration of the unit circuit SRi of the shift register SR.
  • the unit circuit SRi includes an RS type flip-flop FF, two analog switches ASW1 and ASW2, a NAND circuit, and an inverter.
  • the SB terminal of the flip-flop FF is connected to the SB terminal of the unit circuit SRi, and the QB terminal of the flip-flop FF is connected to one input of the NAND circuit.
  • the output of the NAND circuit is connected to the input of the inverter, the P channel side gate of the analog switch ASW1, and the N channel side gate of the analog switch ASW2, and the output of the inverter is the N channel side gate of the analog switch ASW1 and the analog switch ASW2. It is connected to the P channel side gate.
  • One conduction electrode of the analog switch ASW1 is connected to the power supply terminal (Vdd), and one conduction electrode of the analog switch ASW2 is connected to the CKB terminal of the unit circuit SRi.
  • the other conducting electrode of the analog switch ASW1, the other conducting electrode of the analog switch ASW2, the other input of the NAND circuit, and the RB terminal of the flip-flop FF are connected to the OUTB terminal which is the output terminal of the unit circuit SRi. ing.
  • the analog switches ASW1 and ASW2 of each unit circuit SRi are formed in a small size because they are configured in the shift register SR.
  • the wiring of the gate clock signals GCK1B and GCK2B is connected to the CKB terminal of each unit circuit SRi, that is, the analog switch ASW2.
  • the wiring of the gate clock signals GCK1B and GCK2B becomes a wiring that is directly input from the input terminal of the display panel 901, and there is a high possibility of causing electrostatic breakdown.
  • a buffer circuit having a large size is provided between the display control circuit 904 and the scanning signal line driver circuit 903, and the gate clock signals GCK1B and GCK2B once passed through the buffer circuit are used as the shift register SR. Is supplied to each unit circuit SRi.
  • FIG. 24 shows an example of the buffer circuit 910.
  • the buffer circuit 910 receives the gate clock signal GCK1, inputs a three-stage inverter for outputting the gate clock signal GCK1B, and receives the gate clock signal GCK2 to generate the gate clock signal GCK2B. And a three-stage inverter for output.
  • FIG. 25 shows the configuration of the inverter 911 configured in the buffer circuit 910.
  • the inverter 911 includes a CMOS circuit in which gate terminals and drain terminals of a P-channel transistor p1 and an N-channel transistor n1 are connected to each other.
  • the transistor p1 has a structure shown in FIGS. 25B (plan view) and (c) (sectional view)
  • the transistor n1 has a structure shown in FIGS. 25B (plan view) and (d) (sectional view).
  • the frame rate of the liquid crystal display device 900 is about 60 Hz. Therefore, the unit circuit SRi of the shift register SR is driven once per frame in order to output a gate signal to the scanning signal line GL of the display panel 901, and thus is driven at about 60 Hz.
  • the gate clock signals GCK1 and GCK2 (GCK1B and GCK2B) are driven at several tens of KHz due to the effect of increasing the speed of the liquid crystal panel.
  • the drive frequency of the buffer circuit 910 that receives the gate clock signals GCK1 and GCK2 is several tens of KHz, which is significantly higher than the unit circuit SRi of the shift register SR.
  • the buffer circuit 910 having a high driving frequency is used for a long period of time, a through current flows through the inverter due to the switching operation, and the driving capability of the transistor is lowered. Further, since the number of times the transistor is switched increases and the amount of current accumulated increases, the transistor deteriorates. As a result, a malfunction of the circuit is caused, so that the buffer circuit 910 has a problem of low reliability.
  • the above problem is not limited to the buffer circuit 910 that sends out the gate clock signals GCK1B and GCK2B, but a high-frequency signal (for example, to the data signal line driver circuit 902) supplied from the display control circuit 904 to each driver circuit.
  • a buffer circuit that sends out a source clock signal and a polarity signal to the storage capacitor wiring driving circuit. Therefore, the above problem has a great influence on the reliability of the entire liquid crystal display device.
  • the present invention has been made in view of the above-described conventional problems, and an object thereof is to provide a buffer circuit and a display device having high reliability without increasing an element formation area.
  • the buffer circuit of the present invention provides A buffer circuit composed of at least one stage of inverter that receives a first signal and outputs a second signal based on the first signal to a target circuit including at least a transistor;
  • the inverter includes a CMOS circuit in which gate terminals and drain terminals of a P-channel first transistor portion and an N-channel second transistor portion are connected to each other.
  • the driving frequency of the CMOS circuit is higher than the driving frequency of the target circuit.
  • At least one of the first transistor section and the second transistor section includes a plurality of transistors of the same channel type, gate terminals connected to each other, and a drain region and a source region between the transistors being the same semiconductor It is characterized by having a structure composed of layers.
  • the voltage between the source and the drain per transistor can be reduced as compared with the case where the P channel side / N channel side of the CMOS circuit is formed by one transistor.
  • the amount of current per one transistor can be reduced. Therefore, reliability can be improved in the inverter, and hence in the buffer circuit.
  • the number of transistor elements is increased as compared with a conventional buffer circuit (a CMOS inverter composed of one P-channel transistor and one N-channel transistor).
  • a conventional buffer circuit a CMOS inverter composed of one P-channel transistor and one N-channel transistor.
  • the area of the buffer circuit configured in a relatively very small area is slightly increased, and the entire circuit area is increased. It does not have a great influence on.
  • only the buffer circuit that is driven at a high speed, which is a portion where deterioration is significant has a high withstand voltage structure, so that high reliability can be realized without increasing the element formation area. .
  • the buffer circuit of the present invention provides A buffer circuit composed of at least one stage of inverter that receives a first signal and outputs a second signal based on the first signal to a target circuit including at least a transistor;
  • the inverter includes a CMOS circuit in which gate terminals and drain terminals of a P-channel first transistor and an N-channel second transistor are connected to each other.
  • the driving frequency of the CMOS circuit is higher than the driving frequency of the target circuit, At least one of the first transistor and the second transistor has a channel length larger than a channel length of a transistor included in the target circuit.
  • the amount of current per channel width can be reduced as compared with the case where the channel length is not increased.
  • the channel length is not increased.
  • hot carriers are less likely to be generated, and the transistor is less likely to deteriorate. Therefore, reliability can be improved in the inverter, and hence in the buffer circuit.
  • the channel length of the transistor is longer than that of the conventional buffer circuit (CMOS inverter including one P-channel transistor and one N-channel transistor).
  • CMOS inverter including one P-channel transistor and one N-channel transistor.
  • the area of the buffer circuit configured in a relatively very small area is slightly increased. It does not have a great influence on the area. In other words, only the buffer circuit that is driven at a high speed, which is a portion where deterioration is significant, has a high withstand voltage structure, so that high reliability can be realized without increasing the element formation area. .
  • At least one of the first transistor portion and the second transistor portion includes a plurality of transistors of the same channel type, gate terminals connected to each other, and transistors
  • the drain region and the source region are formed in the same semiconductor layer.
  • the buffer circuit of the present invention has a configuration in which at least one of the first transistor and the second transistor has a channel length larger than the channel length of the transistor included in the target circuit.
  • FIG. 1 is a block diagram illustrating a schematic configuration of a liquid crystal display device according to Embodiment 1.
  • FIG. FIG. 2 is a circuit diagram of a unit circuit of a shift register included in the scanning signal line drive circuit shown in FIG. 1. 2 is a timing chart during operation of a scanning signal line drive circuit of the liquid crystal display device of FIG. 1.
  • FIG. 2 is a circuit diagram illustrating a configuration of a buffer of the liquid crystal display device of FIG. 1.
  • FIG. 5 is a circuit diagram illustrating a configuration example of a buffer in FIG. 4.
  • FIG. 5 is a circuit diagram showing another configuration example of the buffer in FIG. 4.
  • 2A and 2B are diagrams of an inverter included in the buffer circuit according to the first embodiment, where FIG. 3A illustrates a circuit configuration, FIG.
  • FIG. 4 is a diagram of an inverter included in a buffer circuit according to a second embodiment, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side. .
  • FIG. 4 is a diagram of an inverter included in a buffer circuit according to a third embodiment, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side. .
  • FIG. 4 is a diagram of an inverter included in a buffer circuit according to a third embodiment, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side. .
  • FIG. 7 is a diagram of an inverter included in a buffer circuit according to a fourth embodiment, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side.
  • FIG. 10 is a diagram of an inverter included in a buffer circuit according to a fifth embodiment, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side. .
  • FIG. 10 is a diagram of an inverter included in a buffer circuit according to a fifth embodiment, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side. .
  • FIG. 10 is a diagram of an inverter included in a buffer circuit according to a sixth embodiment, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side. .
  • FIG. 10 is a diagram of an inverter included in a buffer circuit according to a seventh embodiment, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side. .
  • FIG. 10 is a diagram of an inverter included in a buffer circuit according to a sixth embodiment, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side. .
  • FIG. 10 is a diagram of an inverter included in a buffer circuit according to an eighth embodiment, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side. .
  • FIG. 10 is a diagram of an inverter included in a buffer circuit according to a ninth embodiment, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side. .
  • FIG. 10 is a diagram of an inverter included in a buffer circuit according to an eighth embodiment, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side. .
  • FIG. 10 is a diagram of an inverter included in a buffer circuit according to a tenth embodiment, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side.
  • FIG. 18 is a diagram of an inverter included in a buffer circuit according to Example 11, where (a) shows a circuit configuration, (b) shows a cross-sectional structure on the P-channel side, and (c) shows a cross-sectional structure on the N-channel side.
  • FIG. 6 is a block diagram illustrating a schematic configuration of a liquid crystal display device according to a second embodiment.
  • FIG. 19 is a block diagram illustrating another configuration of the liquid crystal display device of FIG. 18.
  • FIG. 6 is a block diagram illustrating a schematic configuration of a liquid crystal display device according to a third embodiment.
  • FIG. 21 is a circuit diagram illustrating a configuration of a buffer circuit of the liquid crystal display device of FIG. 20. It is a block diagram which shows schematic structure of the conventional liquid crystal display device.
  • FIG. 23 is a circuit diagram of a unit circuit of a shift register included in the scanning signal line drive circuit shown in FIG. It is a circuit diagram which shows the structure of the buffer circuit with which the conventional liquid crystal display device of FIG. 22 is equipped.
  • FIG. 25 is a diagram of an inverter included in the buffer circuit of FIG.
  • FIG. 1 is a block diagram showing the configuration of the liquid crystal display device 100 of the present embodiment.
  • a liquid crystal display device 100 includes an active matrix display panel 101, a data signal line driver circuit (SD) 102, a scanning signal line driver circuit (GD) 103, and a storage capacitor line driver circuit (not shown). ), A display control circuit (DCC) 104, and a buffer (BUF) 110.
  • Each drive circuit (display drive circuit) may be formed monolithically on the pixel circuit and the active matrix substrate.
  • the display panel 101 is configured by sandwiching liquid crystal between an active matrix substrate (not shown) and a counter substrate, and has a large number of pixels arranged in a matrix.
  • the display panel 101 includes a scanning signal line (gate line) GL, a storage capacitor line (CS line) CSL, a data signal line (source line) SL, a thin film transistor (Thin FilmorTransistor; hereinafter “TFT”) on an active matrix substrate.
  • TFT Thin FilmorTransistor
  • a pixel electrode the n-th scanning signal line / retention capacitor wiring is referred to as GLn / CSLn
  • the i-th data signal line is referred to as SLi. I and n are integers of 2 or more.
  • One scanning signal line GL is formed in each row so as to be parallel to each other in the row direction (lateral direction), and the data signal line SL is arranged in each column so as to be parallel to each other in the column direction (vertical direction).
  • the TFT and the pixel electrode are formed corresponding to each intersection of the scanning signal line GL and the data signal line SL, and the gate electrode of the TFT is the scanning signal line GL, the source electrode is the data signal line SL, the drain is The electrodes are connected to the pixel electrodes, respectively.
  • the pixel electrode forms a capacitor (including a liquid crystal capacitor) through a liquid crystal with the common line.
  • the gate of the TFT is turned on by the gate signal (scanning signal) supplied to the scanning signal line GL, the source signal (data signal) from the data signal line SL is written to the pixel electrode, and the pixel electrode is written to the source signal.
  • the gate signal scanning signal
  • the source signal data signal
  • the pixel electrode is written to the source signal.
  • One storage capacitor line CSL is formed in each row so as to be parallel to each other in the row direction (lateral direction), and is arranged to make a pair with the scanning signal line GL.
  • Each storage capacitor line CSL is capacitively coupled to the pixel electrode by forming a storage capacitor between the pixel electrode arranged in each row.
  • the display panel 101 having the above configuration is driven by the data signal line driving circuit 102, the scanning signal line driving circuit 103, and the storage capacitor line driving circuit.
  • the display control circuit 104 supplies various signals necessary for driving the display panel 101 to the data signal line driving circuit 102, the scanning signal line driving circuit 103, and the storage capacitor line driving circuit.
  • the horizontal scanning period of each row is sequentially assigned, and each row is sequentially scanned.
  • the scanning signal line driving circuit 103 sequentially outputs a gate signal for turning on the TFT to the scanning signal line GL of the row in synchronization with the horizontal scanning period of each row. Details of the scanning signal line driving circuit 103 will be described later.
  • the data signal line driving circuit 102 outputs a source signal to each data signal line SL.
  • a source signal supplied from the outside of the liquid crystal display device 100 to the data signal line driving circuit 102 via the display control circuit 104 is assigned to each column in the data signal line driving circuit 102 and subjected to boosting or the like. Signal.
  • the storage capacitor line drive circuit supplies a high level signal (Vcsh) or a low level signal (Vcsl) to each storage capacitor line CSL based on an output signal (gate signal) from the scanning signal line drive circuit 103.
  • the display control circuit 104 controls the data signal line driving circuit 102, the scanning signal line driving circuit 103, and the storage capacitor wiring driving circuit described above, so that a gate signal, a source signal, and a CS signal are respectively output from these circuits. Output.
  • the display control circuit 104 generates various control signals for performing the above control and outputs them at a predetermined frequency. Examples of the various control signals include the above-described gate clock signals GCK1 and GCK2, an initialization signal INIT, and a switching signal UD and UDB.
  • the scanning signal line drive circuit 103 includes a shift register SR (target circuit) having a plurality of stages, and inverters provided corresponding to outputs of the respective stages of the shift register SR.
  • SR target circuit
  • the shift register SR is configured by connecting m unit circuits (m is an integer of 2 or more) in multiple stages.
  • the unit circuit SRi has a clock terminal (CKB terminal), a setting terminal (SB terminal), an initialization terminal (INITB terminal), and an output terminal (OUTB terminal).
  • CKB terminal clock terminal
  • SB terminal setting terminal
  • IITB terminal initialization terminal
  • OUTB terminal an output terminal
  • a signal input / output via each terminal is referred to by the same name as the terminal (for example, a signal input via the clock terminal CK is referred to as a clock signal CK).
  • the shift register SR is supplied with a start pulse GSP, a two-phase gate clock signal GCK1B / GCK2B, an initialization signal INITB, a switching signal UD / UDB, and the like.
  • the start pulse GSP is given to the SB terminal of the first stage unit circuit SR1.
  • the gate clock signal GCK1B is supplied to the CKB terminal of the odd-numbered unit circuit SRi, and the gate clock signal GCK2B is supplied to the CKB terminal of the even-numbered unit circuit SRi.
  • the initialization signal INITB is given to the INITB terminal of each unit circuit SRi.
  • An output (OUTB signal) from the OUTB terminal of each unit circuit SRi is supplied as a gate signal to the corresponding scanning signal line GL of the display panel 101 via the inverter.
  • the OUTB signal from the n-th unit circuit SRn is supplied to the n-th scanning signal line GLn via an inverter.
  • the shift register SR is provided with an up / down switch UDSW corresponding to each stage.
  • the up / down switch UDSW supplies the OUTB signal from the unit circuit SRi to the SB terminal of the subsequent unit circuit SRi or the SB terminal of the previous unit circuit SRi based on the supplied switching signal UD / UDB.
  • the OUTB signal from the unit circuit SRn is supplied to the SB terminal of the subsequent unit circuit SR (n + 1) or the SB terminal of the previous unit circuit SR (n ⁇ 1).
  • FIG. 2 is a circuit diagram showing a configuration of the unit circuit SRi of the shift register SR.
  • the unit circuit SRi includes an RS type flip-flop FF, two analog switches ASW1 and ASW2, a NAND circuit, and an inverter.
  • the SB terminal of the flip-flop FF is connected to the SB terminal of the unit circuit SRi, and the OUTB signal from the preceding unit circuit SR (n + 1) or the OUTB signal from the following unit circuit SR (n ⁇ 1) is set. Input as a signal.
  • One input terminal of the NAND circuit is connected to the QB terminal of the flip-flop FF, and the other input terminal is connected to the OUTB terminal of the unit circuit SRi.
  • the output terminal (internal signal M) of the NAND circuit is connected to the input of the inverter, the P-channel side gate of the analog switch ASW1 and the N-channel side gate of the analog switch ASW2, and the output of the inverter is the N-channel side of the analog switch ASW1
  • the gate is connected to the P channel side gate of the analog switch ASW2.
  • the power supply voltage Vdd is supplied to one conduction electrode of the analog switch ASW1, and one conduction electrode of the analog switch ASW2 is connected to the CKB terminal of the unit circuit SRi.
  • the other conducting electrode of the analog switch ASW1 and the other conducting electrode of the analog switch ASW2 are connected to the RB terminal of the flip-flop FF and the other input terminal of the NAND circuit, and to the OUTB terminal of the unit circuit SRi. ing.
  • the unit circuit SRi since the OUTB signal of the unit circuit SRi is input as a reset signal to the RB terminal of the flip-flop FF, the unit circuit SRi functions as a self-reset type flip-flop.
  • FIG. 3 is a timing chart during operation of the scanning signal line driving circuit 103.
  • FIG. 3 shows input / output signals in the (n ⁇ 1) th unit circuit SRn ⁇ 1, the nth unit circuit SRn, and the (n + 1) th unit circuit SRn + 1 when downshifting.
  • the normal operation of the unit circuit SRn will be mainly described.
  • INITB is an initialization signal
  • GSPB is a start pulse.
  • POL is a polarity signal whose polarity is inverted every horizontal scanning period (1H).
  • GCK1B and GCK2B are two-phase gate clock signals.
  • SBn ⁇ 1, SBn, and SBn + 1 indicate the potentials of the SB terminals of the unit circuit SRn ⁇ 1, the unit circuit SRn, and the unit circuit SRn + 1 of the shift register SR, respectively.
  • RBn ⁇ 1, RBn, and RBn + 1 indicate the potentials of the RB terminals of the unit circuit SRn ⁇ 1, the unit circuit SRn, and the unit circuit SRn + 1 of the shift register SR, respectively.
  • QBn ⁇ 1, QBn, and QBn + 1 indicate the potential of the QB terminal of the flip-flop FF of the unit circuit SRn ⁇ 1, unit circuit SRn, and unit circuit SRn + 1 of the shift register SR, respectively.
  • OUTBn ⁇ 1, OUTBn, and OUTBn + 1 indicate the potentials of the OUTB terminals of the unit circuit SRn ⁇ 1, unit circuit SRn, and unit circuit SRn + 1 of the shift register SR, respectively. Note that a period from the output of the OUTB signal to the output of the next OUTB signal at the OUTB terminal corresponds to one vertical scanning period (one frame: 1 V).
  • the SB signal (the previous stage OUTB signal) input to the unit circuit SRn changes from high level (inactive) to low level (active)
  • the output QB of the flip-flop FF changes from high level to low level
  • NAND The internal signal M, which is the output of the circuit, goes from low level to high level.
  • the analog switch ASW2 is turned on, and the input of the CKB terminal (here, the gate clock signal GCK2B) is output to the OUTB terminal.
  • the OUTB signal goes high.
  • the high level internal signal M is output from the NAND circuit, and the OUTB signal becomes high level.
  • the gate clock signal GCK2B becomes low level
  • the OUTB signal becomes low level
  • the flip-flop FF is reset, and the output QB changes from low level to high level. Since the NAND circuit receives the high-level output QB and the low-level output OUTB, the internal signal M maintains the high level and the OUTB signal maintains the low level.
  • the gate clock signal GCK2B changes from the low level to the high level
  • the OUTB signal changes to the high level, and the high level output QB and the high level output OUTB are input to the NAND circuit. Switch to low level.
  • FIG. 4 is a circuit block diagram illustrating a configuration example of the buffer 110.
  • the buffer 110 includes a buffer circuit 111 and a control circuit 112.
  • the buffer 110 includes three input terminals (GCK1, GCK2, and INIT terminals) for inputting the gate clock signals GCK1 and GCK2 (first signal) and the initialization signal INIT, respectively, and the gate clock signals GCK1B and GCK2B ( The second signal) and three output terminals (GCK1B terminal, GCK2B terminal, INITB terminal) for outputting the initialization signal INITB, respectively.
  • the buffer circuit 111 is a buffer that outputs the gate clock signals GCK1B and GCK2B to the shift register SR of the scanning signal line driving circuit 103.
  • the buffer circuit 111 includes a three-stage inverter for outputting the gate clock signal GCK1B and a three-stage inverter for outputting the gate clock signal GCK2B.
  • the output of the third-stage inverter that outputs the gate clock signal GCK1B is connected to the GCK1B terminal.
  • the output of the third-stage inverter that outputs the gate clock signal GCK2B is connected to the GCK2B terminal.
  • the control circuit 112 is provided before the buffer circuit 111, outputs an initialization signal INITB for performing initialization, and controls the output of the buffer circuit 111 in accordance with the output of the initialization signal INITB. .
  • the control circuit 112 has a configuration as shown in FIG. 5, for example.
  • the gate clock signals GCK1B and GCK2B may be fixed at a high level.
  • the control circuit 112 shown in FIG. 5 corresponds to this, and includes two P-channel transistors p11 and p12, four N-channel transistors n11 to n14, and three inverters.
  • the source terminal of the transistor p11 and the drain terminal of the transistor n11 are connected to the GCK1 terminal.
  • the drain terminal of the transistor p11 and the source terminal of the transistor n11 are connected to the CK1 terminal of the control circuit 112.
  • the drain terminal of the transistor n13 is connected to the CK1 terminal of the control circuit 112, and the source terminal is connected to the power supply terminal (Vss).
  • the source terminal of the transistor p12 and the drain terminal of the transistor n12 are connected to the GCK2 terminal.
  • the drain terminal of the transistor p12 and the source terminal of the transistor n12 are connected to the CK2 terminal of the control circuit 112.
  • the drain terminal of the transistor n14 is connected to the CK2 terminal of the control circuit 112, and the source terminal is connected to the power supply terminal (Vss).
  • the INIT terminal is connected to the gate terminals of the transistors p11, n13, p12, and n14, is connected to the gate terminal of the transistor n11 via an inverter, is connected to the gate terminal of the transistor n12 via the inverter, and is connected via the inverter.
  • the CK1 terminal and the CK2 terminal of the control circuit 112 are connected to the input of each first stage inverter of the buffer circuit 111, respectively.
  • the INITB terminal of the control circuit 112 is connected to the INITB terminal of the buffer 110.
  • the control circuit 112 receives the gate clock signals GCK1 and GCK2 and the initialization signal INIT, respectively, and outputs the input gate clock signal GCK1 from the CK1 terminal when the initialization signal INIT is at a low level (inactive). At the same time, the input gate clock signal GCK2 is output from the CK2 terminal, and the initialization signal INITB is set to high level (inactive). On the other hand, when the initialization signal INIT is high level (active), the potentials of the CK1 terminal and the CK2 terminal are set to low level (Vss), and the initialization signal INITB is set to low level (active).
  • the buffer circuit 111 when the initialization signal INIT is at the low level, the buffer circuit 111 outputs the gate clock signals GCK1B and GCK2B that are the inverted potentials of the gate clock signals GCK1 and GCK2, and the initialization signal INIT is at the high level. At this time, the gate clock signals GCK1B and GCK2B fixed at a high level are output.
  • the buffer 110 having the above-described configuration, it is possible to appropriately send out the gate clock signals GCK1B and GCK2B during normal operation and to fix the gate clock signals GCK1B and GCK2B to a high level during initialization. Yes.
  • the gate clock signals GCK1 and GCK2 are driven at several tens of KHz. Therefore, the driving frequency of the buffer circuit 111 that receives the gate clock signals GCK1 and GCK2 and outputs the gate clock signals GCK1B and GCK2B is several tens of KHz.
  • the inside of the shift register of the scanning signal line driving circuit 103 (the signal of each stage such as the SB signal) is driven once per frame, and is therefore driven at about 60 Hz.
  • control circuit provided before the buffer circuit 111 is not limited to the control circuit 112.
  • the gate clock signals GCK1B and GCK2B are not limited to being initialized but may need to be adjusted to a predetermined potential level when the switching signals UD and UDB are activated.
  • FIG. 6 shows a configuration of a buffer 120 that is a modification of the buffer 110.
  • the buffer 120 includes a buffer circuit 111 and a control circuit 122.
  • the buffer 120 includes five input terminals (two GCK1 terminals, two GCK2 terminals, and UD terminals) for inputting the gate clock signals GCK1 and GCK2 and the switching signal UD, the gate clock signals GCK1B and GCK2B, and the switching signal UD.
  • -It has four output terminals (GCK1B terminal, GCK2B terminal, UD terminal, UDB terminal) that respectively output UDB.
  • the control circuit 122 is provided in the preceding stage of the buffer circuit 111, outputs a switching signal UD / UDB for switching the shift direction of the shift register SR, and also outputs the switching signal UD / UDB according to the output of the switching signal UD / UDB. Control the output.
  • the control circuit 122 shown in FIG. 6 corresponds to this, and includes four P-channel transistors p21 to p24, four N-channel transistors n21 to n24, and one inverter.
  • the source terminal of the transistor p21 and the drain terminal of the transistor n21 are connected to one GCK1 terminal.
  • the source terminal of the transistor p22 and the drain terminal of the transistor n22 are connected to one GCK2 terminal.
  • the source terminal of the transistor p23 and the drain terminal of the transistor n23 are connected to the other GCK1 terminal.
  • the source terminal of the transistor p24 and the drain terminal of the transistor n24 are connected to the other GCK2 terminal.
  • the drain terminal of the transistor p21, the source terminal of the transistor n21, the drain terminal of the transistor p22, and the source terminal of the transistor n22 are connected to the input of the first-stage inverter for outputting the gate clock signal GCK1B of the buffer circuit 111.
  • the drain terminal of the transistor p23, the source terminal of the transistor n23, the drain terminal of the transistor p24, and the source terminal of the transistor n24 are connected to the input of the first stage inverter for outputting the gate clock signal GCK2B of the buffer circuit 111.
  • the UD terminals are connected to the transistors n21, p22, p23, and n24 and the output UD terminals, respectively, and are connected to the transistors p21, n22, n23, and p24, and the output UDB terminal via the inverter, respectively. .
  • the control circuit 122 receives the gate clock signals GCK1 and GCK2 and the switching signal UD, respectively.
  • the switching signal UD When the switching signal UD is at a high level (active), the control circuit 122 receives the input gate clock signal GCK1 and the gate clock signal GCK1B of the buffer circuit 111. The signal is supplied to an inverter for output, and the input gate clock signal GCK2 is supplied to an inverter for outputting the gate clock signal GCK2B of the buffer circuit 111.
  • the switching signal UD is at a low level (inactive)
  • the input gate clock signal GCK2 is supplied to the inverter for outputting the gate clock signal GCK1B of the buffer circuit 111, and the gate clock signal GCK1 is supplied to the buffer circuit.
  • 111 is supplied to an inverter for outputting a gate clock signal GCK2B.
  • the buffer 120 having the above-described configuration, when the switching signals UD and UDB are output, the phases of the gate clock signals GCK1B and GCK2B can be appropriately switched and supplied.
  • the notable configuration of the present invention is the configuration of the buffer circuit 111, specifically, the configuration of the inverter.
  • the inverter will be described.
  • FIG. 7 is a diagram illustrating a configuration of the inverter 11.
  • the inverter 11 includes a CMOS including P-channel transistors T1 and T2 (first transistor portion) and N-channel transistors T3 and T4 (second transistor portion). It is constituted by a circuit.
  • the source terminal of the transistor T1 is connected to the power supply terminal (Vdd), the drain terminal of the transistor T1 is connected to the source terminal of the transistor T2, the gate terminal of the transistor T1 is connected to the gate terminal of the transistor T2, and the drain terminal of the transistor T2 Are connected to the drain terminal of the transistor T3.
  • the source terminal of the transistor T3 is connected to the drain terminal of the transistor T4, the gate terminal of the transistor T3 is connected to the gate terminal of the transistor T4, and the source terminal of the transistor T4 is connected to the power supply terminal (Vss).
  • the gate terminals of the transistors T1 to T4 are connected to each other and to the input terminal (Vin).
  • the drain terminals of the transistors T2 and T3 are connected to each other and to the output terminal (Vout).
  • the transistors T1 and T2 when the input signal Vin is at a low level, the transistors T1 and T2 are turned on and the transistors T3 and T4 are turned off, so that a high level (Vdd) output signal Vout is output.
  • the transistors T1 and T2 when the input signal Vin is at a high level, the transistors T1 and T2 are turned off and the transistors T3 and T4 are turned on, so that a low level (Vss) output signal Vout is output.
  • the inverter 911 of the conventional buffer circuit 910 is composed of a CMOS circuit including one P-channel transistor p1 and one N-channel transistor n1. .
  • the inverter 11 of this embodiment has a configuration in which the transistor p1 portion is formed by two transistors and the transistor n1 portion is formed by two transistors.
  • FIG. 7B shows a cross-sectional structure of the transistors T1 and T2.
  • FIG. 7C shows a cross-sectional structure of the transistors T3 and T4.
  • the voltage between the source and the drain per transistor can be reduced as compared with the case of forming by one transistor. It is possible to reduce the amount of current per transistor. Therefore, in the inverter 11 and thus the buffer circuit 111 of this embodiment, it is possible to improve the reliability.
  • the number of transistor elements is increased as compared to the conventional buffer circuit 910.
  • the area of the buffer circuit 111 formed in a relatively very small area is only slightly increased, and does not greatly affect the entire frame size.
  • the shift register SR of the scanning signal line driving circuit 103 is not driven at high speed, sufficient reliability can be ensured by using a normal transistor (a transistor having the same breakdown voltage). .
  • two transistors are connected to each other such that the gate terminals are connected to each other as in the structure of the transistors T1 and T2 shown in FIG. 7B and the structure of the transistors T3 and T4 shown in FIG.
  • a structure in which a drain region and a source region between transistors (between elements) and a source region are formed in the same semiconductor layer (p layer or n layer) is referred to as a dual structure.
  • FIG. 8 is a diagram illustrating a configuration of the inverter 12.
  • the inverter 12 is constituted by a CMOS circuit including a P-channel transistor T1 and N-channel transistors T3 and T4. That is, the inverter 12 has a configuration excluding the transistor T2 as compared with the inverter 11 of the first embodiment.
  • the drain terminal of the transistor T1 is connected to the drain terminal and the output terminal (Vout) of the transistor T3.
  • FIG. 8B shows a cross-sectional structure of the transistor T1.
  • FIG. 8C shows a cross-sectional structure of the transistors T3 and T4.
  • the dual-channel transistors T3 and T4 are provided only on the N-channel side while the P-channel side is set as one transistor T1 as in the inverter 12. By doing so, the reliability can be sufficiently enhanced. Further, according to this configuration, it is possible to suppress an increase in element formation area as compared with the configuration of the first embodiment.
  • FIG. 9 is a diagram illustrating a configuration of the inverter 13.
  • the inverter 13 is configured by a CMOS circuit including a P-channel transistor T1 and N-channel transistors T3 and T4.
  • the inverter 13 is different from the inverter 12 of the second embodiment in that the transistors T3 and T4 have a one-side LDD structure.
  • FIG. 9B shows a cross-sectional structure of the transistor T1.
  • FIG. 9C shows a cross-sectional structure of the transistors T3 and T4.
  • the transistors T3 and T4 have a one-side LDD structure in which an LDD region is provided only on the drain side.
  • the LDD region is a region (n ⁇ ) containing impurities at a lower concentration than the drain region (n +).
  • the LDD region is formed in the channel formation region (i) of the transistor T3 adjacent to the drain region of the transistor T3, and is adjacent to the channel formation region (i) of the transistor T4 and adjacent to the drain region of the transistor T4. Is formed.
  • the on-current decreases because the N-channel transistor has a dual structure,
  • the balance of driving ability may become worse.
  • the balance of the inversion potential may be lost, or a malfunction may occur in the next-stage circuit due to a decrease in driving capability.
  • the dual-structure transistors T3 and T4 have a one-side LDD structure.
  • the buffer circuit 111 can be configured in a well-balanced manner, and high reliability can be obtained. Note that since the direction of the current is one direction that flows toward the power supply VSS, the one-side LDD structure can sufficiently enhance the reliability.
  • FIG. 10 is a diagram illustrating a configuration of the inverter 14. As shown in FIG. 10A, the inverter 14 is configured by a CMOS circuit including a P-channel transistor T5 and an N-channel transistor T6.
  • the source terminal of the transistor T5 is connected to the power supply terminal (Vdd).
  • the source terminal of the transistor T6 is connected to the power supply terminal (Vss).
  • the gate terminals of the transistors T5 and T6 are connected to each other and to the input terminal (Vin).
  • the drain terminals of the transistors T5 and T6 are connected to each other and to the output terminal (Vout).
  • the transistor T5 when the input signal Vin is at a low level, the transistor T5 is turned on and the transistor T6 is turned off, so that an output signal Vout of a high level (Vdd) is output.
  • Vdd high level
  • the transistor T5 when the input signal Vin is at a high level, the transistor T5 is turned off and the transistor T6 is turned on, so that an output signal Vout at a low level (Vss) is output.
  • the channel length L of the transistors T5 and T6 is set large. Specifically, the channel length L of the transistors T5 and T6 is larger than the channel length L of a normal transistor mounted on a portion other than the buffer circuit 111, for example, the shift register SR of the scanning signal line driving circuit 103.
  • FIG. 10B shows a cross-sectional structure of the transistor T5.
  • FIG. 10C shows a cross-sectional structure of the transistor T6.
  • the amount of current per channel width W can be reduced as compared with the case where the channel length L is not increased.
  • the channel length L hot carriers are less likely to be generated, and the transistor is less likely to deteriorate. Therefore, in the inverter 14 and thus the buffer circuit 111 of this embodiment, it is possible to improve the reliability.
  • the channel length L of the transistor is longer than that of the conventional buffer circuit 910.
  • the area of the buffer circuit 111 configured in a relatively very small area is only slightly increased, and does not greatly affect the entire frame size.
  • FIG. 11 is a diagram illustrating a configuration of the inverter 15.
  • the inverter 15 is configured by a CMOS circuit including a P-channel transistor T5 and an N-channel transistor T6.
  • the inverter 15 is different from the inverter 14 of the fourth embodiment in that the channel length L of only the transistor T6 is increased.
  • the transistor T5 is equivalent to a normal transistor (having the same channel length) mounted on the shift register SR of the scanning signal line driving circuit 103, for example.
  • FIG. 11B shows a cross-sectional structure of the transistor T5.
  • FIG. 11C shows a cross-sectional structure of the transistor T6. As shown in FIGS. 11B and 11C, the channel length L of the transistor T6 is larger than the channel length of the transistor T5.
  • the transistor T5 having the same channel length L as that of the other part is used as in the inverter 15, and the N-channel side is a large channel.
  • the reliability can be sufficiently improved. Further, according to this configuration, it is possible to suppress an increase in element formation area as compared with the configuration of the fourth embodiment.
  • FIG. 12 is a diagram illustrating a configuration of the inverter 16.
  • the inverter 16 is configured by a CMOS circuit including a P-channel transistor T5 and an N-channel transistor T6.
  • the inverter 16 differs from the inverter 15 of the fifth embodiment in that only the transistor T6 has a one-side LDD structure.
  • FIG. 12B shows a cross-sectional structure of the transistor T5.
  • FIG. 12C shows a cross-sectional structure of the transistor T6.
  • the channel length L of the transistor T6 is larger than the channel length of the transistor T5, and the transistor T6 has a one-side LDD structure in which an LDD region is provided only on the drain side. have.
  • the on-current of the transistor is reduced, and thus the balance of driving capability may be deteriorated. For this reason, in the buffer circuit, the balance of the inversion potential may be lost, or a malfunction may occur in the next-stage circuit due to a decrease in driving capability.
  • the transistor T6 having a large channel length L has a one-side LDD structure.
  • the buffer circuit 111 can be configured in a well-balanced manner, and high reliability can be obtained. Note that since the direction of the current is one direction that flows toward the power supply VSS, the one-side LDD structure can sufficiently enhance the reliability.
  • FIG. 13 is a diagram illustrating a configuration of the inverter 17.
  • the inverter 17 is configured by a CMOS circuit including P-channel transistors T1 and T2 and an N-channel transistor T4. That is, the inverter 17 has a configuration in which the transistor T3 is excluded compared to the inverter 11 of the first embodiment. Thereby, the drain terminal of the transistor T4 is connected to the drain terminal and the output terminal (Vout) of the transistor T2.
  • FIG. 13B shows a cross-sectional structure of the transistors T1 and T2.
  • FIG. 13C shows a cross-sectional structure of the transistor T4.
  • the dual-channel transistors T1 and T2 are provided only on the P-channel side while the N-channel side is kept as one transistor T4 as in the inverter 17. By doing so, the reliability can be sufficiently enhanced. Further, according to this configuration, it is possible to suppress an increase in element formation area as compared with the configuration of the first embodiment.
  • FIG. 14 is a diagram illustrating a configuration of the inverter 18.
  • the inverter 18 is constituted by a CMOS circuit including P-channel transistors T1 and T2 and an N-channel transistor T4.
  • the inverter 18 differs from the inverter 17 of the seventh embodiment in that the transistors T1 and T2 have a one-side LDD structure.
  • FIG. 14B shows a cross-sectional structure of the transistors T1 and T2.
  • FIG. 14C shows a cross-sectional structure of the transistor T4.
  • the transistors T1 and T2 have a one-side LDD structure in which an LDD region is provided only on the source side.
  • the LDD region is a region (p ⁇ ) containing impurities at a lower concentration than the source region (p +).
  • the LDD region is formed in the channel formation region (i) of the transistor T1 adjacent to the source region of the transistor T1, and is adjacent to the channel formation region (i) of the transistor T2 and adjacent to the source region of the transistor T2. Is formed.
  • the P-channel transistor since the P-channel transistor has a dual structure, the on-current is reduced. The balance of driving ability may become worse. For this reason, in the buffer circuit, the balance of the inversion potential may be lost, or a malfunction may occur in the next-stage circuit due to a decrease in driving capability.
  • the dual-structure transistors T1 and T2 have a one-side LDD structure.
  • the buffer circuit 111 can be configured in a well-balanced manner, and high reliability can be obtained. Note that since the direction of the current is one direction that flows toward the power supply VSS, the one-side LDD structure can sufficiently enhance the reliability.
  • FIG. 15 is a diagram showing a configuration of the inverter 19.
  • the inverter 19 is configured by a CMOS circuit including a P-channel transistor T5 and an N-channel transistor T6.
  • the inverter 19 is different from the inverter 14 of the fourth embodiment in that the channel length L of only the transistor T5 is increased.
  • the transistor T6 is, for example, the same transistor (having the same channel length) as a normal transistor mounted on the shift register SR of the scanning signal line driving circuit 103 or the like.
  • FIG. 15B shows a cross-sectional structure of the transistor T5.
  • FIG. 15C shows a cross-sectional structure of the transistor T6. As shown in FIGS. 15B and 15C, the channel length L of the transistor T5 is larger than the channel length of the transistor T6.
  • the transistor T6 having the same channel length L as that of the other part is used as in the inverter 19, and the P-channel side is a large channel.
  • the reliability can be sufficiently improved. Further, according to this configuration, it is possible to suppress an increase in element formation area as compared with the configuration of the fourth embodiment.
  • FIG. 16 is a diagram illustrating a configuration of the inverter 20.
  • the inverter 20 is configured by a CMOS circuit including a P-channel transistor T5 and an N-channel transistor T6.
  • the inverter 20 is different from the inverter 19 of the ninth embodiment in that only the transistor T5 has a one-side LDD structure.
  • FIG. 16B shows a cross-sectional structure of the transistor T5.
  • FIG. 16C shows a cross-sectional structure of the transistor T6.
  • the channel length L of the transistor T5 is larger than the channel length of the transistor T6, and the transistor T5 has a one-side LDD structure in which an LDD region is provided only on the source side. have.
  • the on-state current of the transistor is decreased, and thus the balance of driving capability may be deteriorated. For this reason, in the buffer circuit, the balance of the inversion potential may be lost, or a malfunction may occur in the next-stage circuit due to a decrease in driving capability.
  • the transistor T5 having a large channel length L has a one-side LDD structure.
  • the buffer circuit 111 can be configured in a well-balanced manner, and high reliability can be obtained. Note that since the direction of the current is one direction that flows toward the power supply VSS, the one-side LDD structure can sufficiently enhance the reliability.
  • FIG. 17 is a diagram illustrating a configuration of the inverter 21.
  • the inverter 21 is a CMOS including a P-channel transistor T1 (first transistor portion) and N-channel transistors T3, T4, and T7 (second transistor portion). It is constituted by a circuit. That is, the inverter 21 has a configuration in which a transistor T7 is added as compared with the inverter 12 of the second embodiment. Thereby, the source terminal of the transistor T4 is connected to the drain terminal of the transistor T7. The source terminal of the transistor T7 is connected to the power supply terminal (Vss), and the gate terminal of the transistor T7 is connected to the input terminal (Vin).
  • Vss power supply terminal
  • Vin input terminal
  • the transistor T1 when the input signal Vin is at a low level, the transistor T1 is turned on and the transistors T3, T4, and T7 are turned off, so that a high level (Vdd) output signal Vout is output.
  • the transistor T1 when the input signal Vin is at a high level, the transistor T1 is turned off and the transistors T3, T4, and T7 are turned on, so that a low level (Vss) output signal Vout is output.
  • the inverter 21 of this embodiment has a configuration in which the N channel side is formed by three transistors.
  • FIG. 17B shows a cross-sectional structure of the transistor T1.
  • FIG. 17C shows a cross-sectional structure of the transistors T3, T4, and T7.
  • the voltage between the source and the drain per transistor can be further reduced as compared with the case of forming by one transistor.
  • the amount of current per one transistor can be further reduced. Therefore, it is possible to improve the reliability of the inverter 21 and the buffer circuit 111 according to the present embodiment.
  • the buffer circuit 111 constituted by the inverter 21, the number of transistor elements is increased as compared with the inverter 12 of the second embodiment.
  • the buffer circuit 111 is constituted in a relatively very small region.
  • the area of the buffer circuit 111 is only slightly increased and does not greatly affect the overall frame size. In other words, it is possible to achieve high reliability without increasing the element formation area by providing a structure with a higher withstand voltage only in the buffer circuit 111 that is driven at a high speed, which is a portion where deterioration is significant. It has become.
  • the N-channel transistor is likely to be deteriorated depending on the process, as in the inverter 21 of this embodiment, only the N-channel side is a transistor while the P-channel side is kept as one transistor T1.
  • T3, T4, and T7 it is possible to sufficiently increase the reliability while suppressing an increase in element formation area.
  • the P channel side and the N channel side may be composed of three or more transistors of the same channel type.
  • at least one of the P-channel transistor portion (first transistor portion) and the N-channel transistor portion (second transistor portion) has a plurality of transistors with the same channel type and gate terminals connected to each other.
  • the number of transistors to be formed may be determined in consideration of an increase in circuit area and a required breakdown voltage.
  • the transistor portion having the above structure can have a one-sided LDD structure as needed. That is, in the transistor portion on the P channel side, an LDD region containing impurities at a lower concentration than the source region adjacent to the channel formation region is provided in the channel formation region of each transistor configured in the structure. Can be formed adjacent to. In the transistor portion on the N channel side, an LDD region containing impurities at a lower concentration than the drain region adjacent to the channel formation region is adjacent to the drain region in the channel formation region of each transistor configured in the structure. Can be formed.
  • the N-channel transistors T3, T4, T6, and T7 have a normal LDD structure in a configuration other than the one-side LDD structure, but the invention is not limited thereto.
  • the P-channel transistors T1, T2, and T5 have the normal transistor configuration except for the one-side LDD structure, but may have an LDD structure as appropriate.
  • the buffer circuit 111 is constituted by a three-stage inverter. In consideration of productivity and the like, it is desirable that the configurations of the inverters be aligned, but it is not always necessary to align them. A combination of the configurations of the above-described embodiments can also be applied to each inverter.
  • a buffer circuit constituted by an inverter such as the buffer circuit 111 can be provided for each drive circuit. Therefore, the configuration of the inverter can be changed for each buffer circuit.
  • the buffer circuit 111 is constituted by a three-stage inverter, it is not limited to this.
  • the number of inverters may be one or more as long as there is no problem with the withstand voltage, and may be determined according to the output potential of a signal to be supplied (whether it is an inverted signal of the input signal or the like).
  • the buffer circuit 111 uses a power source (VDD power source / VSS power source) mounted on the liquid crystal display device 100, that is, the same power source as that of the scanning signal line driving circuit 103. This is preferable, but if necessary, a separate buffer circuit is used. A power source may be used.
  • the scanning signal line driving circuit may be arranged on both sides of a display unit (display panel).
  • FIG. 18 is a block diagram showing a configuration example of the liquid crystal display device 200 of the present embodiment.
  • the liquid crystal display device 200 is equivalent to, for example, the liquid crystal display device 100 illustrated in FIG. 1.
  • the liquid crystal display device 200 is substantially the same as the display panel 101, the scanning signal line drive circuit 103, and the buffer 110 of the liquid crystal display device 100.
  • the display unit 201, the scanning signal line driver circuits 202a and 202b, and the buffer circuit 203 having functions are shown.
  • scanning signal line driving circuits 202a and 202b are arranged around both sides of the display unit 201, respectively.
  • the scanning signal line driving circuit 202a is provided on one side (left side in FIG. 18) along the extending direction of the scanning signal lines provided in the display unit 201
  • the scanning signal line driving circuit 202b is It is provided on the other side (right side in FIG. 18) facing the one side along the extending direction of the scanning signal lines provided in the display unit 201.
  • the buffer circuit 203 has, for example, the configuration of the buffer circuit 111 shown in FIG. Respectively.
  • the gate clock signals GCK1B and GCK2B are supplied from one buffer circuit 203 to the scanning signal line drive circuits 202a and 202b.
  • the display unit 201 when the display unit 201 is large, the load of wiring extending from the buffer circuit 203 toward the scanning signal line drive circuits 202a and 202b becomes heavy, so that the buffer having the inverter configuration of each of the above-described embodiments. Even the circuit 203 may need to be further increased in size.
  • FIG. 19 shows a modified example to cope with this.
  • buffer circuits 203a and 203b are provided for the respective scanning signal line drive circuits 202a and 202b arranged on the left and right.
  • the buffer circuit 111 (buffer 110) that outputs the gate clock signals GCK1B and GCK2B has been described.
  • the present invention is not limited to this, and the inverters (inverters 11 to 21) constituting the buffer circuit 111 are high-frequency signals (for example, to the data signal line driving circuit 102) supplied from the display control circuit 104 to the respective driving circuits.
  • the source clock signal and the CMI signal to the storage capacitor wiring driving circuit can be applied.
  • FIG. 20 is a block diagram illustrating a configuration example of the liquid crystal display device 300 according to the present embodiment.
  • the liquid crystal display device 300 is equivalent to, for example, the liquid crystal display device 100 shown in FIG. 1.
  • the liquid crystal display device 300 includes a buffer circuit 306.
  • a data signal line driving circuit 302 is disposed on one side surface (upper side in FIG. 20) of the display unit 301, and scanning signal line driving is performed on another side surface (left side in FIG. 20) of the display unit 301.
  • the circuit 303 is arranged, and the storage capacitor line driving circuit 304 is arranged on the other side of the display portion 301 on the side opposite to the arrangement side of the scanning signal line driving circuit 303 (right side in FIG. 20). Yes.
  • the buffer circuit 305 has the configuration of the buffer circuit 111 shown in FIG.
  • the buffer circuit 306 is a buffer that outputs a polarity signal CMI to the storage capacitor line driving circuit 304, and is provided in front of the storage capacitor line driving circuit 304.
  • the buffer circuit 306 receives the polarity signal CMI (first signal) and outputs the polarity signal CMI (second signal) that has passed through the buffer to the storage capacitor wiring driving circuit 304.
  • the buffer circuit 306 is composed of a two-stage inverter as shown in FIG.
  • the inverter included in the buffer circuit 306 can have the same circuit configuration as the inverters (inverters 11 to 21) included in the buffer circuit 111 described in Embodiment 1.
  • a plurality of unit circuits are connected to the holding capacitor wiring drive circuit 304 in multiple stages.
  • the plurality of unit circuits are supplied with an output signal from the shift register of the scanning signal line driver circuit 303 and a polarity signal CMI supplied from the buffer circuit 306, and each unit circuit outputs based on these signals.
  • the storage capacitor wiring provided in the display portion 301 is driven.
  • the polarity signal CMI is output from the display control circuit at the same frequency as the gate clock signals GCK1B and GCK2B. Therefore, the configuration of the inverter of the buffer circuit 306 is the configuration of the above-described inverters (inverters 11 to 21), so that the reliability of the buffer circuit 306 can be improved while providing a narrow frame panel without increasing the layout area. Can be increased.
  • SSD Source Shared Driving
  • a liquid crystal display device pixels are two-dimensionally arranged in a matrix at intersections of a plurality of scanning signal lines and data signal lines that are orthogonal to each other.
  • the SSD method a set of a plurality of data signal lines is divided into a plurality of groups. This is a driving method in which a source signal (data signal) is time-divided and driven by a data output circuit common to the data signal lines.
  • a switching signal for sequentially connecting the output signal line of the data signal line driving circuit and the plurality of data signal lines forming the above group is provided between the output signal line and each data signal line.
  • This switching signal is supplied via a buffer circuit. Since the drive frequency of the switching signal is higher than the frame rate, the drive frequency of the buffer circuit is equally high.
  • the buffer circuit is composed of at least one inverter (CMOS circuit made of PMOS / CMOS), substantially the same effect can be achieved by applying the above-described inverters (inverters 11 to 21). .
  • a number of signals that are driven at a frequency higher than the frame rate are used because of the driving method, etc., and these signals are configured to include at least a transistor (target circuit).
  • a transistor target circuit
  • a buffer circuit (a circuit driven at a high frequency) including at least one inverter (a CMOS circuit made of PMOS / CMOS) that passes such a signal in a previous stage of a drive circuit or the like includes the above-described inverter (inverter 11).
  • inverter 11 inverter 11
  • the second transistor portion has the above structure, and the second transistor portion includes the channel formed in the channel formation region of each transistor configured in the structure. It is preferable that an LDD region containing impurities at a lower concentration than the drain region adjacent to the formation region is formed adjacent to the drain region.
  • the first transistor portion has the above-described structure, and the first transistor portion includes the channel in a channel formation region of each transistor configured in the structure. It is preferable that an LDD region containing an impurity having a lower concentration than the source region adjacent to the formation region is formed adjacent to the source region.
  • only the second transistor portion may have the above structure.
  • only the first transistor portion may have the above structure.
  • the first transistor portion or the second transistor portion that does not have the above structure may be configured by a single transistor.
  • the second transistor has the large channel length, and the second transistor is adjacent to the channel formation region of the second transistor and adjacent to the channel formation region. It is preferable that an LDD region containing an impurity having a lower concentration than the drain region to be formed is formed adjacent to the drain region.
  • the first transistor has the large channel length, and the first transistor is adjacent to the channel formation region of the first transistor and adjacent to the channel formation region. It is preferable that an LDD region containing impurities having a lower concentration than the source region to be formed be formed adjacent to the source region.
  • only the second transistor may have the large channel length.
  • only the first transistor may have the large channel length.
  • the first transistor or the second transistor that does not have the large channel length has a channel length equivalent to the channel length of the transistor included in the target circuit. It can also be set as the structure.
  • a display device includes an active matrix display panel, at least one display drive circuit that drives the display panel, and the buffer circuit described above. At least one of the above-mentioned target circuits is provided.
  • the buffer circuit realizing high reliability is provided without increasing the element formation area, a display panel with a narrow frame can be provided without increasing the layout area, and display can be performed. It becomes possible to improve the reliability of the entire apparatus.
  • a scanning signal for supplying a scanning signal for enabling a gradation voltage to be written to the pixel electrode to a scanning signal line provided in the display panel.
  • the scanning signal line driving circuit may include at least a shift register, and the target circuit may be the shift register.
  • the scanning signal line driving circuit includes one side of the periphery of the display panel along the extending direction of the scanning signal line and the other side facing the one side. It can also be set as the structure each provided in.
  • the buffer circuit is provided for each display drive circuit provided with the target circuit.
  • the buffer circuit and the display driving circuit provided with the target circuit are electrically connected to the same power source.
  • the present invention is suitable for a buffer circuit driven at high speed and each drive circuit of a display device.
  • Inverter 100 Liquid crystal display device (display device) DESCRIPTION OF SYMBOLS 101
  • Display panel 102 Data signal line drive circuit 103
  • Scan signal line drive circuit 104 Display control circuit 110,120 Buffer 111 Buffer circuit 112,122 Control circuit 200,210,300 Liquid crystal display device (display device) 201, 301 Display unit (display panel) 202a, 202b Scanning signal line driving circuits 203, 203a, 203b Buffer circuit 302
  • Retention capacitor wiring driving circuit 305 306 Buffer circuit SR Shift register (target circuit) T1 transistor (first transistor part) T2 transistor (first transistor part) T3 transistor (second transistor part) T4 transistor (second transistor part) T5 transistor (first transistor) T6 transistor (second transistor) T7 transistor (second transistor part)

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Abstract

　バッファ回路を構成するインバータ（１１）は、バッファ回路の出力信号が供給される対象回路よりも駆動周波数が高く、第１および第２トランジスタ部は、同一チャネル型の複数のトランジスタ（Ｔ１・Ｔ２・Ｔ３・Ｔ４）を、ゲート端子同士を互いに接続し、かつトランジスタ間のドレイン領域とソース領域とを同じ半導体層に構成した構造を有する。これにより、素子形成面積を増大することなく、高い信頼性を実現する。

Description

バッファ回路および表示装置
　本発明は、高速駆動されるバッファ回路、およびそれを備える表示装置に関するものである。
　近年、液晶表示装置では、液晶パネルの高精細化による処理速度の高速化や、駆動方式の多様化などから、より高い信頼性の確保が求められている。高い信頼性を得るためには、液晶パネルの周辺に搭載される、液晶パネルを駆動するための各種回路の信頼性を高めることが重要である。
　ここで、従来の液晶表示装置の一例として、ＣＣ（Charge Coupling）駆動を行う液晶表示装置を挙げて説明する（例えば特許文献１参照）。
　図２２は、従来の液晶表示装置９００の構成を示すブロック図である。図２２に示すように、液晶表示装置９００は、表示パネル９０１、データ信号線駆動回路（ＳＤ）９０２、走査信号線駆動回路（ＧＤ）９０３、保持容量配線駆動回路（図示せず）、および表示制御回路（ＤＣＣ）９０４を備えている。ここでは、表示パネル９０１の走査信号線ＧＬにゲート信号（走査信号）を供給する走査信号線駆動回路９０３の構成について説明する。
　走査信号線駆動回路９０３は、複数段からなるシフトレジスタＳＲと、シフトレジスタＳＲの各段の出力に対応して設けられたインバータとを備えている。
　シフトレジスタＳＲは、ｍ個（ｍは２以上の整数）の単位回路を多段接続して構成されている。以下適宜、シフトレジスタＳＲの各段の単位回路を単位回路ＳＲｉ（ｉ＝１，・・・，ｎ－１，ｎ，ｎ＋１，・・・，ｍ）と略記する。単位回路ＳＲｉは、クロック用端子（ＣＫＢ端子）、セット用端子（ＳＢ端子）、初期化用端子（ＩＮＩＴＢ端子）、及び出力端子（ＯＵＴＢ端子）を有している。
　シフトレジスタＳＲには、表示制御回路９０４から、スタートパルスＧＳＰ、２相のゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂ、初期化用信号ＩＮＩＴＢ、および切替信号ＵＤ・ＵＤＢなどが供給される。スタートパルスＧＳＰは、１段目の単位回路ＳＲ１のＳＢ端子に与えられる。ゲートクロック信号ＧＣＫ１Ｂは、奇数段目の単位回路ＳＲｉのＣＫＢ端子に与えられ、ゲートクロック信号ＧＣＫ２Ｂは、偶数段目の単位回路ＳＲｉのＣＫＢ端子に与えられる。初期化用信号ＩＮＩＴＢは、各単位回路ＳＲｉのＩＮＩＴＢ端子に与えられる。各単位回路ＳＲｉのＯＵＴＢ端子からの出力（ＯＵＴＢ信号）は、インバータを介してゲート信号として表示パネル９０１の対応する走査信号線ＧＬに供給される。例えば、ｎ段目の単位回路ＳＲｎからのＯＵＴＢ信号は、インバータを介してｎ行目の走査信号線ＧＬｎに供給される。
　また、シフトレジスタＳＲには、各段に対応してアップダウンスイッチＵＤＳＷが設けられている。アップダウンスイッチＵＤＳＷは、与えられる切替信号ＵＤ・ＵＤＢに基づいて、単位回路ＳＲｉからのＯＵＴＢ信号を、次段の単位回路ＳＲｉのＳＢ端子、または、前段の単位回路ＳＲｉのＳＢ端子に供給する。例えば、ｎ段目の単位回路ＳＲｎからのＯＵＴＢ信号は、（ｎ＋１）段目の単位回路ＳＲ（ｎ＋１）のＳＢ端子、または、（ｎ－１）段目の単位回路ＳＲ（ｎ－１）のＳＢ端子に供給される。これにより、シフトレジスタＳＲでは、双方向にシフトすることが可能となっている。
　次いで、シフトレジスタＳＲの単位回路ＳＲｉの構成について説明する。図２３は、シフトレジスタＳＲの単位回路ＳＲｉの構成を示す回路図である。図２３に示すように、単位回路ＳＲｉは、ＲＳタイプのフリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、ＮＡＮＤ回路と、インバータとにより構成されている。
　フリップフロップＦＦのＳＢ端子が、単位回路ＳＲｉのＳＢ端子に接続され、フリップフロップＦＦのＱＢ端子が、ＮＡＮＤ回路の一方の入力に接続されている。ＮＡＮＤ回路の出力が、インバータの入力とアナログスイッチＡＳＷ１のＰチャネル側ゲートとアナログスイッチＡＳＷ２のＮチャネル側ゲートとに接続され、インバータの出力が、アナログスイッチＡＳＷ１のＮチャネル側ゲートとアナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続されている。アナログスイッチＡＳＷ１の一方の導通電極が、電源端子（Ｖｄｄ）に接続されるとともに、アナログスイッチＡＳＷ２の一方の導通電極が、単位回路ＳＲｉのＣＫＢ端子に接続されている。アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極と、ＮＡＮＤ回路の他方の入力と、フリップフロップＦＦのＲＢ端子とが、単位回路ＳＲｉの出力端子であるＯＵＴＢ端子に接続されている。
　ところで、各単位回路ＳＲｉのアナログスイッチＡＳＷ１・ＡＳＷ２は、シフトレジスタＳＲ内に構成するものであるため、小さいサイズで形成されている。そして、図２２に示したように、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂの配線は、各単位回路ＳＲｉのＣＫＢ端子、すなわちアナログスイッチＡＳＷ２に接続されている。このため、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂの配線が、表示パネル９０１の入力端子から直接入力した配線となって、静電気破壊を起こす可能性が高くなっている。
　そこで、液晶表示装置９００では、表示制御回路９０４と走査信号線駆動回路９０３との間に、サイズの大きいバッファ回路を設け、このバッファ回路に一旦通したゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを、シフトレジスタＳＲの各単位回路ＳＲｉに供給するようにしている。
　図２４に、バッファ回路９１０の一例を示す。図２４に示すように、バッファ回路９１０は、ゲートクロック信号ＧＣＫ１を入力して、ゲートクロック信号ＧＣＫ１Ｂを出力するための３段のインバータと、ゲートクロック信号ＧＣＫ２を入力して、ゲートクロック信号ＧＣＫ２Ｂを出力するための３段のインバータとを備えている。
　図２５に、バッファ回路９１０に構成されるインバータ９１１の構成を示す。図２５の（ａ）に示すように、インバータ９１１は、Ｐチャネル型のトランジスタｐ１とＮチャネル型のトランジスタｎ１のゲート端子同士及びドレイン端子同士が互いに接続されたＣＭＯＳ回路により構成されている。トランジスタｐ１は、図２５の（ｂ）（平面視）および（ｃ）（断面視）に示す構造を有し、トランジスタｎ１は、図２５の（ｂ）（平面視）および（ｄ）（断面視）に示す構造を有する。
国際公開公報「ＷＯ２０１０／１４６７５６（２０１０年１２月２３日公開）」
　ところで、一般に、液晶表示装置９００のフレームレートは約６０Ｈｚである。そのため、シフトレジスタＳＲの単位回路ＳＲｉは、表示パネル９０１の走査信号線ＧＬにゲート信号を出力するために１フレームに１回駆動されるので、約６０Ｈｚで駆動されている。
　これに対し、液晶パネルの高速化の影響によりゲートクロック信号ＧＣＫ１・ＧＣＫ２（ＧＣＫ１Ｂ・ＧＣＫ２Ｂ）は数十ＫＨｚで駆動される。このため、ゲートクロック信号ＧＣＫ１・ＧＣＫ２を入力するバッファ回路９１０の駆動周波数は数十ＫＨｚとなっており、シフトレジスタＳＲの単位回路ＳＲｉと比べて格段に高い。このように駆動周波数が高いバッファ回路９１０を長期間使用すると、スイッチング動作によりインバータに貫通電流が流れ、トランジスタの駆動能力が低下する。また、トランジスタのスイッチング回数が多くなり、積算される電流量が多くなることから、トランジスタが劣化する。結果、回路の誤動作を引き起こすため、バッファ回路９１０に信頼性が低いという問題が生じている。
　なお、上記問題は、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを送り出すバッファ回路９１０に限らず、表示制御回路９０４から各駆動回路に向けて供給される高周波数の信号（例えば、データ信号線駆動回路９０２へのソースクロック信号、および、保持容量配線駆動回路への極性信号など）を送り出すバッファ回路にも存在する。したがって、上記問題は、液晶表示装置全体としての信頼性に大きな影響を及ぼしている。
　ここで、信頼性を高めるためには、回路全体を信頼性の高いトランジスタで形成することが考えられる。しかし、このような構成にすると素子形成面積が増大するため、近年要求されている液晶パネルの狭額縁化が非常に困難になるという問題を招く。
　本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、素子形成面積を増大することなく、高い信頼性を有するバッファ回路および表示装置を提供することにある。
　本発明のバッファ回路は、上記課題を解決するために、
　第１信号を入力とし、該第１信号に基づいた第２信号を、少なくともトランジスタを含んで構成された対象回路に出力する、少なくとも１段のインバータにより構成されるバッファ回路であって、
　上記インバータは、Ｐチャネル型の第１トランジスタ部とＮチャネル型の第２トランジスタ部のゲート端子同士及びドレイン端子同士が互いに接続されたＣＭＯＳ回路により構成され、
　上記ＣＭＯＳ回路の駆動周波数は、上記対象回路の駆動周波数よりも高く、
　上記第１トランジスタ部および上記第２トランジスタ部のうち少なくともいずれか一方は、同一チャネル型の複数のトランジスタを、ゲート端子同士を互いに接続し、かつ該トランジスタ間のドレイン領域とソース領域とを同じ半導体層に構成した構造を有していることを特徴としている。
　上記の構成によれば、ＣＭＯＳ回路のＰチャネル側／Ｎチャネル側を、１つのトランジスタで形成した場合と比べて、１つのトランジスタ当たりのソース・ドレイン間の電圧を小さくすることが可能となり、１つのトランジスタ当たりの電流量を減らすことが可能となる。したがって、インバータ、ひいてはバッファ回路では、信頼性を高めることが可能となる。
　なお、上記インバータにより構成されたバッファ回路では、従来のバッファ回路（１つのＰチャネル型トランジスタと１つのＮチャネル型トランジスタとからなるＣＭＯＳインバータ）と比較して、トランジスタ素子数が増えている。しかし、バッファ回路および対象回路が搭載される装置（例えば表示装置）全体から見ると、相対的に非常に小さい領域に構成されるバッファ回路の面積が少し増えているだけであり、全体の回路面積に多大な影響を与えるほどではない。つまりは、劣化が顕著になる部分である、高速駆動されるバッファ回路のみ、耐圧の高い構造を備えることによって、素子形成面積の増大を招くことなく、高い信頼性を実現することが可能となる。
　本発明のバッファ回路は、上記課題を解決するために、
　第１信号を入力とし、該第１信号に基づいた第２信号を、少なくともトランジスタを含んで構成された対象回路に出力する、少なくとも１段のインバータにより構成されるバッファ回路であって、
　上記インバータは、Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタのゲート端子同士及びドレイン端子同士が互いに接続されたＣＭＯＳ回路により構成され、
　上記ＣＭＯＳ回路の駆動周波数は、上記対象回路の駆動周波数よりも高く、
　上記第１トランジスタおよび上記第２トランジスタのうち少なくともいずれか一方は、上記対象回路に含まれるトランジスタのチャネル長よりも大きいチャネル長を有していることを特徴としている。
　上記の構成によれば、チャネル長を大きくしない場合と比べて、チャネル幅当たりの電流量を減らすことが可能となる。また、チャネル長を大きくすることで、ホットキャリアが発生しにくくなり、トランジスタが劣化しにくくなる。したがって、インバータ、ひいてはバッファ回路では、信頼性を高めることが可能となる。
　なお、上記インバータにより構成されたバッファ回路では、従来のバッファ回路（１つのＰチャネル型トランジスタと１つのＮチャネル型トランジスタとからなるＣＭＯＳインバータ）と比較して、トランジスタのチャネル長が長くなっている。しかし、バッファ回路および対象回路が搭載される装置（例えば表示装置）全体から見ると、相対的に非常に小さい領域に構成されるバッファ回路の面積が僅かに増えているだけであり、全体の回路面積に多大な影響を与えるほどではない。つまりは、劣化が顕著になる部分である、高速駆動されるバッファ回路のみ、耐圧の高い構造を備えることによって、素子形成面積の増大を招くことなく、高い信頼性を実現することが可能となる。
　以上のように、本発明のバッファ回路は、上記第１トランジスタ部および上記第２トランジスタ部のうち少なくともいずれか一方は、同一チャネル型の複数のトランジスタを、ゲート端子同士を互いに接続し、かつトランジスタ間のドレイン領域とソース領域とを同じ半導体層に構成した構造を有している構成である。
　また、本発明のバッファ回路は、上記第１トランジスタおよび上記第２トランジスタのうち少なくともいずれか一方は、上記対象回路に含まれるトランジスタのチャネル長よりも大きいチャネル長を有している構成である。
　それゆえ、回路面積が微増するだけの耐圧の高い構造を備えることによって、素子形成面積の増大を招くことなく、高い信頼性を実現することが可能となる。
実施の形態１に係る液晶表示装置の概略構成を示すブロック図である。 図１に示す走査信号線駆動回路に含まれるシフトレジスタの単位回路の回路図である。 図１の液晶表示装置の走査信号線駆動回路の動作時のタイミングチャートである。 図１の液晶表示装置のバッファの構成を示す回路図である。 図４のバッファの一構成例を示す回路図である。 図４のバッファの他の構成例を示す回路図である。 実施例１に係るバッファ回路に含まれるインバータの図であり、（ａ）は回路構成を示し、（ｂ）はＰチャネル側の断面構造を示し、（ｃ）はＮチャネル側の断面構造を示す。 実施例２に係るバッファ回路に含まれるインバータの図であり、（ａ）は回路構成を示し、（ｂ）はＰチャネル側の断面構造を示し、（ｃ）はＮチャネル側の断面構造を示す。 実施例３に係るバッファ回路に含まれるインバータの図であり、（ａ）は回路構成を示し、（ｂ）はＰチャネル側の断面構造を示し、（ｃ）はＮチャネル側の断面構造を示す。 実施例４に係るバッファ回路に含まれるインバータの図であり、（ａ）は回路構成を示し、（ｂ）はＰチャネル側の断面構造を示し、（ｃ）はＮチャネル側の断面構造を示す。 実施例５に係るバッファ回路に含まれるインバータの図であり、（ａ）は回路構成を示し、（ｂ）はＰチャネル側の断面構造を示し、（ｃ）はＮチャネル側の断面構造を示す。 実施例６に係るバッファ回路に含まれるインバータの図であり、（ａ）は回路構成を示し、（ｂ）はＰチャネル側の断面構造を示し、（ｃ）はＮチャネル側の断面構造を示す。 実施例７に係るバッファ回路に含まれるインバータの図であり、（ａ）は回路構成を示し、（ｂ）はＰチャネル側の断面構造を示し、（ｃ）はＮチャネル側の断面構造を示す。 実施例８に係るバッファ回路に含まれるインバータの図であり、（ａ）は回路構成を示し、（ｂ）はＰチャネル側の断面構造を示し、（ｃ）はＮチャネル側の断面構造を示す。 実施例９に係るバッファ回路に含まれるインバータの図であり、（ａ）は回路構成を示し、（ｂ）はＰチャネル側の断面構造を示し、（ｃ）はＮチャネル側の断面構造を示す。 実施例１０に係るバッファ回路に含まれるインバータの図であり、（ａ）は回路構成を示し、（ｂ）はＰチャネル側の断面構造を示し、（ｃ）はＮチャネル側の断面構造を示す。 実施例１１に係るバッファ回路に含まれるインバータの図であり、（ａ）は回路構成を示し、（ｂ）はＰチャネル側の断面構造を示し、（ｃ）はＮチャネル側の断面構造を示す。 実施の形態２に係る液晶表示装置の概略構成を示すブロック図である。 図１８の液晶表示装置の他の構成を示すブロック図である。 実施の形態３に係る液晶表示装置の概略構成を示すブロック図である。 図２０の液晶表示装置のバッファ回路の構成を示す回路図である。 従来の液晶表示装置の概略構成を示すブロック図である。 図２２に示す走査信号線駆動回路に含まれるシフトレジスタの単位回路の回路図である。 図２２の従来の液晶表示装置に備えられるバッファ回路の構成を示す回路図である。 図２４のバッファ回路に含まれるインバータの図であり、（ａ）は回路構成を示し、（ｂ）は各トランジスタの上面から見た構造を示し、（ｃ）はＰチャネル側の断面構造を示し、（ｄ）はＮチャネル側の断面構造を示す。
　〔実施の形態１〕
　本発明の一実施形態について図面に基づいて説明すれば、以下の通りである。本実施の形態では、液晶表示装置に搭載された、走査信号線駆動回路にゲートクロック信号を出力するバッファ回路について説明する。なお、本実施の形態のバッファ回路は、従来一般的な構成を備える液晶表示装置に適用することができ、顕著な効果を奏することができるものである。ゆえに、以下の説明では、図２２に示した液晶表示装置９００の構成に適用した形態について説明するが、この構成に限るわけではない。
　（液晶表示装置の構成）
　まず、図１および図２を用いて液晶表示装置の概略構成について説明する。
　図１は、本実施の形態の液晶表示装置１００の構成を示すブロック図である。図１に示すように、液晶表示装置１００は、アクティブマトリクス型の表示パネル１０１、データ信号線駆動回路（ＳＤ）１０２、走査信号線駆動回路（ＧＤ）１０３、保持容量配線駆動回路（図示せず）、表示制御回路（ＤＣＣ）１０４、およびバッファ（ＢＵＦ）１１０を備えている。なお、各駆動回路（表示駆動回路）は、画素回路とアクティブマトリクス基板上にモノリシックに形成されていてもよい。
　表示パネル１０１は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素を有している。そして、表示パネル１０１は、アクティブマトリクス基板上に、走査信号線（ゲートライン）ＧＬ、保持容量配線（ＣＳライン）ＣＳＬ、データ信号線（ソースライン）ＳＬ、薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」とも言う）、及び画素電極を備えている。以下適宜、ｎ行目の走査信号線・保持容量配線をＧＬｎ・ＣＳＬｎとそれぞれ記載し、ｉ列目のデータ信号線をＳＬｉと記載する。なお、ｉ、ｎは２以上の整数である。
　走査信号線ＧＬは行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、データ信号線ＳＬは、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されている。ＴＦＴ及び画素電極は、走査信号線ＧＬとデータ信号線ＳＬとの各交点に対応してそれぞれ形成されており、ＴＦＴのゲート電極が走査信号線ＧＬに、ソース電極がデータ信号線ＳＬに、ドレイン電極が画素電極にそれぞれ接続されている。また、画素電極は、コモンラインとの間に液晶を介して容量（液晶容量を含む）を形成している。
　これにより、走査信号線ＧＬに供給されるゲート信号（走査信号）によってＴＦＴのゲートをオン状態にし、データ信号線ＳＬからのソース信号（データ信号）を画素電極に書き込んで画素電極を上記ソース信号に応じた電位に設定し、コモンラインとの間に介在する液晶に対して上記ソース信号に応じた電圧（階調電圧）を印加することによって、上記ソース信号に応じた階調表示を実現することができる。
　保持容量配線ＣＳＬは、行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、走査信号線ＧＬと対をなすように配置されている。この各保持容量配線ＣＳＬは、それぞれ各行に配置された画素電極との間に保持容量が形成されることにより、画素電極と容量結合されている。
　上記構成の表示パネル１０１は、データ信号線駆動回路１０２、走査信号線駆動回路１０３、および保持容量配線駆動回路によって駆動される。また、表示制御回路１０４は、データ信号線駆動回路１０２、走査信号線駆動回路１０３、および保持容量配線駆動回路に、表示パネル１０１の駆動に必要な各種の信号を供給する。
　本実施の形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。
　そのため、走査信号線駆動回路１０３は、ＴＦＴをオンするためのゲート信号を各行の水平走査期間に同期して当該行の走査信号線ＧＬに対して順次出力する。この走査信号線駆動回路１０３の詳細については後述する。
　データ信号線駆動回路１０２は、各データ信号線ＳＬに対してソース信号を出力する。このソース信号は、液晶表示装置１００の外部から表示制御回路１０４を介してデータ信号線駆動回路１０２に供給された映像信号を、データ信号線駆動回路１０２において各列に割り当て、昇圧等を施した信号である。
　保持容量配線駆動回路は、走査信号線駆動回路１０３からの出力信号（ゲート信号）に基づいて、各保持容量配線ＣＳＬにハイレベルの信号（Ｖｃｓｈ）またはローレベルの信号（Ｖｃｓｌ）を供給する。
　表示制御回路１０４は、上述したデータ信号線駆動回路１０２、走査信号線駆動回路１０３、および保持容量配線駆動回路を制御することにより、これら各回路から、ゲート信号、ソース信号、及びＣＳ信号をそれぞれ出力させる。表示制御回路１０４は、上記制御を行うための各種制御信号を生成し、所定の周波数でそれぞれ出力している。各種制御信号としては、例えば、上述のゲートクロック信号ＧＣＫ１・ＧＣＫ２、初期化用信号ＩＮＩＴ、および切替信号ＵＤ・ＵＤＢなどがある。
　（走査信号線駆動回路の構成）
　次いで、走査信号線駆動回路１０３の構成について、具体的に説明する。図１に示すように、走査信号線駆動回路１０３は、複数段からなるシフトレジスタＳＲ（対象回路）と、シフトレジスタＳＲの各段の出力に対応して設けられたインバータとを備えている。
　シフトレジスタＳＲは、ｍ個（ｍは２以上の整数）の単位回路を多段接続して構成されている。以下適宜、シフトレジスタＳＲの各段の単位回路を単位回路ＳＲｉ（ｉ＝１，・・・，ｎ－１，ｎ，ｎ＋１，・・・，ｍ）と略記する。単位回路ＳＲｉは、クロック用端子（ＣＫＢ端子）、セット用端子（ＳＢ端子）、初期化用端子（ＩＮＩＴＢ端子）、及び出力端子（ＯＵＴＢ端子）を有している。以下適宜、各端子経由で入出力される信号を当該端子と同じ名称で呼ぶ（例えば、クロック端子ＣＫ経由で入力される信号をクロック信号ＣＫという）。
　シフトレジスタＳＲには、スタートパルスＧＳＰ、２相のゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂ、初期化用信号ＩＮＩＴＢ、および切替信号ＵＤ・ＵＤＢなどが供給される。スタートパルスＧＳＰは、１段目の単位回路ＳＲ１のＳＢ端子に与えられる。ゲートクロック信号ＧＣＫ１Ｂは、奇数段目の単位回路ＳＲｉのＣＫＢ端子に与えられ、ゲートクロック信号ＧＣＫ２Ｂは、偶数段目の単位回路ＳＲｉのＣＫＢ端子に与えられる。初期化用信号ＩＮＩＴＢは、各単位回路ＳＲｉのＩＮＩＴＢ端子に与えられる。各単位回路ＳＲｉのＯＵＴＢ端子からの出力（ＯＵＴＢ信号）は、インバータを介して、ゲート信号として表示パネル１０１の対応する走査信号線ＧＬに供給される。例えば、ｎ段目の単位回路ＳＲｎからのＯＵＴＢ信号は、インバータを介してｎ行目の走査信号線ＧＬｎに供給される。
　また、シフトレジスタＳＲには、各段に対応してアップダウンスイッチＵＤＳＷが設けられている。アップダウンスイッチＵＤＳＷは、供給される切替信号ＵＤ・ＵＤＢに基づいて、単位回路ＳＲｉからのＯＵＴＢ信号を、後段の単位回路ＳＲｉのＳＢ端子、または、前段の単位回路ＳＲｉのＳＢ端子に供給する。例えば、単位回路ＳＲｎからのＯＵＴＢ信号は、後段の単位回路ＳＲ（ｎ＋１）のＳＢ端子、または、前段の単位回路ＳＲ（ｎ－１）のＳＢ端子に供給される。つまりは、単位回路ＳＲｎから単位回路ＳＲ（ｎ＋１）にダウンシフトする場合には、切替信号ＵＤ・ＵＤＢによって、アップダウンスイッチＵＤＳＷｎ内で、単位回路ＳＲｎのＯＵＴＢ端子と単位回路ＳＲ（ｎ＋１）のＳＢ端子とが接続される。また、単位回路ＳＲ（ｎ＋１）から単位回路ＳＲｎにアップシフトする場合には、切替信号ＵＤ・ＵＤＢによって、アップダウンスイッチＵＤＳＷ（ｎ－１）内で、単位回路ＳＲ（ｎ－１）のＯＵＴＢ端子と単位回路ＳＲｎのＳＢ端子とが接続される。このようにして、シフトレジスタＳＲでは、双方向にシフトすることが可能となっている。
　ここで、シフトレジスタＳＲの単位回路ＳＲｉの構成について説明する。図２は、シフトレジスタＳＲの単位回路ＳＲｉの構成を示す回路図である。図２に示すように、単位回路ＳＲｉは、ＲＳタイプのフリップフロップＦＦと、２つのアナログスイッチＡＳＷ１・ＡＳＷ２と、ＮＡＮＤ回路と、インバータとにより構成されている。
　フリップフロップＦＦのＳＢ端子は、単位回路ＳＲｉのＳＢ端子に接続され、前段の単位回路ＳＲ（ｎ＋１）からのＯＵＴＢ信号、または、後段の単位回路ＳＲ（ｎ－１）からのＯＵＴＢ信号が、セット信号として入力される。ＮＡＮＤ回路の一方の入力端子は、フリップフロップＦＦのＱＢ端子に接続され、他方の入力端子は、単位回路ＳＲｉのＯＵＴＢ端子に接続される。ＮＡＮＤ回路の出力端子（内部信号Ｍ）は、インバータの入力とアナログスイッチＡＳＷ１のＰチャネル側ゲートとアナログスイッチＡＳＷ２のＮチャネル側ゲートとに接続され、インバータの出力が、アナログスイッチＡＳＷ１のＮチャネル側ゲートとアナログスイッチＡＳＷ２のＰチャネル側ゲートとに接続されている。アナログスイッチＡＳＷ１の一方の導通電極には、電源電圧Ｖｄｄが供給されるとともに、アナログスイッチＡＳＷ２の一方の導通電極は、単位回路ＳＲｉのＣＫＢ端子に接続されている。アナログスイッチＡＳＷ１の他方の導通電極と、アナログスイッチＡＳＷ２の他方の導通電極とは、フリップフロップＦＦのＲＢ端子およびＮＡＮＤ回路の他方の入力端子に接続されるとともに、単位回路ＳＲｉのＯＵＴＢ端子に接続されている。
　上記の構成では、単位回路ＳＲｉのＯＵＴＢ信号が、リセット信号として、フリップフロップＦＦのＲＢ端子に入力されるため、単位回路ＳＲｉは自己リセット型のフリップフロップとして機能する。
　（シフトレジスタの動作）
　次いで、走査信号線駆動回路１０３におけるシフトレジスタＳＲの動作について簡単に説明する。
　図３は、走査信号線駆動回路１０３の動作時のタイミングチャートである。図３では、ダウンシフトする場合の、（ｎ－１）段目の単位回路ＳＲｎ－１、ｎ段目の単位回路ＳＲｎ、（ｎ＋１）段目の単位回路ＳＲｎ＋１における入出力信号を示している。なお、以下では、単位回路ＳＲｎの通常動作を中心に説明する。
　図３において、ＩＮＩＴＢは初期化用信号であり、ＧＳＰＢはスタートパルスである。ＰＯＬは１水平走査期間（１Ｈ）ごとに極性が反転する極性信号である。ＧＣＫ１Ｂ・ＧＣＫ２Ｂは２相のゲートクロック信号である。ＳＢｎ－１、ＳＢｎ、ＳＢｎ＋１は、それぞれ、シフトレジスタＳＲの単位回路ＳＲｎ－１、単位回路ＳＲｎ、単位回路ＳＲｎ＋１のＳＢ端子の電位を示している。ＲＢｎ－１、ＲＢｎ、ＲＢｎ＋１は、それぞれ、シフトレジスタＳＲの単位回路ＳＲｎ－１、単位回路ＳＲｎ、単位回路ＳＲｎ＋１のＲＢ端子の電位を示している。ＱＢｎ－１、ＱＢｎ、ＱＢｎ＋１は、それぞれ、シフトレジスタＳＲの単位回路ＳＲｎ－１、単位回路ＳＲｎ、単位回路ＳＲｎ＋１のフリップフロップＦＦのＱＢ端子の電位を示している。ＯＵＴＢｎ－１、ＯＵＴＢｎ、ＯＵＴＢｎ＋１は、それぞれ、シフトレジスタＳＲの単位回路ＳＲｎ－１、単位回路ＳＲｎ、単位回路ＳＲｎ＋１のＯＵＴＢ端子の電位を示している。なお、ＯＵＴＢ端子において、ＯＵＴＢ信号が出力されてから次のＯＵＴＢ信号が出力されるまでの期間が、１垂直走査期間（１フレーム：１Ｖ）に相当する。
　まず、単位回路ＳＲｎに入力されたＳＢ信号（前段のＯＵＴＢ信号）が、ハイレベル（非アクティブ）からローレベル（アクティブ）になると、フリップフロップＦＦの出力ＱＢがハイレベルからローレベルになり、ＮＡＮＤ回路の出力である内部信号Ｍがローレベルからハイレベルになる。内部信号Ｍがハイレベルになると、アナログスイッチＡＳＷ２がオンし、ＣＫＢ端子の入力（ここではゲートクロック信号ＧＣＫ２Ｂ）がＯＵＴＢ端子に出力される。これにより、ＯＵＴＢ信号はハイレベルになる。ローレベルの出力ＱＢとハイレベルの出力ＯＵＴＢとがＮＡＮＤ回路に入力されている期間では、ＮＡＮＤ回路からハイレベルの内部信号Ｍが出力され、ＯＵＴＢ信号はハイレベルになる。ＳＢ信号がハイレベルになると、この時点では依然としてゲートクロック信号ＧＣＫ２Ｂがハイレベルであるため、フリップフロップＦＦはリセットされず、出力ＱＢはローレベルを維持し、内部信号Ｍ及びＯＵＴＢ信号はハイレベルを維持する。
　続いて、ゲートクロック信号ＧＣＫ２Ｂがローレベルになると、ＯＵＴＢ信号がローレベルになるとともに、フリップフロップＦＦがリセットされて、出力ＱＢがローレベルからハイレベルになる。ＮＡＮＤ回路には、ハイレベルの出力ＱＢと、ローレベルの出力ＯＵＴＢとが入力されるため、内部信号Ｍはハイレベルを維持し、ＯＵＴＢ信号はローレベルを維持する。ゲートクロック信号ＧＣＫ２Ｂがローレベルからハイレベルになると、ＯＵＴＢ信号はハイレベルになり、ハイレベルの出力ＱＢと、ハイレベルの出力ＯＵＴＢとがＮＡＮＤ回路に入力されるため、内部信号Ｍはハイレベルからローレベルに切り替わる。
　このようにして出力されたＯＵＴＢ信号により、次段の単位回路ＳＲｎ＋１の動作が開始されるとともに、自段の単位回路ＳＲｎのリセット動作が行われる。
　（バッファの構成）
　次に、バッファ１１０の構成について、具体的に説明する。図４は、バッファ１１０の一構成例を示す回路ブロック図である。図４に示すように、バッファ１１０は、バッファ回路１１１および制御回路１１２を備えている。また、バッファ１１０は、ゲートクロック信号ＧＣＫ１・ＧＣＫ２（第１信号）並びに初期化用信号ＩＮＩＴをそれぞれ入力する３つの入力端子（ＧＣＫ１端子・ＧＣＫ２端子・ＩＮＩＴ端子）と、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂ（第２信号）並びに初期化用信号ＩＮＩＴＢをそれぞれ出力する３つの出力端子（ＧＣＫ１Ｂ端子・ＧＣＫ２Ｂ端子・ＩＮＩＴＢ端子）とを備えている。
　バッファ回路１１１は、走査信号線駆動回路１０３のシフトレジスタＳＲにゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを出力するバッファである。バッファ回路１１１は、ゲートクロック信号ＧＣＫ１Ｂを出力するための３段のインバータと、ゲートクロック信号ＧＣＫ２Ｂを出力するための３段のインバータとを備えている。ゲートクロック信号ＧＣＫ１Ｂを出力する３段目のインバータの出力は、ＧＣＫ１Ｂ端子に接続されている。ゲートクロック信号ＧＣＫ２Ｂを出力する３段目のインバータの出力は、ＧＣＫ２Ｂ端子に接続されている。
　制御回路１１２は、バッファ回路１１１の前段に設けられており、初期化を行うための初期化用信号ＩＮＩＴＢを出力するとともに、初期化用信号ＩＮＩＴＢの出力に合わせてバッファ回路１１１の出力を制御する。制御回路１１２は、例えば図５に示すような構成を有している。液晶表示装置１００では、走査信号線駆動回路１０３のシフトレジスタＳＲを初期化するときに、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂをハイレベルに固定する場合がある。図５に示す制御回路１１２はこれに対応しており、２つのＰチャネル型トランジスタｐ１１・ｐ１２と、４つのＮチャネル型トランジスタｎ１１～ｎ１４と、３つのインバータとにより構成されている。
　トランジスタｐ１１のソース端子およびトランジスタｎ１１のドレイン端子は、ＧＣＫ１端子に接続されている。トランジスタｐ１１のドレイン端子およびトランジスタｎ１１のソース端子は、制御回路１１２のＣＫ１端子に接続されている。トランジスタｎ１３のドレイン端子は、制御回路１１２のＣＫ１端子に接続され、ソース端子は電源端子（Ｖｓｓ）に接続されている。トランジスタｐ１２のソース端子およびトランジスタｎ１２のドレイン端子は、ＧＣＫ２端子に接続されている。トランジスタｐ１２のドレイン端子およびトランジスタｎ１２のソース端子は、制御回路１１２のＣＫ２端子に接続されている。トランジスタｎ１４のドレイン端子は、制御回路１１２のＣＫ２端子に接続され、ソース端子は電源端子（Ｖｓｓ）に接続されている。ＩＮＩＴ端子は、トランジスタｐ１１・ｎ１３・ｐ１２・ｎ１４のゲート端子に接続されるとともに、インバータを介してトランジスタｎ１１のゲート端子に接続され、インバータを介してトランジスタｎ１２のゲート端子に接続され、インバータを介して制御回路１１２のＩＮＩＴＢ端子に接続されている。制御回路１１２のＣＫ１端子・ＣＫ２端子は、バッファ回路１１１の各初段のインバータの入力にそれぞれ接続されている。制御回路１１２のＩＮＩＴＢ端子は、バッファ１１０のＩＮＩＴＢ端子に接続されている。
　制御回路１１２は、ゲートクロック信号ＧＣＫ１・ＧＣＫ２および初期化用信号ＩＮＩＴをそれぞれ入力とし、初期化用信号ＩＮＩＴがローレベル（非アクティブ）のときは、入力したゲートクロック信号ＧＣＫ１をＣＫ１端子から出力するとともに、入力したゲートクロック信号ＧＣＫ２をＣＫ２端子から出力し、初期化用信号ＩＮＩＴＢをハイレベル（非アクティブ）とする。一方、初期化用信号ＩＮＩＴがハイレベル（アクティブ）のときは、ＣＫ１端子およびＣＫ２端子の電位をローレベル（Ｖｓｓ）とし、初期化用信号ＩＮＩＴＢをローレベル（アクティブ）とする。これにより、バッファ回路１１１は、初期化用信号ＩＮＩＴがローレベルのときは、ゲートクロック信号ＧＣＫ１・ＧＣＫ２の反転電位であるゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを出力し、初期化用信号ＩＮＩＴがハイレベルのときは、ハイレベルに固定したゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを出力する。
　よって、上記構成を有するバッファ１１０を備えることによって、通常動作時にゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを適切に送り出すとともに、初期化時に、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂをハイレベルに固定することが可能となっている。
　なお、ゲートクロック信号ＧＣＫ１・ＧＣＫ２は数十ＫＨｚで駆動される。ゆえに、ゲートクロック信号ＧＣＫ１・ＧＣＫ２を入力し、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを出力するバッファ回路１１１の駆動周波数は数十ＫＨｚとなっている。
　一方、走査信号線駆動回路１０３のシフトレジスタ内部（ＳＢ信号などの各段の信号）は、１フレームに一回駆動されるので、約６０Ｈｚで駆動されている。
　（バッファの変形例）
　なお、バッファ回路１１１の前段に設ける制御回路としては、上記制御回路１１２に限らない。ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂは、初期化時に限らず、切替信号ＵＤ・ＵＤＢをアクティブにする際に、所定の電位レベルに合わせる必要がある場合がある。
　図６に、バッファ１１０の変形例であるバッファ１２０の構成を示す。図６に示すように、バッファ１２０は、バッファ回路１１１および制御回路１２２を備えている。また、バッファ１２０は、ゲートクロック信号ＧＣＫ１・ＧＣＫ２並びに切替信号ＵＤをそれぞれ入力する５つの入力端子（２つのＧＣＫ１端子・２つのＧＣＫ２端子・ＵＤ端子）と、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂ並びに切替信号ＵＤ・ＵＤＢをそれぞれ出力する４つの出力端子（ＧＣＫ１Ｂ端子・ＧＣＫ２Ｂ端子・ＵＤ端子・ＵＤＢ端子）とを備えている。
　制御回路１２２は、バッファ回路１１１の前段に設けられており、シフトレジスタＳＲのシフト方向を切り替えるための切替信号ＵＤ・ＵＤＢを出力するとともに、切替信号ＵＤ・ＵＤＢの出力に合わせてバッファ回路１１１の出力を制御する。液晶表示装置１００では、シフトレジスタＳＲのシフト方向を設定するときに、切替信号ＵＤのアクティブ・非アクティブに合わせて、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂの位相を入れ替える必要がある。図６に示す制御回路１２２はこれに対応しており、４つのＰチャネル型トランジスタｐ２１～ｐ２４と、４つのＮチャネル型トランジスタｎ２１～ｎ２４と、１つのインバータとにより構成されている。
　トランジスタｐ２１のソース端子およびトランジスタｎ２１のドレイン端子は、一方のＧＣＫ１端子に接続されている。トランジスタｐ２２のソース端子およびトランジスタｎ２２のドレイン端子は、一方のＧＣＫ２端子に接続されている。トランジスタｐ２３のソース端子およびトランジスタｎ２３のドレイン端子は、他方のＧＣＫ１端子に接続されている。トランジスタｐ２４のソース端子およびトランジスタｎ２４のドレイン端子は、他方のＧＣＫ２端子に接続されている。トランジスタｐ２１のドレイン端子、トランジスタｎ２１のソース端子、トランジスタｐ２２のドレイン端子およびトランジスタｎ２２のソース端子は、バッファ回路１１１のゲートクロック信号ＧＣＫ１Ｂを出力するための初段のインバータの入力に接続されている。トランジスタｐ２３のドレイン端子、トランジスタｎ２３のソース端子、トランジスタｐ２４のドレイン端子およびトランジスタｎ２４のソース端子は、バッファ回路１１１のゲートクロック信号ＧＣＫ２Ｂを出力するための初段のインバータの入力に接続されている。ＵＤ端子は、トランジスタｎ２１・ｐ２２・ｐ２３・ｎ２４並びに出力側のＵＤ端子にそれぞれ接続されているとともに、インバータを介してトランジスタｐ２１・ｎ２２・ｎ２３・ｐ２４並びに出力側のＵＤＢ端子にそれぞれ接続されている。
　制御回路１２２は、ゲートクロック信号ＧＣＫ１・ＧＣＫ２および切替信号ＵＤをそれぞれ入力とし、切替信号ＵＤがハイレベル（アクティブ）のときは、入力したゲートクロック信号ＧＣＫ１を、バッファ回路１１１のゲートクロック信号ＧＣＫ１Ｂを出力するためのインバータに供給し、入力したゲートクロック信号ＧＣＫ２を、バッファ回路１１１のゲートクロック信号ＧＣＫ２Ｂを出力するためのインバータに供給する。一方、切替信号ＵＤがローレベル（非アクティブ）のときは、入力したゲートクロック信号ＧＣＫ２を、バッファ回路１１１のゲートクロック信号ＧＣＫ１Ｂを出力するためのインバータに供給し、ゲートクロック信号ＧＣＫ１を、バッファ回路１１１のゲートクロック信号ＧＣＫ２Ｂを出力するためのインバータに供給する。
　よって、上記構成を有するバッファ１２０を備えることによって、切替信号ＵＤ・ＵＤＢをそれぞれ出力する際に、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂの位相を適切に入れ替えて供給することが可能となっている。
　このように、走査信号線駆動回路１０３のシフトレジスタＳＲに供給するゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂは、他の信号をアクティブにする際に、その電位レベルや位相を所定の設定に合わせる必要がある場合がある。それゆえ、バッファ回路１１１の前段には、各種制御回路が追加されることが多い。但し、このような各種制御回路は必要に応じて設置すればよく、適宜省略してもよい。
　ここで、本願発明の注目すべき構成は、バッファ回路１１１の構成、具体的にはインバータの構成である。以下、このインバータの各実施例について説明する。
　（実施例１）
　図７は、インバータ１１の構成を示す図である。図７の（ａ）に示すように、インバータ１１は、Ｐチャネル型のトランジスタＴ１・Ｔ２（第１トランジスタ部）と、Ｎチャネル型のトランジスタＴ３・Ｔ４（第２トランジスタ部）とを備えたＣＭＯＳ回路により構成されている。
　トランジスタＴ１のソース端子は電源端子（Ｖｄｄ）に接続され、トランジスタＴ１のドレイン端子はトランジスタＴ２のソース端子に接続され、トランジスタＴ１のゲート端子はトランジスタＴ２のゲート端子に接続され、トランジスタＴ２のドレイン端子は、トランジスタＴ３のドレイン端子に接続されている。トランジスタＴ３のソース端子はトランジスタＴ４のドレイン端子に接続され、トランジスタＴ３のゲート端子はトランジスタＴ４のゲート端子に接続され、トランジスタＴ４のソース端子は電源端子（Ｖｓｓ）に接続されている。また、トランジスタＴ１～Ｔ４のゲート端子同士が互いに接続されるとともに、入力端子（Ｖｉｎ）に接続されている。トランジスタＴ２・Ｔ３のドレイン端子同士が互いに接続されるとともに、出力端子（Ｖｏｕｔ）に接続されている。
　インバータ１１では、入力信号Ｖｉｎがローレベルのときは、トランジスタＴ１・Ｔ２がオンとなり、トランジスタＴ３・Ｔ４がオフとなるので、ハイレベル（Ｖｄｄ）の出力信号Ｖｏｕｔが出力される。一方、入力信号Ｖｉｎがハイレベルのときは、トランジスタＴ１・Ｔ２がオフとなり、トランジスタＴ３・Ｔ４がオンとなるので、ローレベル（Ｖｓｓ）の出力信号Ｖｏｕｔが出力される。
　ここで、図２５に示したように、従来のバッファ回路９１０のインバータ９１１は、１つのＰチャネル型のトランジスタｐ１と、１つのＮチャネル型のトランジスタｎ１とを備えたＣＭＯＳ回路により構成されていた。
　よって、本実施例のインバータ１１は、従来のインバータ９１１と比較すると、トランジスタｐ１の部分を２つのトランジスタで形成し、トランジスタｎ１の部分を２つのトランジスタで形成した構成となっている。図７の（ｂ）に、トランジスタＴ１・Ｔ２の断面構造を示す。図７の（ｃ）に、トランジスタＴ３・Ｔ４の断面構造を示す。
　このように同一チャネル型の２つのトランジスタで形成する構成によれば、１つのトランジスタで形成した場合と比べて、１つのトランジスタ当たりのソース・ドレイン間の電圧を小さくすることが可能となり、１つのトランジスタ当たりの電流量を減らすことが可能となる。したがって、本実施例のインバータ１１、ひいてはバッファ回路１１１では、信頼性を高めることが可能となっている。
　なお、インバータ１１により構成されたバッファ回路１１１では、従来のバッファ回路９１０と比較して、トランジスタ素子数が増えている。しかし、液晶表示装置全体から見ると、相対的に非常に小さい領域に構成されるバッファ回路１１１の面積が少し増えているだけであり、全体の額縁サイズに多大な影響を与えるほどではない。つまりは、劣化が顕著になる部分である、高速駆動されるバッファ回路１１１のみ、耐圧の高い構造を備えることによって、素子形成面積の増大を招くことなく、高い信頼性を実現することが可能となっている。
　バッファ回路１１１以外の部分、例えば、走査信号線駆動回路１０３のシフトレジスタＳＲなどは、高速駆動されないので、通常のトランジスタ（同じ耐圧のトランジスタ）の使用で、十分に信頼性を確保することができる。
　以下では、図７の（ｂ）に示したトランジスタＴ１・Ｔ２の構造、および、図７の（ｃ）に示したトランジスタＴ３・Ｔ４の構造のように、２つのトランジスタを、ゲート端子同士を互いに接続し、かつトランジスタ間（素子間）のドレイン領域とソース領域とを同じ半導体層（ｐ層またはｎ層）に構成した構造を、デュアル構造と呼ぶこととする。
　（実施例２）
　図８は、インバータ１２の構成を示す図である。図８の（ａ）に示すように、インバータ１２は、Ｐチャネル型のトランジスタＴ１と、Ｎチャネル型のトランジスタＴ３・Ｔ４とを備えたＣＭＯＳ回路により構成されている。つまりは、インバータ１２は、実施例１のインバータ１１と比較して、トランジスタＴ２を除いた構成を備えている。これにより、トランジスタＴ１のドレイン端子は、トランジスタＴ３のドレイン端子および出力端子（Ｖｏｕｔ）に接続されている。図８の（ｂ）は、トランジスタＴ１の断面構造を示す。図８の（ｃ）は、トランジスタＴ３・Ｔ４の断面構造を示す。
　プロセスによって、Ｎチャネル型のトランジスタが劣化しやすいなどの傾向がある場合は、インバータ１２のように、Ｐチャネル側を１つのトランジスタＴ１としたまま、Ｎチャネル側のみをデュアル構造のトランジスタＴ３・Ｔ４とすることで、信頼性を十分に高めることができる。また、この構成によれば、実施例１の構成と比較して、素子形成面積の増加を抑えることが可能となる。
　（実施例３）
　図９は、インバータ１３の構成を示す図である。図９の（ａ）に示すように、インバータ１３は、Ｐチャネル型のトランジスタＴ１と、Ｎチャネル型のトランジスタＴ３・Ｔ４とを備えたＣＭＯＳ回路により構成されている。インバータ１３は、実施例２のインバータ１２と比較して、トランジスタＴ３・Ｔ４が片側ＬＤＤ構造を有している点で異なっている。図９の（ｂ）は、トランジスタＴ１の断面構造を示す。図９の（ｃ）は、トランジスタＴ３・Ｔ４の断面構造を示す。図９の（ｃ）に示すように、トランジスタＴ３・Ｔ４は、ドレイン側のみにＬＤＤ領域を設けた片側ＬＤＤ構造を有している。
　ＬＤＤ領域は、ドレイン領域（ｎ＋）よりも低濃度の不純物を含む領域（ｎ－）である。ＬＤＤ領域は、トランジスタＴ３のチャネル形成領域（ｉ）に、トランジスタＴ３のドレイン領域に隣接して形成されているとともに、トランジスタＴ４のチャネル形成領域（ｉ）に、トランジスタＴ４のドレイン領域に隣接して形成されている。
　実施例２のインバータ１２のように、シングル構造のＰチャネル型のトランジスタと、デュアル構造のＮチャネル型のトランジスタとを備える構成では、Ｎチャネル型のトランジスタがデュアル構造のため、オン電流が下がり、駆動能力のバランスが悪くなることがある。このため、バッファ回路では反転電位のバランスがくずれたり、駆動能力の低下から、次段回路で誤動作を起こす可能性がある。
　そこで、本実施例のインバータ１３においては、デュアル構造のトランジスタＴ３・Ｔ４を片側ＬＤＤ構造にしている。これにより、抵抗を減らしてオン電流をあげることで、バランスよくバッファ回路１１１を構成することが可能となり、高い信頼性を得ることが可能となる。なお、電流の向きは、電源ＶＳＳに向かって流れる一方向であるため、片側ＬＤＤ構造で十分に信頼性を高めることができる。
　（実施例４）
　図１０は、インバータ１４の構成を示す図である。図１０の（ａ）に示すように、インバータ１４は、Ｐチャネル型のトランジスタＴ５と、Ｎチャネル型のトランジスタＴ６とを備えたＣＭＯＳ回路により構成されている。
　トランジスタＴ５のソース端子は電源端子（Ｖｄｄ）に接続されている。トランジスタＴ６のソース端子は電源端子（Ｖｓｓ）に接続されている。トランジスタＴ５・Ｔ６のゲート端子同士が互いに接続されるとともに、入力端子（Ｖｉｎ）に接続されている。トランジスタＴ５・Ｔ６のドレイン端子同士が互いに接続されるとともに、出力端子（Ｖｏｕｔ）に接続されている。
　インバータ１４では、入力信号Ｖｉｎがローレベルのときは、トランジスタＴ５がオンとなり、トランジスタＴ６がオフとなるので、ハイレベル（Ｖｄｄ）の出力信号Ｖｏｕｔが出力される。一方、入力信号Ｖｉｎがハイレベルのときは、トランジスタＴ５がオフとなり、トランジスタＴ６がオンとなるので、ローレベル（Ｖｓｓ）の出力信号Ｖｏｕｔが出力される。
　ここで、トランジスタＴ５・Ｔ６は、チャネル長Ｌが大きく設定されている。具体的には、トランジスタＴ５・Ｔ６のチャネル長Ｌは、バッファ回路１１１以外の部分、例えば走査信号線駆動回路１０３のシフトレジスタＳＲなどに搭載された通常のトランジスタのチャネル長Ｌよりも大きくなるように設定されている。図１０の（ｂ）に、トランジスタＴ５の断面構造を示す。図１０の（ｃ）に、トランジスタＴ６の断面構造を示す。
　このようにチャネル長Ｌを大きくする構成によれば、チャネル長Ｌを大きくしない場合と比べて、チャネル幅Ｗ当たりの電流量を減らすことが可能となる。また、チャネル長Ｌを大きくすることで、ホットキャリアが発生しにくくなり、トランジスタが劣化しにくくなる。したがって、本実施例のインバータ１４、ひいてはバッファ回路１１１では、信頼性を高めることが可能となっている。
　なお、インバータ１４により構成されたバッファ回路１１１では、従来のバッファ回路９１０と比較して、トランジスタのチャネル長Ｌが長くなっている。しかし、液晶表示装置全体から見ると、相対的に非常に小さい領域に構成されるバッファ回路１１１の面積が僅かに増えているだけであり、全体の額縁サイズに多大な影響を与えるほどではない。つまりは、劣化が顕著になる部分である、高速駆動されるバッファ回路１１１のみ、耐圧の高い構造を備えることによって、素子形成面積の増大を招くことなく、高い信頼性を実現することが可能となっている。
　（実施例５）
　図１１は、インバータ１５の構成を示す図である。図１１の（ａ）に示すように、インバータ１５は、Ｐチャネル型のトランジスタＴ５と、Ｎチャネル型のトランジスタＴ６とを備えたＣＭＯＳ回路により構成されている。インバータ１５は、実施例４のインバータ１４と比較して、トランジスタＴ６のみのチャネル長Ｌを大きくしている点で異なっている。トランジスタＴ５は、例えば走査信号線駆動回路１０３のシフトレジスタＳＲなどに搭載された通常のトランジスタと同等のもの（チャネル長が同じ）である。図１１の（ｂ）は、トランジスタＴ５の断面構造を示す。図１１の（ｃ）は、トランジスタＴ６の断面構造を示す。図１１の（ｂ）・（ｃ）に示すように、トランジスタＴ６のチャネル長Ｌは、トランジスタＴ５のチャネル長よりも大きい。
　プロセスによって、Ｎチャネル型のトランジスタが劣化しやすいなどの傾向がある場合は、インバータ１５のように、Ｐチャネル側を他の部分と同じチャネル長Ｌを持つトランジスタＴ５とし、Ｎチャネル側を大きなチャネル長Ｌを持つトランジスタＴ６とすることで、信頼性を十分に高めることができる。また、この構成によれば、実施例４の構成と比較して、素子形成面積の増加を抑えることが可能となる。
　（実施例６）
　図１２は、インバータ１６の構成を示す図である。図１２の（ａ）に示すように、インバータ１６は、Ｐチャネル型のトランジスタＴ５と、Ｎチャネル型のトランジスタＴ６とを備えたＣＭＯＳ回路により構成されている。インバータ１６は、実施例５のインバータ１５と比較して、トランジスタＴ６のみ、さらに片側ＬＤＤ構造を有している点で異なっている。図１２の（ｂ）は、トランジスタＴ５の断面構造を示す。図１２の（ｃ）は、トランジスタＴ６の断面構造を示す。図１２の（ｂ）・（ｃ）に示すように、トランジスタＴ６のチャネル長Ｌは、トランジスタＴ５のチャネル長よりも大きく、さらに、トランジスタＴ６は、ドレイン側のみにＬＤＤ領域を設けた片側ＬＤＤ構造を有している。
　実施例５のインバータ１５のように、Ｎチャネル型のトランジスタのチャネル長Ｌのみを大きくする構成では、該トランジスタのオン電流が下がるため、駆動能力のバランスが悪くなることがある。このため、バッファ回路では反転電位のバランスがくずれたり、駆動能力の低下から、次段回路で誤動作を起こす可能性がある。
　そこで、本実施例のインバータ１６においては、大きなチャネル長Ｌを持つトランジスタＴ６を片側ＬＤＤ構造にしている。これにより、抵抗を減らしてオン電流をあげることで、バランスよくバッファ回路１１１を構成することが可能となり、高い信頼性を得ることが可能となる。なお、電流の向きは、電源ＶＳＳに向かって流れる一方向であるため、片側ＬＤＤ構造で十分に信頼性を高めることができる。
　（実施例７）
　図１３は、インバータ１７の構成を示す図である。図１３の（ａ）に示すように、インバータ１７は、Ｐチャネル型のトランジスタＴ１・Ｔ２と、Ｎチャネル型のトランジスタＴ４とを備えたＣＭＯＳ回路により構成されている。つまりは、インバータ１７は、実施例１のインバータ１１と比較して、トランジスタＴ３を除いた構成を備えている。これにより、トランジスタＴ４のドレイン端子は、トランジスタＴ２のドレイン端子および出力端子（Ｖｏｕｔ）に接続されている。図１３の（ｂ）は、トランジスタＴ１・Ｔ２の断面構造を示す。図１３の（ｃ）は、トランジスタＴ４の断面構造を示す。
　プロセスによって、Ｐチャネル型のトランジスタが劣化しやすいなどの傾向がある場合は、インバータ１７のように、Ｎチャネル側を１つのトランジスタＴ４としたまま、Ｐチャネル側のみをデュアル構造のトランジスタＴ１・Ｔ２とすることで、信頼性を十分に高めることができる。また、この構成によれば、実施例１の構成と比較して、素子形成面積の増加を抑えることが可能となる。
　（実施例８）
　図１４は、インバータ１８の構成を示す図である。図１４の（ａ）に示すように、インバータ１８は、Ｐチャネル型のトランジスタＴ１・Ｔ２と、Ｎチャネル型のトランジスタＴ４とを備えたＣＭＯＳ回路により構成されている。インバータ１８は、実施例７のインバータ１７と比較して、トランジスタＴ１・Ｔ２が片側ＬＤＤ構造を有している点で異なっている。図１４の（ｂ）は、トランジスタＴ１・Ｔ２の断面構造を示す。図１４の（ｃ）は、トランジスタＴ４の断面構造を示す。図１４の（ｂ）に示すように、トランジスタＴ１・Ｔ２は、ソース側のみにＬＤＤ領域を設けた片側ＬＤＤ構造を有している。
　ＬＤＤ領域は、ソース領域（ｐ＋）よりも低濃度の不純物を含む領域（ｐ－）である。ＬＤＤ領域は、トランジスタＴ１のチャネル形成領域（ｉ）に、トランジスタＴ１のソース領域に隣接して形成されているとともに、トランジスタＴ２のチャネル形成領域（ｉ）に、トランジスタＴ２のソース領域に隣接して形成されている。
　実施例７のインバータ１７のように、デュアル構造のＰチャネル型のトランジスタと、シングル構造のＮチャネル型のトランジスタとを備える構成では、Ｐチャネル型のトランジスタがデュアル構造のため、オン電流が下がり、駆動能力のバランスが悪くなることがある。このため、バッファ回路では反転電位のバランスがくずれたり、駆動能力の低下から、次段回路で誤動作を起こす可能性がある。
　そこで、本実施例のインバータ１８においては、デュアル構造のトランジスタＴ１・Ｔ２を片側ＬＤＤ構造にしている。これにより、抵抗を減らしてオン電流をあげることで、バランスよくバッファ回路１１１を構成することが可能となり、高い信頼性を得ることが可能となる。なお、電流の向きは、電源ＶＳＳに向かって流れる一方向であるため、片側ＬＤＤ構造で十分に信頼性を高めることができる。
　（実施例９）
　図１５は、インバータ１９の構成を示す図である。図１５の（ａ）に示すように、インバータ１９は、Ｐチャネル型のトランジスタＴ５と、Ｎチャネル型のトランジスタＴ６とを備えたＣＭＯＳ回路により構成されている。インバータ１９は、実施例４のインバータ１４と比較して、トランジスタＴ５のみのチャネル長Ｌを大きくしている点で異なっている。トランジスタＴ６は、例えば走査信号線駆動回路１０３のシフトレジスタＳＲなどに搭載された通常のトランジスタと同等のもの（チャネル長が同じ）である。図１５の（ｂ）は、トランジスタＴ５の断面構造を示す。図１５の（ｃ）は、トランジスタＴ６の断面構造を示す。図１５の（ｂ）・（ｃ）に示すように、トランジスタＴ５のチャネル長Ｌは、トランジスタＴ６のチャネル長よりも大きい。
　プロセスによって、Ｐチャネル型のトランジスタが劣化しやすいなどの傾向がある場合は、インバータ１９のように、Ｎチャネル側を他の部分と同じチャネル長Ｌを持つトランジスタＴ６とし、Ｐチャネル側を大きなチャネル長Ｌを持つトランジスタＴ５とすることで、信頼性を十分に高めることができる。また、この構成によれば、実施例４の構成と比較して、素子形成面積の増加を抑えることが可能となる。
　（実施例１０）
　図１６は、インバータ２０の構成を示す図である。図１６の（ａ）に示すように、インバータ２０は、Ｐチャネル型のトランジスタＴ５と、Ｎチャネル型のトランジスタＴ６とを備えたＣＭＯＳ回路により構成されている。インバータ２０は、実施例９のインバータ１９と比較して、トランジスタＴ５のみ、さらに片側ＬＤＤ構造を有している点で異なっている。図１６の（ｂ）は、トランジスタＴ５の断面構造を示す。図１６の（ｃ）は、トランジスタＴ６の断面構造を示す。図１６の（ｂ）・（ｃ）に示すように、トランジスタＴ５のチャネル長Ｌは、トランジスタＴ６のチャネル長よりも大きく、さらに、トランジスタＴ５は、ソース側のみにＬＤＤ領域を設けた片側ＬＤＤ構造を有している。
　実施例９のインバータ１９のように、Ｐチャネル型のトランジスタのチャネル長Ｌのみを大きくする構成では、該トランジスタのオン電流が下がるため、駆動能力のバランスが悪くなることがある。このため、バッファ回路では反転電位のバランスがくずれたり、駆動能力の低下から、次段回路で誤動作を起こす可能性がある。
　そこで、本実施例のインバータ２０においては、大きなチャネル長Ｌを持つトランジスタＴ５を片側ＬＤＤ構造にしている。これにより、抵抗を減らしてオン電流をあげることで、バランスよくバッファ回路１１１を構成することが可能となり、高い信頼性を得ることが可能となる。なお、電流の向きは、電源ＶＳＳに向かって流れる一方向であるため、片側ＬＤＤ構造で十分に信頼性を高めることができる。
　（実施例１１）
　図１７は、インバータ２１の構成を示す図である。図１７の（ａ）に示すように、インバータ２１は、Ｐチャネル型のトランジスタＴ１（第１トランジスタ部）と、Ｎチャネル型のトランジスタＴ３・Ｔ４・Ｔ７（第２トランジスタ部）とを備えたＣＭＯＳ回路により構成されている。つまりは、インバータ２１は、実施例２のインバータ１２と比較して、トランジスタＴ７を追加した構成を備えている。これにより、トランジスタＴ４のソース端子はトランジスタＴ７のドレイン端子に接続されている。トランジスタＴ７のソース端子は電源端子（Ｖｓｓ）に接続され、トランジスタＴ７のゲート端子は入力端子（Ｖｉｎ）に接続されている。
　インバータ２１では、入力信号Ｖｉｎがローレベルのときは、トランジスタＴ１がオンとなり、トランジスタＴ３・Ｔ４・Ｔ７がオフとなるので、ハイレベル（Ｖｄｄ）の出力信号Ｖｏｕｔが出力される。一方、入力信号Ｖｉｎがハイレベルのときは、トランジスタＴ１がオフとなり、トランジスタＴ３・Ｔ４・Ｔ７がオンとなるので、ローレベル（Ｖｓｓ）の出力信号Ｖｏｕｔが出力される。
　本実施例のインバータ２１は、Ｎチャネル側を３つのトランジスタで形成した構成となっている。図１７の（ｂ）は、トランジスタＴ１の断面構造を示す。図１７の（ｃ）は、トランジスタＴ３・Ｔ４・Ｔ７の断面構造を示す。
　このように同一チャネル型の３つのトランジスタで形成する構成によれば、１つのトランジスタで形成した場合と比べて、１つのトランジスタ当たりのソース・ドレイン間の電圧をさらに小さくすることが可能となり、１つのトランジスタ当たりの電流量をさらに減らすことが可能となる。したがって、本実施例のインバータ２１、ひいてはバッファ回路１１１では、信頼性を高めることが可能となっている。
　なお、インバータ２１により構成されたバッファ回路１１１では、実施例２のインバータ１２と比較してトランジスタ素子数が増えているが、液晶表示装置全体から見ると、相対的に非常に小さい領域に構成されるバッファ回路１１１の面積が少し増えているだけであり、全体の額縁サイズに多大な影響を与えるほどではない。つまりは、劣化が顕著になる部分である、高速駆動されるバッファ回路１１１のみ、より耐圧の高い構造を備えることによって、素子形成面積の増大を招くことなく、高い信頼性を実現することが可能となっている。
　また、プロセスによって、Ｎチャネル型のトランジスタが劣化しやすいなどの傾向がある場合は、本実施例のインバータ２１のように、Ｐチャネル側を１つのトランジスタＴ１としたまま、Ｎチャネル側のみをトランジスタＴ３・Ｔ４・Ｔ７とすることで、素子形成面積の増加を抑えつつ、信頼性を十分に高めることができる。
　（インバータの実施例について）
　以上、インバータの各実施例（実施例１～１１）を示した。但し、インバータの構成は、各実施例（実施例１～１１）に示した構成に限るものではない。
　特に、デュアル構造のトランジスタを含むインバータでは、Ｐチャネル側・Ｎチャネル側ともに、同一チャネル型の３つ以上のトランジスタで構成してもよい。つまりは、Ｐチャネル型のトランジスタ部（第１トランジスタ部）およびＮチャネル型のトランジスタ部（第２トランジスタ部）のうち少なくともいずれか一方は、同一チャネル型の複数のトランジスタを、ゲート端子同士を互いに接続し、かつトランジスタ間のドレイン領域とソース領域とを同じ半導体層（ｐ層またはｎ層）に構成した構造を有していればよい。これにより、上述した効果を奏することができる。なお、構成するトランジスタの数は、回路面積の増加や必要な耐圧を考慮して決めればよい。
　さらに、上記構造を有するトランジスタ部は、必要に応じて、片側ＬＤＤ構造を有することができる。つまりは、Ｐチャネル側のトランジスタ部には、該構造に構成される各トランジスタのチャネル形成領域に、該チャネル形成領域に隣接するソース領域よりも低濃度の不純物を含むＬＤＤ領域を、該ソース領域に隣接して形成することができる。Ｎチャネル側のトランジスタ部には、該構造に構成される各トランジスタのチャネル形成領域に、該チャネル形成領域に隣接するドレイン領域よりも低濃度の不純物を含むＬＤＤ領域を、該ドレイン領域に隣接して形成することができる。
　また、上述のインバータでは、Ｎチャネル型のトランジスタＴ３・Ｔ４・Ｔ６・Ｔ７は、片側ＬＤＤ構造以外の構成においては通常のＬＤＤ構造を有しているが、これに限らない。逆に、Ｐチャネル型のトランジスタＴ１・Ｔ２・Ｔ５は、片側ＬＤＤ構造以外の構成においては通常のトランジスタの構成を有していたが、適宜ＬＤＤ構造を有することもできる。
　また、バッファ回路１１１は、３段のインバータで構成されている。生産性などを考慮すると、各インバータの構成は揃えることが望ましいが、必ずしも揃える必要はない。各インバータには、上述の各実施例の構成を組み合わせて適用することもできる。
　さらに、後述するように、バッファ回路１１１のようなインバータにより構成されるバッファ回路は、各駆動回路に対してそれぞれ設けることができる。よって、バッファ回路毎に、インバータの構成を変えることもできる。
　また、バッファ回路１１１は、３段のインバータで構成されていたが、これに限らない。インバータの数は、耐圧上問題なければ１つ以上であればよく、供給する信号の出力電位（入力信号の反転信号とするかなど）に応じて決めればよい。
　なお、バッファ回路１１１は、液晶表示装置１００に搭載される電源（ＶＤＤ電源・ＶＳＳ電源）、すなわち走査信号線駆動回路１０３と同じ電源を用いており、これが好ましいが、必要に応じて別途バッファ回路用電源を用いてもよい。
　〔実施の形態２〕
　本発明の他の実施の形態について図面に基づいて説明すれば、以下の通りである。一般に、液晶表示装置においては、走査信号線の負荷が重い場合や、狭額縁の回路を形成する場合に、走査信号線駆動回路を表示部（表示パネル）の両側にそれぞれ配置する場合がある。
　図１８は、本実施の形態の液晶表示装置２００の一構成例を示すブロック図である。液晶表示装置２００は、例えば図１に示した液晶表示装置１００と同等のものであり、図１８では、液晶表示装置１００の表示パネル１０１、走査信号線駆動回路１０３、およびバッファ１１０と略同一の機能を有する、表示部２０１、走査信号線駆動回路２０２ａ・２０２ｂ、およびバッファ回路２０３を示している。
　液晶表示装置２００では、表示部２０１の両側周辺に、走査信号線駆動回路２０２ａ・２０２ｂがそれぞれ配置されている。具体的には、走査信号線駆動回路２０２ａは、表示部２０１に設けられた走査信号線の延設方向に沿った一方側（図１８中左側）に設けられ、走査信号線駆動回路２０２ｂは、表示部２０１に設けられた走査信号線の延設方向に沿った上記一方側に対向する他方側（図１８中右側）に設けられている。
　バッファ回路２０３は、例えば図４に示したバッファ回路１１１の構成を有しており、ゲートクロック信号ＧＣＫ１・ＧＣＫ２を入力とし、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂの両方を、走査信号線駆動回路２０２ａ・２０２ｂにそれぞれ出力する。
　上記の構成によれば、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂは、１つのバッファ回路２０３から各走査信号線駆動回路２０２ａ・２０２ｂに供給される。
　しかし、表示部２０１が大きい場合、バッファ回路２０３から走査信号線駆動回路２０２ａ・２０２ｂに向けて左右に延設された配線の負荷が重くなるため、上述の各実施例のインバータの構成を有するバッファ回路２０３であっても、さらにサイズを大きくしなければならないことがある。
　これに対策した変形例を、図１９に示す。図１９に示すように、液晶表示装置２１０では、左右に配置された各走査信号線駆動回路２０２ａ・２０２ｂのそれぞれに対して、バッファ回路２０３ａ・２０３ｂが設けられている。
　この構成によれば、バッファ回路２０３ａ・２０３ｂから走査信号線駆動回路２０２ａ・２０２ｂまでの配線の負荷を低減することが可能となる。ゆえに、片側に、極端に大きなサイズのバッファ回路を設けなくてもよいので、端子側の額縁を小さくすることが可能となる。また、バッファ回路２０３ａ・２０３ｂへのゲートクロック信号ＧＣＫ１・ＧＣＫ２は表示制御回路から供給されるため、パネル内の回路領域は増大することはない。
　〔実施の形態３〕
　前記実施の形態１では、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを出力するバッファ回路１１１（バッファ１１０）について説明した。しかし、これに限らず、バッファ回路１１１を構成するインバータ（インバータ１１～２１）は、表示制御回路１０４から各駆動回路に向けて供給される高周波数の信号（例えば、データ信号線駆動回路１０２へのソースクロック信号、および、保持容量配線駆動回路へのＣＭＩ信号など）を送り出すバッファ回路にも適用することができる。
　図２０は、本実施の形態の液晶表示装置３００の一構成例を示すブロック図である。液晶表示装置３００は、例えば図１に示した液晶表示装置１００と同等のものであり、図２０では、液晶表示装置１００の表示パネル１０１、データ信号線駆動回路１０２、走査信号線駆動回路１０３、保持容量配線駆動回路、およびバッファ１１０と略同一の機能を有する、表示部３０１、データ信号線駆動回路３０２、走査信号線駆動回路３０３、保持容量配線駆動回路３０４、およびバッファ回路３０５を示している。また、液晶表示装置３００は、バッファ回路３０６を備えている。
　液晶表示装置３００では、表示部３０１の一側面側（図２０中上側）にデータ信号線駆動回路３０２が配置され、表示部３０１の別の一側面側（図２０中左側）に走査信号線駆動回路３０３が配置され、表示部３０１のさらに別の一側面側であって、走査信号線駆動回路３０３の配置側と対向する側（図２０中右側）に保持容量配線駆動回路３０４が配置されている。
　バッファ回路３０５は、例えば図４に示したバッファ回路１１１の構成を有しており、ゲートクロック信号ＧＣＫ１・ＧＣＫ２を入力とし、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂを走査信号線駆動回路３０３に出力する。
　バッファ回路３０６は、保持容量配線駆動回路３０４に極性信号ＣＭＩを出力するバッファであり、保持容量配線駆動回路３０４の前段に設けられている。バッファ回路３０６は、極性信号ＣＭＩ（第１信号）を入力とし、バッファを通した極性信号ＣＭＩ（第２信号）を保持容量配線駆動回路３０４に出力する。
　バッファ回路３０６は、図２１に示すように、２段のインバータにより構成されている。バッファ回路３０６を構成するインバータは、実施の形態１に示したバッファ回路１１１を構成するインバータ（インバータ１１～２１）と同じ回路構成とすることができる。
　保持容量配線駆動回路３０４には、複数の単位回路（データ保持回路）が多段接続して構成されている。上記複数の単位回路には、走査信号線駆動回路３０３のシフトレジスタからの出力信号と、バッファ回路３０６から供給される極性信号ＣＭＩとが供給され、各単位回路がこれら信号に基づいて出力を行うことで、表示部３０１に設けられた保持容量配線が駆動される。
　極性信号ＣＭＩは、ゲートクロック信号ＧＣＫ１Ｂ・ＧＣＫ２Ｂと同じ程度の周波数で、表示制御回路から出力される。よって、バッファ回路３０６のインバータの構成を、上述のインバータ（インバータ１１～２１）の構成とすることによって、レイアウト面積を増大させることなく、狭額縁なパネルを提供しつつ、バッファ回路３０６の信頼性を高めることが可能となる。
　また、液晶表示装置の駆動方式の１つとして、ＳＳＤ（Source Shared Driving：ソース・シェアド・ドライビング）と呼ばれる方式がある。液晶表示装置では、直行する複数の走査信号線とデータ信号線との交点において、画素がマトリクス状に２次元配置されているが、ＳＳＤ方式は、複数のデータ信号線から成る組を、該複数のデータ信号線に共通のデータ出力回路によって、ソース信号（データ信号）を時分割して駆動する駆動方式である。
　ＳＳＤ方式の液晶表示装置では、データ信号線駆動回路の出力信号線と、上記組を成す複数のデータ信号線とを順次接続するための切替信号が、出力信号線と各データ信号線との間にそれぞれ設けられたスイッチ回路に供給されている。この切替信号は、バッファ回路を介して供給されるものである。そして、切替信号の駆動周波数はフレームレートと比較して高いため、バッファ回路の駆動周波数も同等に高い。
　よって、上記バッファ回路は、少なくとも１つのインバータ（ＰＭＯＳ・ＣＭＯＳからなるＣＭＯＳ回路）で構成されるので、上述のインバータ（インバータ１１～２１）を適用することで、略同様の効果を奏することができる。
　以上のように、液晶表示装置内では、駆動方式などから、フレームレートよりも高周波数で駆動される信号が多数用いられ、これらの信号が、少なくともトランジスタを含んで構成された回路（対象回路）を備える駆動回路など（上述以外の例としては、データ信号線駆動回路に搭載されるマルチプレクサや、共通電極を駆動する共通電極駆動回路に搭載されるデータ保持回路など）に供給されている。駆動回路などの前段でこのような信号を通す、少なくとも１つのインバータ（ＰＭＯＳ・ＣＭＯＳからなるＣＭＯＳ回路）により構成されるバッファ回路（高周波数で駆動される回路）には、上述のインバータ（インバータ１１～２１）を好適に適用することができる。
　本発明の実施の形態に係るバッファ回路では、上記第２トランジスタ部が上記構造を有しており、上記第２トランジスタ部には、該構造に構成される各トランジスタのチャネル形成領域に、該チャネル形成領域に隣接するドレイン領域よりも低濃度の不純物を含むＬＤＤ領域が、該ドレイン領域に隣接して形成されていることが好ましい。
　本発明の実施の形態に係るバッファ回路では、上記第１トランジスタ部が上記構造を有しており、上記第１トランジスタ部には、該構造に構成される各トランジスタのチャネル形成領域に、該チャネル形成領域に隣接するソース領域よりも低濃度の不純物を含むＬＤＤ領域が、該ソース領域に隣接して形成されていることが好ましい。
　本発明の実施の形態に係るバッファ回路では、上記第２トランジスタ部のみが上記構造を有している構成とすることもできる。
　本発明の実施の形態に係るバッファ回路では、上記第１トランジスタ部のみが上記構造を有している構成とすることもできる。
　本発明の実施の形態に係るバッファ回路では、上記構造を有していない上記第１トランジスタ部または上記第２トランジスタ部は、１つのトランジスタにより構成されている構成とすることもできる。
　本発明の実施の形態に係るバッファ回路では、上記第２トランジスタが上記大きいチャネル長を有しており、上記第２トランジスタには、該第２トランジスタのチャネル形成領域に、該チャネル形成領域に隣接するドレイン領域よりも低濃度の不純物を含むＬＤＤ領域が、該ドレイン領域に隣接して形成されていることが好ましい。
　本発明の実施の形態に係るバッファ回路では、上記第１トランジスタが上記大きいチャネル長を有しており、上記第１トランジスタには、該第１トランジスタのチャネル形成領域に、該チャネル形成領域に隣接するソース領域よりも低濃度の不純物を含むＬＤＤ領域が、該ソース領域に隣接して形成されていることが好ましい。
　本発明の実施の形態に係るバッファ回路では、上記第２トランジスタのみが上記大きいチャネル長を有している構成とすることもできる。
　本発明の実施の形態に係るバッファ回路では、上記第１トランジスタのみが上記大きいチャネル長を有している構成とすることもできる。
　本発明の実施の形態に係るバッファ回路では、上記大きいチャネル長を有していない上記第１トランジスタまたは上記第２トランジスタは、上記対象回路に含まれるトランジスタのチャネル長と同等のチャネル長を有している構成とすることもできる。
　また、本発明の実施の形態に係る表示装置は、アクティブマトリクス型の表示パネルと、上記表示パネルを駆動する少なくとも１つの表示駆動回路と、上述のバッファ回路とを備え、上記表示駆動回路のうち少なくとも１つには、上記対象回路が設けられていることを特徴としている。
　上記の構成によれば、素子形成面積の増大を招くことなく、高い信頼性を実現するバッファ回路を備えているので、レイアウト面積を増大させることなく、狭額縁な表示パネルを提供するとともに、表示装置全体としての信頼性を向上することが可能となる。
　本発明の実施の形態に係る表示装置では、上記表示駆動回路として、上記表示パネルに設けられた走査信号線に、画素電極に階調電圧を書き込み可能とするための走査信号を供給する走査信号線駆動回路を備え、上記走査信号線駆動回路は、少なくともシフトレジスタにより構成され、上記対象回路は、上記シフトレジスタである構成とすることもできる。
　本発明の実施の形態に係る表示装置では、上記走査信号線駆動回路は、上記表示パネルの周辺の、上記走査信号線の延設方向に沿った一方側、および該一方側に対向する他方側にそれぞれ設けられている構成とすることもできる。
　本発明の実施の形態に係る表示装置では、上記バッファ回路は、上記対象回路が設けられた表示駆動回路毎にそれぞれ設けられていることが好ましい。
　本発明の実施の形態に係るの表示装置では、上記バッファ回路と、上記対象回路が設けられた表示駆動回路とは、同じ電源に電気的に接続されていることが好ましい。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、高速駆動されるバッファ回路や、表示装置の各駆動回路に好適である。
１１～２１　　　インバータ
１００　　　　　液晶表示装置（表示装置）
１０１　　　　　表示パネル
１０２　　　　　データ信号線駆動回路
１０３　　　　　走査信号線駆動回路
１０４　　　　　表示制御回路
１１０，１２０　バッファ
１１１　　　　　バッファ回路
１１２，１２２　制御回路
２００，２１０，３００　　　液晶表示装置（表示装置）
２０１，３０１　　　　　　　表示部（表示パネル）
２０２ａ，２０２ｂ　　　　　走査信号線駆動回路
２０３，２０３ａ，２０３ｂ　バッファ回路
３０２　　　　　　　　　　　データ信号線駆動回路
３０３　　　　　　　　　　　走査信号線駆動回路
３０４　　　　　　　　　　　保持容量配線駆動回路
３０５，３０６　　　　　　　バッファ回路
ＳＲ　　　　　　シフトレジスタ（対象回路）
Ｔ１　　　　　　トランジスタ（第１トランジスタ部）
Ｔ２　　　　　　トランジスタ（第１トランジスタ部）
Ｔ３　　　　　　トランジスタ（第２トランジスタ部）
Ｔ４　　　　　　トランジスタ（第２トランジスタ部）
Ｔ５　　　　　　トランジスタ（第１トランジスタ）
Ｔ６　　　　　　トランジスタ（第２トランジスタ）
Ｔ７　　　　　　トランジスタ（第２トランジスタ部）

Claims (17)

  1. 　第１信号を入力とし、該第１信号に基づいた第２信号を、少なくともトランジスタを含んで構成された対象回路に出力する、少なくとも１段のインバータにより構成されるバッファ回路であって、
    　上記インバータは、Ｐチャネル型の第１トランジスタ部とＮチャネル型の第２トランジスタ部のゲート端子同士及びドレイン端子同士が互いに接続されたＣＭＯＳ回路により構成され、
    　上記ＣＭＯＳ回路の駆動周波数は、上記対象回路の駆動周波数よりも高く、
    　上記第１トランジスタ部および上記第２トランジスタ部のうち少なくともいずれか一方は、同一チャネル型の複数のトランジスタを、ゲート端子同士を互いに接続し、かつ該トランジスタ間のドレイン領域とソース領域とを同じ半導体層に構成した構造を有していることを特徴とするバッファ回路。
  2. 　上記第２トランジスタ部が上記構造を有しており、
    　上記第２トランジスタ部には、該構造に構成される各トランジスタのチャネル形成領域に、該チャネル形成領域に隣接するドレイン領域よりも低濃度の不純物を含むＬＤＤ領域が、該ドレイン領域に隣接して形成されていることを特徴とする請求項１に記載のバッファ回路。
  3. 　上記第１トランジスタ部が上記構造を有しており、
    　上記第１トランジスタ部には、該構造に構成される各トランジスタのチャネル形成領域に、該チャネル形成領域に隣接するソース領域よりも低濃度の不純物を含むＬＤＤ領域が、該ソース領域に隣接して形成されていることを特徴とする請求項１に記載のバッファ回路。
  4. 　上記第２トランジスタ部のみが上記構造を有していることを特徴とする請求項１または２に記載のバッファ回路。
  5. 　上記第１トランジスタ部のみが上記構造を有していることを特徴とする請求項１または３に記載のバッファ回路。
  6. 　上記構造を有していない上記第１トランジスタ部または上記第２トランジスタ部は、１つのトランジスタにより構成されていることを特徴とする請求項４または５に記載のバッファ回路。
  7. 　第１信号を入力とし、該第１信号に基づいた第２信号を、少なくともトランジスタを含んで構成された対象回路に出力する、少なくとも１段のインバータにより構成されるバッファ回路であって、
    　上記インバータは、Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタのゲート端子同士及びドレイン端子同士が互いに接続されたＣＭＯＳ回路により構成され、
    　上記ＣＭＯＳ回路の駆動周波数は、上記対象回路の駆動周波数よりも高く、
    　上記第１トランジスタおよび上記第２トランジスタのうち少なくともいずれか一方は、上記対象回路に含まれるトランジスタのチャネル長よりも大きいチャネル長を有していることを特徴とするバッファ回路。
  8. 　上記第２トランジスタが上記大きいチャネル長を有しており、
    　上記第２トランジスタには、該第２トランジスタのチャネル形成領域に、該チャネル形成領域に隣接するドレイン領域よりも低濃度の不純物を含むＬＤＤ領域が、該ドレイン領域に隣接して形成されていることを特徴とする請求項７に記載のバッファ回路。
  9. 　上記第１トランジスタが上記大きいチャネル長を有しており、
    　上記第１トランジスタには、該第１トランジスタのチャネル形成領域に、該チャネル形成領域に隣接するソース領域よりも低濃度の不純物を含むＬＤＤ領域が、該ソース領域に隣接して形成されていることを特徴とする請求項７に記載のバッファ回路。
  10. 　上記第２トランジスタのみが上記大きいチャネル長を有していることを特徴とする請求項７または８に記載のバッファ回路。
  11. 　上記第１トランジスタのみが上記大きいチャネル長を有していることを特徴とする請求項７または９に記載のバッファ回路。
  12. 　上記大きいチャネル長を有していない上記第１トランジスタまたは上記第２トランジスタは、上記対象回路に含まれるトランジスタのチャネル長と同等のチャネル長を有していることを特徴とする請求項１０または１１に記載のバッファ回路。
  13. 　アクティブマトリクス型の表示パネルと、
    　上記表示パネルを駆動する少なくとも１つの表示駆動回路と、
    　請求項１～１２のいずれか１項に記載のバッファ回路とを備え、
    　上記表示駆動回路のうち少なくとも１つには、上記対象回路が設けられていることを特徴とする表示装置。
  14. 　上記表示駆動回路として、上記表示パネルに設けられた走査信号線に、画素電極に階調電圧を書き込み可能とするための走査信号を供給する走査信号線駆動回路を備え、
    　上記走査信号線駆動回路は、少なくともシフトレジスタにより構成され、
    　上記対象回路は、上記シフトレジスタであることを特徴とする請求項１３に記載の表示装置。
  15. 　上記走査信号線駆動回路は、上記表示パネルの周辺の、上記走査信号線の延設方向に沿った一方側、および該一方側に対向する他方側にそれぞれ設けられていることを特徴とする請求項１４に記載の表示装置。
  16. 　上記バッファ回路は、上記対象回路が設けられた表示駆動回路毎にそれぞれ設けられていることを特徴とする請求項１３～１５のいずれか１項に記載の表示装置。
  17. 　上記バッファ回路と、上記対象回路が設けられた表示駆動回路とは、同じ電源に電気的に接続されていることを特徴とする請求項１３～１６のいずれか１項に記載の表示装置。
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