WO2020194962A1 - 表示装置 - Google Patents

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WO2020194962A1
WO2020194962A1 PCT/JP2019/050963 JP2019050963W WO2020194962A1 WO 2020194962 A1 WO2020194962 A1 WO 2020194962A1 JP 2019050963 W JP2019050963 W JP 2019050963W WO 2020194962 A1 WO2020194962 A1 WO 2020194962A1
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potential
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pixel
gate
signal
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PCT/JP2019/050963
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English (en)
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忠義 勝田
良和 羽柴
Original Assignee
株式会社ジャパンディスプレイ
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Definitions

  • the present invention relates to a display device.
  • a gate line for supplying a scanning signal and a signal line for supplying a pixel signal are connected to a pixel transistor provided in the display area. Since the gates of many pixel transistors are connected to the gate line, parasitic capacitance is generated in the gate line, and the time constant of this system becomes large especially when viewed from the pixel transistor located away from the scanning line drive circuit. Can be considered.
  • the scanning signal can be written to the pixel transistor at a position away from the scanning line drive circuit. It takes time, and there is a possibility that the writing of all the pixel transistors cannot be completed within one horizontal period.
  • An object of the present invention is to provide a display device capable of speeding up the gate drive of a pixel transistor.
  • the display device includes a display region in which a plurality of pixels having a pixel capacitance and a pixel transistor are arranged in a matrix in a first direction and a second direction intersecting the first direction, and is arranged in the first direction.
  • a plurality of scanning lines electrically connected to the pixels, a plurality of signal lines electrically connected to the pixels arranged in the second direction, and a non-display area surrounding the display area are provided.
  • a display control circuit for controlling the on / off of the pixel transistor via a scanning line is provided.
  • the pixel transistor is an N-type transistor, and the scanning line is connected to the gate of the pixel transistor.
  • a signal line is connected to the source of the pixel transistor, a pixel capacitance is connected to the drain of the pixel transistor, and a drive signal generation circuit that generates a gate drive signal that controls on / off of the pixel transistor and the gate drive signal are connected.
  • the drive signal generation circuit includes a scan line drive circuit that supplies the scan line, and the drive signal generation circuit includes a first potential supply circuit that supplies a first potential that is equal to or lower than the off potential of the pixel transistor to the first wiring.
  • a second potential supply circuit that supplies a second potential even lower than the first potential to the first wiring, and a third potential supply circuit that supplies a third potential higher than the first potential to the first wiring. It includes a fourth potential supply circuit that supplies a fourth potential higher than the third potential and equal to or higher than the on potential of the pixel transistor to the first wiring.
  • FIG. 1 is a diagram showing an example of a schematic configuration of a display device according to an embodiment.
  • FIG. 2A is a diagram showing an example of a schematic configuration different from that of FIG. 1 of the display device according to the embodiment.
  • FIG. 2B is a diagram showing a second example having a schematic configuration different from that of FIG. 1 of the display device according to the embodiment.
  • FIG. 3A is a diagram showing an example of a pixel configuration in the display device according to the embodiment.
  • FIG. 3B is a cross-sectional view showing a schematic cross-sectional structure of a display area in the display device according to the embodiment.
  • FIG. 4 is a diagram showing an example of the configuration of the scanning line drive circuit and the drive signal generation circuit in the display device according to the embodiment.
  • FIG. 5A is a diagram showing a first configuration example showing the correspondence between the drive signal generation circuit and the output circuit.
  • FIG. 5B is a diagram showing a second configuration example showing the correspondence between the drive signal generation circuit and the output circuit.
  • FIG. 6A is a timing chart of each part in the first configuration example shown in FIG. 5A.
  • FIG. 6B is a timing chart of each part in the second configuration example shown in FIG. 5B.
  • FIG. 7 is a diagram showing a timing chart for explaining the operation of each part of the scanning line driving circuit and the driving signal generation circuit according to the embodiment, and a waveform example of the gate driving signal ENB and the scanning signal GATE.
  • FIG. 8A is a diagram showing a gate drive signal path in the L period shown in FIG. 7.
  • FIG. 8A is a diagram showing a gate drive signal path in the L period shown in FIG. 7.
  • FIG. 8B is a diagram showing a gate drive signal path in the H1 period and the H5 period shown in FIG. 7.
  • FIG. 8C is a diagram showing a gate drive signal path in the H2 period shown in FIG. 7.
  • FIG. 8D is a diagram showing a gate drive signal path in the H3 period shown in FIG. 7.
  • FIG. 8E is a diagram showing a gate drive signal path in the H4 period shown in FIG. 7.
  • FIG. 9 is a diagram showing an example of the configuration of the scanning line drive circuit and the drive signal generation circuit in the display device according to the second example of the embodiment.
  • FIG. 10 is a timing chart for explaining the operation of each part of the scanning line driving circuit and the driving signal generation circuit according to the second example of the embodiment, and a diagram showing a waveform example of the gate driving signal ENB and the scanning signal GATE. is there.
  • FIG. 11A is a diagram showing a gate drive signal path in the L period shown in FIG.
  • FIG. 11B is a diagram showing a gate drive signal path in the H1 period and the H5 period shown in FIG.
  • FIG. 11C is a diagram showing a gate drive signal path in the H2 period shown in FIG.
  • FIG. 11D is a diagram showing a gate drive signal path in the H3 period shown in FIG.
  • FIG. 11A is a diagram showing a gate drive signal path in the L period shown in FIG.
  • FIG. 11B is a diagram showing a gate drive signal path in the H1 period and the H5 period shown in FIG.
  • FIG. 11C is a diagram showing a gate drive signal path in the H2 period shown in FIG.
  • FIG. 12 is a diagram showing an example of waveforms of each part of a pixel signal, a pixel electrode, and a scanning signal in the display device according to the embodiment.
  • FIG. 13 is a diagram showing an example of waveforms of each part of the pixel signal, the pixel electrode, and the scanning signal in the display device according to the second example of the embodiment.
  • FIG. 14 is a diagram showing an example of the pixel configuration in the display device according to the modified example.
  • FIG. 15 is a diagram showing an example of waveforms of each part in the configuration according to the modified example.
  • FIG. 16 is a diagram showing a waveform example of each part in the comparative example.
  • FIG. 1 is a diagram showing an example of a schematic configuration of a display device according to an embodiment.
  • the display device 10 is, for example, a liquid crystal display panel.
  • the display device 10 is not limited to the liquid crystal display panel.
  • the display device 10 may be an organic EL display using an organic light emitting diode (OLED: Organic Light Emitting Diode) as a display element.
  • the display device 10 may be an inorganic EL display using an inorganic light emitting diode (micro LED) as a display element.
  • the display device 10 may be an electrophoretic display (EPD: Electrophoretic Display).
  • the display device 10 may be, for example, a device in which a capacitance type touch sensor is integrated. Integrating a capacitive touch sensor built into the display device 10 means, for example, that some members such as a display substrate and electrodes and a part of a substrate and electrodes used as a touch sensor are integrated. Including also serving as a member.
  • the display device 10 may be a so-called on-cell type device equipped with, for example, a capacitance type touch sensor. The present disclosure is not limited by the aspect of the display device 10.
  • the display device 10 displays an image based on, for example, a signal output from the HOST 300, which is a host processor of an electronic device.
  • the display device 10 may be a monochrome display or a color display using a color filter or the like of a plurality of colors.
  • the display device 10 has a display area 11 and a non-display area 12 that surrounds the display area. Further, the display device is provided between the thin film transistor (TFT: Thin Film Transistor) substrate 100 (hereinafter referred to as TFT substrate), the opposed substrate 101 provided facing the TFT substrate 100, and the pair of substrates 100, 101. It has a display function layer that can be used. In the present embodiment, the display functional layer is composed of a liquid crystal layer 6. Further, a display control circuit 20 is provided on the non-display area 12 of the TFT substrate 100.
  • TFT Thin Film Transistor
  • the display area 11 is provided with a plurality of pixels PX arranged in a two-dimensional matrix in the first direction (X direction in the figure) and the second direction (Y direction in the figure) orthogonal to the first direction. ing.
  • the first direction (X direction in the figure) is also referred to as a row direction
  • the second direction (Y direction in the figure) is also referred to as a column direction.
  • a row in which the pixel PX is arranged in the row direction is also referred to as a pixel row
  • a column in which the pixel PX is arranged in the column direction is also referred to as a pixel column.
  • the non-display area 12 is provided with a terminal portion P for supplying various power sources from the external power source 200 to the display control circuit 20.
  • the terminal portion P includes a first potential terminal P1 for supplying the first potential VGL, a second potential terminal P2 for supplying the second potential VGL2, and a third potential terminal P3 for supplying the third potential GND.
  • 4th potential terminal P4 for supplying the 4th potential VGH2 5th potential terminal P5 for supplying the 5th potential VDD (VDD1), 6th potential terminal P6 for supplying the 6th potential VGH1, 7th
  • a seventh potential terminal P7 for supplying the potential VDD2 is provided. Details of each potential will be described later.
  • the display control circuit 20 includes a signal line drive circuit 21, a scanning line drive circuit 22, and a drive signal generation circuit 23.
  • the signal line drive circuit 21, the scanning line drive circuit 22, and the drive signal generation circuit 23 operate based on various signals from the HOST 300 (for example, a control circuit of an electronic device on which the display device 10 is mounted).
  • the signal line drive circuit 21 is composed of, for example, a display IC mounted on the non-display area 12 on the TFT substrate 100.
  • the scanning line drive circuit 22 and the drive signal generation circuit 23 are thin film transistor (TFT) circuits formed in the non-display region 12 on the TFT substrate 100.
  • TFT thin film transistor
  • the signal line drive circuit 21 is electrically connected to each pixel sequence in the display area 11 by a plurality of signal line DTLs, and transmits a pixel signal SIG to each signal line DTL.
  • Each pixel signal SIG is supplied to each pixel PX of each pixel sequence.
  • the scanning line drive circuit 22 is electrically connected to each pixel line in the display area 11 by the scanning line SCL, and transmits the scanning signal GATE to each scanning line SCL.
  • Each scan signal GATE is supplied to each pixel PX in each pixel row.
  • FIG. 2A is a diagram showing a first example of a schematic configuration different from that of FIG. 1 of the display device according to the embodiment.
  • FIG. 2B is a diagram showing a second example having a schematic configuration different from that of FIG. 1 of the display device according to the embodiment.
  • FIG. 1 shows an example in which the scanning line drive circuit 22 is provided in the non-display area 12 on the left side of the display area 11 in the drawing.
  • the scanning line drive circuit 22 is driven to the left and right of the display area.
  • a configuration in which a circuit is provided can also be adopted.
  • the scan line SCL is connected to both the scan line drive circuit 22-1 on the left side and the scan line drive circuit 22-2 on the right side.
  • the scanning line SCL extending from the scanning line driving circuit 22-1 and the scanning line SCL extending from the scanning line driving circuit 22-2 may not be connected in the display area 11.
  • a scanning line drive circuit for pixel lines having an odd number from the top is provided in the non-display area 12 on the right side of the display area 11, and pixels having an even number from the top are provided in the non-display area 12 on the left side of the display area 11.
  • a configuration may be provided in which a scanning line drive circuit for rows is provided.
  • FIG. 3A is a diagram showing an example of a pixel configuration in the display device according to the embodiment. In the example shown in FIG. 3A, the configuration in the pixel PX of q rows and p columns is shown.
  • FIG. 3A shows an example in which the pixel transistor TRD included in the pixel PX has a double gate structure composed of two NMOS transistors trd.
  • the configuration of the pixel transistor TRD is not limited to this, and may be configured by, for example, one NMOS transistor.
  • the present disclosure is not limited by the configuration of the pixel transistor TRD.
  • a scanning signal GATE is supplied to the gate of the pixel transistor TRD via the scanning line SCL.
  • the gate signal GATE will be described later.
  • the source of the pixel transistor TRD is connected to the signal line DTL.
  • a pixel electrode Pix is provided on the drain of the pixel transistor TRD.
  • a pixel capacitance CS is configured between the pixel electrode Pix and the common electrode COML that supplies the common potential VCOM.
  • the pixel signal SIG is supplied from the signal line drive circuit 21 to the source of the pixel transistor TRD via the signal line DTL.
  • the pixel signal SIG has a voltage upper limit value of VDD1 and a voltage lower limit value of VDD2.
  • VDD1 which is the upper limit value of the voltage of the pixel signal SIG
  • VDD2 which is the lower limit of the voltage of the pixel signal SIG
  • the potential difference between VDD1 and the GND potential is substantially equal to the potential difference between the GND potential and VDD2.
  • the on / off state of the pixel transistor TRD is controlled by the scanning signal GATE supplied from the scanning line drive circuit 22.
  • the pixel transistor TRD is turned on, and the pixel signal SIG is supplied to the pixel electrode Pix from the signal line. Then, the electric charge corresponding to the pixel signal SIG is charged to the pixel electrode Pix.
  • the pixel electrode Pix can take a voltage value between VDD1 and VDD2. That is, in the present embodiment, the voltage range that the pixel electrode Pix can take is the voltage range from VDD2 to VDD1 that is the same as the pixel signal SIG.
  • the potential difference Vgd generated between the pixel electrode Pix and the scanning line SCL will be described later.
  • FIG. 3B is a cross-sectional view showing a schematic cross-sectional structure of a display area in the display device according to the embodiment.
  • a configuration in which a capacitance type touch sensor is integrated will be described.
  • the display device 10 includes a TFT substrate 100, an opposing substrate 101, and a liquid crystal layer 6 as a display function layer.
  • the facing substrate 101 is arranged so as to face the surface of the TFT substrate 100 in a direction perpendicular to the surface. Further, the liquid crystal layer 6 is provided between the TFT substrate 100 and the facing substrate 101.
  • the TFT substrate 100 has a first substrate 31, a pixel electrode Pix, a common electrode COML, and a polarizing plate 35.
  • a circuit such as a shift register included in the scanning line drive circuit 22, a switching element such as a TFT (Thin Film Transistor), and various wirings such as a scanning line SCL and a signal line DTL (omitted in FIG. 3B). ) Is provided.
  • the common electrode COML is provided on the upper side of the first substrate 31.
  • the pixel electrode Pix is provided on the upper side of the common electrode COML via the insulating layer 34.
  • the pixel electrode Pix is provided on a layer different from the common electrode COML, and is arranged so as to overlap the common electrode COML in a plan view. Further, a plurality of pixel electrodes Pix are arranged in a matrix in a plan view.
  • the polarizing plate 35 is provided on the lower side of the first substrate 31.
  • the direction from the first substrate 31 to the second substrate 41 in the direction perpendicular to the surface of the first substrate 31 is referred to as "upper side”. Further, the direction from the second substrate 41 to the first substrate 31 is defined as the “lower side”. Further, the “planar view” indicates a case where the first substrate 31 is viewed from a direction perpendicular to the surface of the first substrate 31.
  • the pixel electrode Pix is provided corresponding to the sub-pixels constituting each pixel PX of the display device 10.
  • the pixel signal SIG for performing the display operation is supplied from the signal line drive circuit 21 to the pixel electrode Pix.
  • a drive signal VCOM for display which is a DC voltage signal, is supplied to the common electrode COML.
  • the common electrode COML functions as a common electrode for the plurality of pixel electrodes Pix.
  • the common electrode COML functions as a drive electrode or a detection electrode in the capacitance type touch detection.
  • the common electrode COML is preferably divided into a plurality of electrodes, and a configuration in which the common electrode COML is divided into strips or tiles within the display area 11 can be adopted. Further, a configuration in which the common electrode COML is provided on the facing substrate 101 can also be adopted.
  • a conductive material having translucency such as ITO (Indium Tin Oxide) is used as the pixel electrode Pix and the common electrode COML.
  • the facing substrate 101 includes a second substrate 41, a color filter 42 formed on one surface of the second substrate 41, a detection electrode TDL provided on the other surface of the second substrate 41, and a polarizing plate 45. Have. A plurality of detection electrodes TDL are arranged on the second substrate 41.
  • the detection electrode TDL functions as a detection electrode in mutual capacitance type touch detection and self-capacitance type touch detection.
  • the detection electrode TDL for example, a conductive material having translucency such as ITO is used.
  • the detection electrode TDL may be composed of a thin metal wire having a mesh-like, zigzag-like, or wavy-line-like or linear pattern.
  • the color filter 42 faces the liquid crystal layer 6 in the direction perpendicular to the first substrate 31.
  • the color filter 42 may be arranged on the first substrate 31.
  • the first substrate 31 and the second substrate 41 are, for example, a glass substrate or a resin substrate.
  • the first substrate 31 and the second substrate 41 are arranged so as to face each other with a predetermined interval.
  • a liquid crystal layer 6 is provided between the first substrate 31 and the second substrate 41.
  • the liquid crystal layer 6 modulates the passing light according to the state of the electric field between each pixel electrode and the common electrode.
  • An illumination unit (backlight) (not shown) is provided on the lower side of the first substrate 31.
  • the lighting unit has a light source such as an LED, and emits light from the light source toward the first substrate 31.
  • the light from the illumination unit passes through the TFT substrate 100 and is modulated by the state of the liquid crystal at that position, and the state of transmission to the display surface changes depending on the location. As a result, the image is displayed in the display area 11.
  • FIG. 4 is a diagram showing an example of the configuration of the scanning line drive circuit and the drive signal generation circuit in the display device according to the embodiment.
  • the scanning line drive circuit 22 includes a shift register 221 and an output circuit 222 provided for each scanning line SCL. Further, each scanning line drive circuit 22 and the drive signal generation circuit 23 are connected by the first wiring L1. More specifically, the first wiring L1 extending from the drive signal generation circuit 23 is connected to each output circuit 222.
  • the shift register has a flip-flop circuit corresponding to each output circuit.
  • the point that the signal is output from the shift register to the output circuit in the description of each configuration and control may be the output from the flip-flop circuit corresponding to the output circuit.
  • the first power supply line VL1, the second power supply line VL2, the third power supply line VL3, the fourth power supply line VL4, and the first The 5 power supply line VL5 and the 6th power supply line VL6 are provided.
  • a first potential VGL equal to or lower than the off potential of the pixel transistor TRD is supplied to the first power supply line VL1.
  • a second potential VGL2 lower than the first potential VGL is supplied to the second power supply line VL2.
  • a third potential higher than the first potential VGL is supplied to the third power supply line VL3.
  • the third potential is the ground potential. From this point, GND is designated as the code of the third potential.
  • the fourth power supply line VL4 is supplied with the fourth potential VGH2, which is higher than the third potential GND and higher than the on potential of the pixel transistor TRD.
  • the potential difference between the first potential VGL and the fourth potential VGH2 is set to be equal to or lower than the withstand voltage potential of the pixel transistor TRD.
  • the potential difference between the second potential VGL2 and the fourth potential VGH2 is set to be equal to or higher than the withstand voltage potential of the pixel transistor TRD.
  • the withstand voltage potential of the pixel transistor TRD is, for example, about 20V.
  • the fifth power supply line VL5 is supplied with a fifth potential higher than the third potential GND and lower than the fourth potential VGH2.
  • the fifth potential is set to the same potential VDD1 as the maximum potential VDD1 of the pixel signal. From this point, VDD is designated as the code of the fifth potential.
  • a sixth potential VGH higher than the fifth potential VDD and lower than the fourth potential VGH2 is supplied to the sixth power supply line VL6.
  • the drive signal generation circuit 23 is a circuit that generates a gate drive signal ENB for on / off control of the pixel transistor TRD and outputs it to the scanning line drive circuit 22.
  • the drive signal generation circuit 23 includes drive circuits Drv1, Drv2, Drv3, Drv4, and transistors Tr1, Tr2, Tr3, Tr4.
  • Transistor Tr1 is, for example, an NMOS transistor.
  • the gate of the transistor Tr1 is connected to the drive circuit Drv1, the source is connected to the first power supply line VL1, and the drain is connected to the first wiring L1.
  • a fifth potential VDD and a second low potential VGL2 are supplied to the drive circuit Drv1.
  • the transistor Tr1 and the drive circuit Drv1 correspond to the "first potential supply circuit" in the present disclosure.
  • Transistor Tr2 is, for example, an NMOS transistor.
  • the gate of the transistor Tr2 is connected to the drive circuit Drv2, the source is connected to the second power supply line VL2, and the drain is connected to the first wiring L1.
  • a fifth potential VDD and a second low potential VGL2 are supplied to the drive circuit Drv2.
  • the transistor Tr2 and the drive circuit Drv2 correspond to the "second potential supply circuit" in the present disclosure.
  • Transistor Tr3 is, for example, an NMOS transistor.
  • the gate of the transistor Tr3 is connected to the drive circuit Drv3, the source is connected to the third power supply line VL3, and the drain is connected to the first wiring L1.
  • a fifth potential VDD and a second low potential VGL2 are supplied to the drive circuit Drv4.
  • the transistor Tr3 and the drive circuit Drv3 correspond to the "third potential supply circuit" in the present disclosure.
  • Transistor Tr4 is composed of, for example, a transistor dptr having a double gate structure composed of two NMOS transistors.
  • the gate of the transistor Tr4 is connected to the drive circuit Drv4, the source is connected to the fourth power supply line VL4, and the drain is connected to the first wiring L1.
  • a fourth potential VGH2 and a third potential GND are supplied to the drive circuit Drv4.
  • the transistor Tr4 and the drive circuit Drv4 correspond to the "fourth potential supply circuit" in the present disclosure.
  • the second wiring L2 is connected to each output circuit 222.
  • the second wiring L2 is connected to the first power supply line VL1.
  • the drive signal generation circuit 23 generates a gate drive signal ENB by sequentially controlling the transistors Tr1, Tr2, Tr3, and Tr4 on and off in sequence by the drive circuits Drv1, Drv2, Drv3, and Drv4.
  • the configurations of the drive circuits Drv1, Drv2, Drv3, Drv4 and the transistors Tr1, Tr2, Tr3, Tr4 are not limited to the above-described configurations.
  • the transistor Tr4 may be composed of one NMOS transistor.
  • the present disclosure is not limited by the configuration of the drive circuits Drv1, Drv2, Drv3, Drv4 and the transistors Tr1, Tr2, Tr3, Tr4.
  • the scanning line drive circuit 22 is a circuit that sequentially outputs a scanning signal GATE including a gate drive signal ENB supplied from the drive signal generation circuit 23 to each scanning line SCL.
  • the scanning signal GATE includes a gate drive signal ENB including on control of each pixel transistor TRD and a gate off signal for maintaining an off state of each pixel transistor TRD.
  • the gate drive signal ENB is a signal from the drive signal generation circuit 23, the gate-off signal is the first potential VGL supplied from the second wiring L2, and these signals are switched by the output circuit 222. Is supplied to the scanning line SCL. The switching is executed based on the output signals SRon and SRoff from the shift register 221 to each output circuit 222. The driving of the scanning line driving circuit 22 will be described in detail later.
  • the shift register 221 sends the gate selection signal SRon to the corresponding output circuit 222 when the internal data of the relevant stage (N stage) becomes on-level (high level) based on the clock signal generated by the display control circuit 20. Output. After that, when the on-level shifts to the next stage (N-1 stage), the internal data of the N stage of the shift register 221 becomes the off level (low level). At this time, the shift register 221 outputs the gate non-selection signal SRoff to the N-stage output circuit 222. Further, in the present embodiment, the shift register 221 is connected to the second power supply line VL2 and the fifth power supply line VL5 as a power source, and the fifth potential from the fifth power supply line VL5 as a gate selection signal SRon. VDD is output, and the second potential VGL2 from the second power supply line VL2 is output as the gate non-selection signal SRoff.
  • the output circuit 222 includes an inverting buffer circuit RBuf, a first level shifter LS1, a second level shifter LS2, a first switch Tr5, and a second switch Tr6. Both the output end of the first switch Tr5 and the output end of the second switch Tr6 are connected to the scanning line SCL. Further, the input end of the first switch Tr5 is connected to the first wiring L1, and the input end of the second switch Tr6 is connected to the second wiring L2. Further, the first switch Tr5 and the second switch Tr6 are on / off controlled based on the output signals SRon and SRoff from the shift register 221.
  • the output signals SRon and SRoff from the shift register 221 are supplied directly to the first switch Tr5 or via the inverting buffer circuit RBuf and the first level shifter LS1. Further, the output signals SRon and SRoff from the shift register 221 are supplied to the second switch Tr6 via the inverting buffer circuit RBuf and the second level shifter LS2.
  • the first switch Tr5 and the second switch Tr6 correspond to the "switch circuit" in the present disclosure.
  • the inverting buffer circuit RBuf inverts and outputs the output signals SRon and SRoff from the shift register 221. More specifically, the inverting buffer circuit RBuf is connected to the second power supply line VL2 and the fifth power supply line VL5 as a power source, and when the gate selection signal SRon is input from the shift register 221, the second power supply line VL2 The second potential VGL2 is output from the power supply line VL2. Similarly, the inverting buffer circuit RBuf outputs the fifth potential VDD from the fifth power supply line VL5 when the gate non-selection signal SRoff is input from the shift register 221.
  • the first level shifter LS1 is connected to the first power supply line VL1 and the fourth power supply line VL4 as a power source, and outputs either the fourth potential VGH2 or the first potential VGL according to the input signal. More specifically, when the output from the inverting buffer circuit RBuf is at a high level (fifth potential VDD), the first level shifter LS1 converts the level to the fourth potential VGH2 and outputs it, and outputs it from the inverting buffer circuit RBuf. This is a circuit that converts the level to the first potential VGL and outputs the output when the output is low level (second potential VGL2). With the first level shifter LS1, both the positive output and the negative output are higher than the input potential. Moreover, the output potential difference is large.
  • the second level shifter LS2 is connected to the second power supply line VL2 and the sixth power supply line VL6 as a power source, and outputs either the sixth potential VGH or the second potential VGL2 according to the input signal. More specifically, when the output from the inverting buffer circuit RBuf is at a high level (fifth potential VDD), the second level shifter LS2 converts the level to the sixth potential VGH and outputs it, and outputs it from the inverting buffer circuit RBuf. When the output is low level (second potential VGL2), it is a circuit that outputs the second potential VGL2. The second level shifter LS2 causes the positive output to be higher than the input potential. Moreover, the output potential difference is large.
  • the first switch Tr5 has, for example, a CMOS structure in which a transistor dptr having a double gate structure composed of two MOSFET transistors and a transistor dntr having a double gate structure composed of two NMOS transistors are connected in parallel. There is.
  • An inverting buffer circuit RBuf and a first level shifter LS1 are provided between the transistor dptr and the shift register 221.
  • the transistor dptr is on / off controlled by an output signal from the first level shifter LS1.
  • the gate of the transistor dptr is directly connected to the output end of the shift register 221 and is on / off controlled by the output signals SRon and SRoff from the shift register 221.
  • the first switch Tr5 sends the gate drive signal ENB output from the drive signal generation circuit 23 to the scanning line SCL by controlling the transistor dptr and the transistor dntr on and off based on the output signals SRon and SRoff from the shift register 221. Output.
  • the second switch Tr6 is, for example, an NMOS transistor.
  • An inverting buffer circuit RBuf and a second level shifter LS2 are provided between the second switch Tr6 and the shift register 221.
  • the second switch Tr6 is on / off controlled based on the output signal from the second level shifter LS2. ..
  • the second switch Tr6 outputs the first potential VGL output from the second wiring L2 by being on / off controlled based on the output from the second level shifter LS2.
  • either one of the first wiring L1 and the second wiring L2 is connected to the scanning line SCL based on the output signals SRon and SRoff from the shift register 221. More specifically, the first switch Tr5 is provided between the first wiring L1 and the scanning line SCL, and the second switch Tr6 is provided between the second wiring L2 and the scanning line SCL.
  • the first wiring L1 and the second wiring L2 are complementarily driven based on the output signals SRon and SRoff from the shift register 221. That is, when the gate selection signal SRon is output from the shift register 221, the first switch Tr5 is turned on and the second switch Tr6 is turned off. Further, when the gate non-selection signal SRoff is output from the shift register 221, the second switch Tr6 is turned on and the first switch Tr5 is turned off.
  • the scanning signal GATE supplied to the scanning line SCL sequentially switches between the gate drive signal ENB from the first wiring L1 and the gate-off signal (first potential VGL) from the second wiring L2 in a time-division manner. It is formed for each scanning line SCL. More specifically, the gate drive signal ENB is supplied to the scanning line SCL at predetermined intervals, thereby driving each pixel transistor TRD, but the gate-off signal (first) during the period when the gate drive signal ENB is not supplied. The potential VGL) is supplied to the scanning line SCL, whereby each pixel transistor TRD is maintained in a non-driven state (gate-off state).
  • the generation order of the scanning signal GATE will be described.
  • FIG. 5A is a diagram showing a first configuration example showing the correspondence between the drive signal generation circuit and the output circuit.
  • FIG. 5B is a diagram showing a second configuration example showing the correspondence between the drive signal generation circuit and the output circuit.
  • FIG. 6A is a timing chart of each part in the first configuration example shown in FIG. 5A.
  • FIG. 6B is a timing chart of each part in the second configuration example shown in FIG. 5B.
  • n is an integer of 0 or more.
  • the gate drive signal ENB and each scanning signal GATE shown in FIGS. 6A and 6B are simplified differently from the original waveforms in order to show the relationship with the output signals SRon and SRoff output from the shift register 221. It is an aspect.
  • the gate drive signal ENB corresponding to all the output circuits 222 is output from one drive signal generation circuit 23.
  • the drive signal generation circuit 23 generates one gate drive signal ENB every 1H in one horizontal period based on the clock signal supplied from the display control circuit 20, and supplies it to the first wiring L1.
  • the gate selection signal SRon output from the shift register 221 is output to the corresponding output circuit 222, so that one scanning line SCL to which the gate drive signal ENB should be supplied is sequentially selected via the first wiring L1. Will be done.
  • all the outputs from the remaining shift register 221 are gate non-selection signals SRoff, and the gate-off signal (first potential VGL) from the second wiring L2 is supplied to the scanning line SCL.
  • gate drive signals ENB1, ENB2, ENB3, and ENB4 are generated from each of the four drive signal generation circuits 23 and deviated by 1H by 1 horizontal period, respectively, and supplied to the first wiring L1. .. Then, the gate selection signal SRon output from the shift register 221 is output to the corresponding output circuit 222, so that the gate drive signals ENB1, ENB2, ENB3, and ENB4 should be supplied via the first wiring L1, respectively.
  • the scanning line SCL of the above may be sequentially selected. In this way, the total capacitance of the parasitic capacitance Cgs (see FIG. 4) of each supply path of the gate drive signals ENB1, ENB2, ENB3, and ENB4 can be reduced.
  • FIG. 7 is a diagram showing a timing chart for explaining the operation of each part of the scanning line driving circuit and the driving signal generation circuit according to the embodiment, and a waveform example of the gate driving signal ENB and the scanning signal GATE.
  • FIG. 8A is a diagram showing a gate drive signal path in the L period shown in FIG. 7.
  • FIG. 8B is a diagram showing a gate drive signal path in the H1 period and the H5 period shown in FIG. 7.
  • FIG. 8C is a diagram showing a gate drive signal path in the H2 period shown in FIG. 7.
  • FIG. 8D is a diagram showing a gate drive signal path in the H3 period shown in FIG. 7.
  • FIG. 8E is a diagram showing a gate drive signal path in the H4 period shown in FIG. 7.
  • the potential supply path to the scanning line SCL is shown by a thick line.
  • the output circuit 222 outputs the gate drive signal ENB output from the drive signal generation circuit 23 during the period of the gate selection signal SRon output from the shift register 221. That is, the gate selection signal SRon selects the scanning line SCL to which the gate drive signal ENB should be supplied.
  • the period of the gate selection signal SRon is also referred to as a “scanning line SCL selection period”.
  • the period of the gate non-selection signal SRoff is also referred to as “the non-selection period of the scanning line SCL”.
  • the shift register 221 outputs a gate non-selection signal SRoff toward the corresponding output circuit 222.
  • the gate non-selection signal SRoff is input from the shift register 221 to the output circuit 222, the gate non-selection signal SRoff is directly supplied to the gate of the transistor dntr of the first switch Tr5. Since the gate non-selection signal SRoff has a second potential VGL2 of the second power supply line VL2, these transistors dntr are turned off.
  • the gate non-selective signal SRoff is input to the inverting buffer circuit RBuf and supplied to the first level shifter LS1 and the second level shifter LS2 as a non-selective inverting signal.
  • the first level shifter LS1 receives the input of the non-selective inversion signal and outputs the fourth potential VGH2 toward the gate of the transistor dptr.
  • the transistor dptr is turned off.
  • the second level shifter LS2 receives the input of the non-selective inversion signal and outputs the sixth potential VGH toward the gate of the second switch Tr6. As a result, the second switch Tr6 is turned on.
  • the second wiring L2 and the scanning line SCL are connected, and a gate-off signal (first potential VGL) is supplied to the scanning line SCL.
  • a gate-off signal first potential VGL
  • all the pixel transistors TRD of each pixel PX connected to the scanning line SCL are turned off, and the signal line DTL and the pixel electrode Pix (pixel capacitance CS) are not connected.
  • the pixel electrode Pix is maintained in a floating state.
  • the transistor Tr1 is controlled to be on and the transistors Tr2, Tr3, and Tr4 are controlled to be off in the drive signal generation circuit 23.
  • the first switch Tr5 of the output circuit 222 in the non-selection period is in the off control state, the same potential as that of the second wiring L2 is supplied (see FIG. 8A).
  • the scanning line SCL shifts to the selected selection period (H1 to H5).
  • FIG. 8B The specific drive of the scanning line drive circuit 22 and the drive signal generation circuit 23 during the H1 period shown in FIG. 7 is shown in FIG. 8B.
  • the shift register 221 outputs a gate selection signal SRon toward the corresponding output circuit 222.
  • the gate selection signal SRon is input from the shift register 221 to the output circuit 222, the gate selection signal SRon is directly supplied to the gate of the transistor dntr of the first switch Tr5, whereby these transistors dntr are turned on.
  • the gate selection signal SRon is input to the inverting buffer circuit RBuf and supplied to the first level shifter LS1 and the second level shifter LS2 as a selection inverting signal.
  • the first level shifter LS1 receives the input of the selection inversion signal and outputs the first potential VGL toward the gate of the transistor dptr. As a result, the transistor dntr is turned off (maintains off control). As a result, the first switch Tr5 as a whole is in the ON control state, and the scanning line SCL is connected to the first wiring L1.
  • the second level shifter LS2 receives the input of the selection inversion signal and outputs the second potential VGL2 toward the gate of the second switch Tr6. As a result, the second switch Tr6 is turned off. As a result, the second wiring L2 and the scanning line SCL are not connected.
  • the transistor Tr1 is controlled to be on and the transistors Tr2, Tr3, and Tr4 are controlled to be off based on the clock signal.
  • the potential of the gate drive signal ENB becomes the first potential VGL, and is supplied to the scanning line SCL via the first wiring L1 and the first switch Tr5 of the output circuit 222 (see FIG. 8B).
  • Writing to the pixel electrode Pix is performed in one horizontal period 1H of the pixel signal SIG.
  • the state of the output circuit 222 maintains the state of the H1 period.
  • the transistor Tr4 is controlled to be on and the transistors Tr1, Tr2 and Tr3 are controlled to be off based on the clock signal.
  • the potential of the gate drive signal ENB becomes the fourth potential VGH2, which is supplied to the scanning line SCL via the first switch Tr5 of the output circuit 222 (see FIG. 8C).
  • the pixel transistor TRD of each pixel PX connected to the scanning line SCL is on-controlled.
  • the pixel signal SIG corresponding to each pixel PX is input to each signal line DTL, and each pixel signal SIG is input to the pixel capacitance CS via the on-controlled pixel transistor TRD.
  • the H2 period shown in FIG. 7 is also referred to as a “pixel capacity CS charging period”.
  • the state of the output circuit 222 maintains the state of the H1 period.
  • the transistors Tr3 are controlled to be on and the transistors Tr1, Tr2 and Tr4 are controlled to be off based on the clock signal.
  • the potential of the gate drive signal ENB becomes the third potential GND and is supplied to the first wiring L1.
  • the potential of the first wiring L1 drops from the fourth potential VGH2 to the third potential GND.
  • the potential is higher than the gate potential of the transistor dptr of the first switch Tr5 and lower than the gate potential of the transistor dntr.
  • the transistor dptr is maintained in the on-control state, while the transistor dntr changes from off-control to on-control. Further, the on control is maintained for the entire first switch Tr5, and the off control is maintained for the second switch Tr6. Therefore, the first wiring L1 is connected to the scanning line SCL via the first switch Tr5, and the gate drive signal ENB of the third potential GND is input to the scanning line SCL (see FIG. 8D).
  • the state of the output circuit 222 maintains the state of the H1 period.
  • the transistors Tr2 are controlled to be ON and the transistors Tr1, Tr3 and Tr4 are controlled to be OFF based on the clock signal.
  • the potential of the gate drive signal ENB becomes the second potential VGL2 and is supplied to the first wiring L1.
  • the potential of the first wiring L1 drops from the third potential GND to the second potential VGL2.
  • the potential is lower than the gate potential of the transistor dptr of the first switch Tr5 and lower than the gate potential of the transistor dntr.
  • the transistor dntr is maintained in the on-control state, while the transistor dptr changes from on-control to off-control. Further, the on control is maintained for the entire first switch Tr5, and the off control is maintained for the second switch Tr6. Therefore, the first wiring L1 is connected to the scanning line SCL via the first switch Tr5, and the gate drive signal ENB of the second potential VGL2 is input to the scanning line SCL.
  • the second potential VGL2 is lower than the first potential VGL.
  • the gate of the pixel transistor TRD of each pixel PX connected to the scanning line SCL is controlled to be off, and the input of the pixel signal SIG from the signal line DTL to each pixel capacitance CS is stopped. Further, the pixel capacitance CS side is in a so-called floating state (see FIG. 8E).
  • the state of the output circuit 222 maintains the state of the H1 period.
  • the transistor Tr1 is controlled to be turned on again based on the clock signal, and the transistors Tr2, Tr3, and Tr4 are controlled to be turned off.
  • the potential of the gate drive signal ENB becomes the first potential VGL and is output to the first wiring L1.
  • the potential of the first wiring L1 rises from the second potential VGL2 to the first potential VGL.
  • the potential is the same as the gate potential of the transistor dptr of the first switch Tr5, and is lower than the gate potential of the transistor dntr.
  • the on control state of the transistor dntr is maintained, while the off control of the transistor dptr is also maintained. Further, the on control is maintained for the entire first switch Tr5, and the off control is maintained for the second switch Tr6. Therefore, the first wiring L1 is connected to the scanning line SCL via the first switch Tr5, and the gate drive signal ENB of the first potential VGL is input to the scanning line SCL.
  • the first potential VGL is a so-called gate-off potential, whereby the off-state of the pixel transistor TRD of each pixel PX is maintained (see FIG. 8B).
  • the shift register 221 outputs the gate non-selection signal SRoff toward the corresponding output circuit 222.
  • the output circuit 222 is in the drive state shown in FIG. 8A, and the first switch Tr5 is turned off and the second switch Tr6 is turned on.
  • the second wiring L2 and the scanning line SCL are connected, and the gate-off potential (first potential VGL) is supplied to the scanning line SCL.
  • all the pixel transistors TRD of each pixel PX connected to the scanning line SCL are maintained off control.
  • the selection period of the relevant stage ends, the selection period of the next stage shifts to.
  • the H1 to H5 are driven with respect to the output circuit 222 and the scanning line SCL of the next stage selected by the shift register 221.
  • the output circuit 222 maintains the state of the non-selection period until the next selection period comes around, but the drive signal generation circuit 23 repeats the driving of FIGS. 8B to 8E for each horizontal period.
  • the gate drive signal ENB is supplied to the scanning line SCL of each stage.
  • FIG. 9 is a diagram showing an example of the configuration of the scanning line drive circuit and the drive signal generation circuit in the display device according to the second example of the embodiment.
  • FIG. 10 is a timing chart for explaining the operation of each part of the scanning line driving circuit and the driving signal generation circuit according to the second example of the embodiment, and a diagram showing a waveform example of the gate driving signal ENB and the scanning signal GATE. is there.
  • FIG. 11A is a diagram showing a gate drive signal path in the L period shown in FIG.
  • FIG. 11B is a diagram showing a gate drive signal path in the H1 period and the H5 period shown in FIG.
  • FIG. 11C is a diagram showing a gate drive signal path in the H2 period shown in FIG.
  • FIG. 11D is a diagram showing a gate drive signal path in the H3 period shown in FIG.
  • the potential supply path to the scanning line SCL is shown by a thick line.
  • the scanning line drive circuit 22a includes a shift register 221a and an output circuit 222a.
  • the drive signal generation circuit 23a includes drive circuits Drv1, Drv3, Drv4, and transistors Tr1, Tr3, Tr4.
  • Transistor Tr1 is, for example, an NMOS transistor.
  • the gate of the transistor Tr1 is connected to the drive circuit Drv1, the source is connected to the first power supply line VL1, and the drain is connected to the first wiring L1.
  • a sixth potential VGH and a first potential VGL are supplied to the drive circuit Drv1.
  • Transistor Tr3 is, for example, an NMOS transistor.
  • the gate of the transistor Tr3 is connected to the drive circuit Drv3, the source is connected to the third power supply line VL3, and the drain is connected to the first wiring L1.
  • a sixth potential VGH and a first potential VGL are supplied to the drive circuit Drv4.
  • Transistor Tr4 is, for example, a NMOS transistor.
  • the gate of the transistor Tr4 is connected to the drive circuit Drv4, the source is connected to the sixth power supply line VL6, and the drain is connected to the first wiring L1.
  • a sixth potential VGH and a first potential VGL are supplied to the drive circuit Drv4.
  • the second wiring L2 is connected to each output circuit 222a.
  • the second wiring L2 is connected to the first power supply line VL1.
  • the drive signal generation circuit 23a generates a gate drive signal ENB by sequentially controlling the transistors Tr1, Tr3, and Tr4 on and off in sequence by the drive circuits Drv1, Drv3, and Drv4.
  • the scanning line drive circuit 22a is a circuit that sequentially outputs a scanning signal GATE including a gate drive signal ENB supplied from the driving signal generation circuit 23a to each scanning line SCL.
  • the shift register 221a has the same configuration as that of the first example. Further, in the second example shown in FIG. 9, the shift register 221a is connected to the first power supply line VL1 and the sixth power supply line VL6 as a power source, and is connected to the sixth power supply line VL6 as a gate selection signal SRon.
  • the sixth potential VGH is output, and the first potential VGL from the first power supply line VL1 is output as the gate non-selection signal SRoff.
  • the output circuit 222a includes an inverting buffer circuit RBuf, a first switch Tr5, and a second switch Tr6. Both the output end of the first switch Tr5 and the output end of the second switch Tr6 are connected to the scanning line SCL. Further, the input end of the first switch Tr5 is connected to the first wiring L1, and the input end of the second switch Tr6 is connected to the second wiring L2. Further, the first switch Tr5 and the second switch Tr6 are on / off controlled based on the output signals SRon and SRoff from the shift register 221a. More specifically, the output signals SRon and SRoff from the shift register 221a are supplied to the first switch Tr5 directly or via the inverting buffer circuit RBuf. Further, the output signals SRon and SRoff from the shift register 221a are supplied to the second switch Tr6 via the inverting buffer circuit RBuf.
  • the inverting buffer circuit RBuf inverts and outputs the output signals SRon and SRoff from the shift register 221a. More specifically, the inverting buffer circuit RBuf is connected to the first power supply line VL1 and the sixth power supply line VL6 as a power source, and when the gate selection signal SRon is input from the shift register 221a, the first power supply line VL1 is connected. The first potential VGL from the power supply line VL1 is output. Similarly, the inverting buffer circuit RBuf outputs the sixth potential VGH from the sixth power supply line VL6 when the gate non-selection signal SRoff is input from the shift register 221a.
  • the first switch Tr5 is configured by, for example, a MOSFET transistor and an NMOS transistor connected in parallel.
  • the NMOS transistor is on / off controlled by the output signals SRon and SRoff from the shift register 221a.
  • An inverting buffer circuit RBuf is provided between the MOSFET transistor and the shift register 221a, and the NMOS transistor is on / off controlled by the output from the inverting buffer circuit RBuf.
  • the gate of the NMOS transistor is directly connected to the output end of the shift register 221a, and is controlled on / off by the output signals SRon and SRoff from the shift register 221a.
  • the first switch Tr5 sets the gate drive signal ENB output from the drive signal generation circuit 23a to the scanning line SCL by controlling the on / off of the MOSFET transistor and the NMOS transistor based on the output signals SRon and SRoff from the shift register 221a. Output.
  • the second switch Tr6 is, for example, an NMOS transistor.
  • An inverting buffer circuit RBuf is provided between the second switch Tr6 and the shift register 221a, and the second switch Tr6 is on / off controlled based on an output signal from the inverting buffer circuit RBuf.
  • the second switch Tr6 outputs the first potential VGL output from the second wiring L2 by being on / off controlled based on the output from the inverting buffer circuit RBuf.
  • These switch circuits connect either one of the first wiring L1 and the second wiring L2 to the corresponding scanning line SCL based on the output signals SRon and SRoff from the shift register 221a. More specifically, the first switch Tr5 is provided between the first wiring L1 and the scanning line SCL, and the second switch Tr6 is provided between the second wiring L2 and the scanning line SCL.
  • the first wiring L1 and the second wiring L2 are complementarily driven based on the output signals SRon and SRoff from the shift register 221a. That is, when the gate selection signal SRon is output from the shift register 221a, the first switch Tr5 is turned on and the second switch Tr6 is turned off. Further, when the gate non-selection signal SRoff is output from the shift register 221a, the second switch Tr6 is turned on and the first switch Tr5 is turned off.
  • the scanning signal GATE supplied to the scanning line SCL sequentially switches between the gate drive signal ENB from the first wiring L1 and the gate-off signal (first potential VGL) from the second wiring L2 in a time-division manner. It is formed for each scanning line SCL. More specifically, the gate drive signal ENB is supplied to the scanning line SCL at predetermined intervals, thereby driving each pixel transistor TRD, but the gate-off signal (first) during the period when the gate drive signal ENB is not supplied. The potential VGL) is supplied to the scanning line SCL, whereby each pixel transistor TRD is maintained in a non-driven state (gate-off state).
  • gate-off signal first potential VGL
  • the output circuit 222a outputs the gate drive signal ENB output from the drive signal generation circuit 23a during the period of the gate selection signal SRon output from the shift register 221a. That is, the gate selection signal SRon selects the scanning line SCL to which the gate drive signal ENB should be supplied.
  • the shift register 221a outputs a gate non-selection signal SRoff toward the corresponding output circuit 222a.
  • the gate non-selection signal SRoff is input from the shift register 221a to the output circuit 222a, the gate non-selection signal SRoff is directly supplied to the gate of the NMOS transistor of the first switch Tr5. Since the gate non-selection signal SRoff has a first potential VGL of the first power supply line VL1, these NMOS transistors are turned off.
  • the gate non-selective signal SRoff is input to the inverting buffer circuit RBuf and output as a non-selective inverting signal.
  • the inverting buffer circuit RBuf outputs the sixth potential VGH toward the gate of the NMOS transistor. This turns off the MOSFET transistor.
  • the inverting buffer circuit RBuf outputs the sixth potential VGH toward the gate of the second switch Tr6. As a result, the second switch Tr6 is turned on.
  • the second wiring L2 and the scanning line SCL are connected, and a gate-off signal (first potential VGL) is supplied to the scanning line SCL.
  • the transistor Tr1 is controlled to be turned on and the transistors Tr3 and Tr4 are controlled to be turned off during the non-selection period of the scanning line SCL.
  • the first switch Tr5 of the output circuit 222a in the non-selection period is in the off control state, the same potential as that of the second wiring L2 is supplied (see FIG. 11A).
  • the scanning line SCL shifts to the selected selection period (H1 to H5).
  • FIG. 11B The specific drive of the scanning line drive circuit 22a and the drive signal generation circuit 23a during the H1 period shown in FIG. 10 is shown in FIG. 11B.
  • the shift register 221a outputs a gate selection signal SRon toward the corresponding output circuit 222a.
  • the gate selection signal SRon is input from the shift register 221a to the output circuit 222a, the gate selection signal SRon is directly supplied to the gate of the NMOS transistor of the first switch Tr5, whereby the NMOS transistor is turned on.
  • the gate selection signal SRon is input to the inverting buffer circuit RBuf and output as a selection inverting signal.
  • the inverting buffer circuit RBuf outputs the first potential VGL toward the gate of the NMOS transistor.
  • the transistor Tr1 is controlled to be on and the transistors Tr3 and Tr4 are controlled to be off based on the clock signal.
  • the potential of the gate drive signal ENB becomes the first potential VGL and is supplied to the scanning line SCL via the first wiring L1 and the first switch Tr5 of the output circuit 222 (see FIG. 11B).
  • the state of the output circuit 222 maintains the state of the H1 period.
  • the transistors Tr4 are controlled to be ON and the transistors Tr1 and Tr3 are controlled to be OFF based on the clock signal.
  • the potential of the gate drive signal ENB becomes the sixth potential VGH and is supplied to the scanning line SCL via the first switch Tr5 of the output circuit 222a (see FIG. 11C).
  • the pixel transistor TRD of each pixel PX connected to the scanning line SCL is on-controlled.
  • the pixel signal SIG corresponding to each pixel PX is input to each signal line DTL, and each pixel signal SIG is input to the pixel capacitance CS via the on-controlled pixel transistor TRD.
  • the state of the output circuit 222a maintains the state of the H1 period.
  • the transistors Tr3 are controlled to be on and the transistors Tr1 and Tr4 are controlled to be off based on the clock signal.
  • the potential of the gate drive signal ENB becomes the third potential GND and is supplied to the first wiring L1.
  • the potential of the first wiring L1 drops from the sixth potential VGH to the third potential GND.
  • the potential is higher than the gate potential of the NMOS transistor of the first switch Tr5 and lower than the gate potential of the NMOS transistor.
  • the MOSFET transistor is maintained in the on-control state, while the NMOS transistor changes from off-control to on-control. Further, the on control is maintained for the entire first switch Tr5, and the off control is maintained for the second switch Tr6. Therefore, the first wiring L1 is connected to the scanning line SCL via the first switch Tr5, and the gate drive signal ENB of the third potential GND is input to the scanning line SCL (see FIG. 11D).
  • the state of the output circuit 222a maintains the state of the H1 period.
  • the transistor Tr1 is controlled to be turned on again and the transistors Tr3 and Tr4 are controlled to be turned off based on the clock signal.
  • the potential of the gate drive signal ENB becomes the first potential VGL and is output to the first wiring L1.
  • the potential of the first wiring L1 drops from the third potential GND to the first potential VGL.
  • the potential is the same as the gate potential of the NMOS transistor of the first switch Tr5, and is lower than the gate potential of the NMOS transistor.
  • the on-controlled state of the NMOS transistor is maintained, while the off-control of the NMOS transistor is also maintained. Further, the on control is maintained for the entire first switch Tr5, and the off control is maintained for the second switch Tr6. Therefore, the first wiring L1 is connected to the scanning line SCL via the first switch Tr5, and the gate drive signal ENB of the first potential VGL is input to the scanning line SCL.
  • the first potential VGL is a so-called gate-off potential, whereby the off-state of the pixel transistor TRD of each pixel PX is maintained (see FIG. 11A).
  • the shift register 221a outputs the gate non-selection signal SRoff toward the corresponding output circuit 222a.
  • the output circuit 222a is in the drive state shown in FIG. 8A, and the first switch Tr5 is turned off and the second switch Tr6 is turned on.
  • the second wiring L2 and the scanning line SCL are connected, and the gate-off potential (first potential VGL) is supplied to the scanning line SCL.
  • all the pixel transistors TRD of each pixel PX connected to the scanning line SCL are maintained off control.
  • the selection period of the relevant stage ends, the selection period of the next stage shifts to.
  • the H1 to H5 are driven with respect to the output circuit 222a and the scanning line SCL of the next stage selected by the shift register 221a.
  • the output circuit 222a maintains the state of the non-selection period until the next selection period comes around, but the drive signal generation circuit 23a repeats the driving of FIGS. 11B to 11D for each horizontal period.
  • the gate drive signal ENB is supplied to the scanning line SCL of each stage.
  • FIG. 12 is a diagram showing an example of waveforms of each part of a pixel signal, a pixel electrode, and a scanning signal in the display device according to the embodiment.
  • FIG. 13 is a diagram showing an example of waveforms of each part of the pixel signal, the pixel electrode, and the pixel signal in the display device according to the second example of the embodiment.
  • the solid line indicates the waveform of each part in the vicinity of the scanning line driving circuits 22 and 22a (near the right end of the display area in FIG. 1), and the broken line indicates the waveforms of the scanning line driving circuits 22 and 22a.
  • the waveforms of each part are shown at distant positions (near the left end of the display area in FIG. 1).
  • the 1H (N) period indicates one horizontal period in which the gate drive signal GATE (N) is supplied
  • the 1H (N-1) period indicates the gate drive signal GATE (N). It indicates one horizontal period before being supplied
  • the 1H (N + 1) period indicates one horizontal period after the gate drive signal GATE (N) is supplied.
  • the potential of the gate drive signal ENB is set to the fourth potential VGH2 in the H2 period shown in FIG. 7. Therefore, as shown in FIG. 12, the pixel transistor TRD is turned on and controlled not only in the vicinity of the scanning line driving circuit 22 but also in the scanning signal waveform (broken line shown in FIG. 12) at a position away from the scanning line driving circuit 22.
  • the start period of the period can be advanced within one horizontal period.
  • the potential of the gate drive signal ENB is set to the second potential VGL2, so that the second potential VGL2 becomes the scanning line SCL. Will be supplied. Therefore, as shown in FIG. 12, not only in the vicinity of the scanning line driving circuit 22, but also in the scanning signal waveform (broken line shown in FIG. 12) at a position away from the scanning line driving circuit 22, the pixel transistor is within one horizontal period. It is possible to secure a period for controlling the TRD off. As a result, the selection period of the gate bus line (scanning line) SCL can be shortened, and high-speed drawing can be realized.
  • the potential of the gate drive signal ENB is set to the sixth potential VGH in the H1 period shown in FIG. Therefore, as shown in FIG. 13, in the scanning signal waveform (broken line shown in FIG. 13) at a position away from the scanning line drive circuit 22a, the scanning line SCL passes between a large number of pixels PX and on the signal line DTL. Therefore, the parasitic capacitance is large, which delays the start of the period during which the sixth potential VGH is maintained within one horizontal period.
  • the scan signal waveform at a position away from the scan line drive circuit 22a (FIG. 13).
  • the (broken line) shown it is considered that the potential of the scanning line SCL does not become the first potential VGL within the one horizontal period due to the above-mentioned parasitic capacitance.
  • the off control of the pixel transistor TRD cannot be determined in the remote region, and there is a possibility that the pixel signal DTL to be input to the pixel PX of the next stage is input.
  • the second example of the embodiment it is necessary to lengthen the charging period of the pixel capacity CS and the H5 period after the charging period of the pixel capacity CS. Therefore, in the second example of the embodiment, it is necessary to lengthen the selection period of the scanning line SCL, but along with this, the time required for displaying one frame becomes long, and high-speed drawing can be realized. difficult.
  • the potential of the second potential VGL2 to the fourth potential VGH2 is supplied to the source of the first switch Tr5 of the present embodiment, and the potential fluctuation is large. Therefore, it is necessary to supply a potential corresponding to the potential to the gate of the transistor Tr1, which in turn increases the power supply of the shift register, and the power consumption as a whole increases.
  • the first level shifter LS1 is provided between the first switch Tr5 and the shift register 221, and the output from the shift register is changed in level by the first level shifter LS1 and supplied to the first switch Tr5. Therefore, the potential corresponding to the potential can be supplied only to the portion that requires a large gate potential, and the power consumption of the display control circuit 20 as a whole is suppressed.
  • FIG. 14 is a diagram showing an example of the pixel configuration in the display device according to the modified example.
  • FIG. 14 is a diagram showing an example of waveforms of each part in the configuration according to the modified example.
  • FIG. 15 is a diagram showing a waveform example of each part in the comparative example.
  • the display device with a touch detection function is integrated with a built-in capacitance type touch sensor that detects an object to be detected such as an operator's finger that is in contact with or is close to the display area 11.
  • a built-in capacitance type touch sensor that detects an object to be detected such as an operator's finger that is in contact with or is close to the display area 11.
  • An in-cell type or hybrid type device is shown.
  • the display device of this modification has a detection period immediately after a display period consisting of a predetermined number of horizontal periods. Further, as shown in FIG. 14, the common potential VCOM is supplied to the common electrode COML during the display period, while the touch drive signal Vcom is supplied as a drive signal for touch detection during the detection period.
  • the touch drive signal Vcom forms a capacitance between the common electrode COML and another electrode (touch detection electrode), and the capacitance varies depending on the proximity of the user's finger. Touch is detected by detecting the fluctuation.
  • a touch drive signal Vcom is input to the common electrode COML, and the common electrode COML forms a capacitance with the user's finger.
  • the common potential VCOM is a fixed potential (DC)
  • the touch drive signal Vcom is a pulse wave (plus).
  • the common potential VCOM a VCOM slightly smaller than the third potential GND is adopted, and the touch drive signal Vcom is a pulse wave that fluctuates from the common potential VCOM to TPH which is a potential slightly smaller than the sixth potential VGH.
  • the common potential VCOM it is possible to adopt a drive signal other than the pulse wave as the AC signal and the touch drive signal Vcom.
  • the period A until the scanning signal GATE becomes equal to or higher than the sixth potential VGH can be shortened as compared with the comparative example shown in FIG. Therefore, the period B to which the charging period C of the pixel capacitance CS until the scanning signal GATE becomes equal to or lower than the sixth potential VGH can be shortened as compared with the comparative example shown in FIG. As a result, the selection period of the scanning line SCL can be shortened as compared with the comparative example shown in FIG. 16, and the gate drive of the pixel transistor TRD can be speeded up.
  • the potential of the pixel electrode Pix also fluctuates as the common electrode COML fluctuates.
  • the pixel transistor TRD since the pixel transistor TRD is off-controlled, the pixel electrode Pix is in a floating state when viewed from the pixel transistor TRD, and the potential of the pixel electrode Pix is equal to the potential of the drain of the pixel transistor TRD.
  • the potential difference between the gate and drain of the pixel transistor TRD is Vgd. That is, Vgd also fluctuates when the drive signal Vcom, which is a pulse signal, is supplied to the common electrode.
  • the potential of the scanning line SCL in the non-selection period of the scanning line SCL is set to the first potential VGL instead of the second potential VGL2, as in the above-described embodiment.
  • the detection period is a part of the non-selection period. That is, the potential of the scanning line SCL in the detection period is the first potential VGL similar to the non-selection period of the scanning line SCL. Therefore, the potential difference Vgd between the gate and drain of the pixel transistor TRD can be made smaller than that of the comparative example shown in FIG. Thereby, the reliability risk of the pixel transistor TRD can be reduced.
  • the shift register 221 and the output circuit 222 are maintained in the state shown in FIG. 8A.
  • the first potential VGL is supplied from the second wiring L2 to the scanning line SCL by controlling the second switch Tr6 on, but the gate of the second switch Tr6 is via the second level shifter LS2.
  • a sixth potential VGH higher than the output potential (fifth potential VDD) of the shift register 221 is supplied.
  • the sixth potential VGH is set to be higher than the output potential (fifth potential VDD) from the shift register 221 via the second level shifter LS2.
  • the sixth potential VGH is larger than the maximum potential TPH of the touch drive signal Vcom input to the common electrode COML, whereby the influence of the potential fluctuation is suppressed as much as possible.
  • the display device 10 has a second direction in which a plurality of pixel PXs having a pixel capacitance CS and a pixel transistor TRD intersect in a first direction (X direction) and the first direction (X direction).
  • a display area 11 arranged in a matrix in the (Y direction), a plurality of scanning lines SCL electrically connected to the pixels PX arranged in the first direction (X direction), and a pixel PX arranged in the second direction (Y direction).
  • a plurality of signal line DTLs electrically connected to the display area 12 and a display control circuit 20 provided in a non-display area 12 surrounding the display area 11 and controlling the pixel transistor TRD on and off via a scanning line SCL are provided.
  • the pixel transistor TRD is an N-type transistor
  • the scanning line SCL is connected to the gate of the pixel transistor TRD
  • the signal line DTL is connected to the source of the pixel transistor TRD
  • the pixel capacitance CS is connected to the drain of the pixel transistor TRD.
  • the display control circuit 20 includes a drive signal generation circuit 23 that generates a gate drive signal ENB that controls the pixel transistor TRD on and off, a scan line drive circuit 22 that supplies the gate drive signal ENB to the scan line SCL, and a drive signal generation circuit 23.
  • the first wiring L1 for supplying the gate drive signal from the above to the scanning line drive circuit 22 is provided.
  • the first potential supply circuit (transistor Tr1 and drive circuit Drv1) that supplies the first potential VGL that is equal to or lower than the off potential of the pixel transistor TRD to the first wiring L1 and the second potential VGL2 that is even lower than the first potential VGL are the first.
  • a second potential supply circuit (transistor Tr2 and drive circuit Drv2) that supplies the first potential L1 and a third potential supply circuit (transistor Tr3) that supplies a third potential (GND) higher than the first potential VGL to the first wiring L1.
  • the drive circuit Drv3) and the fourth potential supply circuit (transistor Tr4 and) that supplies the fourth potential VGH2, which is higher than the third potential (GND) and equal to or higher than the on potential of the pixel transistor TRD, to the first wiring L1.
  • the drive circuit Drv4) is provided.
  • the selection period of the scanning line SCL can be shortened, and the gate drive of the pixel transistor TRD can be speeded up.
  • the first potential VGL, the second potential VGL2, the fourth potential VGH2, the fifth potential VDD (VDD1), VDD2, and the sixth potential VGH are any positive electrodes supplied from the external power source 200.
  • the positive voltage may be boosted or stepped down to generate another positive voltage, or any negative voltage supplied from the external power source 200 may be boosted or stepped down to generate another negative voltage. It may be configured to be used.
  • the configuration may be such that all the power supply voltages are generated and supplied by the external power supply 200.
  • the present disclosure is not limited by the configuration for generating or supplying each of these power supply voltages.

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Abstract

 ゲート駆動信号ＥＮＢを生成する駆動信号生成回路（２３）と、ゲート駆動信号を走査線に供給する走査線駆動回路（２２）と、駆動信号生成回路（２３）からのゲート駆動信号を走査線駆動回路（２２）に供給する第１配線（Ｌ１）と、を備える。駆動信号生成回路（２３）は、画素トランジスタのオフ電位以下となる第１電位（ＶＧＬ）を第１配線（Ｌ１）に供給する第１電位供給回路（Ｔｒ１，Ｄｒｖ１）と、第１電位（ＶＧＬ）よりも低い第２電位（ＶＧＬ２）を第１配線（Ｌ１）に供給する第２電位供給回路（Ｔｒ２，Ｄｒｖ２）と、第１電位（ＶＧＬ）よりも高い第３電位（ＧＮＤ）を第１配線（Ｌ１）に供給する第３電位供給回路（Ｔｒ３，Ｄｒｖ３）と、画素トランジスタのオン電位以上となる第４電位（ＶＧＨ２）を第１配線（Ｌ１）に供給する第４電位供給回路（Ｔｒ４，Ｄｒｖ４）と、を備えている。

Description

表示装置
　本発明は、表示装置に関する。
　近年、液晶ディスプレイやＯＬＥＤ、電気泳動型ディスプレイ（ＥＰＤ：Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ　Ｄｉｓｐｌａｙ）等のフラットパネルディスプレイでは、大型化や高精細化が望まれている。例えば、表示パネルが大画面化及び高精細化された場合でも、ＴＦＴ素子に印加される階調電圧の書き込み時間にばらつきが生じることによって表示画面における走査線の延在方向に生じる表示ムラを低減する技術が開示されている（例えば、特許文献１）。
特開２０１４－２２８５７５号公報
　表示領域内に設けられた画素トランジスタには、走査信号を供給するためのゲート線及び画素信号を供給するための信号線が接続されている。ゲート線には、多くの画素トランジスタのゲートが接続されるため、ゲート線に寄生容量が発生し、特に走査線駆動回路から離れた位置の画素トランジスタからみるとこの系の時定数が大きくなることが考えられる。特に、大画面化によってゲート線が長くなり、さらに、高精細化によって多くの画素トランジスタがゲート線に接続される構成では、走査線駆動回路から離れた位置の画素トランジスタへの走査信号の書き込みに時間を要し、１水平期間内に全ての画素トランジスタの書き込みを完了させることができない虞がある。
　本発明は、画素トランジスタのゲート駆動を高速化することができる表示装置を提供することを目的とする。
　本発明の一態様に係る表示装置は、画素容量及び画素トランジスタを有する複数の画素が第１方向及び当該第１方向に交わる第２方向にマトリクス状に並ぶ表示領域と、前記第１方向に並ぶ前記画素に電気的に接続される複数の走査線と、前記第２方向に並ぶ前記画素に電気的に接続される複数の信号線と、前記表示領域を包囲する非表示領域に設けられ、前記走査線を介して前記画素トランジスタをオンオフ制御する表示制御回路と、を備え、前記表示制御回路は、前記画素トランジスタはＮ型のトランジスタであって、当該画素トランジスタのゲートに走査線が接続され、前記画素トランジスタのソースに信号線が接続され、前記画素トランジスタのドレインに画素容量が接続されており、前記画素トランジスタをオンオフ制御するゲート駆動信号を生成する駆動信号生成回路と、前記ゲート駆動信号を前記走査線に供給する走査線駆動回路と、を備え、前記駆動信号生成回路は、前記画素トランジスタのオフ電位以下となる第１電位を前記第１配線に供給する第１電位供給回路と、前記第１電位よりもさらに低い第２電位を前記第１配線に供給する第２電位供給回路と、前記第１電位よりも高い第３電位を前記第１配線に供給する第３電位供給回路と、前記第３電位よりも高く、且つ、前記画素トランジスタのオン電位以上となる第４電位を前記第１配線に供給する第４電位供給回路と、を備えている。
図１は、実施形態に係る表示装置の概略構成の一例を示す図である。 図２Ａは、実施形態に係る表示装置の図１とは異なる概略構成の一例を示す図である。 図２Ｂは、実施形態に係る表示装置の図１とは異なる概略構成の第２例を示す図である。 図３Ａは、実施形態に係る表示装置における画素の構成の一例を示す図である。 図３Ｂは、実施形態に係る表示装置における表示領域の概略断面構造を表す断面図である。 図４は、実施形態に係る表示装置における走査線駆動回路及び駆動信号生成回路の構成の一例を示す図である。 図５Ａは、駆動信号生成回路と出力回路との対応関係を示す第１構成例を示す図である。 図５Ｂは、駆動信号生成回路と出力回路との対応関係を示す第２構成例を示す図である。 図６Ａは、図５Ａに示す第１構成例における各部タイミングチャートである。 図６Ｂは、図５Ｂに示す第２構成例における各部タイミングチャートである。 図７は、実施形態に係る走査線駆動回路及び駆動信号生成回路の各部の動作を説明するためのタイミングチャート、及び、ゲート駆動信号ＥＮＢ並びに走査信号ＧＡＴＥの波形例を示す図である。 図８Ａは、図７に示すＬ期間におけるゲート駆動信号経路を示す図である。 図８Ｂは、図７に示すＨ１期間及びＨ５期間におけるゲート駆動信号経路を示す図である。 図８Ｃは、図７に示すＨ２期間におけるゲート駆動信号経路を示す図である。 図８Ｄは、図７に示すＨ３期間におけるゲート駆動信号経路を示す図である。 図８Ｅは、図７に示すＨ４期間におけるゲート駆動信号経路を示す図である。 図９は、実施形態の第２例に係る表示装置における走査線駆動回路及び駆動信号生成回路の構成の一例を示す図である。 図１０は、実施形態の第２例に係る走査線駆動回路及び駆動信号生成回路の各部の動作を説明するためのタイミングチャート、及び、ゲート駆動信号ＥＮＢ並びに走査信号ＧＡＴＥの波形例を示す図である。 図１１Ａは、図１０に示すＬ期間におけるゲート駆動信号経路を示す図である。 図１１Ｂは、図１０に示すＨ１期間及びＨ５期間におけるゲート駆動信号経路を示す図である。 図１１Ｃは、図１０に示すＨ２期間におけるゲート駆動信号経路を示す図である。 図１１Ｄは、図１０に示すＨ３期間におけるゲート駆動信号経路を示す図である。 図１２は、実施形態に係る表示装置における画素信号、画素電極、及び走査信号の各部波形例を示す図である。 図１３は、実施形態の第２例に係る表示装置における画素信号、画素電極、及び走査信号の各部波形例を示す図である。 図１４は、変形例に係る表示装置における画素の構成の一例を示す図である。 図１５は、変形例に係る構成における各部波形例を示す図である。 図１６は、比較例における各部波形例を示す図である。
　以下、発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　図１は、実施形態に係る表示装置の概略構成の一例を示す図である。
　表示装置１０は、例えば、液晶表示パネルである。なお、実施形態において、表示装置１０は液晶表示パネルに限定されるものではない。例えば、表示装置１０は、表示素子として有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を用いた有機ＥＬディスプレイであっても良い。また、表示装置１０は、表示素子として無機発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ））を用いた無機ＥＬディスプレイであっても良い。また、表示装置１０は、電気泳動型ディスプレイ（ＥＰＤ：Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ　Ｄｉｓｐｌａｙ）であっても良い。
　また、表示装置１０は、例えば静電容量型のタッチセンサが一体化された装置であっても良い。表示装置１０に静電容量型のタッチセンサを内蔵して一体化するとは、例えば、表示用の基板や電極などの一部の部材と、タッチセンサとして使用される基板や電極などの一部の部材とを兼用することを含む。あるいは、表示装置１０は、例えば静電容量型のタッチセンサを装着した、いわゆるオンセルタイプの装置であっても良い。表示装置１０の態様により本開示が限定されるものではない。
　実施形態に係る表示装置１０は、外部電源２００（例えば表示装置１０が搭載される電子機器の電源回路）から各種電源電圧が印加される。また、表示装置１０は、例えば電子機器のホストプロセッサであるＨＯＳＴ３００から出力された信号に基づいて画像表示を行う。本実施形態において、表示装置１０は、モノクロ表示であっても良いし、複数の色のカラーフィルタ等を用いたカラー表示であっても良い。
　表示装置１０は、表示領域１１と、表示領域を包囲する非表示領域１２とを有している。また、表示装置は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）基板１００（以下、ＴＦＴ基板と称する）と、ＴＦＴ基板１００に対向して設けられる対向基板１０１と、これら一対の基板１００，１０１間に設けられる表示機能層とを備えている。本実施形態においては、当該表示機能層は液晶層６によって構成される。また、ＴＦＴ基板１００の非表示領域１２上に、表示制御回路２０が設けられている。
　表示領域１１には、第１方向（図中のＸ方向）と、この第１方向に直交する第２方向（図中のＹ方向）に２次元のマトリクス状に並ぶ複数の画素ＰＸが設けられている。以下、第１方向（図中のＸ方向）を行方向、第２方向（図中のＹ方向）を列方向とも称する。また、画素ＰＸが行方向に並ぶ行を画素行、画素ＰＸが列方向に並ぶ列を画素列とも称する。
　非表示領域１２には、外部電源２００からの各種電源を表示制御回路２０に供給するための端子部Ｐが設けられている。端子部Ｐは、第１電位ＶＧＬを供給するための第１電位端子Ｐ１、第２電位ＶＧＬ２を供給するための第２電位端子Ｐ２、第３電位ＧＮＤを供給するための第３電位端子Ｐ３、第４電位ＶＧＨ２を供給するための第４電位端子Ｐ４、第５電位ＶＤＤ（ＶＤＤ１）を供給するための第５電位端子Ｐ５、第６電位ＶＧＨ１を供給するための第６電位端子Ｐ６、第７電位ＶＤＤ２を供給するための第７電位端子Ｐ７が設けられている。各電位の詳細については後述する。
　表示制御回路２０は、信号線駆動回路２１、走査線駆動回路２２、及び駆動信号生成回路２３を備えている。信号線駆動回路２１、走査線駆動回路２２、及び駆動信号生成回路２３は、ＨＯＳＴ３００（例えば表示装置１０が搭載される電子機器の制御回路）からの各種信号に基づき動作する。
　信号線駆動回路２１は、例えば、ＴＦＴ基板１００上の非表示領域１２に実装される表示用ＩＣで構成される。
　本実施形態において、走査線駆動回路２２及び駆動信号生成回路２３は、ＴＦＴ基板１００上の非表示領域１２に形成される薄膜トランジスタ（ＴＦＴ）回路である。
　信号線駆動回路２１は、複数の信号線ＤＴＬによって表示領域１１内の各画素列と電気的に接続され、各信号線ＤＴＬにそれぞれ画素信号ＳＩＧを伝送する。各画素信号ＳＩＧは、各画素列の各画素ＰＸに供給される。
　走査線駆動回路２２は、走査線ＳＣＬによって表示領域１１内の各画素行と電気的に接続され、各走査線ＳＣＬにそれぞれ走査信号ＧＡＴＥを伝送する。各走査信号ＧＡＴＥは、各画素行の各画素ＰＸに供給される。
　図２Ａは、実施形態に係る表示装置の図１とは異なる概略構成の第１例を示す図である。図２Ｂは、実施形態に係る表示装置の図１とは異なる概略構成の第２例を示す図である。
　図１では、走査線駆動回路２２を図中の表示領域１１の左側の非表示領域１２に設けた例を示したが、図２Ａ及び図２Ｂに示すように、表示領域の左右に走査線駆動回路を設ける構成も採用可能である。図２Ａでは、走査線ＳＣＬが左側の走査線駆動回路２２－１と右側の走査線駆動回路２２－２の両方に接続されている。また、図２Ｂでは、走査線駆動回路２２－１から延びる走査線ＳＣＬと走査線駆動回路２２－２から延びる走査線ＳＣＬとが表示領域１１内で接続されていない構成であっても良い。また、表示領域１１の右側の非表示領域１２に、上から奇数番となる画素行用の走査線駆動回路を設け、表示領域１１の左側の非表示領域１２に、上から偶数番となる画素行用の走査線駆動回路を設けた構成であっても良い。
　図３Ａは、実施形態に係る表示装置における画素の構成の一例を示す図である。図３Ａに示す例では、ｑ行ｐ列の画素ＰＸにおける構成を示している。
　図３Ａでは、画素ＰＸに含まれる画素トランジスタＴＲＤを、２つのＮＭＯＳトランジスタｔｒｄで構成したダブルゲート構造とした例を示している。なお、画素トランジスタＴＲＤの構成はこれに限らず、例えば、１つのＮＭＯＳトランジスタで構成されていれも良い。画素トランジスタＴＲＤの構成により本開示が限定されるものではない。
　画素トランジスタＴＲＤのゲートには、走査線ＳＣＬを介して走査信号ＧＡＴＥが供給される。ゲート信号ＧＡＴＥについては後述する。また、画素トランジスタＴＲＤのソースは、信号線ＤＴＬに接続されている。
　また、画素トランジスタＴＲＤのドレインには、画素電極Ｐｉｘが設けられている。画素電極Ｐｉｘと共通電位ＶＣＯＭを供給する共通電極ＣＯＭＬとの間に、画素容量ＣＳが構成される。
　画素トランジスタＴＲＤのソースには、信号線駆動回路２１から信号線ＤＴＬを介して、画素信号ＳＩＧが供給される。画素信号ＳＩＧは、電圧上限値がＶＤＤ１、電圧下限値がＶＤＤ２である。
　本実施形態において、画素信号ＳＩＧの電圧上限値であるＶＤＤ１は、ＧＮＤ電位よりも高い電位である。また、本実施形態において、画素信号ＳＩＧの電圧下限値であるＶＤＤ２は、ＧＮＤ電位よりも低い電位である。なお、ＶＤＤ１とＧＮＤ電位との電位差は、ＧＮＤ電位とＶＤＤ２との電位差と略等値であることが好ましい。
　走査線駆動回路２２から供給される走査信号ＧＡＴＥによって画素トランジスタＴＲＤのオン／オフ状態が制御される。画素トランジスタＴＲＤがオンされ、信号線から画素信号ＳＩＧが画素電極Ｐｉｘに供給される。そして、当該画素信号ＳＩＧに応じた電荷が画素電極Ｐｉｘにチャージされる。画素電極Ｐｉｘは、ＶＤＤ１とＶＤＤ２との間の電圧値を取り得る。すなわち、本実施形態において、画素電極Ｐｉｘが取り得る電圧範囲は、画素信号ＳＩＧと同様のＶＤＤ２からＶＤＤ１までの電圧範囲となる。画素電極Ｐｉｘと走査線ＳＣＬとの間に生じる電位差Ｖｇｄについては後述する。
　ここで、本実施形態の表示装置１０の構成例を詳細に説明する。図３Ｂは、実施形態に係る表示装置における表示領域の概略断面構造を表す断面図である。ここでは、静電容量型のタッチセンサが一体化された構成について説明する。
　図３Ｂに示すように、表示装置１０は、ＴＦＴ基板１００と、対向基板１０１と、表示機能層としての液晶層６とを備える。対向基板１０１は、ＴＦＴ基板１００の表面に垂直な方向に対向して配置される。また、液晶層６はＴＦＴ基板１００と対向基板１０１との間に設けられる。
　ＴＦＴ基板１００は、第１基板３１と、画素電極Ｐｉｘと、共通電極ＣＯＭＬと、偏光板３５とを有する。第１基板３１には、走査線駆動回路２２に含まれるシフトレジスタ等の回路や、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子や、走査線ＳＣＬ、信号線ＤＴＬ等の各種配線（図３Ｂでは省略して示す）が設けられる。
　共通電極ＣＯＭＬは、第１基板３１の上側に設けられる。画素電極Ｐｉｘは、絶縁層３４を介して共通電極ＣＯＭＬの上側に設けられる。画素電極Ｐｉｘは、共通電極ＣＯＭＬとは異なる層に設けられ、平面視で、共通電極ＣＯＭＬと重なって配置される。また、画素電極Ｐｉｘは、平面視でマトリクス状に複数配置される。偏光板３５は、第１基板３１の下側に設けられる。
　なお、本明細書において、第１基板３１の表面に垂直な方向において、第１基板３１から第２基板４１に向かう方向を「上側」とする。また、第２基板４１から第１基板３１に向かう方向を「下側」とする。また、「平面視」とは、第１基板３１の表面に垂直な方向から見た場合を示す。
　画素電極Ｐｉｘは、表示装置１０の各画素ＰＸを構成する副画素に対応して設けられる。表示動作を行うための画素信号ＳＩＧは、信号線駆動回路２１から画素電極Ｐｉｘに供給される。また、表示動作の際に、直流の電圧信号である表示用の駆動信号ＶＣＯＭが共通電極ＣＯＭＬに供給される。これにより、共通電極ＣＯＭＬは、複数の画素電極Ｐｉｘに対する共通電極として機能する。また、共通電極ＣＯＭＬは、静電容量方式のタッチ検出における駆動電極又は検出電極として機能する。共通電極ＣＯＭＬを用いてタッチ検出を行う場合、共通電極ＣＯＭＬは複数の電極に分割されていることが好ましく、表示領域１１内にて帯状又はタイル状に分割する構成を採用可能である。また、共通電極ＣＯＭＬを対向基板１０１に設ける構成も採用可能である。
　本実施形態において、画素電極Ｐｉｘ及び共通電極ＣＯＭＬは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等の透光性を有する導電性材料が用いられる。
　対向基板１０１は、第２基板４１と、第２基板４１の一方の面に形成されたカラーフィルタ４２と、第２基板４１の他方の面に設けられた検出電極ＴＤＬと、偏光板４５とを有する。検出電極ＴＤＬは、第２基板４１の上に複数配列されている。検出電極ＴＤＬは、相互静電容量方式のタッチ検出及び自己静電容量方式のタッチ検出における検出電極として機能する。
　本実施形態において、検出電極ＴＤＬは、例えば、ＩＴＯ等の透光性を有する導電性材料が用いられる。又は、検出電極ＴＤＬは、メッシュ状、ジグザグ線状、或いは波線状、直線状のパターンを有する金属細線により構成されていてもよい。
　カラーフィルタ４２は、第１基板３１と垂直な方向において、液晶層６と対向する。なお、カラーフィルタ４２は第１基板３１の上に配置されてもよい。本実施形態において、第１基板３１及び第２基板４１は、例えば、ガラス基板又は樹脂基板である。
　第１基板３１と第２基板４１とは所定の間隔を設けて対向して配置される。第１基板３１と第２基板４１との間に液晶層６が設けられる。液晶層６は、各画素電極と共通電極間の電界の状態に応じて通過する光を変調する。
　第１基板３１の下側には、図示しない照明部（バックライト）が設けられる。照明部は、例えばＬＥＤ等の光源を有しており、光源からの光を第１基板３１に向けて射出する。照明部からの光は、ＴＦＴ基板１００を通過して、その位置の液晶の状態により変調され、表示面への透過状態が場所によって変化する。これにより、表示領域１１に画像が表示される。
　図４は、実施形態に係る表示装置における走査線駆動回路及び駆動信号生成回路の構成の一例を示す図である。図４に示すように、走査線駆動回路２２は、シフトレジスタ２２１と、走査線ＳＣＬごとに設けた出力回路２２２を備えている。また、各走査線駆動回路２２と駆動信号生成回路２３は、第１配線Ｌ１によって接続されている。より具体的には、駆動信号生成回路２３から延在する第１配線Ｌ１は、各出力回路２２２に接続されている。なお、シフトレジスタは、各出力回路に対応するフリップフロップ回路を有している。以下、各構成及び制御の説明の中でシフトレジスタから出力回路への信号の出力としている点は、実質的に当該出力回路に対応するフリップフロップ回路からの出力としてよい。
　また、これら走査線駆動回路２２及び駆動信号生成回路２３への電源供給線として、第１電源供給線ＶＬ１、第２電源供給線ＶＬ２、第３電源供給線ＶＬ３、第４電源供給線ＶＬ４、第５電源供給線ＶＬ５、第６電源供給線ＶＬ６が設けられている。
　第１電源供給線ＶＬ１には、画素トランジスタＴＲＤのオフ電位と同じかそれよりも低い第１電位ＶＧＬが供給されている。
　第２電源供給線ＶＬ２には、第１電位ＶＧＬよりも低い第２電位ＶＧＬ２が供給されている。
　第３電源供給線ＶＬ３には、第１電位ＶＧＬよりも高い第３電位が供給されている。なお、本実施形態においては、第３電位は接地電位とされている。かかる点からＧＮＤを第３電位の符号とする。
　第４電源供給線ＶＬ４には、第３電位ＧＮＤよりも高く、且つ、画素トランジスタＴＲＤのオン電位よりも高い第４電位ＶＧＨ２が供給されている。本実施形態において、第１電位ＶＧＬと第４電位ＶＧＨ２の電位差は、画素トランジスタＴＲＤの耐圧電位以下に設定されている。また、第２電位ＶＧＬ２と第４電位ＶＧＨ２との電位差は、画素トランジスタＴＲＤの耐圧電位以上に設定されている。画素トランジスタＴＲＤの耐圧電位は、例えば、２０Ｖ程度である。
　第５電源供給線ＶＬ５には、第３電位ＧＮＤよりも高く、且つ、第４電位ＶＧＨ２よりも低い第５電位が供給されている。なお、第５電位としては、画素信号の最大電位ＶＤＤ１と同じ電位ＶＤＤに設定されている。かかる点から、ＶＤＤを第５電位の符号とする。
　第６電源供給線ＶＬ６には、第５電位ＶＤＤよりも高く、且つ、第４電位ＶＧＨ２よりも低い第６電位ＶＧＨが供給されている。
　駆動信号生成回路２３は、画素トランジスタＴＲＤをオンオフ制御するためのゲート駆動信号ＥＮＢを生成し、走査線駆動回路２２に出力する回路である。
　駆動信号生成回路２３は、ドライブ回路Ｄｒｖ１，Ｄｒｖ２，Ｄｒｖ３，Ｄｒｖ４、及びトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４を備えている。
　トランジスタＴｒ１は、例えばＮＭＯＳトランジスタである。トランジスタＴｒ１のゲートはドライブ回路Ｄｒｖ１に接続されており、ソースは第１電源供給線ＶＬ１に接続されており、ドレインは第１配線Ｌ１に接続されている。ドライブ回路Ｄｒｖ１には、第５電位ＶＤＤと第２低電位ＶＧＬ２とが供給される。トランジスタＴｒ１及びドライブ回路Ｄｒｖ１は、本開示における「第１電位供給回路」に対応する。
　トランジスタＴｒ２は、例えばＮＭＯＳトランジスタである。トランジスタＴｒ２のゲートはドライブ回路Ｄｒｖ２に接続されており、ソースは第２電源供給線ＶＬ２に接続されており、ドレインは第１配線Ｌ１に接続されている。ドライブ回路Ｄｒｖ２には、第５電位ＶＤＤと第２低電位ＶＧＬ２とが供給される。トランジスタＴｒ２及びドライブ回路Ｄｒｖ２は、本開示における「第２電位供給回路」に対応する。
　トランジスタＴｒ３は、例えばＮＭＯＳトランジスタである。トランジスタＴｒ３のゲートはドライブ回路Ｄｒｖ３に接続されており、ソースは第３電源供給線ＶＬ３に接続されており、ドレインは第１配線Ｌ１に接続されている。ドライブ回路Ｄｒｖ４には、第５電位ＶＤＤと第２低電位ＶＧＬ２とが供給される。トランジスタＴｒ３及びドライブ回路Ｄｒｖ３は、本開示における「第３電位供給回路」に対応する。
　トランジスタＴｒ４は、例えば、２つのＰＭＯＳトランジスタで構成したダブルゲート構造を有するトランジスタｄｐｔｒで構成される。トランジスタＴｒ４のゲートはドライブ回路Ｄｒｖ４に接続されており、ソースは第４電源供給線ＶＬ４に接続されており、ドレインは第１配線Ｌ１に接続されている。ドライブ回路Ｄｒｖ４には、第４電位ＶＧＨ２と第３電位ＧＮＤとが供給される。トランジスタＴｒ４及びドライブ回路Ｄｒｖ４は、本開示における「第４電位供給回路」に対応する。
　また、第１配線Ｌ１とは別に、第２配線Ｌ２が各出力回路２２２に接続されている。当該第２配線Ｌ２は、第１電源供給線ＶＬ１に接続されている。
　駆動信号生成回路２３は、ドライブ回路Ｄｒｖ１，Ｄｒｖ２，Ｄｒｖ３，Ｄｒｖ４によって適宜トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４を順次オンオフ制御することにより、ゲート駆動信号ＥＮＢを生成する。
　なお、ドライブ回路Ｄｒｖ１，Ｄｒｖ２，Ｄｒｖ３，Ｄｒｖ４及びトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４の構成は、上述した構成に限らない。例えば、トランジスタＴｒ４は、１つのＰＭＯＳトランジスタで構成されても良い。これらドライブ回路Ｄｒｖ１，Ｄｒｖ２，Ｄｒｖ３，Ｄｒｖ４及びトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４の構成により本開示が限定されるものではない。
　走査線駆動回路２２は、駆動信号生成回路２３から供給されるゲート駆動信号ＥＮＢを含めた走査信号ＧＡＴＥを各走査線ＳＣＬに順次出力する回路である。本実施形態において、走査信号ＧＡＴＥとは、各画素トランジスタＴＲＤのオン制御を含むゲート駆動信号ＥＮＢと、各画素トランジスタＴＲＤのオフ状態を維持するゲートオフ信号とからなる。より具体的には、ゲート駆動信号ＥＮＢは駆動信号生成回路２３からの信号であり、ゲートオフ信号は第２配線Ｌ２から供給される第１電位ＶＧＬであり、これらの信号が出力回路２２２によって切り替えられて走査線ＳＣＬに供給される。当該切り替えは、シフトレジスタ２２１からの各出力回路２２２への出力信号ＳＲｏｎ，ＳＲｏｆｆに基づいて実行される。かかる走査線駆動回路２２の駆動については後に詳述する。
　シフトレジスタ２２１は、表示制御回路２０にて生成されるクロック信号に基づいて、当該段（Ｎ段）の内部データがオンレベル（ハイレベル）になると、ゲート選択信号ＳＲｏｎを対応する出力回路２２２に出力する。その後、オンレベルが次段（Ｎ－１段）に移行すると、シフトレジスタ２２１のＮ段の内部データがオフレベル（ローレベル）になる。このとき、シフトレジスタ２２１は、Ｎ段の出力回路２２２に対し、ゲート非選択信号ＳＲｏｆｆを出力する。また、本実施形態において、シフトレジスタ２２１は、電源として第２電源供給線ＶＬ２と第５電源供給線ＶＬ５とに接続されており、ゲート選択信号ＳＲｏｎとして第５電源供給線ＶＬ５からの第５電位ＶＤＤが出力され、ゲート非選択信号ＳＲｏｆｆとして第２電源供給線ＶＬ２からの第２電位ＶＧＬ２が出力される。
　出力回路２２２は、反転バッファ回路ＲＢｕｆ、第１レベルシフタＬＳ１、第２レベルシフタＬＳ２、第１スイッチＴｒ５及び第２スイッチＴｒ６を備えている。第１スイッチＴｒ５の出力端と第２スイッチＴｒ６の出力端は共に走査線ＳＣＬに接続されている。また、第１スイッチＴｒ５の入力端は第１配線Ｌ１に接続され、第２スイッチＴｒ６の入力端は第２配線Ｌ２に接続されている。また、第１スイッチＴｒ５及び第２スイッチＴｒ６はシフトレジスタ２２１からの出力信号ＳＲｏｎ，ＳＲｏｆｆに基づいてオン／オフ制御される。より具体的には、シフトレジスタ２２１からの出力信号ＳＲｏｎ，ＳＲｏｆｆは、第１スイッチＴｒ５に直接あるいは反転バッファ回路ＲＢｕｆ及び第１レベルシフタＬＳ１を介して供給される。また、シフトレジスタ２２１からの出力信号ＳＲｏｎ，ＳＲｏｆｆは、反転バッファ回路ＲＢｕｆ及び第２レベルシフタＬＳ２を介して第２スイッチＴｒ６に供給される。第１スイッチＴｒ５及び第２スイッチＴｒ６は、本開示における「スイッチ回路」に対応する。
　反転バッファ回路ＲＢｕｆは、シフトレジスタ２２１からの出力信号ＳＲｏｎ，ＳＲｏｆｆを反転して出力する。より具体的には、反転バッファ回路ＲＢｕｆは、電源として第２電源供給線ＶＬ２と第５電源供給線ＶＬ５とに接続されており、シフトレジスタ２２１からゲート選択信号ＳＲｏｎが入力されると、第２電源供給線ＶＬ２からの第２電位ＶＧＬ２を出力する。同様に、反転バッファ回路ＲＢｕｆは、シフトレジスタ２２１からゲート非選択信号ＳＲｏｆｆが入力されると、第５電源供給線ＶＬ５からの第５電位ＶＤＤを出力する。
　第１レベルシフタＬＳ１は、電源として第１電源供給線ＶＬ１と第４電源供給線ＶＬ４とに接続されており、入力信号に応じて第４電位ＶＧＨ２と第１電位ＶＧＬとのいずれかを出力する。より具体的には、第１レベルシフタＬＳ１は、反転バッファ回路ＲＢｕｆからの出力がハイレベル（第５電位ＶＤＤ）である場合に第４電位ＶＧＨ２にレベル変換して出力し、反転バッファ回路ＲＢｕｆからの出力がローレベル（第２電位ＶＧＬ２）である場合に第１電位ＶＧＬにレベル変換して出力する回路である。第１レベルシフタＬＳ１によって、正側の出力も負側の出力も入力される電位よりも高くなる。また、出力電位差は大きくなっている。
　第２レベルシフタＬＳ２は、電源として第２電源供給線ＶＬ２と第６電源供給線ＶＬ６とに接続されており、入力信号に応じて第６電位ＶＧＨと第２電位ＶＧＬ２とのいずれかを出力する。より具体的には、第２レベルシフタＬＳ２は、反転バッファ回路ＲＢｕｆからの出力がハイレベル（第５電位ＶＤＤ）である場合に第６電位ＶＧＨにレベル変換して出力し、反転バッファ回路ＲＢｕｆからの出力がローレベル（第２電位ＶＧＬ２）である場合は第２電位ＶＧＬ２を出力する回路である。第２レベルシフタＬＳ２によって、正側の出力は入力される電位よりも高くなる。また、出力電位差は大きくなっている。
　第１スイッチＴｒ５は、例えば、２つのＰＭＯＳトランジスタで構成したダブルゲート構造を有するトランジスタｄｐｔｒと、２つのＮＭＯＳトランジスタで構成したダブルゲート構造を有するトランジスタｄｎｔｒとが並列接続されたＣＭＯＳ構造を有している。トランジスタｄｐｔｒとシフトレジスタ２２１との間には、反転バッファ回路ＲＢｕｆ及び第１レベルシフタＬＳ１が設けられており、トランジスタｄｐｔｒは、第１レベルシフタＬＳ１からの出力信号によりオンオフ制御される。トランジスタｄｐｔｒのゲートは、シフトレジスタ２２１の出力端と直接接続されており、当該シフトレジスタ２２１からの出力信号ＳＲｏｎ，ＳＲｏｆｆによりオンオフ制御される。第１スイッチＴｒ５は、シフトレジスタ２２１からの出力信号ＳＲｏｎ，ＳＲｏｆｆに基づいてトランジスタｄｐｔｒ及びトランジスタｄｎｔｒがオンオフ制御されることにより、駆動信号生成回路２３から出力されるゲート駆動信号ＥＮＢを走査線ＳＣＬに出力する。
　第２スイッチＴｒ６は、例えばＮＭＯＳトランジスタである。第２スイッチＴｒ６とシフトレジスタ２２１との間には、反転バッファ回路ＲＢｕｆ及び第２レベルシフタＬＳ２が設けられており、第２スイッチＴｒ６は、第２レベルシフタＬＳ２からの出力信号に基づいてオンオフ制御される。第２スイッチＴｒ６は、第２レベルシフタＬＳ２からの出力に基づきオンオフ制御されることにより、第２配線Ｌ２から出力される第１電位ＶＧＬを出力する。
　これらスイッチ回路は、シフトレジスタ２２１からの出力信号ＳＲｏｎ，ＳＲｏｆｆに基づいて、第１配線Ｌ１と第２配線Ｌ２のいずれか一方を走査線ＳＣＬに接続する。より具体的には、第１配線Ｌ１と走査線ＳＣＬとの間に第１スイッチＴｒ５が設けられ、第２配線Ｌ２と走査線ＳＣＬとの間に第２スイッチＴｒ６が設けられている。これら第１配線Ｌ１と第２配線Ｌ２とは、シフトレジスタ２２１からの出力信号ＳＲｏｎ，ＳＲｏｆｆに基づいて相補的に駆動する。すなわち、シフトレジスタ２２１からゲート選択信号ＳＲｏｎが出力されると、第１スイッチＴｒ５がオンとなると共に第２スイッチＴｒ６がオフとなる。また、シフトレジスタ２２１からゲート非選択信号ＳＲｏｆｆが出力されると、第２スイッチＴｒ６がオンとなると共に第１スイッチＴｒ５がオフとなる。
　このように、走査線ＳＣＬに供給される走査信号ＧＡＴＥは、第１配線Ｌ１からのゲート駆動信号ＥＮＢと第２配線Ｌ２からのゲートオフ信号（第１電位ＶＧＬ）とを時分割で順次切り替えることによって走査線ＳＣＬ毎に形成される。より具体的には、所定期間ごとに走査線ＳＣＬにゲート駆動信号ＥＮＢが供給され、それによって各画素トランジスタＴＲＤが駆動することとなるが、ゲート駆動信号ＥＮＢが供給されない期間はゲートオフ信号（第１電位ＶＧＬ）が走査線ＳＣＬに供給され、これによって各画素トランジスタＴＲＤが駆動されない状態（ゲートオフ状態）に維持される。以下、走査信号ＧＡＴＥの生成順序を説明する。
　図５Ａは、駆動信号生成回路と出力回路との対応関係を示す第１構成例を示す図である。図５Ｂは、駆動信号生成回路と出力回路との対応関係を示す第２構成例を示す図である。図６Ａは、図５Ａに示す第１構成例における各部タイミングチャートである。図６Ｂは、図５Ｂに示す第２構成例における各部タイミングチャートである。図５Ａ、図５Ｂ、図６Ａ、図６Ｂにおいて、ｎは０以上の整数である。なお、図６Ａ及び図６Ｂに示す各ゲート駆動信号ＥＮＢ及び各走査信号ＧＡＴＥは、シフトレジスタ２２１から出力される出力信号ＳＲｏｎ，ＳＲｏｆｆとの関係を示すために、本来の波形とは異なる簡略化した態様としている。
　図５Ａ及び図６Ａに示すように、１つの駆動信号生成回路２３から全ての出力回路２２２に対応するゲート駆動信号ＥＮＢを出力する。駆動信号生成回路２３は、表示制御回路２０から供給されるクロック信号に基づき、１水平期間１Ｈごとに１つのゲート駆動信号ＥＮＢを生成し、第１配線Ｌ１に供給する。そして、シフトレジスタ２２１から出力されるゲート選択信号ＳＲｏｎが対応する出力回路２２２に出力されることにより、第１配線Ｌ１を介してゲート駆動信号ＥＮＢを供給すべき１本の走査線ＳＣＬが順次選択される。このとき、残りのシフトレジスタ２２１からの出力はすべてゲート非選択信号ＳＲｏｆｆであり、第２配線Ｌ２からのゲートオフ信号（第１電位ＶＧＬ）が走査線ＳＣＬに供給されている。
　なお、図５Ｂ及び図６Ｂに示すように、４つの駆動信号生成回路２３からそれぞれ１水平期間１Ｈずつずれたゲート駆動信号ＥＮＢ１，ＥＮＢ２，ＥＮＢ３，ＥＮＢ４を生成し、それぞれ第１配線Ｌ１に供給する。そして、シフトレジスタ２２１から出力されるゲート選択信号ＳＲｏｎが対応する出力回路２２２に出力されることにより、それぞれ第１配線Ｌ１を介してゲート駆動信号ＥＮＢ１，ＥＮＢ２，ＥＮＢ３，ＥＮＢ４を供給すべき１本の走査線ＳＣＬが順次選択される構成であっても良い。このようにすれば、ゲート駆動信号ＥＮＢ１，ＥＮＢ２，ＥＮＢ３，ＥＮＢ４の各供給経路の寄生容量Ｃｇｓ（図４参照）の総容量を小さくすることができる。
　以下、上述した実施形態の構成における動作について説明する。図７は、実施形態に係る走査線駆動回路及び駆動信号生成回路の各部の動作を説明するためのタイミングチャート、及び、ゲート駆動信号ＥＮＢ並びに走査信号ＧＡＴＥの波形例を示す図である。図８Ａは、図７に示すＬ期間におけるゲート駆動信号経路を示す図である。図８Ｂは、図７に示すＨ１期間及びＨ５期間におけるゲート駆動信号経路を示す図である。図８Ｃは、図７に示すＨ２期間におけるゲート駆動信号経路を示す図である。図８Ｄは、図７に示すＨ３期間におけるゲート駆動信号経路を示す図である。図８Ｅは、図７に示すＨ４期間におけるゲート駆動信号経路を示す図である。なお、図８Ａ乃至図８Ｅに示す例では、走査線ＳＣＬへの電位供給経路を太線で示している。
　図７に示すように、出力回路２２２は、シフトレジスタ２２１から出力されるゲート選択信号ＳＲｏｎの期間において、駆動信号生成回路２３から出力されるゲート駆動信号ＥＮＢを出力する。すなわち、ゲート選択信号ＳＲｏｎによって、ゲート駆動信号ＥＮＢを供給すべき走査線ＳＣＬが選択される。以下、ゲート選択信号ＳＲｏｎの期間を「走査線ＳＣＬの選択期間」とも称する。また、ゲート非選択信号ＳＲｏｆｆの期間を「走査線ＳＣＬの非選択期間」とも称する。
　図８Ａに示す如く、走査線ＳＣＬの非選択期間（図７に示すＬ期間）において、シフトレジスタ２２１は、対応する出力回路２２２に向けてゲート非選択信号ＳＲｏｆｆを出力する。シフトレジスタ２２１から出力回路２２２にゲート非選択信号ＳＲｏｆｆが入力されると、当該ゲート非選択信号ＳＲｏｆｆはそのまま第１スイッチＴｒ５のトランジスタｄｎｔｒのゲートに供給される。ゲート非選択信号ＳＲｏｆｆは第２電源供給線ＶＬ２の第２電位ＶＧＬ２を有しているので、これによってこれらトランジスタｄｎｔｒはオフ制御となる。また、ゲート非選択信号ＳＲｏｆｆは、反転バッファ回路ＲＢｕｆに入力され、非選択反転信号として第１レベルシフタＬＳ１及び第２レベルシフタＬＳ２に供給される。ここで、第１レベルシフタＬＳ１は、非選択反転信号の入力を受けて第４電位ＶＧＨ２をトランジスタｄｐｔｒのゲートに向けて出力する。これによってトランジスタｄｐｔｒはオフ制御となる。他方、第２レベルシフタＬＳ２は、非選択反転信号の入力を受けて第６電位ＶＧＨを第２スイッチＴｒ６のゲートに向けて出力する。これによって第２スイッチＴｒ６はオン制御となる。この結果、第２配線Ｌ２と走査線ＳＣＬとが接続され、当該走査線ＳＣＬにはゲートオフ信号（第１電位ＶＧＬ）が供給される。これにより、当該走査線ＳＣＬに接続される各画素ＰＸの画素トランジスタＴＲＤはすべてオフ制御となり、信号線ＤＴＬと画素電極Ｐｉｘ（画素容量ＣＳ）とは非接続状態となる。或いは、画素電極Ｐｉｘはフローティング状態に維持される。
　また、当該非選択期間において、駆動信号生成回路２３では、トランジスタＴｒ１がオンに制御され、トランジスタＴｒ２，Ｔｒ３，Ｔｒ４がオフに制御される。これにより、非選択期間にある出力回路２２２の第１スイッチＴｒ５はオフ制御状態であるものの、第２配線Ｌ２と同じ電位が供給されている（図８Ａ参照）。
　次に、クロック信号に基づいて、当該走査線ＳＣＬが選択される選択期間（Ｈ１～Ｈ５）に移行する。
　図７に示すＨ１期間の走査線駆動回路２２及び駆動信号生成回路２３の具体的な駆動は図８Ｂに示す。かかるＨ１期間において、シフトレジスタ２２１は、対応する出力回路２２２に向けてゲート選択信号ＳＲｏｎを出力する。シフトレジスタ２２１から出力回路２２２にゲート選択信号ＳＲｏｎが入力されると、当該ゲート選択信号ＳＲｏｎはそのまま第１スイッチＴｒ５のトランジスタｄｎｔｒのゲートに供給され、これによってこれらトランジスタｄｎｔｒはオン制御となる。また、ゲート選択信号ＳＲｏｎは、反転バッファ回路ＲＢｕｆに入力され、選択反転信号として第１レベルシフタＬＳ１及び第２レベルシフタＬＳ２に供給される。ここで、第１レベルシフタＬＳ１は、選択反転信号の入力を受けて第１電位ＶＧＬをトランジスタｄｐｔｒのゲートに向けて出力する。これによってトランジスタｄｎｔｒはオフ制御となる（オフ制御を維持する）。これによって、第１スイッチＴｒ５全体としてはオン制御状態となり、走査線ＳＣＬは第１配線Ｌ１に接続される。他方、第２レベルシフタＬＳ２は、選択反転信号の入力を受けて第２電位ＶＧＬ２を第２スイッチＴｒ６のゲートに向けて出力する。これによって第２スイッチＴｒ６はオフ制御となる。この結果、第２配線Ｌ２と走査線ＳＣＬとは非接続となる。
　この時、駆動信号生成回路２３では、クロック信号に基づいてトランジスタＴｒ１がオンに制御され、トランジスタＴｒ２，Ｔｒ３，Ｔｒ４がオフに制御される。これにより、ゲート駆動信号ＥＮＢの電位が第１電位ＶＧＬとなり、第１配線Ｌ１及び出力回路２２２の第１スイッチＴｒ５を介して走査線ＳＣＬに供給される（図８Ｂ参照）。
　画素信号ＳＩＧの１水平期間１Ｈにおいて、画素電極Ｐｉｘへの書き込みが行われる。
　図７に示すＨ２期間では、シフトレジスタ２２１からの出力はゲート選択信号ＳＲｏｎに維持されているので、出力回路２２２の状態はＨ１期間の状態を維持する。他方、駆動信号生成回路２３では、クロック信号に基づいてトランジスタＴｒ４がオンに制御され、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３がオフに制御される。これにより、ゲート駆動信号ＥＮＢの電位が第４電位ＶＧＨ２となり、出力回路２２２の第１スイッチＴｒ５を介して走査線ＳＣＬに供給される（図８Ｃ参照）。これにより、当該走査線ＳＣＬに接続されている各画素ＰＸの画素トランジスタＴＲＤはオン制御される。また、このタイミングで各信号線ＤＴＬには各画素ＰＸに応じた画素信号ＳＩＧが入力されており、各画素信号ＳＩＧは、オン制御の画素トランジスタＴＲＤを介して画素容量ＣＳに入力される。以下、図７に示すＨ２期間を「画素容量ＣＳの充電期間」とも称する。
　図７に示すＨ３期間では、シフトレジスタ２２１からの出力はゲート選択信号ＳＲｏｎに維持されているので、出力回路２２２の状態はＨ１期間の状態を維持する。他方、駆動信号生成回路２３では、クロック信号に基づいてトランジスタＴｒ３がオンに制御され、トランジスタＴｒ１，Ｔｒ２，Ｔｒ４がオフに制御される。これにより、ゲート駆動信号ＥＮＢの電位が第３電位ＧＮＤとなり、第１配線Ｌ１に供給される。ここで、第１配線Ｌ１の電位が第４電位ＶＧＨ２から第３電位ＧＮＤまで低下する。当該電位は第１スイッチＴｒ５のトランジスタｄｐｔｒのゲート電位よりも高く、トランジスタｄｎｔｒのゲート電位よりも低い。これにより、トランジスタｄｐｔｒはオン制御状態が維持される一方、トランジスタｄｎｔｒがオフ制御からオン制御に変化する。また、第１スイッチＴｒ５全体でみるとオン制御が維持され、第２スイッチＴｒ６はオフ制御が維持されている。したがって、第１スイッチＴｒ５を介して第１配線Ｌ１が走査線ＳＣＬに接続されることとなり、当該走査線ＳＣＬには第３電位ＧＮＤのゲート駆動信号ＥＮＢが入力される（図８Ｄ参照）。
　図７に示すＨ４期間では、シフトレジスタ２２１からの出力はゲート選択信号ＳＲｏｎに維持されているので、出力回路２２２の状態はＨ１期間の状態を維持する。他方、駆動信号生成回路２３では、クロック信号に基づいてトランジスタＴｒ２がオンに制御され、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４がオフに制御される。これにより、ゲート駆動信号ＥＮＢの電位が第２電位ＶＧＬ２となり、第１配線Ｌ１に供給される。ここで、第１配線Ｌ１の電位が第３電位ＧＮＤから第２電位ＶＧＬ２まで低下する。当該電位は第１スイッチＴｒ５のトランジスタｄｐｔｒのゲート電位よりも低く、トランジスタｄｎｔｒのゲート電位よりも低い。これにより、トランジスタｄｎｔｒはオン制御状態が維持される一方、トランジスタｄｐｔｒがオン制御からオフ制御に変化する。また、第１スイッチＴｒ５全体でみるとオン制御が維持され、第２スイッチＴｒ６はオフ制御が維持されている。したがって、第１スイッチＴｒ５を介して第１配線Ｌ１が走査線ＳＣＬに接続されることとなり、当該走査線ＳＣＬには第２電位ＶＧＬ２のゲート駆動信号ＥＮＢが入力される。
　また、第２電位ＶＧＬ２は、第１電位ＶＧＬよりも低い。これによって、当該走査線ＳＣＬに接続されている各画素ＰＸの画素トランジスタＴＲＤのゲートはオフ制御され、信号線ＤＴＬから各画素容量ＣＳへの画素信号ＳＩＧの入力は止まる。また、画素容量ＣＳ側はいわゆるフローティング状態となる（図８Ｅ参照）。
　図７に示すＨ５期間では、シフトレジスタ２２１からの出力はゲート選択信号ＳＲｏｎに維持されているので、出力回路２２２の状態はＨ１期間の状態を維持する。他方、駆動信号生成回路２３では、クロック信号に基づいてトランジスタＴｒ１が再びオンに制御され、トランジスタＴｒ２，Ｔｒ３，Ｔｒ４がオフに制御される。これにより、ゲート駆動信号ＥＮＢの電位が第１電位ＶＧＬとなり、第１配線Ｌ１に出力される。ここで、第１配線Ｌ１の電位が第２電位ＶＧＬ２から第１電位ＶＧＬまで上昇する。当該電位は第１スイッチＴｒ５のトランジスタｄｐｔｒのゲート電位と同じであり、トランジスタｄｎｔｒのゲート電位よりも低い。これにより、トランジスタｄｎｔｒはオン制御状態が維持される一方、トランジスタｄｐｔｒのオフ制御も維持される。また、第１スイッチＴｒ５全体でみるとオン制御が維持され、第２スイッチＴｒ６はオフ制御が維持されている。したがって、第１スイッチＴｒ５を介して第１配線Ｌ１が走査線ＳＣＬに接続されることとなり、当該走査線ＳＣＬには第１電位ＶＧＬのゲート駆動信号ＥＮＢが入力される。当該第１電位ＶＧＬは所謂ゲートオフ電位であり、これによって各画素ＰＸの画素トランジスタＴＲＤのオフ状態は維持される（図８Ｂ参照）。
　その後、当該段の走査線ＳＣＬの選択期間を終了する。具体的には、シフトレジスタ２２１は、対応する出力回路２２２に向けてゲート非選択信号ＳＲｏｆｆを出力する。この結果、出力回路２２２は図８Ａに示される駆動状態となり、第１スイッチＴｒ５がオフ制御されると共に第２スイッチＴｒ６がオン制御される。この結果、第２配線Ｌ２と走査線ＳＣＬとが接続され、当該走査線ＳＣＬにはゲートオフ電位（第１電位ＶＧＬ）が供給される。これにより、当該走査線ＳＣＬに接続される各画素ＰＸの画素トランジスタＴＲＤはすべてオフ制御が維持される。
　また、当該段の選択期間が終了することにより、次段の選択期間に移行する。次水平期間では、シフトレジスタ２２１により選択される次段の出力回路２２２及び走査線ＳＣＬに対し、上記Ｈ１～Ｈ５の駆動が実施される。このように、出力回路２２２は、次選択期間が回ってくるまでは非選択期間の状態を維持するものの、駆動信号生成回路２３は、水平期間ごとに上記図８Ｂ～図８Ｅの駆動を繰り返す。これにより、各段の走査線ＳＣＬにゲート駆動信号ＥＮＢが供給される。
　ここで、実施形態の第２例として、図９乃至図１１を参照して説明する。図９は、実施形態の第２例に係る表示装置における走査線駆動回路及び駆動信号生成回路の構成の一例を示す図である。図１０は、実施形態の第２例に係る走査線駆動回路及び駆動信号生成回路の各部の動作を説明するためのタイミングチャート、及び、ゲート駆動信号ＥＮＢ並びに走査信号ＧＡＴＥの波形例を示す図である。図１１Ａは、図１０に示すＬ期間におけるゲート駆動信号経路を示す図である。図１１Ｂは、図１０に示すＨ１期間及びＨ５期間におけるゲート駆動信号経路を示す図である。図１１Ｃは、図１０に示すＨ２期間におけるゲート駆動信号経路を示す図である。図１１Ｄは、図１０に示すＨ３期間におけるゲート駆動信号経路を示す図である。なお、図１１Ａ乃至図１１Ｄに示す例では、走査線ＳＣＬへの電位供給経路を太線で示している。
　まず、実施形態の第２例に係る構成について説明する。
　図９に示すように、走査線駆動回路２２ａは、シフトレジスタ２２１a及び出力回路２２２ａを備えている。
　駆動信号生成回路２３ａは、ドライブ回路Ｄｒｖ１，Ｄｒｖ３，Ｄｒｖ４、及びトランジスタＴｒ１，Ｔｒ３，Ｔｒ４を備えている。
　トランジスタＴｒ１は、例えばＮＭＯＳトランジスタである。トランジスタＴｒ１のゲートはドライブ回路Ｄｒｖ１に接続されており、ソースは第１電源供給線ＶＬ１に接続されており、ドレインは第１配線Ｌ１に接続されている。ドライブ回路Ｄｒｖ１には、第６電位ＶＧＨと第１電位ＶＧＬとが供給される。
　トランジスタＴｒ３は、例えばＮＭＯＳトランジスタである。トランジスタＴｒ３のゲートはドライブ回路Ｄｒｖ３に接続されており、ソースは第３電源供給線ＶＬ３に接続されており、ドレインは第１配線Ｌ１に接続されている。ドライブ回路Ｄｒｖ４には、第６電位ＶＧＨと第１電位ＶＧＬとが供給される。
　トランジスタＴｒ４は、例えばＰＭＯＳトランジスタである。トランジスタＴｒ４のゲートはドライブ回路Ｄｒｖ４に接続されており、ソースは第６電源供給線ＶＬ６に接続されており、ドレインは第１配線Ｌ１に接続されている。ドライブ回路Ｄｒｖ４には、第６電位ＶＧＨと第１電位ＶＧＬとが供給される。
　また、第１配線Ｌ１とは別に、第２配線Ｌ２が各出力回路２２２ａに接続されている。当該第２配線Ｌ２は、第１電源供給線ＶＬ１に接続されている。
　駆動信号生成回路２３ａは、ドライブ回路Ｄｒｖ１，Ｄｒｖ３，Ｄｒｖ４によって適宜トランジスタＴｒ１，Ｔｒ３，Ｔｒ４を順次オンオフ制御することにより、ゲート駆動信号ＥＮＢを生成する。
　走査線駆動回路２２ａは、駆動信号生成回路２３ａから供給されるゲート駆動信号ＥＮＢを含めた走査信号ＧＡＴＥを各走査線ＳＣＬに順次出力する回路である。
　シフトレジスタ２２１ａは、第１例と同様の構成を有している。また、図９に示す第２例において、シフトレジスタ２２１ａは、電源として第１電源供給線ＶＬ１と第６電源供給線ＶＬ６とに接続されており、ゲート選択信号ＳＲｏｎとして第６電源供給線ＶＬ６からの第６電位ＶＧＨが出力され、ゲート非選択信号ＳＲｏｆｆとして第１電源供給線ＶＬ１からの第１電位ＶＧＬが出力される。
　出力回路２２２ａは、反転バッファ回路ＲＢｕｆ、第１スイッチＴｒ５、及び第２スイッチＴｒ６を備えている。第１スイッチＴｒ５の出力端と第２スイッチＴｒ６の出力端は共に走査線ＳＣＬに接続されている。また、第１スイッチＴｒ５の入力端は第１配線Ｌ１に接続され、第２スイッチＴｒ６の入力端は第２配線Ｌ２に接続されている。また、第１スイッチＴｒ５及び第２スイッチＴｒ６はシフトレジスタ２２１ａからの出力信号ＳＲｏｎ，ＳＲｏｆｆに基づいてオン／オフ制御される。より具体的には、シフトレジスタ２２１ａからの出力信号ＳＲｏｎ，ＳＲｏｆｆは、直接あるいは反転バッファ回路ＲＢｕｆを介して第１スイッチＴｒ５に供給される。また、シフトレジスタ２２１ａからの出力信号ＳＲｏｎ，ＳＲｏｆｆは、反転バッファ回路ＲＢｕｆを介して第２スイッチＴｒ６に供給される。
　反転バッファ回路ＲＢｕｆは、シフトレジスタ２２１ａからの出力信号ＳＲｏｎ，ＳＲｏｆｆを反転して出力する。より具体的には、反転バッファ回路ＲＢｕｆは、電源として第１電源供給線ＶＬ１と第６電源供給線ＶＬ６とに接続されており、シフトレジスタ２２１ａからゲート選択信号ＳＲｏｎが入力されると、第１電源供給線ＶＬ１からの第１電位ＶＧＬを出力する。同様に、反転バッファ回路ＲＢｕｆは、シフトレジスタ２２１ａからゲート非選択信号ＳＲｏｆｆが入力されると、第６電源供給線ＶＬ６からの第６電位ＶＧＨを出力する。
　第１スイッチＴｒ５は、例えば、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとが並列接続されて構成される。ＮＭＯＳトランジスタは、シフトレジスタ２２１ａからの出力信号ＳＲｏｎ，ＳＲｏｆｆによりオンオフ制御される。ＰＭＯＳトランジスタとシフトレジスタ２２１ａとの間には、反転バッファ回路ＲＢｕｆが設けられており、ＰＭＯＳトランジスタは、反転バッファ回路ＲＢｕｆからの出力によりオンオフ制御される。ＮＭＯＳトランジスタのゲートは、シフトレジスタ２２１ａの出力端と直接接続されており、当該シフトレジスタ２２１ａからの出力信号ＳＲｏｎ，ＳＲｏｆｆによりオンオフ制御される。第１スイッチＴｒ５は、シフトレジスタ２２１ａからの出力信号ＳＲｏｎ，ＳＲｏｆｆに基づいてＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがオンオフ制御されることにより、駆動信号生成回路２３ａから出力されるゲート駆動信号ＥＮＢを走査線ＳＣＬに出力する。
　第２スイッチＴｒ６は、例えばＮＭＯＳトランジスタである。第２スイッチＴｒ６とシフトレジスタ２２１ａとの間には、反転バッファ回路ＲＢｕｆが設けられており、第２スイッチＴｒ６は、反転バッファ回路ＲＢｕｆからの出力信号に基づいてオンオフ制御される。第２スイッチＴｒ６は、反転バッファ回路ＲＢｕｆからの出力に基づきオンオフ制御されることにより、第２配線Ｌ２から出力される第１電位ＶＧＬを出力する。
　これらスイッチ回路は、シフトレジスタ２２１ａからの出力信号ＳＲｏｎ，ＳＲｏｆｆに基づいて、第１配線Ｌ１と第２配線Ｌ２のいずれか一方を対応する走査線ＳＣＬに接続する。より具体的には、第１配線Ｌ１と走査線ＳＣＬとの間に第１スイッチＴｒ５が設けられ、第２配線Ｌ２と走査線ＳＣＬとの間に第２スイッチＴｒ６が設けられている。これら第１配線Ｌ１と第２配線Ｌ２とは、シフトレジスタ２２１ａからの出力信号ＳＲｏｎ，ＳＲｏｆｆに基づいて相補的に駆動する。すなわち、シフトレジスタ２２１ａからゲート選択信号ＳＲｏｎが出力されると、第１スイッチＴｒ５がオンとなると共に第２スイッチＴｒ６がオフとなる。また、シフトレジスタ２２１ａからゲート非選択信号ＳＲｏｆｆが出力されると、第２スイッチＴｒ６がオンとなると共に第１スイッチＴｒ５がオフとなる。
　このように、走査線ＳＣＬに供給される走査信号ＧＡＴＥは、第１配線Ｌ１からのゲート駆動信号ＥＮＢと第２配線Ｌ２からのゲートオフ信号（第１電位ＶＧＬ）とを時分割で順次切り替えることによって走査線ＳＣＬ毎に形成される。より具体的には、所定期間ごとに走査線ＳＣＬにゲート駆動信号ＥＮＢが供給され、それによって各画素トランジスタＴＲＤが駆動することとなるが、ゲート駆動信号ＥＮＢが供給されない期間はゲートオフ信号（第１電位ＶＧＬ）が走査線ＳＣＬに供給され、これによって各画素トランジスタＴＲＤが駆動されない状態（ゲートオフ状態）に維持される。以下、上述した実施形態の第２例の構成における動作について説明する。
　図１０に示すように、出力回路２２２ａは、シフトレジスタ２２１ａから出力されるゲート選択信号ＳＲｏｎの期間において、駆動信号生成回路２３ａから出力されるゲート駆動信号ＥＮＢを出力する。すなわち、ゲート選択信号ＳＲｏｎによって、ゲート駆動信号ＥＮＢを供給すべき走査線ＳＣＬが選択される。
　図１１Ａに示す如く、走査線ＳＣＬの非選択期間（図１０に示すＬ期間）において、シフトレジスタ２２１ａは、対応する出力回路２２２ａに向けてゲート非選択信号ＳＲｏｆｆを出力する。シフトレジスタ２２１ａから出力回路２２２ａにゲート非選択信号ＳＲｏｆｆが入力されると、当該ゲート非選択信号ＳＲｏｆｆはそのまま第１スイッチＴｒ５のＮＭＯＳトランジスタのゲートに供給される。ゲート非選択信号ＳＲｏｆｆは第１電源供給線ＶＬ１の第１電位ＶＧＬを有しているので、これによってこれらＮＭＯＳトランジスタはオフ制御となる。また、ゲート非選択信号ＳＲｏｆｆは、反転バッファ回路ＲＢｕｆに入力され、非選択反転信号として出力する。ここで、反転バッファ回路ＲＢｕｆは、第６電位ＶＧＨをＰＭＯＳトランジスタのゲートに向けて出力する。これによってＰＭＯＳトランジスタはオフ制御となる。他方、反転バッファ回路ＲＢｕｆは、第６電位ＶＧＨを第２スイッチＴｒ６のゲートに向けて出力する。これによって第２スイッチＴｒ６はオン制御となる。この結果、第２配線Ｌ２と走査線ＳＣＬとが接続され、当該走査線ＳＣＬにはゲートオフ信号（第１電位ＶＧＬ）が供給される。これにより、当該走査線ＳＣＬに接続される各画素ＰＸの画素トランジスタＴＲＤはすべてオフ制御となり、信号線ＤＴＬと画素電極Ｐｉｘ（画素容量ＣＳ）とは非接続状態となる。或いは、画素電極Ｐｉｘはフローティング状態に維持される。
　また、当該走査線ＳＣＬの非選択期間において、駆動信号生成回路２３では、トランジスタＴｒ１がオンに制御され、トランジスタＴｒ３，Ｔｒ４がオフに制御される。これにより、非選択期間にある出力回路２２２ａの第１スイッチＴｒ５はオフ制御状態であるものの、第２配線Ｌ２と同じ電位が供給されている（図１１Ａ参照）。
　次に、クロック信号に基づいて、当該走査線ＳＣＬが選択される選択期間（Ｈ１～Ｈ５）に移行する。
　図１０に示すＨ１期間の走査線駆動回路２２ａ及び駆動信号生成回路２３ａの具体的な駆動は図１１Ｂに示す。かかるＨ１期間において、シフトレジスタ２２１ａは、対応する出力回路２２２ａに向けてゲート選択信号ＳＲｏｎを出力する。シフトレジスタ２２１ａから出力回路２２２ａにゲート選択信号ＳＲｏｎが入力されると、当該ゲート選択信号ＳＲｏｎはそのまま第１スイッチＴｒ５のＮＭＯＳトランジスタのゲートに供給され、これによってＮＭＯＳトランジスタはオン制御となる。また、ゲート選択信号ＳＲｏｎは、反転バッファ回路ＲＢｕｆに入力され、選択反転信号として出力する。ここで、反転バッファ回路ＲＢｕｆは、第１電位ＶＧＬをＰＭＯＳトランジスタのゲートに向けて出力する。これによってＰＭＯＳトランジスタはオフ制御となる（オフ制御を維持する）。これによって、第１スイッチＴｒ５全体としてはオン制御状態となり、走査線ＳＣＬは第１配線Ｌ１に接続される。他方、反転バッファ回路ＲＢｕｆは、第１電位ＶＧＬを第２スイッチＴｒ６のゲートに向けて出力する。これによって第２スイッチＴｒ６はオフ制御となる。この結果、第２配線Ｌ２と走査線ＳＣＬとは非接続となる。
　この時、駆動信号生成回路２３ａでは、クロック信号に基づいてトランジスタＴｒ１がオンに制御され、トランジスタＴｒ３，Ｔｒ４がオフに制御される。これにより、ゲート駆動信号ＥＮＢの電位が第１電位ＶＧＬとなり、第１配線Ｌ１及び出力回路２２２の第１スイッチＴｒ５を介して走査線ＳＣＬに供給される（図１１Ｂ参照）。
　図１０に示すＨ２期間では、シフトレジスタ２２１ａからの出力はゲート選択信号ＳＲｏｎに維持されているので、出力回路２２２の状態はＨ１期間の状態を維持する。他方、駆動信号生成回路２３では、クロック信号に基づいてトランジスタＴｒ４がオンに制御され、トランジスタＴｒ１，Ｔｒ３がオフに制御される。これにより、ゲート駆動信号ＥＮＢの電位が第６電位ＶＧＨとなり、出力回路２２２ａの第１スイッチＴｒ５を介して走査線ＳＣＬに供給される（図１１Ｃ参照）。これにより、当該走査線ＳＣＬに接続されている各画素ＰＸの画素トランジスタＴＲＤはオン制御される。また、このタイミングで各信号線ＤＴＬには各画素ＰＸに応じた画素信号ＳＩＧが入力されており、各画素信号ＳＩＧは、オン制御の画素トランジスタＴＲＤを介して画素容量ＣＳに入力される。
　図１０に示すＨ３期間では、シフトレジスタ２２１ａからの出力はゲート選択信号ＳＲｏｎに維持されているので、出力回路２２２ａの状態はＨ１期間の状態を維持する。他方、駆動信号生成回路２３ａでは、クロック信号に基づいてトランジスタＴｒ３がオンに制御され、トランジスタＴｒ１，Ｔｒ４がオフに制御される。これにより、ゲート駆動信号ＥＮＢの電位が第３電位ＧＮＤとなり、第１配線Ｌ１に供給される。ここで、第１配線Ｌ１の電位が第６電位ＶＧＨから第３電位ＧＮＤまで低下する。当該電位は第１スイッチＴｒ５のＰＭＯＳトランジスタのゲート電位よりも高く、ＮＭＯＳトランジスタのゲート電位よりも低い。これにより、ＰＭＯＳトランジスタはオン制御状態が維持される一方、ＮＭＯＳトランジスタがオフ制御からオン制御に変化する。また、第１スイッチＴｒ５全体でみるとオン制御が維持され、第２スイッチＴｒ６はオフ制御が維持されている。したがって、第１スイッチＴｒ５を介して第１配線Ｌ１が走査線ＳＣＬに接続されることとなり、当該走査線ＳＣＬには第３電位ＧＮＤのゲート駆動信号ＥＮＢが入力される（図１１Ｄ参照）。
　図１０に示すＨ５期間では、シフトレジスタ２２１ａからの出力はゲート選択信号ＳＲｏｎに維持されているので、出力回路２２２ａの状態はＨ１期間の状態を維持する。他方、駆動信号生成回路２３ａでは、クロック信号に基づいてトランジスタＴｒ１が再びオンに制御され、トランジスタＴｒ３，Ｔｒ４がオフに制御される。これにより、ゲート駆動信号ＥＮＢの電位が第１電位ＶＧＬとなり、第１配線Ｌ１に出力される。ここで、第１配線Ｌ１の電位が第３電位ＧＮＤから第１電位ＶＧＬまで下降する。当該電位は第１スイッチＴｒ５のＰＭＯＳトランジスタのゲート電位と同じであり、ＮＭＯＳトランジスタのゲート電位よりも低い。これにより、ＮＭＯＳトランジスタはオン制御状態が維持される一方、ＰＭＯＳトランジスタのオフ制御も維持される。また、第１スイッチＴｒ５全体でみるとオン制御が維持され、第２スイッチＴｒ６はオフ制御が維持されている。したがって、第１スイッチＴｒ５を介して第１配線Ｌ１が走査線ＳＣＬに接続されることとなり、当該走査線ＳＣＬには第１電位ＶＧＬのゲート駆動信号ＥＮＢが入力される。当該第１電位ＶＧＬは所謂ゲートオフ電位であり、これによって各画素ＰＸの画素トランジスタＴＲＤのオフ状態は維持される（図１１Ａ参照）。
　その後、当該段の走査線ＳＣＬの選択期間を終了する。具体的には、シフトレジスタ２２１ａは、対応する出力回路２２２ａに向けてゲート非選択信号ＳＲｏｆｆを出力する。この結果、出力回路２２２ａは図８Ａに示される駆動状態となり、第１スイッチＴｒ５がオフ制御されると共に第２スイッチＴｒ６がオン制御される。この結果、第２配線Ｌ２と走査線ＳＣＬとが接続され、当該走査線ＳＣＬにはゲートオフ電位（第１電位ＶＧＬ）が供給される。これにより、当該走査線ＳＣＬに接続される各画素ＰＸの画素トランジスタＴＲＤはすべてオフ制御が維持される。
　また、当該段の選択期間が終了することにより、次段の選択期間に移行する。次水平期間では、シフトレジスタ２２１ａにより選択される次段の出力回路２２２ａ及び走査線ＳＣＬに対し、上記Ｈ１～Ｈ５の駆動が実施される。このように、出力回路２２２ａは、次選択期間が回ってくるまでは非選択期間の状態を維持するものの、駆動信号生成回路２３ａは、水平期間ごとに上記図１１Ｂ～図１１Ｄの駆動を繰り返す。これにより、各段の走査線ＳＣＬにゲート駆動信号ＥＮＢが供給される。
　図１２は、実施形態に係る表示装置における画素信号、画素電極、及び走査信号の各部波形例を示す図である。図１３は、実施形態の第２例に係る表示装置における画素信号、画素電極、及び画素信号の各部波形例を示す図である。図１２及び図１３に示す例において、実線は、走査線駆動回路２２，２２ａの近傍（図１における表示領域の右端部近傍）における各部波形を示し、破線は、走査線駆動回路２２，２２ａから離れた位置（図１における表示領域の左端部近傍）における各部波形を示している。また、図１２及び図１３において、１Ｈ（Ｎ）期間は、ゲート駆動信号ＧＡＴＥ（Ｎ）が供給される１水平期間を示し、１Ｈ（Ｎ－１）期間は、ゲート駆動信号ＧＡＴＥ（Ｎ）が供給される前の１水平期間を示し、１Ｈ（Ｎ＋１）期間は、ゲート駆動信号ＧＡＴＥ（Ｎ）が供給された後の１水平期間を示している。
　本実施形態に係る表示装置１０では、上述したように、図７に示すＨ２期間において、ゲート駆動信号ＥＮＢの電位を第４電位ＶＧＨ２としている。このため、図１２に示すように、走査線駆動回路２２の近傍はもちろん、走査線駆動回路２２から離れた位置における走査信号波形（図１２に示す破線）においても、画素トランジスタＴＲＤがオン制御される期間の開始期間を１水平期間内で早めることができる。
　また、本実施形態に係る表示装置１０では、上述したように、図７に示すＨ４期間において、ゲート駆動信号ＥＮＢの電位を第２電位ＶＧＬ２とすることにより、第２電位ＶＧＬ２が走査線ＳＣＬに供給される。このため、図１２に示すように、走査線駆動回路２２の近傍はもちろん、走査線駆動回路２２から離れた位置における走査信号波形（図１２に示す破線）においても、１水平期間内に画素トランジスタＴＲＤをオフ制御する期間を確保することができる。これにより、ゲートバスライン（走査線）ＳＣＬの選択期間を短くすることができ、高速な描画を実現することができる。
　また、図７に示すＨ５期間において、ゲート駆動信号ＥＮＢの電位を第１低電位ＶＧＬとすることにより、次水平期間にて再びゲート駆動信号ＥＮＢの電位をＶＧＨ２に引き上げる期間を短くすることができ、１水平期間内におけるオン制御の期間確保をより確実なものとする。
　一方、実施形態の第２例では、図１０に示すＨ１期間において、ゲート駆動信号ＥＮＢの電位を第６電位ＶＧＨとしている。このため、図１３に示すように、走査線駆動回路２２ａから離れた位置における走査信号波形（図１３に示す破線）では、走査線ＳＣＬが多数の画素ＰＸ間や信号線ＤＴＬ上を通過しているために寄生容量が大きく、これによって、第６電位ＶＧＨが維持される期間の開始が１水平期間内で遅くなる。
　また、実施形態の第２例では、図１０に示すＨ５期間において、ゲート駆動信号ＥＮＢの電位を第１電位ＶＧＬとしているものの、走査線駆動回路２２ａから離れた位置における走査信号波形（図１３に示す破線）では、上述の寄生容量によって、当該１水平期間内に走査線ＳＣＬの電位が第１電位ＶＧＬにならないことが考えられる。この結果、当該離れた領域では画素トランジスタＴＲＤのオフ制御を確定することができず、次段の画素ＰＸに入力すべき画素信号ＤＴＬが入力されてしまう可能性がある。或いは、かかる不具合を回避するために、画素容量ＣＳの充電期間の後のＨ５期間を長くする必要がある。
　このように、実施形態の第２例では、画素容量ＣＳの充電期間や、画素容量ＣＳの充電期間の後のＨ５期間を長くする必要がある。このため、実施形態の第２例では、走査線ＳＣＬの選択期間を長くする必要があるが、これに伴って、１フレーム分の表示に掛かる時間が長くなり、高速な描画を実現することが難しい。
　また、本実施形態の第１スイッチＴｒ５のソースには第２電位ＶＧＬ２から第４電位ＶＧＨ２の電位が供給され、電位変動が大きい。このため、トランジスタＴｒ１のゲートにもこれに見合う電位を供給しなければならず、ひいてはシフトレジスタの電源も大きくなり、全体としての消費電力が大きくなってしまう。これに対し、本実施形態では、第１スイッチＴｒ５とシフトレジスタ２２１との間に第１レベルシフタＬＳ１を設け、シフトレジスタからの出力を当該第１レベルシフタＬＳ１でレベル変更して第１スイッチＴｒ５に供給するので、大きなゲート電位を必要とする部分にだけそれ相当の電位を供給でき、表示制御回路２０全体としての電力消費は抑制される。
（変形例）
　以下、変形例として、静電容量方式のタッチ検出機能を組み込んだ表示装置について説明する。なお、実施形態と同じ構成については同じ符号を付してその説明を省略する。
　図１４は、変形例に係る表示装置における画素の構成の一例を示す図である。図１４は、変形例に係る構成における各部波形例を示す図である。図１５は、比較例における各部波形例を示す図である。
　本実施形態において、タッチ検出機能付き表示装置とは、表示領域１１に接触又は近接する操作者の指等の被検出体を検出する静電容量型のタッチセンサを内蔵して一体化した、いわゆるインセルタイプあるいはハイブリッドタイプの装置を示している。
　本変形例の表示装置は、所定数の水平期間からなる表示期間の直後に検出期間を有する。また、図１４に示す如く、表示期間には共通電極ＣＯＭＬに共通電位ＶＣＯＭが供給される一方、検出期間にはタッチ検出用の駆動信号としてタッチ駆動信号Ｖｃｏｍが供給される。当該タッチ駆動信号Ｖｃｏｍは共通電極ＣＯＭＬと別の電極（タッチ検出電極）との間で容量を形成し、当該容量が使用者の指の近接により変動する。当該変動を検知することにより、タッチが検出される。或いは、タッチ駆動信号Ｖｃｏｍが共通電極ＣＯＭＬに入力され、当該共通電極ＣＯＭＬが使用者の指との間で容量を形成する。そして、当該容量の変動を共通電極ＣＯＭＬを介して検知することにより、タッチが検出される方式も採用可能である。なお、本実施形態においては、共通電位ＶＣＯＭは固定電位（ＤＣ）、タッチ駆動信号Ｖｃｏｍとしてパルス波（ｐｌｕｓｅ）が採用されている。また、共通電位ＶＣＯＭは第３電位ＧＮＤよりもやや小さいＶＣＯＭが採用され、タッチ駆動信号Ｖｃｏｍは当該共通電位ＶＣＯＭから第６電位ＶＧＨよりもやや小さい電位であるＴＰＨまで変動するパルス波である。これに対し、例えば共通電位ＶＣＯＭは交流信号、タッチ駆動信号Ｖｃｏｍとしてパルス波以外の駆動信号を採用することも可能である。
　本変形例では、図１５に示す如く、走査信号ＧＡＴＥが第６電位ＶＧＨ以上となるまでの期間Ａを図１６に示す比較例よりも短くすることができる。このため、走査信号ＧＡＴＥが第６電位ＶＧＨ以下となるまでの画素容量ＣＳの充電期間Ｃを加えた期間Ｂを図１６に示す比較例よりも短くすることができる。これにより、図１６に示す比較例よりも走査線ＳＣＬの選択期間を短くすることができ、画素トランジスタＴＲＤのゲート駆動を高速化することができる。
　また、タッチ検出機能付き表示装置では、検出期間においてタッチ検出用の駆動信号Ｖｃｏｍを共通電極ＣＯＭＬに供給することによって、共通電極ＣＯＭＬの変動に伴い画素電極Ｐｉｘの電位も変動することとなる。このとき画素トランジスタＴＲＤはオフ制御されているので、当該画素トランジスタＴＲＤからみて画素電極Ｐｉｘはフローティング状態にあり、画素電極Ｐｉｘの電位は画素トランジスタＴＲＤのドレインの電位に等しい。なお、画素トランジスタＴＲＤのゲートードレイン間の電位差をＶｇｄとする。すなわち、パルス信号たる駆動信号Ｖｃｏｍが共通電極に供給されることによって、Ｖｇｄも変動する。
　本変形例では、上述した実施形態と同様に、走査線ＳＣＬの非選択期間における走査線ＳＣＬの電位を、第２電位ＶＧＬ２ではなく第１電位ＶＧＬとしている。
　また、本変形例では、検出期間を非選択期間の一部としている。すなわち、検出期間における走査線ＳＣＬの電位は、走査線ＳＣＬの非選択期間と同様の第１電位ＶＧＬである。このため、画素トランジスタＴＲＤのゲート－ドレイン間の電位差Ｖｇｄを、図１５に示す比較例よりも小さくすることができる。これにより、画素トランジスタＴＲＤの信頼性リスクを低減することができる。
　また、当該検出期間は、上述の如く非選択期間の一部であるので、シフトレジスタ２２１及び出力回路２２２は図８Ａの状態に維持されている。この時、第２スイッチＴｒ６がオン制御されることで第２配線Ｌ２から走査線ＳＣＬに第１電位ＶＧＬが供給されているが、当該第２スイッチＴｒ６のゲートには第２レベルシフタＬＳ２を介することでシフトレジスタ２２１の出力電位（第５電位ＶＤＤ）よりも高い第６電位ＶＧＨが供給されている。
　上述の如く、当該検出期間においては共通電極ＣＯＭＬの電位ＶＣＯＭ～ＴＰＨの範囲で激しく変動し、かかる変動に第２スイッチＴｒ６のゲート電位が引きずられる可能性がある。これに対し、本実施形態では、第２レベルシフタＬＳ２を介することでシフトレジスタ２２１からの出力電位（第５電位ＶＤＤ）よりも高い第６電位ＶＧＨに設定されている。当該第６電位ＶＧＨは、共通電極ＣＯＭＬに入力されるタッチ駆動信号Ｖｃｏｍの最大電位ＴＰＨよりも大きく、これによって、当該電位変動の影響を可及的抑制している。
　以上説明したように、実施形態に係る表示装置１０は、画素容量ＣＳ及び画素トランジスタＴＲＤを有する複数の画素ＰＸが第１方向（Ｘ方向）及び当該第１方向（Ｘ方向）に交わる第２方向（Ｙ方向）にマトリクス状に並ぶ表示領域１１と、第１方向（Ｘ方向）に並ぶ画素ＰＸに電気的に接続される複数の走査線ＳＣＬと、第２方向（Ｙ方向）に並ぶ画素ＰＸに電気的に接続される複数の信号線ＤＴＬと、表示領域１１を包囲する非表示領域１２に設けられ、走査線ＳＣＬを介して画素トランジスタＴＲＤをオンオフ制御する表示制御回路２０と、を備える。画素トランジスタＴＲＤはＮ型のトランジスタであって、画素トランジスタＴＲＤのゲートに走査線ＳＣＬが接続され、画素トランジスタＴＲＤのソースに信号線ＤＴＬが接続され、画素トランジスタＴＲＤのドレインに画素容量ＣＳが接続されている。表示制御回路２０は、画素トランジスタＴＲＤをオンオフ制御するゲート駆動信号ＥＮＢを生成する駆動信号生成回路２３と、ゲート駆動信号ＥＮＢを走査線ＳＣＬに供給する走査線駆動回路２２と、駆動信号生成回路２３からのゲート駆動信号を走査線駆動回路２２に供給する第１配線Ｌ１と、を備える。画素トランジスタＴＲＤのオフ電位以下となる第１電位ＶＧＬを第１配線Ｌ１に供給する第１電位供給回路（トランジスタＴｒ１及びドライブ回路Ｄｒｖ１）と、第１電位ＶＧＬよりもさらに低い第２電位ＶＧＬ２を第１配線Ｌ１に供給する第２電位供給回路（トランジスタＴｒ２及びドライブ回路Ｄｒｖ２）と、第１電位ＶＧＬよりも高い第３電位（ＧＮＤ）を第１配線Ｌ１に供給する第３電位供給回路（トランジスタＴｒ３及びドライブ回路Ｄｒｖ３）と、第３電位（ＧＮＤ）よりも高く、且つ、画素トランジスタＴＲＤのオン電位以上となる第４電位ＶＧＨ２を前記第１配線Ｌ１に供給する第４電位供給回路（トランジスタＴｒ４及びドライブ回路Ｄｒｖ４）と、を備えている。
　上記構成により、走査線ＳＣＬの選択期間を短くすることができ、画素トランジスタＴＲＤのゲート駆動を高速化することができる。
　本実施形態により、画素トランジスタＴＲＤのゲート駆動を高速化することができる表示装置１０を提供することができる。
　なお、上述した実施形態において、第１電位ＶＧＬ、第２電位ＶＧＬ２、第４電位ＶＧＨ２、第５電位ＶＤＤ（ＶＤＤ１）、ＶＤＤ２、第６電位ＶＧＨは、外部電源２００から供給された何れかの正極性電圧を昇圧あるいは降圧して他の正極性電圧を生成する構成であっても良いし、外部電源２００から供給された何れかの負極性電圧を昇圧あるいは降圧して他の負極性電圧を生成する構成であっても良い。
　また、全ての電源電圧が外部電源２００で生成されて供給される構成であっても良い。これら各電源電圧を生成あるいは供給する構成により本開示が限定されるものではない。
　上述した各実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本実施形態によりもたらされるものと解される。
６　液晶層
１０　表示装置
１１　表示領域
１２　非表示領域
２０　表示制御回路
２１　信号線駆動回路
２２，２２－１，２２－２　走査線駆動回路
３１　第１基板
３４　絶縁層
３５　偏光板
４１　第２基板
４２　カラーフィルタ
４５　偏光板
１００　ＴＦＴ基板
１０１　対向基板
２００　外部電源
２２１　シフトレジスタ
２２２　出力回路
３００　ＨＯＳＴ
ＣＳ　画素容量
ＣＯＭＬ　共通電極
ＤＴＬ　信号線
ＧＡＴＥ　走査信号
Ｌ１　第１配線
Ｌ２　第２配線
ＬＳ１　第１レベルシフタ
ＬＳ２　第２レベルシフタ
Ｐ　端子部
Ｐ１　第１電位端子
Ｐ２　第２電位端子
Ｐ３　第３電位端子
Ｐ４　第４電位端子
Ｐ５　第５電位端子
Ｐ６　第６電位端子
Ｐｉｘ　画素電極
ＰＸ　画素
ＲＢｕｆ　反転バッファ回路
ＳＣＬ　走査線
ＳＩＧ　画素信号
ＴＲＤ　画素トランジスタ
Ｔｒ１　トランジスタ
Ｔｒ２　トランジスタ
Ｔｒ３　トランジスタ
Ｔｒ４　トランジスタ
Ｔｒ５　第１スイッチ
Ｔｒ６　第２スイッチ
ＶＬ１　第１電源供給線
ＶＬ２　第２電源供給線
ＶＬ３　第３電源供給線
ＶＬ４　第４電源供給線
ＶＬ５　第５電源供給線
ＶＬ６　第６電源供給線

Claims (15)

  1. 　画素容量及び画素トランジスタを有する複数の画素が第１方向及び当該第１方向に交わる第２方向にマトリクス状に並ぶ表示領域と、
    　前記第１方向に並ぶ前記画素に電気的に接続される複数の走査線と、
    　前記第２方向に並ぶ前記画素に電気的に接続される複数の信号線と、
    　前記表示領域を包囲する非表示領域に設けられ、前記走査線を介して前記画素トランジスタをオンオフ制御する表示制御回路と、
    　を備え、
    　前記画素トランジスタはＮ型のトランジスタであって、当該画素トランジスタのゲートに走査線が接続され、前記画素トランジスタのソースに信号線が接続され、前記画素トランジスタのドレインに画素容量が接続されており、
    　前記表示制御回路は、
    　前記画素トランジスタをオンオフ制御するゲート駆動信号を生成する駆動信号生成回路と、
    　前記ゲート駆動信号を前記走査線に供給する走査線駆動回路と、
    　前記駆動信号生成回路からのゲート駆動信号を前記走査線駆動回路に供給する第１配線と、
    　を備え、
    　前記駆動信号生成回路は、
    　前記画素トランジスタのオフ電位以下となる第１電位を前記第１配線に供給する第１電位供給回路と、
    　前記第１電位よりもさらに低い第２電位を前記第１配線に供給する第２電位供給回路と、
    　前記第１電位よりも高い第３電位を前記第１配線に供給する第３電位供給回路と、
    　前記第３電位よりも高く、且つ、前記画素トランジスタのオン電位以上となる第４電位を前記第１配線に供給する第４電位供給回路と、
    　を備えている
    　表示装置。
  2. 　前記第３電位は、接地電位である
    　請求項１に記載の表示装置。
  3. 　前記信号線は、各画素に画素信号を供給し、
    　前記第４電位は、前記画素信号の電圧上限値である第５電位よりも高い
    　請求項１又は２に記載の表示装置。
  4. 　前記第１電位と前記第４電位との電位差は、前記画素トランジスタの耐圧電位以下に設定されている
    　請求項１又は３に記載の表示装置。
  5. 　前記第２電位と前記第４電位との電位差は、前記画素トランジスタの耐圧電位以上に設定されている
    　請求項１又は４に記載の表示装置。
  6. 　前記表示制御回路は、前記画素トランジスタのゲートのオフ状態を維持するゲートオフ信号を前記走査線駆動回路に供給する第２配線を備え、
    　前記走査線駆動回路は、各走査線に接続される出力回路と、該出力回路に出力信号を供給するシフトレジスタとを備えており、
    　前記出力回路は、前記シフトレジスタからの出力信号に基づいて、前記第１配線又は前記第２配線のいずれかを走査線に接続するスイッチ回路を備えている
    　請求項１乃至５の何れか一項に記載の表示装置。
  7. 　前記スイッチ回路は、前記第１配線と走査線との間に設けられる第１スイッチと、前記第２配線と走査線との間に設けられる第２スイッチとを備え、
    　　前記シフトレジスタからの出力がハイの時に前記第１スイッチがオンになると共に前記第２スイッチがオフになり、
    　　前記シフトレジスタからの出力がロウの時に前記第１スイッチがオフになると共に前記第２スイッチがオンになる
    　請求項６に記載の表示装置。
  8. 　前記出力回路は、前記シフトレジスタと前記第１スイッチとの間に、前記シフトレジスタからの出力電位差を変更する第１レベルシフタが設けられている
    　請求項７に記載の表示装置。
  9. 　前記第１スイッチは、少なくともＮ型のトランジスタとＰ型のトランジスタを有するＣＭＯＳ回路であり、前記第１レベルシフタは、前記シフトレジスタと前記第１スイッチのＰ型のトランジスタとの間に設けられている
    　請求項８に記載の表示装置。
  10. 　前記第１レベルシフタの正出力は前記第４電位であり、負出力は前記第１電位である
    　請求項９に記載の表示装置。
  11. 　前記出力回路は、前記シフトレジスタと前記第２スイッチとの間に、前記シフトレジスタからの出力電位差を変更する第２レベルシフタが設けられている
    　請求項７に記載の表示装置。
  12. 　前記第２スイッチは、Ｎ型のトランジスタからなり、前記第２レベルシフタは、前記シフトレジスタと前記第２スイッチのＮ型のトランジスタとの間に設けられている
    　請求項１１に記載の表示装置。
  13. 　前記第２レベルシフタの負出力は前記第２電位である
    　請求項１２に記載の表示装置。
  14. 　前記非表示領域には、外部電源からの電源を前記表示制御回路に供給するための端子部が設けられており、
    　前記端子部は、
    　前記第１電位を供給するための第１電位端子と、
    　前記第２電位を供給するための第２電位端子と、
    　前記第３電位を供給するための第３電位端子と、
    　前記第４電位を供給するための第４電位端子と
    が設けられている
    　請求項１に記載の表示装置。
  15. 　前記信号線は、各画素に画素信号を供給し、
    　前記第４電位は、前記画素信号の電圧上限値である第５電位よりも高く、
    　前記端子部は、前記第５電位を供給するための第５電位端子をさらに備えている
    　請求項１４に記載の表示装置。
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