JP2014228575A - 液晶表示装置 - Google Patents
液晶表示装置 Download PDFInfo
- Publication number
- JP2014228575A JP2014228575A JP2013105832A JP2013105832A JP2014228575A JP 2014228575 A JP2014228575 A JP 2014228575A JP 2013105832 A JP2013105832 A JP 2013105832A JP 2013105832 A JP2013105832 A JP 2013105832A JP 2014228575 A JP2014228575 A JP 2014228575A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- reference voltage
- crystal display
- display device
- voltage generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】表示パネルが大画面化及び高精細化された場合でも、表示画面における走査線の延在方向に生じる表示ムラを低減する。
【解決手段】複数の信号線及び複数の走査線を含む表示パネルと、外部から当該液晶表示装置に入力される入力表示データに基づいて表示階調電圧を生成するとともに、生成した該表示階調電圧を前記複数の信号線に供給する複数のソースドライバと、前記複数の走査線に走査信号を供給するゲートドライバと、前記表示階調電圧を生成するための基準電圧を生成する複数の基準電圧生成回路と、を備え、前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧は各階調において互いに異なっている。
【選択図】図11
【解決手段】複数の信号線及び複数の走査線を含む表示パネルと、外部から当該液晶表示装置に入力される入力表示データに基づいて表示階調電圧を生成するとともに、生成した該表示階調電圧を前記複数の信号線に供給する複数のソースドライバと、前記複数の走査線に走査信号を供給するゲートドライバと、前記表示階調電圧を生成するための基準電圧を生成する複数の基準電圧生成回路と、を備え、前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧は各階調において互いに異なっている。
【選択図】図11
Description
本発明は、液晶表示装置に関し、特には、表示画面に生じる表示ムラを低減する技術に関する。
従来、液晶表示装置では、表示画面の横方向に表示ムラが生じることが知られており、この表示ムラを低減する技術が種々提案されている。以下、表示ムラの発生原理と、表示ムラを低減する技術の一例を示す。
液晶表示装置では、ソースドライバ(信号線駆動回路)から各ソースライン(信号線)に階調電圧(アナログ信号)を供給するときに、複数本のソースラインに対して全て同じタイミングで出力している。しかし、ゲートライン(走査線)のゲート信号(走査信号)は、該ゲートライン自身の配線抵抗成分と該ゲートラインに接続される画素の容量成分とに起因して波形が鈍る。そのため、特にゲートドライバ(走査線駆動回路)が配置されている位置(出力側)に近い画素と遠い画素とでは、ゲート信号の波形が異なり、TFT素子に印加される階調電圧の書き込み時間にばらつきが生じる。これにより、TFT素子のドレイン端子側の電圧に相当する画素への書き込み電圧にもばらつきが生じる。この結果、表示画面において、ゲートラインの延在方向(横方向)に表示ムラが発生する。
上記表示ムラを低減する技術として、例えば特許文献1に記載の技術が提案されている。特許文献1に係る技術は、ゲートドライバから出力されるゲート信号の立ち下がり波形を予め鈍らすことにより、ゲートドライバの出力側に近い画素と遠い画素とで、波形の鈍り差を少なくするものである。この技術によれば、画素への書き込み時間のばらつきを抑えることができるため、上記表示ムラを低減することができる。
ここで、近年の液晶表示装置では、表示パネルの大画面化及び高精細化が進み、ゲートラインの長さが増大し、ソースラインの数が増加している。これにより、ゲートライン自身の配線抵抗成分とゲートラインに接続される画素の容量成分とが増加し、表示画面に生じる上記表示ムラが顕著になっている。このような大画面の表示パネルに、上記特許文献1の技術を適用した場合、上記表示ムラを適切に低減することは困難である。大画面の表示パネルに上記特許文献1の技術を適用した場合の駆動波形を例(図26参照)に挙げ、以下に説明する。
図26(a)には、大画面及び高精細の表示パネルを備えた液晶表示装置において、ゲートドライバの出力側に近い画素に接続されるTFT素子のゲート端子に印加されるゲート信号の電圧波形と、ゲートドライバの出力側から遠い画素に接続されるTFT素子のゲート端子に印加されるゲート信号の電圧波形とを示している。上記液晶表示装置において上記特許文献1の技術を適用してゲート信号の立ち下がりを鈍らせたとしても、ゲートライン自身の配線抵抗成分とゲートラインに接続される画素の容量成分とが、大画面及び高精細でない通常の液晶表示装置に比べて非常に大きくなるため、ゲートドライバの出力側に近い画素と遠い画素との間で、ゲート信号の立ち下がり方に差が生じてしまう。
図26(b)にはゲートドライバの出力側に近い画素への書き込み電圧(ドレイン電圧)を示し、図26(c)にはゲートドライバの出力側から遠い画素への書き込み電圧を示している。図26(b)、(c)を比較すると、画素への書き込み電圧の変化分(電圧降下分)であるΔV(1)とΔV(N)との間に差ΔVbが生じ、画素電圧(液晶印加電圧)Vd(1)とVd(N)との関係が、Vd(1)<Vd(N)となることが分かる。画素の表示輝度は上記画素電圧レベルに比例するため、表示画面において、同じ階調度の表示を行ったとしても、ゲートドライバの出力側に近い領域では暗くなり、遠い領域では明るくなる。このように、表示画面において、ゲートラインの延在方向に表示ムラが発生する。
本発明は、上記課題に鑑みてなされたものであり、その目的は、表示パネルが大画面化及び高精細化された場合でも、表示画面における走査線の延在方向に生じる表示ムラを低減することができる液晶表示装置を提供することにある。
本発明に係る液晶表示装置は、上記課題を解決するために、複数の信号線及び複数の走査線を含む表示パネルと、外部から当該液晶表示装置に入力される入力表示データに基づいて表示階調電圧を生成するとともに、生成した該表示階調電圧を前記複数の信号線に供給する複数のソースドライバと、前記複数の走査線に走査信号を供給するゲートドライバと、前記表示階調電圧を生成するための基準電圧を生成する複数の基準電圧生成回路と、を備え、前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧は、少なくとも一部の階調において互いに異なっていることを特徴とする。
上記液晶表示装置では、前記複数のソースドライバは、前記走査線の延在方向に並んで配置されており、前記ソースドライバに対応する前記基準電圧は、該ソースドライバよりも前記ゲートドライバから遠い位置に配置されているソースドライバに対応する前記基準電圧よりも高くてもよい。
上記液晶表示装置では、前記複数のソースドライバのそれぞれに対応する前記複数の基準電圧は、前記ゲートドライバが配置されている位置から前記走査線の延在方向に向かって、段階的に低くなっていてもよい。
上記液晶表示装置では、上記液晶表示装置では、前記複数のソースドライバのそれぞれには、複数の信号線が接続されており、1つのソースドライバに接続される前記複数の信号線は、その内の複数の信号線毎に複数のブロックに分けられており、前記複数のブロックのそれぞれに対応して前記基準電圧生成回路が1個ずつ設けられていてもよい。
上記液晶表示装置では、前記複数のブロックのそれぞれに対応する前記複数の基準電圧は、前記ゲートドライバが配置されている位置から前記走査線の延在方向に向かって、段階的に低くなっていてもよい。
上記液晶表示装置では、前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧の全ては、前記ゲートドライバが配置されている位置から前記走査線の延在方向に向かって、段階的に低くなっていてもよい。
上記液晶表示装置では、前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧のうち所定の基準電圧については、互いに等しくなっていてもよい。
上記液晶表示装置では、前記複数のソースドライバのそれぞれには、前記基準電圧生成回路が少なくとも1つ内蔵されていてもよい。
上記液晶表示装置では、前記複数の基準電圧生成回路は、前記複数のソースドライバの外部に設けられていてもよい。
上記液晶表示装置では、前記複数のソースドライバのそれぞれに対応して前記基準電圧生成回路が1個ずつ設けられており、前記複数のソースドライバのそれぞれは、該ソースドライバに対応する前記基準電圧生成回路により生成される基準電圧と、該ソースドライバに隣り合うソースドライバに対応する前記基準電圧生成回路により生成される基準電圧とに基づいて、前記表示階調電圧を生成してもよい。
上記液晶表示装置では、前記複数のソースドライバのそれぞれに対応して階調電圧生成回路が2個ずつ設けられており、前記複数のソースドライバのそれぞれにおいて、一方の階調電圧生成回路には、該ソースドライバに対応する前記基準電圧生成回路により生成される第1基準電圧が入力され、他方の階調電圧生成回路には、該ソースドライバに隣り合うソースドライバ対応する前記基準電圧生成回路により生成される第2基準電圧が入力されてもよい。
上記液晶表示装置では、前記複数のソースドライバに対応して、前記基準電圧生成回路が少なくとも2個設けられており、前記複数のソースドライバのうちの第1ソースドライバは、該第1ソースドライバに対応する前記基準電圧生成回路により生成された第1基準電圧に基づいて、前記表示階調電圧を生成する一方、前記複数のソースドライバのうちの第2ソースドライバは、前記複数の基準電圧生成回路により生成された複数の前記第1基準電圧に基づいて生成された第2基準電圧に基づいて、前記表示階調電圧を生成してもよい。
上記液晶表示装置では、隣り合う前記基準電圧生成回路の間には抵抗が設けられており、前記第2ソースドライバは、前記複数の第1基準電圧を前記抵抗により分圧して生成した前記第2基準電圧に基づいて、前記表示階調電圧を生成してもよい。
本発明に係る液晶表示装置によれば、複数の基準電圧生成回路のそれぞれにより生成される複数の基準電圧を、少なくとも一部の階調において互いに異ならせることができる。そのため、表示パネルが大画面化及び高精細化された場合でも、表示画面におけるゲートラインの延在方向に生じる表示ムラを低減することができる。
[実施の形態1]
本発明の実施の形態1について、図面を用いて以下に説明する。
本発明の実施の形態1について、図面を用いて以下に説明する。
図1は、実施の形態1に係る液晶表示装置1の概略構成を示す図である。液晶表示装置1は、液晶表示パネル10と、ゲートドライバ11(GD)と、ソースドライバ12(SD)と、タイミングコントローラ13(TCON)と、電源回路14とを備えている。
液晶表示パネル10は、図示はしないが、TFT基板(アクティブマトリクス基板)、対向基板及び両基板間に挟持された液晶層を含んで構成されている。TFT基板には、ソースドライバ12に接続された複数のソースライン(信号線)と、ゲートドライバ11に接続された複数のゲートライン(走査線)とが設けられ、ソースラインとゲートラインとの各交差部にはトランジスタ(TFT素子)が設けられている。また、液晶表示パネル10には、各交差部に対応して、複数の画素がマトリクス状(行方向及び列方向)に配置されている。さらに、液晶表示パネル10は、各画素に対応するTFT基板に設けられた画素電極と、対向基板に設けられた対向電極とを含んでいる。液晶表示パネル10は、ゲートラインに供給されるゲート信号(走査信号)によりTFT素子をスイッチング(ON/OFF)して、ソースラインに供給される階調電圧(表示階調電圧)に応じて画像表示を行う。
ゲートドライバ11は、複数のゲートラインのそれぞれに、例えば液晶表示パネル10の上部から順次ゲート信号を供給する。ゲートドライバ11は、液晶表示パネル10の一側面側(図1では左側)に設けられている。また、図1では、ゲートドライバ11は上下方向に並んで2個設けられているが、ゲートドライバの数はこれに限定されず1個でもよいし3個以上でもよい。ゲートドライバ11の詳細な構成は後述する。
ソースドライバ12は複数設けられており、それぞれのソースドライバ12が、対応する複数のソースラインに表示階調電圧を供給する。具体的には、各ソースドライバ12は、外部から入力される入力表示データDataの階調度(入力階調)に基づいて表示階調電圧を生成し、該表示階調電圧を複数のソースラインのそれぞれに供給する。ソースラインに供給された表示階調電圧は、ゲート信号が供給されているゲートライン上のTFT素子を介して接続された画素電極に供給され、これにより、対応する画素に、入力階調に応じた輝度の画像が表示される。ソースドライバ12は、液晶表示パネル10の一側面側(図1では上側)に複数並んで設けられ、各ソースドライバ12には全ソースラインのうちの複数のソースラインが接続され、各ソースドライバ12が、対応する該複数のソースラインに表示階調電圧を供給する。すなわち、複数のソースドライバ12により液晶表示パネル10を分担して駆動する。図1では、一例として、ゲートドライバ11が左右方向に6個並んで配置されている場合を示している。ソースドライバ12の詳細な構成は後述する。
タイミングコントローラ(以下、TCONという。)13は、外部のパーソナルコンピュータ等の表示システム(信号源)から供給される入力表示データData(映像信号)と表示タイミング信号(ドットクロックDCLK、垂直同期信号VSY、水平同期信号HSY、表示イネーブル信号DE)等から、画像表示用の表示データSD−Dataや、ゲートドライバ11及びソースドライバ12を制御するための各種タイミング信号を生成する。
電源回路14は、表示システムから供給される基準電源VLCDから、ゲートドライバ11及びソースドライバ12を制御するための各種電圧を生成する。
ここで、本実施の形態1に係る液晶表示装置1では、液晶表示パネル10が解像度WUXGA(横1920×3ドット(RGB)=5760ドット、縦1200ライン)の構成を有する場合を例に挙げて説明する。この場合、液晶表示パネル10は、横5760ドットであることからソースラインも5760本存在することになり、これを6個のソースドライバ12(SD1〜SD6)で駆動する場合(図1参照)、1個のソースドライバ12は少なくとも960本のソースラインを駆動する能力を有する。また、縦は1200ラインであることからゲートラインも1200本存在することになり、これを2個のゲートドライバ11(GD1、GD2)で駆動する場合(図1参照)、1個のゲートドライバ11は少なくとも600本のゲートラインを駆動する能力を有する。
[ゲートドライバの構成]
ゲートドライバ11の具体的な構成について、図2及び図3を用いて以下に説明する。図2は、ゲートドライバ11の構成を示すブロック図であり、図3は、ゲートドライバ11に入出力される各種信号のタイミングチャートである。図2に示すように、ゲートドライバ11は、シフトレジスタ15及び電圧セレクタ16により構成されている。
ゲートドライバ11の具体的な構成について、図2及び図3を用いて以下に説明する。図2は、ゲートドライバ11の構成を示すブロック図であり、図3は、ゲートドライバ11に入出力される各種信号のタイミングチャートである。図2に示すように、ゲートドライバ11は、シフトレジスタ15及び電圧セレクタ16により構成されている。
シフトレジスタ15は、図3に示すように、先頭ライン信号STVINが入力されると、ラインクロックであるCPVの立ち上がりによりラッチし、先頭ラインの出力L1を「ハイ」にし、次のCPVの立ち上がりにより、出力L1を「ロー」にするとともに出力L2を「ハイ」にし、以降、CPV毎に、出力L3から出力L600まで順次「ロー」及び「ハイ」を切り替えていく。
電圧セレクタ16は、シフトレジスタ15から出力L1〜L600が入力されると、その値Lが「ハイ」のときは走査選択電圧(ゲートオン電圧)VgonをゲートラインG1〜G600に出力し、該値Lが「ロー」のときは走査非選択電圧(ゲートオフ電圧)VgoffをゲートラインG1〜G600に出力する。この動作により、走査選択電圧Vgonが、ゲートラインG1〜G600に順次出力される。またシフトレジスタ15の最終ライン出力L600は、ゲートドライバ11からSTVOUTとして出力され、次段のゲートドライバ11(GD2)の先頭ライン信号STVINとして入力される。次段のゲートドライバ11(GD2)は、前段のゲートドライバ11(GD1)からSTVOUTが入力されると、次のラインクロックCPVの立ち上がりにより順次ラッチしていき、ゲートラインG601(GD2のゲートラインG1に相当)〜G1200(GD2のゲートラインG600に相当)に対して、走査選択電圧Vgonを順次出力していく。
ゲートドライバ11は、以上の構成により、例えば1200本のゲートラインを順次駆動する。
[ソースドライバの構成]
ソースドライバ12の具体的な構成について、図4〜図8を用いて以下に説明する。図4は、1個のソースドライバ12の構成を示すブロック図である。同図に示すように、ソースドライバ12は、ドットクロックPCLK毎にシフトしていくシフトレジスタ20と、シフトレジスタ20が出力するシフトクロックSR1〜SR320により表示データSD−DR、SD−DG、SD−DBを取り込むクロックラッチ21と、クロックラッチ21が出力するラッチデータCL1〜CL960をラインクロックLPによりラッチするラインラッチ22と、ラインラッチ22が出力するラッチデータLL1〜LL960をAVDD電圧レベルに変換するレベルシフト23と、レベルシフト23が出力するレベルシフトデータLS1〜LS960により表示階調電圧を選択してソースラインD1〜D960に出力する電圧デコード24と、電圧デコード24に供給する電圧のうち基準となる電圧(基準電圧)を生成する基準階調電圧生成回路25(基準電圧生成回路)と、基準階調電圧生成回路25により生成された基準電圧を元にさらに分圧して所望の階調電圧を生成する階調電圧生成回路26とを含んで構成されている。これら構成回路のうち、シフトレジスタ20とクロックラッチ21とラインラッチ22とは、ソースドライバ12を駆動するための表示タイミング信号と同等の電圧レベルDVDDにより駆動し、レベルシフト23と電圧デコード24と基準階調電圧生成回路25と階調電圧生成回路26とは、高レベルのAVDDにより駆動する。また、ソースドライバ12には、それぞれが8ビットの表示データSD−DR、SD−DG、SD−DBが入力され、ソースドライバ12は、この8ビットの表示データに基づき、例えば256階調のうちの1階調(表示階調電圧)を選択してソースラインD1〜D960に出力する。
ソースドライバ12の具体的な構成について、図4〜図8を用いて以下に説明する。図4は、1個のソースドライバ12の構成を示すブロック図である。同図に示すように、ソースドライバ12は、ドットクロックPCLK毎にシフトしていくシフトレジスタ20と、シフトレジスタ20が出力するシフトクロックSR1〜SR320により表示データSD−DR、SD−DG、SD−DBを取り込むクロックラッチ21と、クロックラッチ21が出力するラッチデータCL1〜CL960をラインクロックLPによりラッチするラインラッチ22と、ラインラッチ22が出力するラッチデータLL1〜LL960をAVDD電圧レベルに変換するレベルシフト23と、レベルシフト23が出力するレベルシフトデータLS1〜LS960により表示階調電圧を選択してソースラインD1〜D960に出力する電圧デコード24と、電圧デコード24に供給する電圧のうち基準となる電圧(基準電圧)を生成する基準階調電圧生成回路25(基準電圧生成回路)と、基準階調電圧生成回路25により生成された基準電圧を元にさらに分圧して所望の階調電圧を生成する階調電圧生成回路26とを含んで構成されている。これら構成回路のうち、シフトレジスタ20とクロックラッチ21とラインラッチ22とは、ソースドライバ12を駆動するための表示タイミング信号と同等の電圧レベルDVDDにより駆動し、レベルシフト23と電圧デコード24と基準階調電圧生成回路25と階調電圧生成回路26とは、高レベルのAVDDにより駆動する。また、ソースドライバ12には、それぞれが8ビットの表示データSD−DR、SD−DG、SD−DBが入力され、ソースドライバ12は、この8ビットの表示データに基づき、例えば256階調のうちの1階調(表示階調電圧)を選択してソースラインD1〜D960に出力する。
次に、ソースドライバ12の基本的な動作について、図5〜図7を用いて以下に説明する。図1に示すように、ソースドライバ12は6個で構成されており、それぞれのソースドライバ12をSD1〜SD6とする。図5はSD1の動作を示すタイミングチャートであり、図6はSD2の動作を示すタイミングチャートであり、図7はSD6の動作を示すタイミングチャートである。まず、SD1の動作について図5を用いて説明する。
初めに、シフトレジスタ20は、ラインクロックLPによりリセットされ、表示データに同期しているドットクロックPCLKによりシフトデータSRINを取り込み、最初のシフトレジスタ出力SR1を「ハイ」にする。次のPCLKにより、SR1を「ロー」にするとともにSR2を「ハイ」にし、以後、PCLK毎に、SR3〜SR320の「ロー」及び「ハイ」を順次切り替えていく。また、SR320は、次段のソースドライバSD2のシフトデータ入力SRIN用にSROUTとして出力される。
続いて、クロックラッチ21はシフトレジスタ20から出力されるシフトクロックSR1〜SR320により、ソースドライバ用表示データSD−DR、SD−DG、SD−DBを順次ラッチしていきラッチデータCL1〜CL960を出力する。すなわち、CL1はSD−DRをSR1によりラッチしそのときのデータ値r1を次のSR1が与えられるまで保持し、CL4はSD−DRをSR2によりラッチしそのときのデータ値r2を次のSR2が与えられるまで保持し、以降同様に動作し、CL960はSD−DBをSR320によりラッチしそのときのデータ値b320を次のSR320が与えられるまで保持する。
続いて、ラインラッチ22は、CL1〜CL960をラインクロックLPの立ち下がりでラッチし、LL1〜LL960を出力する。このため、LL1〜LL960は、TCON13からNライン目の表示データが送られている期間Line.Nにおいてはその1ライン前のLine.N−1のデータ値が保持されることになる。
続いて、レベルシフト23は、LL1〜LL960のロジックレベルをDVDDからAVDDにシフトさせ、LS1〜LS960を出力する。このとき、反転信号POLも合わせてレベルシフトされ、かつ奇数出力に対してはPOL信号と同じ極性の極性信号が付加され、偶数出力に対してはPOL信号とは逆極性の極性信号が付加される。すなわち、奇数出力であるLS1、LS3等には、POLが「ハイ」のときに+信号(正極性)が付加され、「ロー」のときに−信号(負極性)が付加される。一方、偶数出力であるLS2やLS4等には、POLが「ハイ」のときに−信号が付加され、「ロー」のときに+信号が付加される。
最後に、電圧デコード24は、LS1〜LS960により表示階調電圧を選択して、対応するソースラインD1〜D960に出力する。具体的には、電圧デコード24は、ソースラインD1〜D960のそれぞれに対して、先ずは極性信号により+側/−側の出力レベルを決定し、その後、表示データに基づき、+側または−側の多レベル(例えば256レベル)の階調電圧から所望の表示階調電圧(1レベル)を選択して出力する。
次に、SD2の動作について図6を用いて説明する。SD2は、前段のSD1から出力されるシフトレジスタ出力SROUTが、シフトデータSRINとしてシフトレジスタ20に入力されることにより駆動する。その後の動作は、SD1と同一であるため説明を省略する。
次に、SD6の動作について図7を用いて説明する。SD6もSD2と同様に、前段のSD5から出力されるシフトレジスタ出力SROUTが、シフトデータSRINとしてシフトレジスタ20に入力されることにより駆動する。その後の動作は、SD1と同一であるため説明を省略する。
ここで、基準階調電圧生成回路25の構成について図8を用いて説明する。図8は、基準階調電圧生成回路25の構成を示すブロック図である。
同図に示すように、基準階調電圧生成回路25は、電圧レベルを設定するためのDACレジスタ30と、DACレジスタ30に従ってアナログ電圧を生成するDA変換回路31と、DA変換回路31の出力を安定化させる電圧アンプ回路32とを含んで構成されている。基準階調電圧生成回路25は、入力表示データの階調度(入力階調)と極性信号とに対応する複数の基準電圧(例えばV1〜V10)を生成する。ここでは、+極性(正極性)用の基準電圧をV1〜V5とし、V1は最も高い階調に対応し、V5は最も低い階調に対応している。一方、−極性(負極性)用の基準電圧をV6〜V10とし、V10は最も高い階調に対応し、V6は最も低い階調に対応している。また、これらのほぼ中心電圧をVCOMとする。なお、これら基準電圧は、V1>V2>V3>V4>V5>VCOM>V6>V7>V8>V9>V10の関係を満たす。また、VCOMは、液晶表示パネル10の対向電極の電圧レベルであり、1つのソースドライバSDから出力され対向電極に供給される。図1の構成では、VCOMは、1段目のソースドライバ12(SD1)から供給される。
DACレジスタ30は、基準電圧V1〜V10、VCOMの電圧レベルを設定するものであり、I2C等のシリアル通信(ここではコマンド信号CMDとする)により各電圧レベルを任意に設定変更することが可能である。本実施の形態1では、TCON13によりCMDを制御している。なお、本実施の形態1では、6個のソースドライバSD1〜SD6のそれぞれに対応するDACレジスタ30を個別(独立)に設定することが可能な構成を有する。基準電圧の電圧レベルの設定方法については後述する。
次に、階調電圧生成回路26の構成について図9を用いて説明する。図9は、階調電圧生成回路26の構成を示す回路図である。
階調電圧生成回路26は、基準階調電圧生成回路25の出力する基準電圧V1〜V5、V6〜V10をさらに分圧して、+極性用の階調電圧V255P〜V0Pと、−極性用の階調電圧V0M〜V255Mを生成する。具体的に説明すると、基準電圧V1及びV2間を複数の分圧抵抗rにより分圧することでV254P〜V192Pを生成し、基準電圧V2及びV3間を複数の分圧抵抗rにより分圧することでV190P〜V128Pを生成する。なお、V1、V2等はそのままV255P、V191Pとする。以下、同様に、電圧レベルが隣り合う基準電圧間を分圧することで、階調電圧V255P〜V0PおよびV0M〜V255Mを生成する。
次に、電圧デコード24について図10を用いて説明する。図10は、電圧デコード24の動作を説明するための真理値表である。
電圧デコード24は、レベルシフト23から出力される表示データ及び極性信号に基づいて、階調電圧V255P〜V0P及びV0M〜V255Mから所望の階調電圧(1レベル)を選択し、表示階調電圧としてソースラインに出力する。電圧デコード24は、先ず極性信号に基づいて、+側の階調電圧群であるか又は−側の階調電圧群であるかを決定し、その後、表示データに基づいて階調電圧(1レベル)を選択する。電圧デコード24は、例えば極性信号が「+」で表示データが「11111111」のときはV255Pを選択し、極性信号が「−」で表示データが「10000000」のときはV128Mを選択する。
ここで、それぞれの基準階調電圧生成回路25における基準電圧の設定方法について図11を用いて説明する。図11は、ソースドライバSD1〜SD6のそれぞれに対応して生成される基準電圧V1〜V10の電圧レベルを模式的に示した図である。本実施の形態1では、図11に示すように、ゲートドライバ11の出力側に近い位置に配置されているSDに対応する基準階調電圧生成回路25の基準電圧を、該SDよりゲートドライバ11の出力側から遠い位置に配置されているSDに対応する基準階調電圧生成回路25の基準電圧よりも高く設定する。すなわち、各SDの位置がゲートドライバ11から遠ざかるにつれて、対応する各基準階調電圧生成回路25の基準電圧を段階的に下げるように設定する。例えば、基準電圧V3では、SD1に対応する基準電圧V3の電圧レベル>SD2に対応する基準電圧V3の電圧レベル>SD3に対応する基準電圧V3の電圧レベル>SD4に対応する基準電圧V3の電圧レベル>SD5に対応する基準電圧V3の電圧レベル>SD6に対応する基準電圧V3の電圧レベル、となるように段階的に設定する。
以上のように、液晶表示装置1では、複数の基準階調電圧生成回路25は、互いに独立して基準電圧を生成することができる。そのため、同一階調に対応する基準電圧の電圧レベルを、ソースドライバ12間で異ならせることができる。例えば、ソースドライバ12毎の基準電圧の電圧レベルを、ゲートドライバ11の出力側に近いものほど高く設定することができる。これにより、ソースラインに供給される表示階調電圧の電圧レベルを、ゲートドライバ11の出力側に近いものほど高くすることができる。そのため、例えば表示すべき画像がベタ画像(同一階調)である場合、全表示領域における各画素の書き込み電圧(ΔVの電圧降下後の画素への印加電圧Vd;図26参照)を均一化することができる。よって、ゲートラインの延在方向の表示ムラを低減することができる。
なお、各SDに対応する複数の基準電圧は、全てが互いに異なっていてもよいし、一部の隣り合うSDに対応する基準電圧が同一であってもよい。例えば、基準電圧V3について、SD1に対応する基準電圧V3の電圧レベル=SD2に対応する基準電圧V3の電圧レベル>SD3に対応する基準電圧V3の電圧レベル=SD4に対応する基準電圧V3の電圧レベル>SD5に対応する基準電圧V3の電圧レベル=SD6に対応する基準電圧V3の電圧レベル、となるように設定してもよい。
本発明の液晶表示パネル10は、上記実施の形態1の構成に限定されない。例えば、解像度はWUXGAとは異なるものであってもよい。また、ソースドライバ12の数は、6個に限定されるものではなく、8個あるいは10個等であってもよい。また、ゲートドライバ11は、液晶表示パネル10の右側に配置されていてもよい。なお、この場合に、液晶表示パネル10の左側からソースドライバSD1〜SD6がこの順に並べられるときは、ゲートドライバ11の出力側に近い位置に配置されているソースドライバに対応する基準階調電圧生成回路25の基準電圧を、該ソースドライバよりゲートドライバ11の出力側から遠い位置に配置されているソースドライバに対応する基準階調電圧生成回路25の基準電圧よりも高く設定する。すなわち、SD1〜SD6とゲートドライバ11との距離関係が上記実施の形態1の構成(図11参照)と反対になるため、例えば基準電圧V3では、SD6に対応する基準電圧V3の電圧レベル>SD5に対応する基準電圧V3の電圧レベル>SD4に対応する基準電圧V3の電圧レベル>SD3に対応する基準電圧V3の電圧レベル>SD2に対応する基準電圧V3の電圧レベル>SD1に対応する基準電圧V3の電圧レベル、となるように段階的に設定すれば良い。また、基準階調電圧生成回路25は、V1〜V10の10レベル(段階)の基準電圧を生成する構成に限定されず、8レベルあるいは12レベル等の基準電圧を生成する構成であってもよい。また、基準階調電圧生成回路25を、液晶の階調特性に合わせて分圧回路定数を変更した構成にしてもよい。また、RGBの各表示データは8ビットに限定されず、6ビットや10ビットであってもよい。なおビット幅をnとした場合、階調電圧のレベルも+極性/−極性とも2のn乗レベルを設ければ良い。例えばn=10とした場合は、階調電圧は2の10乗=1024レベルを設ければ良い。
以下では、本発明の他の実施の形態について図面を用いて以下に説明する。なお、実施の形態1において示した要素と同一の機能を有する要素の説明は省略する。また、実施の形態1において定義した用語については特に断らない限り、以下の各実施の形態においてもその定義に則って用いるものとする。
[実施の形態2]
図12は、実施の形態2に係る液晶表示装置2の概略構成を示す図である。液晶表示装置2は、液晶表示パネル40と、ゲートドライバ41と、ソースドライバ42と、TCON43と、電源回路44とを備えている。図12に示す液晶表示装置2の概略構成は、図1に示す実施の形態1に係る液晶表示装置1の概略構成と同一である。
図12は、実施の形態2に係る液晶表示装置2の概略構成を示す図である。液晶表示装置2は、液晶表示パネル40と、ゲートドライバ41と、ソースドライバ42と、TCON43と、電源回路44とを備えている。図12に示す液晶表示装置2の概略構成は、図1に示す実施の形態1に係る液晶表示装置1の概略構成と同一である。
図13は、1個のソースドライバ42の構成を示すブロック図である。同図に示すように、ソースドライバ42は、シフトレジスタ50と、クロックラッチ51と、ラインラッチ52と、レベルシフタ53と、複数の電圧デコード54と、複数の基準階調電圧生成回路55と、複数の階調電圧生成回路56とを含んで構成されている。
電圧デコード54は、x個のブロック(DEC1〜DECx)に分割されており、また電圧デコード54に供給する階調電圧を生成する階調電圧生成回路56、及び、階調電圧生成回路56に供給する基準電圧を生成する基準階調電圧生成回路55も、それぞれの電圧デコード54に対応してx個のブロック(TL1〜TLx及びBL1〜BLx)に分割されている。また各ブロックに対応して、ソースラインが複数本ずつ分割されている。
このように、DEC1に対応してTL1及びBL1が設けられ、DECxに対応してTLx及びBLxが設けられている。それぞれのブロックに対応する基準階調電圧生成回路55に内蔵されているDACレジスタは、独立して設定することが可能である。
液晶表示装置2では、ソースドライバ毎に、対応する基準階調電圧生成回路の基準電圧を個別に設定する上記液晶表示装置1の構成に加えて、各ソースドライバ42内においても、ブロック毎に基準電圧を個別に設定する構成を有する。
図14は、BL1〜BLxのそれぞれに対応して生成される基準電圧V1〜V10の電圧レベルを模式的に示した図である。図14に示すように、ゲートドライバ41の出力側に近い位置に配置されている電圧デコード54に対応する基準階調電圧生成回路55の基準電圧を、該電圧デコード54よりゲートドライバ41から遠い位置に配置されている電圧デコード54に対応する基準階調電圧生成回路55の基準電圧よりも高く設定する。すなわち、各電圧デコード54の位置がゲートドライバ41から遠ざかるにつれて、対応する各基準階調電圧生成回路55の基準電圧を段階的に下げるように設定する。なお、図14では、電圧デコードDEC1〜DECxの位置に対応する基準階調電圧生成回路BL1〜BLxの基準電圧を示している。
以上のように、液晶表示装置2では、1つのソースドライバ42内で出力を複数ブロックに分け、ブロック毎に基準階調電圧生成回路55及び階調電圧生成回路56を設けることにより、1つのソースドライバ42内においてブロック毎に基準電圧を個別に設定することができる。そのため、液晶表示装置2では、ソースドライバ42毎の基準電圧を、ゲートドライバ41の出力側に近いものほど高く設定するとともに、1つのソースドライバ42内においても、ブロック毎の基準電圧を、ゲートドライバ41の出力側に近いものほど高く設定することができる。すなわち、SD1〜SD6に含まれる全ての電圧デコード54について、各電圧デコード54の位置がゲートドライバ41から遠ざかるにつれて、対応する各基準階調電圧生成回路55の基準電圧を段階的に下げるように設定することができる。これにより、より細かい単位で連続的に基準電圧を変化させることができるため、例えば隣り合うソースドライバ同士の境界においても確実に表示ムラを低減することができる。また、ソースドライバの出力数が増大した場合でも確実に表示ムラを低減することができるため、特に大画面及び高解像度の液晶表示パネルに好適である。
[実施の形態3]
図15は、実施の形態3に係る液晶表示装置3の概略構成を示す図である。液晶表示装置3は、液晶表示パネル60と、ゲートドライバ61と、ソースドライバ62と、TCON63と、電源回路64と、基準階調電圧生成回路65とを備えている。図15に示す液晶表示装置3は、図1に示す実施の形態1に係る液晶表示装置1において基準階調電圧生成回路をソースドライバの外部に設けた構成である。
図15は、実施の形態3に係る液晶表示装置3の概略構成を示す図である。液晶表示装置3は、液晶表示パネル60と、ゲートドライバ61と、ソースドライバ62と、TCON63と、電源回路64と、基準階調電圧生成回路65とを備えている。図15に示す液晶表示装置3は、図1に示す実施の形態1に係る液晶表示装置1において基準階調電圧生成回路をソースドライバの外部に設けた構成である。
図16は、1個のソースドライバ62の構成を示すブロック図である。同図に示すように、ソースドライバ62は、シフトレジスタ70と、クロックラッチ71と、ラインラッチ72と、レベルシフタ73と、電圧デコード74と、階調電圧生成回路76とを含んで構成されている。階調電圧生成回路76には、外部の基準階調電圧生成回路65から出力される基準電圧V1IN〜V10INが入力される。
上記の構成においても、実施の形態1に係る液晶表示装置1と同じ効果を得ることができる。また、上記の構成によれば、基準階調電圧生成回路を内蔵しないソースドライバを使用している一般的な従来の液晶表示パネルを利用することができる。
[実施の形態4]
図17は、実施の形態4に係る液晶表示装置4の概略構成を示す図である。液晶表示装置4は、液晶表示パネル80と、ゲートドライバ81と、ソースドライバ82と、TCON83と、電源回路84とを備えている。図17に示す液晶表示装置4は、隣り合うソースドライバ間で基準電圧の受け渡しを行なっている点が、図1に示す実施の形態1に係る液晶表示装置1と異なっている。
図17は、実施の形態4に係る液晶表示装置4の概略構成を示す図である。液晶表示装置4は、液晶表示パネル80と、ゲートドライバ81と、ソースドライバ82と、TCON83と、電源回路84とを備えている。図17に示す液晶表示装置4は、隣り合うソースドライバ間で基準電圧の受け渡しを行なっている点が、図1に示す実施の形態1に係る液晶表示装置1と異なっている。
図18は、1個のソースドライバ82の構成を示すブロック図である。同図に示すように、ソースドライバ82は、シフトレジスタ90と、クロックラッチ91と、ラインラッチ92と、レベルシフタ93と、電圧デコード94と、基準階調電圧生成回路95と、左側階調電圧生成回路96と、右側階調電圧生成回路97とを含んで構成されている。
基準階調電圧生成回路95は、ソースドライバ82内に1個設けられ、生成した基準電圧を左側階調電圧生成回路96に供給するとともに、左側に隣り合うソースドライバ82内の右側階調電圧生成回路97に供給する。
液晶表示装置4では、ソースドライバ毎に、対応する基準階調電圧生成回路の基準電圧を個別に設定する上記液晶表示装置1の構成に加えて、隣り合うソースドライバ間において基準電圧を共有する構成を有する。
左側階調電圧生成回路96は、基準階調電圧生成回路95から出力される基準電圧V1〜V10(外部に出力される基準電圧を、V1OUT〜V10OUTと称す。)により左側階調電圧V255PL〜V0PL/V0ML〜V255MLを生成し電圧デコード94に供給する。一方、右側階調電圧生成回路97は、右側に隣り合うソースドライバ82から出力される基準電圧(外部から入力される基準電圧を、V1IN〜V10INと称す。)を受け取り、右側階調電圧V255PR〜V0PR/V0MR〜V255MRを生成し電圧デコード94に供給する。
電圧デコード94は、図19に示すようにx個のブロックに分割(ブロックデコーダ98)され、隣り合うブロックデコーダ98の間には抵抗rが設けられている。各ブロックデコーダ98には、左側階調電圧生成回路96の出力(階調電圧)と右側階調電圧生成回路97の出力(階調電圧)とを抵抗rにより分圧した階調電圧が供給される。ブロックデコーダ98は、分圧された階調電圧に基づいて所望の表示階調電圧(1レベル)を選択して、対応するソースラインD1〜D960へ出力する。すなわち、例えば左側階調電圧生成回路96の階調電圧V255PLと右側階調電圧生成回路97の右側階調電圧V255PRとがX−1個の抵抗rで分圧され、分圧された階調電圧が各ブロックデコーダ98に供給される。このときのブロックデコーダ98に供給される階調電圧の関係を図20に示す。同図に示すように、左側階調電圧生成回路96の出力VxxLと右側階調電圧生成回路97の出力VxxRとの間に、VxxL>VxxRの関係があると、ブロックデコーダ98に供給される階調電圧は、ゲートドライバ81の出力側(左側)のブロックに行くほど高く設定されることになる。
以上のように、液晶表示装置4では、ゲートドライバ81が液晶表示パネル80に対して左側に配置されているため、各ソースドライバ82内部おいて左側のブロックほどゲートドライバ81に近いことになる。したがって、ソースドライバ82内部においてもゲートドライバ81からの距離が近いほど階調電圧を高く設定することが可能となり、SD1〜SD6に含まれる全てのブロックデコーダ98について、各ブロックデコーダ98の位置がゲートドライバ41から遠ざかるにつれて、対応する階調電圧を段階的に下げるように設定することができる。これにより、細かい単位で連続的に階調電圧を変化させることができるため、確実に表示ムラを低減することができる。
なお、基準階調電圧生成回路95は、上記構成に限定されず、生成した基準電圧を右側階調電圧生成回路97に供給するとともに、右側に隣り合うソースドライバ82内の左側階調電圧生成回路96に供給する構成としてもよい。
[実施の形態5]
図21は、実施の形態5に係る液晶表示装置5の概略構成を示す図である。液晶表示装置5は、液晶表示パネル100と、ゲートドライバ101と、ソースドライバ102と、TCON103と、電源回路104と、基準階調電圧生成回路105とを備えている。図21に示す液晶表示装置5は、図17に示す実施の形態4に係る液晶表示装置4において基準階調電圧生成回路をソースドライバの外部に設けた構成である。
図21は、実施の形態5に係る液晶表示装置5の概略構成を示す図である。液晶表示装置5は、液晶表示パネル100と、ゲートドライバ101と、ソースドライバ102と、TCON103と、電源回路104と、基準階調電圧生成回路105とを備えている。図21に示す液晶表示装置5は、図17に示す実施の形態4に係る液晶表示装置4において基準階調電圧生成回路をソースドライバの外部に設けた構成である。
図22は、1個のソースドライバ102の構成を示すブロック図である。同図に示すように、ソースドライバ102は、シフトレジス110と、クロックラッチ111と、ラインラッチ112と、レベルシフタ113と、電圧デコード114と、左側階調電圧生成回路116と、右側階調電圧生成回路117とを含んで構成されている。
左側階調電圧生成回路116は、このソースドライバ102用に設けられた基準階調電圧生成回路105(図21参照)から出力される基準電圧V1〜V10(V1INL〜V10INLと称す。)を受け取り、左側階調電圧V255PL〜V0PL/V0ML〜V255MLを生成し電圧デコード114に供給する。一方、右側階調電圧生成回路117は、隣り合うソースドライバ用に設けられた基準階調電圧生成回路105から出力される基準電圧(V1INR〜V10INRと称す。)を受け取り、右側階調電圧V255PR〜V0PR/V0MR〜V255MRを生成し電圧デコード114に供給する。
電圧デコード114は、図19と同様、x個のブロックに分割(ブロックデコーダ)され、隣り合うブロックデコーダの間には抵抗rが設けられている。各ブロックデコーダには、左側階調電圧生成回路116の出力(階調電圧)と右側階調電圧生成回路117の出力(階調電圧)とを抵抗rにより分圧した階調電圧が供給される。ブロックデコーダは、分圧された階調電圧に基づいて所望の表示階調電圧(1レベル)を選択して、対応するソースラインD1〜D960へ出力する。
上記の構成においても、実施の形態4に係る液晶表示装置4と同じ効果を得ることができる。
[実施の形態6]
図23は、実施の形態6に係る液晶表示装置6の概略構成を示す図である。液晶表示装置6は、液晶表示パネル120と、ゲートドライバ121と、ソースドライバ122と、TCON123と、電源回路124と、基準階調電圧生成回路125とを備えている。液晶表示装置6では、基準階調電圧生成回路125の数が、ソースドライバ122の数よりも少なく構成されている。
図23は、実施の形態6に係る液晶表示装置6の概略構成を示す図である。液晶表示装置6は、液晶表示パネル120と、ゲートドライバ121と、ソースドライバ122と、TCON123と、電源回路124と、基準階調電圧生成回路125とを備えている。液晶表示装置6では、基準階調電圧生成回路125の数が、ソースドライバ122の数よりも少なく構成されている。
図23に示す例では、6個のソースドライバに対して3個の基準階調電圧生成回路1,3,6が設けられており、基準階調電圧生成回路1で生成された基準電圧(第1基準電圧)はSD1(第1ソースドライバ)に入力され、基準階調電圧生成回路3で生成された基準電圧(第1基準電圧)はSD3(第1ソースドライバ)に入力され、基準階調電圧生成回路6で生成された基準電圧(第1基準電圧)はSD6(第1ソースドライバ)に入力される。SD1、SD3及びSD6のそれぞれは、上記第1基準電圧に基づいて表示階調電圧を生成する。
それぞれの基準階調電圧生成回路1,3,6の間には抵抗rが設けられている。基準階調電圧生成回路1で生成された基準電圧(第1基準電圧)と基準階調電圧生成回路3で生成された基準電圧(第1基準電圧)とを元に2個の抵抗rにより分圧された基準電圧(第2基準電圧)がSD2(第2ソースドライバ)に入力され、基準階調電圧生成回路3で生成された基準電圧(第1基準電圧)と基準階調電圧生成回路6で生成された基準電圧(第1基準電圧)とを元に3個の抵抗rにより分圧された基準電圧(第2基準電圧)がSD4(第2ソースドライバ)及びSD5(第2ソースドライバ)に入力される。SD2、SD4及びSD5のそれぞれは、上記第2基準電圧に基づいて表示階調電圧を生成する。
ソースドライバ122の構成は、図16と同一であるため説明を省略する。
上記の構成においても、実施の形態1に係る液晶表示装置1と同じ効果を得ることができる。なお、基準階調電圧生成回路1,3,6のそれぞれは、SD1、SD3及びSD6に内蔵されていてもよい。この場合は、SD1、SD3及びSD6(各第1ソースドライバ)内で生成された基準階調電圧(第1基準電圧)がSD1、SD3及びSD6から出力され、SD1、SD3及びSD6の外部において第1基準電圧を元に抵抗rにより分圧された基準電圧(第2基準電圧)を、SD2、SD4及びSD5(各第2ソースドライバ)に入力する構成とすることができる。
本発明は上記各実施の形態に限定されず、以下の構成としてもよい。
[変形例1]
例えば、一部の階調に対応する基準電圧についてのみ、複数の基準電圧生成回路のそれぞれにより生成される複数の基準電圧が、ゲートドライバが配置されている位置からソースラインの延在方向に向かって段階的に低くなるように構成してもよい。言い換えれば、一部の階調に対応する基準電圧について、複数の基準電圧生成回路のそれぞれにより生成される複数の基準電圧を互いに等しく設定してもよい。例えば、白階調及び黒階調については表示ムラが目立たないため、図24に示すように、V1、V5、V6、V10については、各ソースドライバに対応する基準電圧を互いに等しく設定し、表示ムラが目立つ中間調(例えばV2〜V4、V7〜V9)については基準電圧を段階的に低く設定してもよい。
例えば、一部の階調に対応する基準電圧についてのみ、複数の基準電圧生成回路のそれぞれにより生成される複数の基準電圧が、ゲートドライバが配置されている位置からソースラインの延在方向に向かって段階的に低くなるように構成してもよい。言い換えれば、一部の階調に対応する基準電圧について、複数の基準電圧生成回路のそれぞれにより生成される複数の基準電圧を互いに等しく設定してもよい。例えば、白階調及び黒階調については表示ムラが目立たないため、図24に示すように、V1、V5、V6、V10については、各ソースドライバに対応する基準電圧を互いに等しく設定し、表示ムラが目立つ中間調(例えばV2〜V4、V7〜V9)については基準電圧を段階的に低く設定してもよい。
[変形例2]
また、図25に示すように、表示ムラの目立たない階調(例えばV1、V5、V6、V10)については、各ソースドライバに対応する各基準電圧間の変化量(変化率)を小さくしてもよい。例えば、SD1における基準電圧V1の電圧レベルとSD6における基準電圧V1の電圧レベルとの差を、SD1における基準電圧V3の電圧レベルとSD6における基準電圧V3の電圧レベルとの差よりも小さくする。このように、基準電圧毎に、各ソースドライバに対応する基準電圧の変化量を調整してもよい。
また、図25に示すように、表示ムラの目立たない階調(例えばV1、V5、V6、V10)については、各ソースドライバに対応する各基準電圧間の変化量(変化率)を小さくしてもよい。例えば、SD1における基準電圧V1の電圧レベルとSD6における基準電圧V1の電圧レベルとの差を、SD1における基準電圧V3の電圧レベルとSD6における基準電圧V3の電圧レベルとの差よりも小さくする。このように、基準電圧毎に、各ソースドライバに対応する基準電圧の変化量を調整してもよい。
[変形例3]
上記液晶表示装置では、ゲートドライバが液晶表示パネルの一方側(左側)に設けられているが、本発明はこれに限定されず、ゲートドライバが液晶表示パネルの両側(左側及び右側)に設けられていてもよい。この場合、ゲートラインが両側のゲートドライバに接続され、1本のゲートラインに対して両側のゲートドライバからゲート信号を供給する構成としてもよいし、ゲートラインが表示領域の中央で分断され左側用ゲートラインと右側用ゲートラインに分けられ、左側用ゲートラインには左側ゲートドライバからゲート信号を供給し、右側用ゲートラインには右側ゲートドライバからゲート信号を供給する構成としてもよい。上記構成では、複数のソースドライバのそれぞれに対応する複数の基準電圧は、ゲートドライバが配置されている位置すなわち液晶表示パネルの両側面から、液晶表示パネルの中央部分に向かって、段階的に低くなるように設定される。
上記液晶表示装置では、ゲートドライバが液晶表示パネルの一方側(左側)に設けられているが、本発明はこれに限定されず、ゲートドライバが液晶表示パネルの両側(左側及び右側)に設けられていてもよい。この場合、ゲートラインが両側のゲートドライバに接続され、1本のゲートラインに対して両側のゲートドライバからゲート信号を供給する構成としてもよいし、ゲートラインが表示領域の中央で分断され左側用ゲートラインと右側用ゲートラインに分けられ、左側用ゲートラインには左側ゲートドライバからゲート信号を供給し、右側用ゲートラインには右側ゲートドライバからゲート信号を供給する構成としてもよい。上記構成では、複数のソースドライバのそれぞれに対応する複数の基準電圧は、ゲートドライバが配置されている位置すなわち液晶表示パネルの両側面から、液晶表示パネルの中央部分に向かって、段階的に低くなるように設定される。
[変形例4]
上記液晶表示装置では、ソースドライバが液晶表示パネルの一方側(上側)に設けられているが、本発明はこれに限定されず、ソースドライバが液晶表示パネルの両側(上側及び下側)に設けられていてもよい。この場合、上側のソースドライバに対応する基準電圧と、下側のソースドライバに対応する基準電圧とを同一の設定にしてもよいし、異なる設定にしてもよい。この構成は、大画面及び高精細の液晶表示装置において上下分割駆動を採用する場合に好適である。
上記液晶表示装置では、ソースドライバが液晶表示パネルの一方側(上側)に設けられているが、本発明はこれに限定されず、ソースドライバが液晶表示パネルの両側(上側及び下側)に設けられていてもよい。この場合、上側のソースドライバに対応する基準電圧と、下側のソースドライバに対応する基準電圧とを同一の設定にしてもよいし、異なる設定にしてもよい。この構成は、大画面及び高精細の液晶表示装置において上下分割駆動を採用する場合に好適である。
[変形例5]
上記液晶表示装置では、複数の基準電圧を個別(独立)に設定する構成を有するが、これに加えて、表示データを補正する構成を有していてもよい。例えば、TCONにおいて、ゲートドライバからの距離に応じて表示データを補正する構成を備えていてもよい。
上記液晶表示装置では、複数の基準電圧を個別(独立)に設定する構成を有するが、これに加えて、表示データを補正する構成を有していてもよい。例えば、TCONにおいて、ゲートドライバからの距離に応じて表示データを補正する構成を備えていてもよい。
以上、本発明の実施の形態について説明したが、本発明の液晶表示装置は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記実施の形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。
10,40,60,80,100,120 液晶表示パネル、11,41,61,81,101,121 ゲートドライバ、12,42,62,82,102,122 ソースドライバ、13,43,63,83,103,123 タイミングコントローラ、14,44,64,84,104,124 電源回路、20,50,70,90,110 シフトレジスタ、21,51,71,91,111 クロックラッチ、22,52,72,92,112 ラインラッチ、23,53,73,93,113 レベルシフト、24,54,74,94,114 電圧デコード、25,55,65,95,105,125 基準階調電圧生成回路、26,56,76,96,97,116,117 階調電圧生成回路、15 シフトレジスタ、16 電圧セレクト、30 DACレジスタ、31 DA変換回路、32 電圧アンプ回路、98 ブロックデコード。
Claims (13)
- 複数の信号線及び複数の走査線を含む表示パネルと、
外部から当該液晶表示装置に入力される入力表示データに基づいて表示階調電圧を生成するとともに、生成した該表示階調電圧を前記複数の信号線に供給する複数のソースドライバと、
前記複数の走査線に走査信号を供給するゲートドライバと、
前記表示階調電圧を生成するための基準電圧を生成する複数の基準電圧生成回路と、を備え、
前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧は、少なくとも一部の階調において互いに異なっていることを特徴とする液晶表示装置。 - 前記複数のソースドライバは、前記走査線の延在方向に並んで配置されており、
前記ソースドライバに対応する前記基準電圧は、該ソースドライバよりも前記ゲートドライバから遠い位置に配置されているソースドライバに対応する前記基準電圧よりも高いことを特徴とする請求項1に記載の液晶表示装置。 - 前記複数のソースドライバのそれぞれに対応する前記複数の基準電圧は、前記ゲートドライバが配置されている位置から前記走査線の延在方向に向かって、段階的に低くなっていることを特徴とする請求項2に記載の液晶表示装置。
- 前記複数のソースドライバのそれぞれには、複数の信号線が接続されており、
1つのソースドライバに接続される前記複数の信号線は、その内の複数の信号線毎に複数のブロックに分けられており、
前記複数のブロックのそれぞれに対応して前記基準電圧生成回路が1個ずつ設けられていることを特徴とする請求項2に記載の液晶表示装置。 - 前記複数のブロックのそれぞれに対応する前記複数の基準電圧は、前記ゲートドライバが配置されている位置から前記走査線の延在方向に向かって、段階的に低くなっていることを特徴とする請求項4に記載の液晶表示装置。
- 前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧の全ては、前記ゲートドライバが配置されている位置から前記走査線の延在方向に向かって、段階的に低くなっていることを特徴とする請求項2〜5の何れか1項に記載の液晶表示装置。
- 前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧のうち所定の基準電圧については、互いに等しいことを特徴とする請求項2〜5の何れか1項に記載の液晶表示装置。
- 前記複数のソースドライバのそれぞれには、前記基準電圧生成回路が少なくとも1つ内蔵されていることを特徴とする請求項2〜7の何れか1項に記載の液晶表示装置。
- 前記複数の基準電圧生成回路は、前記複数のソースドライバの外部に設けられていることを特徴とする請求項2〜7の何れか1項に記載の液晶表示装置。
- 前記複数のソースドライバのそれぞれに対応して前記基準電圧生成回路が1個ずつ設けられており、
前記複数のソースドライバのそれぞれは、該ソースドライバに対応する前記基準電圧生成回路により生成される基準電圧と、該ソースドライバに隣り合うソースドライバに対応する前記基準電圧生成回路により生成される基準電圧とに基づいて、前記表示階調電圧を生成することを特徴とする請求項2〜7の何れか1項に記載の液晶表示装置。 - 前記複数のソースドライバのそれぞれに対応して階調電圧生成回路が2個ずつ設けられており、
前記複数のソースドライバのそれぞれにおいて、一方の階調電圧生成回路には、該ソースドライバに対応する前記基準電圧生成回路により生成される第1基準電圧が入力され、他方の階調電圧生成回路には、該ソースドライバに隣り合うソースドライバ対応する前記基準電圧生成回路により生成される第2基準電圧が入力されることを特徴とする請求項10に記載の液晶表示装置。 - 前記複数のソースドライバに対応して、前記基準電圧生成回路が少なくとも2個設けられており、
前記複数のソースドライバのうちの第1ソースドライバは、該第1ソースドライバに対応する前記基準電圧生成回路により生成された第1基準電圧に基づいて、前記表示階調電圧を生成する一方、
前記複数のソースドライバのうちの第2ソースドライバは、前記複数の基準電圧生成回路により生成された複数の前記第1基準電圧に基づいて生成された第2基準電圧に基づいて、前記表示階調電圧を生成することを特徴とする請求項2〜7の何れか1項に記載の液晶表示装置。 - 隣り合う前記基準電圧生成回路の間には抵抗が設けられており、
前記第2ソースドライバは、前記複数の第1基準電圧を前記抵抗により分圧して生成した前記第2基準電圧に基づいて、前記表示階調電圧を生成することを特徴とする請求項12に記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013105832A JP2014228575A (ja) | 2013-05-20 | 2013-05-20 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013105832A JP2014228575A (ja) | 2013-05-20 | 2013-05-20 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014228575A true JP2014228575A (ja) | 2014-12-08 |
Family
ID=52128500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013105832A Pending JP2014228575A (ja) | 2013-05-20 | 2013-05-20 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014228575A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3996140A4 (en) * | 2020-05-15 | 2022-07-13 | BOE Technology Group Co., Ltd. | DISPLAY PANEL, METHOD OF OPERATING IT, AND DISPLAY DEVICE |
US11562707B2 (en) | 2019-03-26 | 2023-01-24 | Japan Display Inc. | Liquid crystal display device configured for speeding up gate drive of pixel transistors |
-
2013
- 2013-05-20 JP JP2013105832A patent/JP2014228575A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11562707B2 (en) | 2019-03-26 | 2023-01-24 | Japan Display Inc. | Liquid crystal display device configured for speeding up gate drive of pixel transistors |
EP3996140A4 (en) * | 2020-05-15 | 2022-07-13 | BOE Technology Group Co., Ltd. | DISPLAY PANEL, METHOD OF OPERATING IT, AND DISPLAY DEVICE |
US11587499B2 (en) | 2020-05-15 | 2023-02-21 | Fuzhou Boe Optoelectronics Technology Co., Ltd. | Display panel including chip on film, method for driving the same and display device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9548031B2 (en) | Display device capable of driving at low speed | |
US8031153B2 (en) | Liquid crystal display and driving method thereof | |
KR101329438B1 (ko) | 액정표시장치 | |
KR102070707B1 (ko) | 표시 장치 | |
JP5522334B2 (ja) | 液晶駆動方法及び液晶駆動装置 | |
KR101798489B1 (ko) | 감마전압 생성장치, 이를 포함하는 액정표시장치 및 액정표시장치의 구동방법 | |
US20150145898A1 (en) | Display device and driving circuit thereof | |
JP2005258447A (ja) | 液晶パネルの駆動装置及びその駆動方法 | |
US20090102777A1 (en) | Method for driving liquid crystal display panel with triple gate arrangement | |
US8717271B2 (en) | Liquid crystal display having an inverse polarity between a common voltage and a data signal | |
US8872742B2 (en) | LCD and drive method thereof | |
KR101585687B1 (ko) | 액정표시장치 | |
JP2006267525A (ja) | 表示装置用駆動装置および表示装置用駆動方法 | |
KR20070083350A (ko) | 소스 구동 장치 및 구동 방법과, 이를 갖는 표시 장치 및구동 방법 | |
KR101510896B1 (ko) | 액정표시장치 | |
KR101348407B1 (ko) | 액정표시장치와 그 액정표시장치의 프레임 레이트 제어방법 | |
KR101883338B1 (ko) | 액정표시장치의 도트 인버전 제어방법 | |
KR101363652B1 (ko) | 액정표시장치 및 그의 고속구동 방법 | |
KR101264697B1 (ko) | 액정표시장치의 구동장치 및 구동방법 | |
JP2014228575A (ja) | 液晶表示装置 | |
KR101343496B1 (ko) | 액정표시장치 | |
KR101201332B1 (ko) | 액정표시장치와 그 구동방법 | |
US20060092149A1 (en) | Data driver, electro-optic device, electronic instrument and driving method | |
KR101282223B1 (ko) | 액정표시장치의 구동 장치 및 방법 | |
KR20090004233A (ko) | 액정표시장치의 응답특성 개선 장치 |