JP2014071452A - 表示パネル - Google Patents

Abstract

【課題】 表示パネルに実装されたゲート駆動部が出力するゲートオン電圧のレベルが低くなることを防止するか、または漏洩電流によって問題が生じないようにする。
【解決手段】
本発明は、ゲート線及びデータ線を含む表示領域、及びゲート線の一端に接続し、複数のステージを含み、基板上に集積されてゲート電圧を出力し、前記ステージは、インバータ部、出力部を含むゲート駆動部を含み、前記出力部は、第１トランジスタ及び第１キャパシタを含み、前記第１トランジスタの入力端子はクロック信号が印加され、制御端子はＱ接続点と接続されており、出力端子はゲート電圧出力端子と接続してゲート電圧が出力され、前記インバータの出力電圧のうち低電圧は、前記出力部によって出力されるゲート電圧の低電圧より低い第２低電圧を有するか、またはゲート電圧の低電圧を有する表示装置に関する。
【選択図】図３

Description

本発明は、表示パネルに関し、表示パネルに集積されたゲート駆動部を有する表示パネルに関する。

表示パネルのうちの液晶表示装置は、現在、最も幅広く使用されている平板表示装置の一つであって、画素電極と共通電極など電界生成電極（ｆｉｅｌｄ ｇｅｎｅｒａｔｉｎｇ ｅｌｅｃｔｒｏｄｅ）が形成されている二枚の表示パネルと、その間に挿入されている液晶層とを含む。液晶表示装置は、電界生成電極に電圧を印加して液晶層に電界を生成し、これを通じて液晶層の液晶分子の方向を決定して、入射光の偏光を制御することによって画像を表示する。表示パネルは、液晶表示装置以外にも有機発光表示装置、プラズマ表示装置、及び電気泳動表示装置などがある。

このような表示装置には、ゲート駆動部及びデータ駆動部が含まれている。このうちゲート駆動部は、ゲート線、データ線、薄膜トランジスタなどと共にパターニングして、パネルの上に集積してもよい。このように集積されたゲート駆動部は、別途のゲート駆動用チップを形成する必要がなくて、製造原価が節減される長所がある。

しかし、このように集積されたゲート駆動部の内部に形成された薄膜トランジスタは、ゲート信号を印加する間に一定水準の漏洩電流が発生して出力が低下することにより、ゲート電圧のレベルが低下する問題が生じる。

本発明の目的は、表示パネルに実装されたゲート駆動部が出力するゲートオン電圧のレベルが低くなることを防止するか、または漏洩電流によって問題が生じないようにすることにある。

このような課題を解決するために、本発明の実施形態による表示装置は、ゲート線及びデータ線を含む表示領域、及びゲート線の一端に接続し、複数のステージを含み、基板上に集積されてゲート電圧を出力し、前記ステージは、インバータ部、出力部を含むゲート駆動部を含み、前記出力部は、第１トランジスタ及び第１キャパシタを含み、前記第１トランジスタの入力端子はクロック信号が印加され、制御端子はＱ接続点と接続されており、出力端子はゲート電圧出力端子と接続してゲート電圧が出力され、前記インバータの出力電圧のうち低電圧は、前記出力部によって出力されるゲート電圧の低電圧より低い第２低電圧を有する。

前記インバータ部は、少なくとも二つのトランジスタを含み、前記少なくとも二つのトランジスタが前記第２低電圧と接続してもよい。

前記ステージは、制御端子は前記インバータの前記出力電圧の印加を受け、入力端子は前記Ｑ接続点に接続されており、出力端子は前記第２低電圧と接続されている、少なくとも一対のトランジスタを含むノイズ除去部をさらに含んでもよい。

前記ステージは、制御端子は次段ステージの出力の印加を受け、入力端子は前記Ｑ接続点に接続されており、出力端子は前記第２低電圧と接続されている、少なくとも一対のトランジスタを含むプルダウン部をさらに含んでもよい。

前記ノイズ除去部は、制御端子は前段ステージの前記インバータの前記出力電圧の印加を受け、入力端子は前記ゲート電圧出力端子と接続されており、出力端子は前記ゲート電圧の低電圧と接続されている、少なくとも一つのトランジスタをさらに含んでもよい。

前記ステージは、入力端子は前記クロック信号が印加され、制御端子は前記Ｑ接続点と接続されており、出力端子は伝達信号出力端子と接続されて伝達信号が出力される、少なくとも一つのトランジスタを含む伝達信号生成部をさらに含んでもよい。

前記プルダウン部は、制御端子は前記次段ステージの出力の印加を受け、入力端子は前記伝達信号出力端子と接続されており、前記出力端子は前記第２低電圧と接続されている、少なくとも一つのトランジスタをさらに含んでもよい。

前記プルダウン部は、次の次段前記ステージの出力の印加を受け、入力端子は前記Ｑ接続点と接続されており、出力端子は前記第２低電圧と接続されている少なくとも一つのトランジスタをさらに含んでもよい。

前記トランジスタは全て酸化物半導体を含んでもよい。

前記ステージは、制御端子は次段ステージの出力の印加を受け、入力端子は前記Ｑ接続点に接続されており、出力端子は前記ゲート電圧の低電圧と接続されている、少なくとも一対のトランジスタを含むプルダウン部をさらに含んでもよい。

前記ステージは、制御端子は次段ステージの出力の印加を受け、入力端子は前記Ｑ接続点に接続されており、出力端子は前記第２低電圧と接続されている、少なくとも一つのトランジスタを含むプルダウン部をさらに含んでもよい。

前記ステージは、制御端子は次段ステージの出力の印加を受け、入力端子は前記Ｑ接続点に接続されており、出力端子は前記ゲート電圧の低電圧と接続されている、少なくとも一つのトランジスタを含むプルダウン部をさらに含んでもよい。

前記ステージは、制御端子は前記インバータの前記出力電圧の印加を受け、入力端子は前記Ｑ接続点に接続されており、出力端子は前記第２低電圧と接続されている、少なくとも一つのトランジスタを含むノイズ除去部をさらに含んでもよい。

本発明の他の実施形態による表示装置は、ゲート線及びデータ線を含む表示領域、及びゲート線の一端に接続し、複数のステージを含み、基板上に集積されてゲート電圧を出力し、前記ステージはインバータ部、出力部を含むゲート駆動部を含み、前記出力部は第１トランジスタ及び第１キャパシタを含み、前記第１トランジスタの入力端子はクロック信号が印加され、制御端子はＱ接続点と接続されており、出力端子はゲート電圧出力端子と接続してゲート電圧が出力され、前記インバータの出力電圧のうち低電圧は、前記出力部によって出力されるゲート電圧の低電圧を有する。

前記インバータ部は、出力端子は前記ゲート電圧の低電圧より低い第２低電圧と接続されている、少なくとも二つのトランジスタを含んでもよい。

以上のように、表示パネルに実装されたゲート駆動部のトランジスタのうちの一部トランジスタの出力端子をさらに低い低電圧と接続して、当該トランジスタにかかる電圧差を減らすことにより、ゲート駆動部が出力するゲートオン電圧のレベルが低くなることを防止するか、または漏洩電流によって問題が生じないようにする。

本発明の実施形態による表示パネルの平面図である。 図１のゲート駆動部及びゲート線を具体化して示したブロック図である。 本発明の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。 酸化物半導体を含む薄膜トランジスタの電圧による電流グラフである。 本発明の実施形態によるゲート駆動部の動作特性を示したタイミング図である。 本発明の実施形態によるゲート駆動部の動作特性を示したタイミング図である。 本発明の実施形態によるゲート駆動部の動作特性を示したタイミング図である。 本発明の他の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。 本発明の他の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。 本発明の他の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。 本発明の他の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。 本発明の他の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。 他の実施形態によるゲート駆動部及びゲート線を具体化して示したブロック図である。 図１３の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。 本発明の他の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。 本発明の他の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。 本発明の他の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。 本発明の他の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。 本発明の他の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。 本発明の他の実施形態による表示装置の平面図である。 図２０の実施形態で使用されたクロック信号の波形図である。

添付した図面を参照して、本発明の実施形態について本発明が属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は種々の異なる形態に実現でき、ここで説明する実施形態に限られない。

図面において、種々の層及び領域を明確に表現するために厚さを拡大して示した。明細書の全体にわたって類似する部分に対しては同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の「上」にあるというとき、これは他の部分の「すぐ上」にある場合だけでなく、その中間に他の部分がある場合も含む。一方、ある部分が他の部分の「すぐ上」にあるというときには、中間に他の部分がないことを意味する。

次に、本発明の実施形態による表示装置について、図１を参照して詳細に説明する。

図１は、本発明の実施形態による表示装置の平面図である。

図１を参照すれば、本発明の一実施形態による表示パネル１００は、画像を表示する表示領域３００、表示領域３００のゲート線にゲート電圧を印加するゲート駆動部５００を含む。一方、表示領域３００のデータ線は、表示パネル１００に付着されたフレキシブルプリント回路膜（ＦＰＣ；ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）４５０などのフィルムの上に形成されたデータドライバＩＣ４６０からデータ電圧が印加される。一方、ゲート駆動部５００及びデータドライバＩＣ４６０は信号制御部６００によって制御される。フレキシブルプリント回路膜４５０などのフィルムの外側にはプリント回路基板（ＰＣＢ；ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）が形成されて、信号制御部６００からの信号をデータドライバＩＣ４６０及びゲート駆動部５００に伝達する。信号制御部６００から提供される信号としては、第１クロック信号ＣＫＶ、第２クロック信号ＣＫＶＢ、及びスキャン開示信号ＳＴＶＰなどの信号と、特定レベルの低電圧Ｖｓｓ１、Ｖｓｓ２を提供する信号を含む。実施形態によっては低電圧を一種類だけ有してもよい。

表示領域３００は、液晶表示パネルである場合には、薄膜トランジスタＴｒｓｗ、液晶キャパシタＣｌｃ、及び維持キャパシタＣｓｔなどを含み、図１においては液晶表示パネルを例として挙げている。一方、有機発光表示パネルにおいては薄膜トランジスタ、及び有機発光ダイオードを含み、その他の表示パネルにおいては薄膜トランジスタなどの素子を含んで表示領域３００を形成する。本発明は液晶表示パネルに限定されないが、明確に説明するために、以下では液晶表示パネルを例として挙げて説明する。

表示領域３００には、多数のゲート線Ｇ１〜Ｇｎ及び多数のデータ線Ｄ１〜Ｄｍを含み、多数のゲート線Ｇ１〜Ｇｎ及び多数のデータ線Ｄ１〜Ｄｍは絶縁して交差している。

各画素ＰＸには、薄膜トランジスタＴｒｓｗ、液晶キャパシタＣｌｃ、及び維持キャパシタＣｓｔを含む。薄膜トランジスタＴｒｓｗの制御端子は一つのゲート線に接続され、薄膜トランジスタＴｒｓｗの入力端子は一つのデータ線に接続され、薄膜トランジスタＴｒｓｗの出力端子は液晶キャパシタＣｌｃの一側端子及び維持キャパシタＣｓｔの一側端子に接続される。液晶キャパシタＣｌｃの他側端子は共通電極に接続され、維持キャパシタＣｓｔの他側端子は信号制御部６００から印加される維持電圧Ｖｃｓｔが印加される。液晶表示パネルの画素ＰＸの構造も多様な実施形態が存在し、図１に示した画素ＰＸの基本構造から追加構成を有する画素ＰＸも本発明を適用することができる。

多数のデータ線Ｄ１〜Ｄｍは、データドライバＩＣ４６０からデータ電圧が印加され、多数のゲート線Ｇ１〜Ｇｎは、ゲート駆動部５００からゲート電圧が印加される。

データドライバＩＣ４６０は、表示パネル１００の上側または下側に形成されて、縦方向に延長されたデータ線Ｄ１〜Ｄｍと接続しているが、図１においては、データドライバＩＣ４６０が表示パネル１００の上側に位置する実施形態を示している。

ゲート駆動部５００は、クロック信号ＣＫＶ、ＣＫＶＢ、スキャン開示信号ＳＴＶＰ、及びゲートオフ電圧に準ずる第１低電圧Ｖｓｓ１と、ゲートオフ電圧より低い第２低電圧Ｖｓｓ２の印加を受け、ゲート電圧（ゲートオン電圧及びゲートオフ電圧）を生成して、ゲート線Ｇ１〜Ｇｎに順次にゲートオン電圧を印加する。

ゲート駆動部５００に印加されるクロック信号ＣＫＶ、ＣＫＶＢ、スキャン開示信号ＳＴＶＰ、第１低電圧Ｖｓｓ１、及び第２低電圧Ｖｓｓ２は、図１に示したようにデータドライバＩＣ４６０が位置するフレキシブルプリント回路膜４５０のうち、最もゲート駆動部５００と近いフレキシブルプリント回路膜４５０を通じてゲート駆動部５００に印加される。このような信号は、外部または信号制御部６００からプリント回路基板４００を通じてフレキシブルプリント回路膜４５０などのフイルムに伝達される。

以上、表示装置の全体的な構造について説明した。

以下、本発明と関するゲート駆動部５００及びゲート線Ｇ１〜Ｇｎを中心に説明する。

図２は、図１のゲート駆動部及びゲート線を具体化して示したブロック図である。

図２においては、ゲート駆動部５００をブロック化して詳細に示している。

図２において、表示領域３００を抵抗ＲｐとキャパシタンスＣｐに示した。これは、ゲート線Ｇ１〜Ｇｎ、液晶キャパシタＣｌｃ、及び維持キャパシタＣｓｔは、それぞれ抵抗値及びキャパシタンスを有し、これらを全て合わせて一つの抵抗Ｒｐ及び一つのキャパシタンスＣｐに示したものである。つまり、ゲート線は、図２に示したように、回路的には抵抗ＲｐとキャパシタンスＣｐを有するものと示すことができる。これら値は、一つのゲート線が全体的に有する値であり、表示領域３００の構造及び特性によって他の値を有することができる。ステージＳＲから出力されたゲート電圧はゲート線に伝達される。各ステージＳＲｎに対応してそれぞれゲート線Ｇｎが接続されている。

以下、ゲート駆動部５００について説明する。

ゲート駆動部５００は、互いに従属的に接続された多数のステージＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４を含む。各ステージＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、．．．は、三個の入力端子ＩＮ１、ＩＮ２、ＩＮ３、一つのクロック入力端子ＣＫ、二つの電圧入力端子Ｖｉｎ１、Ｖｉｎ２、ゲート電圧を出力するゲート電圧出力端子ＯＵＴ、伝達信号出力端子ＣＲｏｕｔ、及びインバータ信号出力端子ＩＶＴｏｕｔを含む。

先ず、第１入力端子ＩＮ１は、前段ステージの伝達信号出力端子ＣＲｏｕｔに接続して、以前段の伝達信号ＣＲの印加を受けるが、最初のステージは前段ステージが存在しないので、第１入力端子ＩＮ１にスキャン開示信号ＳＴＶＰが印加される。

第２入力端子ＩＮ２は、次段ステージの伝達信号出力端子ＣＲｏｕｔに接続して、次段の伝達信号ＣＲの印加を受ける。

ｎ−１番目ゲート線Ｇｎ−１に接続されたステージＳＲｎ−１（図示せず）、及びｎ番目ゲート線Ｇｎに接続されたステージＳＲｎ（図示せず）は、次段及び次の次段ステージから伝達信号ＣＲを受信するために、ダミーステージを二つ形成してもよい。ダミーステージＳＲｎ＋１、ＳＲｎ＋２（図示せず）は、他のステージＳＲ１〜ＳＲｎとは異なり、ダミーゲート電圧を生成して出力するステージである。つまり、他のステージＳＲ１−ＳＲｎから出力されたゲート電圧は、ゲート線を通じて伝達されながら画素にデータ電圧が印加されて画像を表示する。しかし、ダミーステージＳＲｎ＋１、ＳＲｎ＋２は、ゲート線に接続していなくてもよく、ゲート線と接続しても画像を表示しないダミー画素（図示せず）のゲート線と接続していて、画像を表示するのに用いられなくてもよい。

一方、第３入力端子ＩＮ３は、前段ステージのインバータ信号出力端子ＩＶＴｏｕｔに接続して、以前段のインバータ信号ＩＶＴが印加されるが、最初のステージは前段ステージが存在しないので、これに対応する信号を別途に生成して入力させるか、またはダミーステージＳＲｎ＋１、ＳＲｎ＋２（図示せず）でこれとタイミングの適した信号を生成するようにして、これを受信してもよい。即ち、当該ステージにおいてゲートオン電圧が印加される１Ｈ区間では、低電圧Ｖｓｓ１またはＶｓｓ２が印加されるタイミングを有する信号を出力制御信号ＯＣＳという。

クロック入力端子ＣＫにはクロック信号が印加されるが、多数のステージのうち奇数番目ステージのクロック入力端子ＣＫには第１クロック信号ＣＫＶが印加され、偶数番目ステージのクロック入力端子ＣＫには第２クロック信号ＣＫＶＢが印加される。第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢは、互いに位相が反対になるクロック信号である。

第１電圧入力端子Ｖｉｎ１にはゲートオフ電圧に該当する第１低電圧Ｖｓｓ１が印加され、第２電圧入力端子Ｖｉｎ２には第１低電圧Ｖｓｓ１より低い第２低電圧Ｖｓｓ２が印加される。第１低電圧Ｖｓｓ１及び第２低電圧Ｖｓｓ２の電圧値は実施形態によって多様でありうるが、本実施形態においては、第１低電圧Ｖｓｓ１値として−６Ｖを使用しており、第２低電圧Ｖｓｓ２値として−１０Ｖを使用している。つまり、第２低電圧Ｖｓｓ２が第１低電圧Ｖｓｓ１よりさらに低い電圧を使用する。

次に、ゲート駆動部５００の動作について説明する。

先ず、第１ステージＳＲ１は、クロック入力端子ＣＫを通じて外部から提供される第１クロック信号ＣＫＶを、第１入力端子ＩＮ１を通じてスキャン開示信号ＳＴＶＰを、第１ 電圧入力端子Ｖｉｎ１及び第２電圧入力端子Ｖｉｎ２に第１低電圧Ｖｓｓ１及び第２低電圧Ｖｓｓ２を、第２入力端子ＩＮ２を通じて第２ステージＳＲ２から提供される伝達信号ＣＲを、そして第３入力端子ＩＮ３を通じて出力制御信号を受信して、第１ゲートラインにゲート電圧出力端子ＯＵＴを通じてゲートオン電圧を出力する。また、伝達信号出力端子ＣＲｏｕｔでは伝達信号ＣＲを出力して第２ステージＳＲ２の第１入力端子ＩＮ１に伝達し、インバータ信号出力端子ＩＶＴｏｕｔではインバータ信号ＩＶＴを第２ステージＳＲ２の第３入力端子ＩＮ３に伝達する。

第２ステージＳＲ２は、クロック入力端子ＣＫを通じて外部から提供される第２クロック信号ＣＫＶＢを、第１入力端子ＩＮ１を通じて第１ステージＳＲ１の伝達信号ＣＲを、第１電圧入力端子Ｖｉｎ１及び第２電圧入力端子Ｖｉｎ２に第１低電圧Ｖｓｓ１及び第２低電圧Ｖｓｓ２を、第２入力端子ＩＮ２を通じて第３ステージＳＲ３からそれぞれ提供される伝達信号ＣＲを、そして第３入力端子ＩＮ３を通じて第１ステージＳＲ１から提供されるインバータ信号ＩＶＴを受信して、第２ゲートラインにゲート電圧出力端子ＯＵＴを通じてゲートオン電圧を出力する。また、伝達信号出力端子ＣＲｏｕｔでは伝達信号ＣＲを出力して、第３ステージＳＲ３の第１入力端子ＩＮ１及び第１ステージＳＲ１の第２入力端子ＩＮ２に伝達し、インバータ信号出力端子ＩＶＴｏｕｔではインバータ信号ＩＶＴを第３ステージＳＲ３の第３入力端子ＩＮ３に伝達する。

一方、第３ステージＳＲ３は、クロック入力端子ＣＫを通じて外部から提供される第１クロック信号ＣＫＶを、第１入力端子ＩＮ１を通じて第２ステージＳＲ２の伝達信号ＣＲを、第１電圧入力端子Ｖｉｎ１及び第２電圧入力端子Ｖｉｎ２に第１低電圧Ｖｓｓ１及び第２低電圧Ｖｓｓ２を、第２入力端子ＩＮ２を通じて第４ステージＳＲ４から提供される伝達信号ＣＲを、そして第３入力端子ＩＮ３を通じて第２ステージＳＲ２から提供されるインバータ信号ＩＶＴを受信して、第３ゲートラインにゲート電圧出力端子ＯＵＴを通じてゲートオン電圧を出力する。また、伝達信号出力端子ＣＲｏｕｔでは伝達信号ＣＲを出力して、第４ステージＳＲ４の第１入力端子ＩＮ１及び第２ステージＳＲ２の第２入力端子ＩＮ２に伝達し、インバータ信号出力端子ＩＶＴｏｕｔではインバータ信号ＩＶＴを第４ステージＳＲ４の第３入力端子ＩＮ３に伝達する。

上記と同様の方法により、ｎ番目ステージＳＲｎは、クロック入力端子ＣＫを通じて外部から提供される第２クロック信号ＣＫＶＢを、第１入力端子ＩＮ１を通じて第ｎ−１ステージＳＲ２の伝達信号ＣＲを、第１電圧入力端子Ｖｉｎ１及び第２電圧入力端子Ｖｉｎ２に第１低電圧Ｖｓｓ１及び第２低電圧Ｖｓｓ２を、第２入力端子ＩＮ２及び第３入力端子ＩＮ３を通じて第ｎ＋１ステージＳＲｎ＋１（ダミーステージ）からそれぞれ提供される伝達信号ＣＲを、そして第３入力端子ＩＮ３を通じて第ｎ−１ステージＳＲｎ−１から提供されるインバータ信号ＩＶＴを受信して、ｎ番目ゲートラインにゲート電圧出力端子ＯＵＴを通じてゲートオン電圧を出力する。また、伝達信号出力端子ＣＲｏｕｔでは伝達信号ＣＲを出力して、第ｎ＋１ステージＳＲｎ＋１（ダミーステージ）の第１入力端子ＩＮ１及び第ｎ−１ステージＳＲｎ−１の第２入力端子ＩＮ２に伝達し、インバータ信号出力端子ＩＶＴｏｕｔではインバータ信号ＩＶＴを第ｎ＋１ステージＳＲｎ＋１（ダミーステージ）に伝達する。

図２を参照して、全体的なゲート駆動部５００のステージＳＲの接続構造について説明した。以下では、図３を参照して、一つのゲート線に接続されたゲート駆動部のステージＳＲの構造についてさらに詳細に説明する。

図３は、本発明の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。

本実施形態によるゲート駆動部５００の各ステージＳＲは、入力部５１１、インバータ部５１２、伝達信号生成部５１３、出力部５１４、ノイズ除去部５１５、及びプルダウン部５１６を含む。

先ず、入力部５１１は、一つのトランジスタ（第４トランジスタＴｒ４）を含み、第４トランジスタＴｒ４の入力端子及び制御端子は、第１入力端子ＩＮ１に共通接続（ダイオード接続）されており、出力端子は、Ｑ接続点（以下、第１ノードともいう）と接続されている。入力部５１１は、第１入力端子ＩＮ１にハイ電圧が印加される場合、これをＱ接続点に伝達する役割を果たす。

インバータ部５１２は、４個のトランジスタ（第１２トランジスタＴｒ１２、第７トランジスタＴｒ７、第８トランジスタＴｒ８、及び第１３トランジスタＴｒ１３）を含む。先ず、第１２トランジスタＴｒ１２は、ダイオード接続して制御端子が接続された一端（入力端）はクロック入力端子ＣＫと接続されており、他端（出力端）は第７トランジスタＴｒ７の制御端子及び第１３トランジスタＴｒ１３の入力端子と接続されている。第７トランジスタＴｒ７は、制御端子が第１２トランジスタＴｒ１２の出力端と接続され、入力端子はクロック入力端子ＣＫと接続され、出力端子はＩ接続点（インバータノードまたは第２ノードともいう）と接続されている。第８トランジスタＴｒ８は、制御端子は本段ステージの伝達信号出力端子ＣＲｏｕｔと接続され、入力端子はＩ接続点と接続され、出力端子は第２電圧入力端子Ｖｉｎ２と接続されている。第１３トランジスタＴｒ１３は、入力端子が第１２トランジスタＴｒ１２の出力端と接続され、制御端子は本段ステージの伝達信号出力端子ＣＲｏｕｔと接続され、出力端子は第２電圧入力端子Ｖｉｎ２と接続されている。以上のような接続によってクロック信号にハイ信号が印加されると、第１２トランジスタＴｒ１２及び第７トランジスタＴｒ７によってそれぞれ第８トランジスタＴｒ８及び第１３トランジスタＴｒ１３の入力端子に伝達されて、Ｉ接続点がハイ電圧を有し、伝達されたハイ信号は、本段ステージの伝達信号出力端子ＣＲｏｕｔから伝達信号ＣＲが出力されると、Ｉ接続点の電圧を第２低電圧Ｖｓｓ２に低くする。その結果、インバータ部５１２のＩ接続点は、本段ステージの伝達信号ＣＲ及びゲートオン電圧と反対の電圧レベルを有する。

伝達信号生成部５１３は、一つのトランジスタ（第１５トランジスタＴｒ１５）を含む。第１５トランジスタＴｒ１５の入力端子にはクロック入力端子ＣＫが接続して、第１クロック信号ＣＫＶまたは第２クロック信号ＣＫＶＢが入力され、制御端子は前記入力部５１１の出力、即ち、Ｑ接続点に接続され、出力端子は伝達信号ＣＲを出力する伝達信号出力端子ＣＲｏｕｔに接続されている。ここで、制御端子と出力端子の間には寄生キャパシタ（図示せず）が形成されていてもよい。第１５トランジスタＴｒ１５の出力端子は、伝達信号出力端子ＣＲｏｕｔだけでなく、ノイズ除去部５１５及びプルダウン部５１６と接続して、第２低電圧Ｖｓｓ２の印加を受ける。その結果、伝達信号ＣＲがロー（ｌｏｗ）のときの電圧値は、第２低電圧Ｖｓｓ２値を有する。

出力部５１４は、一つのトランジスタ（第１トランジスタＴｒ１）及び一つのキャパシタ（第１キャパシタＣ１）を含む。第１トランジスタＴｒ１の制御端子はＱ接続点に接続され、入力端子はクロック入力端子ＣＫを通じて第１クロック信号ＣＫＶまたは第２クロック信号ＣＫＶＢの入力を受け、制御端子と出力端子の間には第１キャパシタＣ１が形成され、出力端子はゲート電圧出力端子ＯＵＴと接続されている。また、出力端子はノイズ除去部５１５及びプルダウン部５１６と接続されており、ノイズ除去部５１５及びプルダウン部５１６を通じて第１電圧入力端子Ｖｉｎ１と接続されている。その結果、ゲートオフ電圧の電圧値は第１低電圧Ｖｓｓ１値を有する。このような出力部５１４は、Ｑ接続点における電圧及び前記第１クロック信号ＣＫＶによってゲート電圧を出力する。Ｑ接続点の電圧によって第１トランジスタＴｒ１の制御端子と出力端子の間に電圧差が発生し、この電圧差が第１キャパシタＣ１に保存された後、クロック信号によってハイ電圧が印加されると、充電された電圧がブーストアップされて高い電圧がゲートオン電圧に出力される。

ノイズ除去部５１５は、Ｉ接続点の出力によって制御される部分であって、５個のトランジスタ（第３トランジスタＴｒ３、第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１、第１１トランジスタＴｒ１１及び第１１−１トランジスタＴｒ１１−１）を含む。第３トランジスタＴｒ３の制御端子はＩ接続点と接続され、入力端子はゲート電圧出力端子ＯＵＴと接続され、出力端子は第１電圧入力端子Ｖｉｎ１と接続されている。第３トランジスタＴｒ３は、Ｉ接続点の電圧によってゲート電圧出力端子ＯＵＴの電圧を第１低電圧Ｖｓｓ１に変更させる。第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１は、入力端子と出力端子を互いに接続し、制御端子が同一の端子に接続（以下、これを略して追加接続という）された一対のトランジスタであって、制御端子は全てＩ接続点に接続され、一対のトランジスタの入力端子はＱ接続点に接続され、出力端子は第２電圧入力端子Ｖｉｎ２と接続されている。第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１は、Ｉ接続点の電圧によってＱ接続点の電圧を第２低電圧Ｖｓｓ２に変更させる。一対の追加接続されたトランジスタを使用することによって、二つのトランジスタが第２低電圧とＩ接続点の間の電圧差を分けて印加を受けるようにして、Ｑ接続点における漏洩電流の発生を少なくする。実施形態によって第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１は、３個以上の薄膜トランジスタが追加接続された構造に形成してもよい。このとき、追加形成されるトランジスタも入力端子と出力端子を互いに接続し、制御端子が同一のＩ接続点に接続していてもよい。第１１トランジスタＴｒ１１は、制御端子がＩ接続点と接続され、入力端子は伝達信号出力端子ＣＲｏｕｔと接続され、出力端子は第２電圧入力端子Ｖｉｎ２と接続されている。つまり、第１１トランジスタＴｒ１１は、Ｉ接続点の電圧によって伝達信号出力端子ＣＲｏｕｔの電圧を第２低電圧Ｖｓｓ２に変更させる。第１１−１トランジスタＴｒ１１−１は、制御端子が第３入力端子ＩＮ３を通じて前段ステージのＩ接続点と接続され、入力端子はゲート電圧出力端子ＯＵＴと接続され、出力端子は第１電圧入力端子Ｖｉｎ１と接続されている。第１１−１トランジスタＴｒ１１−１は、前段ステージのＩ接続点（インバータ出力）の電圧によってゲート電圧出力端子ＯＵＴの電圧を第１低電圧Ｖｓｓ１に変更させる。ここで、第３トランジスタＴｒ３は、本段ステージのインバータ出力によってゲート電圧出力端子ＯＵＴを第１低電圧Ｖｓｓ１に変更させる動作を行い、第１１−１トランジスタＴｒ１１−１は、前段ステージのインバータ出力によってゲート電圧出力端子ＯＵＴを第１低電圧Ｖｓｓ１に変更させる動作を行う。

プルダウン部５１６は、次段の伝達信号ＣＲによって制御される部分で、４個のトランジスタ（第２トランジスタＴｒ２、第９トランジスタＴｒ９、第９−１トランジスタＴｒ９−１、第１７トランジスタＴｒ１７）を含む。第２トランジスタＴｒ２は、制御端子は第２入力端子ＩＮ２に接続され、入力端子はゲート電圧出力端子ＯＵＴと接続され、出力端子は第１電圧入力端子Ｖｉｎ１と接続されている。第２トランジスタＴｒ２は、次段の伝達信号ＣＲによってゲート電圧出力端子ＯＵＴの電圧を第１低電圧Ｖｓｓ１に変更させる。第９トランジスタＴｒ９及び第９−１トランジスタＴｒ９−１は、入力端子と出力端子を互いに接続し、制御端子が同一の端子に接続、即ち、追加接続された一対のトランジスタであって、制御端子は全て第２入力端子ＩＮ２に接続され、一対のトランジスタの入力端子はＱ接続点に接続され、出力端子は第２電圧入力端子Ｖｉｎ２と接続されている。以上のように、一対の追加接続されたトランジスタを使用することによって、二つのトランジスタが第２低電圧と次段のキャリー信号間の電圧（特に、低電圧での電圧）差を分けて印加を受けるようにして、Ｑ接続点における漏洩電流の発生を少なくする。実施形態によって第９トランジスタＴｒ９及び第９−１トランジスタＴｒ９−１は、３個以上の薄膜トランジスタが追加接続された構造に形成してもよい。このとき、追加形成されるトランジスタも入力端子と出力端子を互いに接続し、制御端子が同一の第２入力端子ＩＮ２に接続していてもよい。第１７トランジスタＴｒ１７は、制御端子は第２入力端子ＩＮ２に接続され、入力端子は伝達信号出力端子ＣＲｏｕｔに接続され、出力端子は第２電圧入力端子Ｖｉｎ２に接続されている。

ゲート電圧及び伝達信号ＣＲは多様な電圧値を有してもよいが、本実施形態においては、ゲートオン電圧は２５Ｖ、ゲートオフ電圧及び第１低電圧Ｖｓｓ１は−５Ｖを有し、伝達信号ＣＲのハイ（ｈｉｇｈ）電圧は２５Ｖ、ロー（ｌｏｗ）電圧及び第２低電圧Ｖｓｓ２は−１０Ｖを有する。以下、上述の電圧レベルに基づいて動作を説明する。

まとめると、一つのステージＳＲは、Ｑ接続点における電圧によって伝達信号生成部５１３、出力部５１４が動作して、伝達信号ＣＲのハイ（ｈｉｇｈ）電圧及びゲートオン電圧を出力し、前段及び次段の伝達信号ＣＲによって、伝達信号ＣＲはハイ（ｈｉｇｈ）電圧から第２低電圧Ｖｓｓ２に低くなり、ゲートオン電圧は第１低電圧Ｖｓｓ１に低くなって、ゲートオフ電圧となる。

以上のような構造は、次のような特徴を有する。

先ず、インバータ部５１２の第８トランジスタＴｒ８及び第１３トランジスタＴｒ１３は、出力端子が第２低電圧Ｖｓｓ２と接続されている。その結果、Ｉ接続点の低い電圧値で第２低電圧Ｖｓｓ２値を有するようにする。これは、インバータの出力であるＩ接続点の電圧を制御端子に受けるノイズ除去部５１５のトランジスタに影響を与える。例えば、第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１は、制御端子の電圧（Ｉ接続点電圧）のうち低い電圧（第２低電圧Ｖｓｓ２）と、出力端子の電圧（第２低電圧Ｖｓｓ２）との間の電圧レベル差がなくなって、薄膜トランジスタのソースとゲート電極間の電圧差がゼロとなり、漏洩電流が発生しない。このような点は、薄膜トランジスタのチャネル層を酸化物半導体で使用した場合にも維持される。一般に、酸化物半導体を使用する薄膜トランジスタは、非晶質シリコンを使用した薄膜トランジスタに比べ、漏洩電流が１０倍以上発生するため、酸化物半導体を使用する場合、漏洩電流を減らす必要がある。３種類の酸化物半導体を使用した薄膜トランジスタの特性は、図４のグラフに示している。

図４は、酸化物半導体を含む薄膜トランジスタの電圧による電流グラフであり、横軸はゲート電極とソース電極間の電圧差であり、縦軸はソース電極とドレイン電極間の電流（漏洩電流）を示す。図４では、３種類の酸化物半導体を使用した薄膜トランジスタのそれぞれの特性が、実線、破線、一点鎖線で表されている。 図４に示したように、酸化物半導体を使用する薄膜トランジスタは、電圧の変化に敏感に漏洩電流が急減することを確認でき、ゲート電極とソース電極間の電圧差を減らすのが漏洩電流による問題を除去する方法である。

図３の第８トランジスタＴｒ８及び第１３トランジスタＴｒ１３とは異なり、Ｔｒ８及びＴｒ１３の出力端子が第１低電圧Ｖｓｓ１に接続された場合には、Ｉ接続点の低電圧が−５Ｖ値を有するようになるが、この場合、第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１は第２低電圧Ｖｓｓ２の−１０Ｖと、制御端子には−５Ｖの低電圧が印加されるので、５Ｖの電圧差が発生する。これについて図４を参照すれば、電流がオフである場合の電流量に比べ５Vである場合の電流量が約１０の４乗倍の電流が流れることが分かり、漏洩電流が相対的に大きいということが分かる。したがって、図３に示したように、第８トランジスタＴｒ８及び第１３トランジスタＴｒ１３の出力端子が第２低電圧Ｖｓｓ２に接続されることで、ノイズ除去部５１５に含まれているトランジスタの漏洩電流を減らすことができ、Ｑ接続点の電流漏れによってゲートオン電圧が十分な電圧値を有しないことを防止する。

Ｑ接続点の電流の漏れを減らすために、図３の実施形態においては、一対の薄膜トランジスタを追加接続（入力端子と出力端子を互いに接続し、制御端子が同一の端子に接続）した構造を有する。第９トランジスタ及び第９−１トランジスタと、第１０トランジスタ及び第１０−１トランジスタである。二対のトランジスタは、全てＱ接続点の電圧を第２低電圧Ｖｓｓ２に低くする動作を行い、第９トランジスタＴｒ９及び第９−１トランジスタＴｒ９−１は、次段ステージの伝達信号ＣＲによって動作し、第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１は、インバータ出力（Ｉ接続点の電圧）によって動作する。これらトランジスタをこのように追加接続した構造の一対のトランジスタに形成したことは、一つのトランジスタに形成したときに比べ、漏洩電流を減らすことができるためである。つまり、制御端子に印加される電圧と第２低電圧間の電圧差によって、トランジスタがターンオフの状態でも漏洩電流が発生するが、二つのトランジスタを追加接続すれば、二つのトランジスタがこれら電圧差を分けて有するようになるので、トランジスタを通じて漏洩電流が減少するようになる。特に、酸化物半導体を使用する薄膜トランジスタの場合、図４に示したように、電圧が増加することによって幾何級数的に漏洩電流が高くなるが、電圧が半分に落ちると、漏洩電流も半分以上減るので、漏洩電流を減らすことができる。

また、図３の実施形態においては、第１１−１トランジスタＴｒ１１−１によって、前段ステージのＩ接続点の電圧（インバータ出力）を利用して本段ステージでフローティングされる区間をフローティングされないようにし、ゲート電圧を安定化させる。これにより、クロック信号が反転しながら発生するノイズに対しても、ゲート電圧を低電圧に維持させることができる。

また、図３の実施形態においては、第１７トランジスタＴｒ１７を使用して、クロック信号の遅延によって伝達信号ＣＲの出力端から発生するノイズ（Ｇｌｉｔｃｈ ｎｏｉｓｅ）を、次のステージの伝達信号ＣＲに基づいて除去するようにする。

また、図３の実施形態においては、次の次段ステージの信号（例えば、伝達信号ＣＲ）を利用して、本段ステージを安定化させるトランジスタ及び配線を削除した。実施形態によってはこのようなトランジスタを使用した本段ステージのＱ接続点またはＩ接続点の電圧を安定化させることができるが、図３の実施形態においては、これを削除してステージ間の配線接続を簡略化し、ステージからもトランジスタを一つ削除して、そのサイズを小さくした。その結果、表示装置で画像を表示する表示領域以外の周辺領域に含まれているゲート駆動部のサイズを小さくして、狭いベゼル（ｂｅｚｅｌ）を有するようにすることができる。

また、図３の実施形態においては、第９トランジスタ及び第９−１トランジスタの出力端子が第２低電圧Ｖｓｓ２と接続するように形成している。これは、Ｑ接続点から発生するディレイ現象によってゲート電圧が下がる時間が遅れることを改善する。つまり、さらに低い電圧でＱ接続点の電圧を下げて、ゲート電圧も急速に低電圧に低くなるようにする。その結果、第２トランジスタＴｒ２のようにゲート電圧出力端子ＯＵＴの電圧をプルダウンさせるトランジスタのサイズを小さくすることができる。このように、ステージに含まれているトランジスタのサイズが減れば、各ステージのサイズが減って、狭いベゼルを有する表示装置を実現することができる。

以上のような特徴を有する図３の実施形態と、以上のような特徴を有していない比較例について、図５乃至図７を参照して比較する。

図５乃至図７は、本発明の実施形態によるゲート駆動部の動作特性を示したタイミング図である。

図５乃至図７において、実線グラフは図３の実施形態を示し、点線は比較例を示しており、酸化物半導体を使用した薄膜トランジスタを基準として実験した。

図５の最初のグラフによれば、比較例と図３の実施形態はブーストアップされた電圧値は同一であるが、図３の実施形態は、電流漏れが少なくて電圧値が維持されるのに対し、比較例は、Ｑ接続点（Ｑ−ｎｏｄｅ）における電流漏れによって電圧値が下がることを確認できる。

また、ゲートオン電圧がゲートオフ電圧に低くなるときにも、図３の実施形態は、若干の遅延と共に正確に下がるが、比較例は、一定のレベルの電圧を１Ｈ程度の期間の間に維持することを確認できる。これは、Ｑ接続点における電圧降下が速かに起こるようにするためである。

図５の２番目グラフにおいては、伝達信号ＣＲの出力において、比較例ではクロック信号によってノイズ（Ｇｌｉｔｃｈ ｎｏｉｓｅ；拡大された図面部分を参照）が発生することが分かる。しかし、図３の実施形態ではノイズが除去されたことを確認できる。

図５の３番目グラフにおいては、ゲートオン電圧の出力を示したもので、比較例と図３の実施形態は差がないことが分かる。つまり、比較例でもゲートオン電圧は適切に生成しているが、Ｑ接続点の電圧と伝達信号ＣＲで問題があって、長時間使用するとき誤動作の問題が発生するおそれが大きい。

図５の実施形態は、６０Ｈｚの駆動で図３の実施形態と比較例を実験した結果であるが、図６においては、それよりも低周波数である３０Ｈｚ及び１０Ｈｚでの結果値を示している。低周波数の駆動になるほど、比較例では問題点がさらに明確に現れるのが見られるが、図３の実施形態では６０Ｈｚと差がない動作を行うことが分かる。その結果、消費電力を減らすために、停止画像を表示するとき駆動周波数を低くしても、図３の実施形態ではゲート駆動部の出力による表示品質の低下が発生しないことが分かる。

一方、図７においては、ノイズ（Ｇｌｉｔｃｈ ｎｏｉｓｅ）による問題点を明確に観察するために、クロック信号ＣＫＶに負荷（ｌｏａｄ）を大きく印加して、それによる結果波形をみた。

先ず、一般的な負荷のサイズに６倍をした場合（図７の上部グラフ）をみると、図７の２番目グラフに示したように、図３の実施形態及び比較例のいずれも図５及び図６に比べてノイズ（Ｇｌｉｔｃｈ ｎｏｉｓｅ）が大きく発生しているが、Ｑ接続点の電圧及びゲート出力は、図３の実施形態では依然として問題ないことを確認できる。しかし、比較例ではＱ接続点の電圧が低電圧に下がるのに遅延が発生することが分かる。

また、負荷を１０倍した場合（図７の下部グラフ）においては、図３の実施形態及び比較例のいずれもノイズ（Ｇｌｉｔｃｈ ｎｏｉｓｅ）が大きく発生しているが、図３の実施形態はＱ接続点の電圧やゲート出力は問題がなく、比較例はＱ接続点の電圧が低電圧に下がるのに遅延が発生している。

以上のように、図３の実施形態においては、ゲート電圧、Ｑ接続点の電圧、及び伝達信号において良好な特性を提供することを確認できる。

図３の実施形態について変形された実施形態も良好な出力を有する。以下、これについて説明する。

先ず、図８乃至図１２について説明する。

図８乃至図１２は、本発明の他の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。

図８の実施形態は、図３と異なり、第９−１トランジスタＴｒ９−１の出力端子が第１電圧入力端子Ｖｉｎ１と接続している点で差がある。

その結果、追加接続された一対のトランジスタＴｒ９、Ｔｒ９−１により、次段ステージの伝達信号ＣＲによって本段ステージのＱ接続点の電圧が第１低電圧Ｖｓｓ１に低くなる。

図８の実施形態によって第９トランジスタＴｒ９及び第９−１トランジスタＴｒ９−１により、Ｑ接続点の電圧がさらに低い第２低電圧Ｖｓｓ２に下がらないようにして、Ｑ接続点の電圧が低電圧に下がるのに遅延が発生しうるが、プルダウン部５１６の他のトランジスタによって動作には問題がない。また、図５乃至図７から見られるように、比較例もゲートオン電圧の出力には変化がなくて、本実施形態を使用するのに問題はない。

一方、図９の実施形態は、図３の実施形態と比較するとき、第１７トランジスタＴｒ１７が除去されている。

図３の実施形態において、第１７トランジスタＴｒ１７は、次段ステージの伝達信号ＣＲによって本段の伝達信号ＣＲを第２低電圧Ｖｓｓ２に低くする役割を果たす。しかし、インバータの出力（Ｉ接続点の電圧）によって伝達信号ＣＲを第２低電圧に下げる第１１トランジスタＴｒ１１が存在するので、第１７トランジスタＴｒ１７がない図９の実施形態も使用可能である。

図９の実施形態は、図８の実施形態と同様に、第９−１トランジスタＴｒ９−１の出力端子が第１電圧入力端子Ｖｉｎ１と接続されている変形も可能である。

一方、図１０の実施形態は、図３の実施形態と比較するとき、第１１−１薄膜トランジスタＴｒ１１−１が除去されている。

第１１−１トランジスタＴｒ１１−１は、前段ステージのＩ接続点（インバータ出力）の電圧によってゲート電圧出力端子ＯＵＴの電圧を第１低電圧Ｖｓｓ１に変更させる動作を行うトランジスタであって、反転クロックによって生成された前段ステージのインバータ出力によってゲート電圧を低電圧に下げる。しかし、ゲート電圧出力を第１低電圧に下げるトランジスタは、第２トランジスタＴｒ２及び第３トランジスタＴｒ３も存在するので、削除されても動作するのに問題がない。

図１０の実施形態は、図８の実施形態と同様に、第９−１トランジスタＴｒ９−１の出力端子が第１電圧入力端子Ｖｉｎ１と接続しているか、または図９の実施形態と同様に、第１７トランジスタＴｒ１７が除去される変形も可能である。

一方、図１１の実施形態は、図３の実施形態と比較するとき、第９−１トランジスタＴｒ９−１及び第１０−１トランジスタＴｒ１０−１が除去されている。

つまり、図３の実施形態において追加接続されている一対のトランジスタを、一つのトランジスタに変更した構造である。図３においては、漏洩電流を減らすために一対のトランジスタＴｒ９、Ｔｒ９−１、Ｔｒ１０、Ｔｒ１０−１を使用しているが、必ず一対のトランジスタを要することではなく、一つのトランジスタのチャネルの幅及び長さを利用して、薄膜トランジスタを大きく形成してもよい。一方、実施形態によっては第９−１薄膜トランジスタ及び第１０−１薄膜トランジスタのうちの一つだけを除去してもよい。

図１１の実施形態は、図８の実施形態と同様に、第９−１トランジスタＴｒ９−１の出力端子が第１電圧入力端子Ｖｉｎ１と接続しているか、または図９の実施形態と同様に、第１７トランジスタＴｒ１７が除去されているか、または図１０の実施形態と同様に、第９−１トランジスタＴｒ９−１または第１０−１トランジスタＴｒ１０−１が除去されている変形も可能である。

一方、図１２の実施形態は、図３の実施形態と比較するとき、インバータ部５１２が第２低電圧Ｖｓｓ２と接続されておらず、第１低電圧Ｖｓｓ１と接続されている。つまり、インバータ部５１２の第８トランジスタＴｒ８及び第１３トランジスタＴｒ１３の出力端子が第２電圧入力端子Ｖｉｎ２と接続されている。図１２の実施形態においては、Ｉ接続点の電圧を第１低電圧Ｖｓｓ１に低くするようになるので、Ｉ接続点の電圧を制御端子に印加を受けるトランジスタが影響を受けることがある。つまり、第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１のトランジスタの制御端子及び出力端子間の電圧差が発生し、漏洩電流が発生しうるが、酸化物半導体を使用しない場合には漏洩電流の問題がなく、酸化物半導体を使用しても薄膜トランジスタの漏洩電流特性を良好に形成することもでき、図３に示したように追加接続された一対のトランジスタを通じて漏洩電流を減らすことも可能である。したがって、図１２の実施形態も使用するのに問題はない。

図１２の実施形態は、図８の実施形態と同様に、第９−１トランジスタＴｒ９−１の出力端子が第１電圧入力端子Ｖｉｎ１と接続しているか、または図９の実施形態と同様に、第１７トランジスタＴｒ１７が除去されているか、または図１０の実施形態と同様に、第９−１トランジスタＴｒ９−１または第１０−１トランジスタＴｒ１０−１が除去されているか、または図１１の実施形態と同様に、第８トランジスタＴｒ８及び第１３トランジスタＴｒ１３の出力端子が第２電圧入力端子Ｖｉｎ２と接続されている変形も可能である。

以上のような図８乃至図１２の実施形態とは異なり、各ステージでは次の次段ステージの伝達信号ＣＲを受信して動作するトランジスタを含んでもよい。

以下、図１３及び図１４を参照して説明する。

図１３は、他の実施形態によるゲート駆動部及びゲート線を具体化して示したブロック図であり、図１４は、図１３の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。

図１３に示したゲート駆動部５００を参照すると、次の通りである。

ゲート駆動部５００は、互いに従属的に接続された多数のステージＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４を含む。各ステージＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、．．．は、四つの入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、一つのクロック入力端子ＣＫ、二つの電圧入力端子Ｖｉｎ１、Ｖｉｎ２、ゲート電圧を出力するゲート電圧出力端子ＯＵＴ、伝達信号出力端子ＣＲｏｕｔ、及びインバータ信号出力端子ＩＶＴｏｕｔを含む。

先ず、第1入力端子ＩＮ1は、前段ステージの伝達信号出力端子ＣＲｏｕｔに接続されて、以前段の伝達信号ＣＲが印加されるが、最初のステージは、前段ステージが存在しないので、第１入力端子ＩＮ１にスキャン開示信号ＳＴＶＰが印加される。

第２入力端子ＩＮ２は、次段ステージの伝達信号出力端子ＣＲｏｕｔに接続されて、次段の伝達信号ＣＲが印加される。また、第４入力端子ＩＮ４は、次の次段ステージの伝達信号出力端子ＣＲｏｕｔに接続されて、次の次段伝達信号ＣＲが印加される。

ｎ−１番目ゲート線Ｇｎ−１に接続されたステージＳＲｎ−１（図示せず）、及びｎ番目ゲート線Ｇｎに接続されたステージＳＲｎ（図示せず）は、次段及び次の次段ステージから伝達信号ＣＲを受信するために、ダミーステージを二つ形成してもよい。ダミーステージＳＲｎ＋１、ＳＲｎ＋２（図示せず）は、他のステージＳＲ１−ＳＲｎとは異なり、ダミーゲート電圧を生成して出力するステージである。つまり、他のステージＳＲ１−ＳＲｎから出力されたゲート電圧はゲート線を通じて伝達されながら、画素にデータ電圧が印加されて画像を表示する。しかし、ダミーステージＳＲｎ＋１、ＳＲｎ＋２はゲート線に接続していなくてもよく、ゲート線と接続しても画像を表示しないダミー画素（図示せず）のゲート線と接続していて、画像を表示するのに使用されなくてもよい。

一方、第３入力端子ＩＮ３は、前段ステージのインバータ信号出力端子ＩＶＴｏｕｔに接続して、以前段のインバータ信号ＩＶＴが印加されるが、最初のステージは前段ステージが存在しないので、これに対応する信号を別途に生成して入力させるか、またはダミーステージＳＲｎ＋１、ＳＲｎ＋２（図示せず）でこれとタイミングが適した信号を生成するようにして、これを受信してもよい。ここで、最初のステージの第３入力端子ＩＮ３に入力される信号は、第１ゲート線Ｇ１にゲートオン電圧が印加される１Ｈ区間では第２低電圧Ｖｓｓ２が印加され、その後１Ｈ区間では伝達信号ＣＲの高電圧（実施形態によって多様でありうるが、本実施形態では２０Ｖの電圧が印加される必要がある。以上のように、当該ステージにおいてゲートオン電圧が印加される１Ｈ区間では、低電圧Ｖｓｓ１またはＶｓｓ２が印加されるタイミングを有する信号を、以下、出力制御信号ＯＣＳといい、出力制御信号ＯＣＳは、実施形態によってゲートオン電圧が印加された後の１Ｈで高電圧（伝達信号ＣＲの高電圧またはゲートオン電圧）が印加されるタイミングを有してもよい。以下では、出力制御信号ＯＣＳの特性を有する信号として前段ステージまたは本段ステージのインバータ信号ＩＶＴを使用する実施形態を中心に説明されている。しかし、必ずこれに限定されることではない。

クロック入力端子ＣＫにはクロック信号が印加されるが、多数のステージのうち奇数番目ステージのクロック入力端子ＣＫには第１クロック信号ＣＫＶが印加され、偶数番目ステージのクロック入力端子ＣＫには第２クロック信号ＣＫＶＢが印加される。第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢは互いに位相が反対になるクロック信号である。

第１電圧入力端子Ｖｉｎ１にはゲートオフ電圧に該当する第１低電圧Ｖｓｓ１が印加され、第２電圧入力端子Ｖｉｎ２には第１低電圧Ｖｓｓ１より低い第２低電圧Ｖｓｓ２が印加される。第１低電圧Ｖｓｓ１及び第２低電圧Ｖｓｓ２の電圧値は、実施形態によって多様でありうるが、本実施形態においては、第１低電圧Ｖｓｓ１値として−６Ｖを使用し、第２低電圧Ｖｓｓ２値として−１０Ｖを使用する。つまり、第２低電圧Ｖｓｓ２が第１低電圧Ｖｓｓ１よりもさらに低い電圧を使用する。

ゲート駆動部５００の動作について説明すると、次の通りである。

先ず、第１ステージＳＲ１は、クロック入力端子ＣＫを通じて外部から提供される第１クロック信号ＣＫＶを、第１入力端子ＩＮ１を通じてスキャン開示信号ＳＴＶＰを、第１電圧入力端子Ｖｉｎ１及び第２電圧入力端子Ｖｉｎ２に第１低電圧Ｖｓｓ１及び第２低電圧Ｖｓｓ２を、第２入力端子ＩＮ２及び第４入力端子ＩＮ４を通じて第２ステージＳＲ２及び第３ステージＳＲ３からそれぞれ提供される伝達信号ＣＲを、そして第３入力端子ＩＮ３を通じて出力制御信号を受信して、第１ゲートラインにゲート電圧出力端子ＯＵＴを通じてゲートオン電圧を出力する。また、伝達信号出力端子ＣＲｏｕｔでは伝達信号ＣＲを出力して第２ステージＳＲ２の第１入力端子ＩＮ１に伝達し、インバータ信号出力端子ＩＶＴｏｕｔではインバータ信号ＩＶＴを第２ステージＳＲ２の第３入力端子ＩＮ３に伝達する。

第２ステージＳＲ２は、クロック入力端子ＣＫを通じて外部から提供される第２クロック信号ＣＫＶＢを、第１入力端子ＩＮ１を通じて第１ステージＳＲ１の伝達信号ＣＲを、第１電圧入力端子Ｖｉｎ１及び第２電圧入力端子Ｖｉｎ２に第１低電圧Ｖｓｓ１及び第２低電圧Ｖｓｓ２を、第２入力端子ＩＮ２及び第４入力端子ＩＮ４を通じて第３ステージＳＲ３及び第４ステージＳＲ４からそれぞれ提供される伝達信号ＣＲを、そして第３入力端子ＩＮ３を通じて第１ステージＳＲ１から提供されるインバータ信号ＩＶＴを受信して、第２ゲートラインにゲート電圧出力端子ＯＵＴを通じてゲートオン電圧を出力する。また、伝達信号出力端子ＣＲｏｕｔでは伝達信号ＣＲを出力して、第３ステージＳＲ３の第１入力端子ＩＮ１及び第１ステージＳＲ１の第２入力端子ＩＮ２に伝達し、インバータ信号出力端子ＩＶＴｏｕｔではインバータ信号ＩＶＴを第３ステージＳＲ３の第３入力端子ＩＮ３に伝達する。

一方、第３ステージＳＲ３は、クロック入力端子ＣＫを通じて外部から提供される第１クロック信号ＣＫＶを、第１入力端子ＩＮ１を通じて第２ステージＳＲ２の伝達信号ＣＲを、第１電圧入力端子Ｖｉｎ１及び第２電圧入力端子Ｖｉｎ２に第１低電圧Ｖｓｓ１及び第２低電圧Ｖｓｓ２を、第２入力端子ＩＮ２及び第４入力端子ＩＮ４を通じて第４ステージＳＲ４及び第５ステージＳＲ５からそれぞれ提供される伝達信号ＣＲを、そして第３入力端子ＩＮ３を通じて第２ステージＳＲ２から提供されるインバータ信号ＩＶＴを受信して、第３ゲートラインにゲート電圧出力端子ＯＵＴを通じてゲートオン電圧を出力する。また、伝達信号出力端子ＣＲｏｕｔでは伝達信号ＣＲを出力して、第４ステージＳＲ４の第１入力端子ＩＮ１、第１ステージＳＲ１の第４入力端子ＩＮ４、及び第２ステージＳＲ２の第２入力端子ＩＮ２に伝達し、インバータ信号出力端子ＩＶＴｏｕｔではインバータ信号ＩＶＴを第４ステージＳＲ４の第３入力端子ＩＮ３に伝達する。

上記と同様の方法により、ｎ番目ステージＳＲｎはクロック入力端子ＣＫを通じて外部から提供される第２クロック信号ＣＫＶＢを、第１入力端子ＩＮ１を通じて第ｎ−１ステージＳＲ２の伝達信号ＣＲを、第１電圧入力端子Ｖｉｎ１及び第２電圧入力端子Ｖｉｎ２に第１低電圧Ｖｓｓ１及び第２低電圧Ｖｓｓ２を、第２入力端子ＩＮ２及び第４入力端子ＩＮ４を通じて第ｎ＋１ステージＳＲｎ＋１（ダミーステージ）及び第ｎ＋２ステージＳＲｎ＋２（ダミーステージ）からそれぞれ提供される伝達信号ＣＲを、そして第３入力端子ＩＮ３を通じて第ｎ−１ステージＳＲｎ−１から提供されるインバータ信号ＩＶＴを受信して、ｎ番目ゲートラインにゲート電圧出力端子ＯＵＴを通じてゲートオン電圧を出力する。また、伝達信号出力端子ＣＲｏｕｔでは伝達信号ＣＲを出力して、第ｎ＋１ステージＳＲｎ＋１（ダミーステージ）の第１入力端子ＩＮ１、第ｎ−２ステージＳＲｎ−２の第４入力端子ＩＮ４、及び第ｎ−１ステージＳＲｎ−１の第２入力端子ＩＮ２に伝達し、インバータ信号出力端子ＩＶＴｏｕｔではインバータ信号ＩＶＴを第ｎ＋１ステージＳＲｎ＋１（ダミーステージ）に伝達する。

以上のように、図１３を参照して、全体的なゲート駆動部５００のステージＳＲの接続構造について説明した。以下では、図１４を参照して、一つのゲート線に接続されたゲート駆動部のステージＳＲの構造について、さらに詳細に説明する。

図１４の実施形態は、図３とは異なり、第６トランジスタＴｒ６が追加形成されている。第６トランジスタＴｒ６は第４入力端子ＩＮ４と制御端子が接続され、入力端子はＱ接続点と接続され、出力端子は第２電圧入力端子Ｖｉｎ２と接続されて第２低電圧Ｖｓｓ２に接続されている。その結果、二番目の次段ステージの伝達信号ＣＲによって、Ｑ接続点の電圧を第２低電圧Ｖｓｓ２に低くする動作を行う。第６トランジスタＴｒ６はプルダウン部５１６に含まれる。

図１４の実施形態によるゲート駆動部５００の各ステージＳＲは、入力部５１１、インバータ部５１２、伝達信号生成部５１３、出力部５１４、ノイズ除去部５１５、及びプルダウン部５１６を含む。

先ず、入力部５１１は、一つのトランジスタ（第４トランジスタＴｒ４）を含み、第４トランジスタＴｒ４の入力端子及び制御端子は第１入力端子ＩＮ１に共通接続（ダイオード接続）され、出力端子はＱ接続点（以下、第１ノードとも言う）と接続されている。入力部５１１は、第１入力端子ＩＮ１にハイ電圧が印加される場合、これをＱ接続点に伝達する役割を果たす。

インバータ部５１２は、４個のトランジスタ（第１２トランジスタＴｒ１２、第７トランジスタＴｒ７、第８トランジスタＴｒ８、及び第１３トランジスタＴｒ１３）を含む。先ず、第１２トランジスタＴｒ１２は、ダイオード接続して制御端子が接続された一端（入力端）はクロック入力端子ＣＫと接続されており、他端（出力端）は第７トランジスタＴｒ７の制御端子及び第１３トランジスタＴｒ１３の入力端子と接続されている。第７トランジスタＴｒ７は、制御端子が第１２トランジスタＴｒ１２の出力端と接続され、入力端子はクロック入力端子ＣＫと接続され、出力端子はＩ接続点（インバータノードまたは第２ノードともいう）と接続されている。第８トランジスタＴｒ８は、制御端子は本段ステージの伝達信号出力端子ＣＲｏｕｔと接続され、入力端子はＩ接続点と接続され、出力端子は第２電圧入力端子Ｖｉｎ２と接続されている。第１３トランジスタＴｒ１３は、入力端子が第１２トランジスタＴｒ１２の出力端と接続され、制御端子は本段ステージの伝達信号出力端子ＣＲｏｕｔと接続され、出力端子は第２電圧入力端子Ｖｉｎ２と接続されている。以上のような接続により、クロック信号にハイ信号が印加されると、第１２トランジスタＴｒ１２及び第７トランジスタＴｒ７によってそれぞれ第８トランジスタＴｒ８及び第１３トランジスタＴｒ１３の入力端子に伝達されて、Ｉ接続点がハイ電圧を有し、伝達されたハイ信号は、本段ステージの伝達信号出力端子ＣＲｏｕｔから伝達信号ＣＲが出力されると、Ｉ接続点の電圧を第２低電圧Ｖｓｓ２に低くする。その結果、インバータ部５１２のＩ接続点は、本段ステージの伝達信号ＣＲ及びゲートオン電圧と反対の電圧レベルを有する。

伝達信号生成部５１３は、一つのトランジスタ（第１５トランジスタＴｒ１５）を含む。第１５トランジスタＴｒ１５の入力端子にはクロック入力端子ＣＫが接続されて、第１クロック信号ＣＫＶまたは第２クロック信号ＣＫＶＢが入力され、制御端子は前記入力部５１１の出力、即ち、Ｑ接続点に接続され、出力端子は伝達信号ＣＲを出力する伝達信号出力端子ＣＲｏｕｔと接続されている。ここで、制御端子と出力端子の間には寄生キャパシタ（図示せず）が形成されていてもよい。第１５トランジスタＴｒ１５の出力端子は伝達信号出力端子ＣＲｏｕｔだけでなく、ノイズ除去部５１５及びプルダウン部５１６と接続されて、第２低電圧Ｖｓｓ２が印加される。その結果、伝達信号ＣＲがロー（ｌｏｗ）のときの電圧値は、第２低電圧Ｖｓｓ２値を有する。

出力部５１４は、一つのトランジスタ（第１トランジスタＴｒ１）及び一つのキャパシタ（第１キャパシタＣ１）を含む。第１トランジスタＴｒ１の制御端子はＱ接続点に接続され、入力端子はクロック入力端子ＣＫを通じて第１クロック信号ＣＫＶまたは第２クロック信号ＣＫＶＢを受信し、制御端子と出力端子の間には第１キャパシタＣ１が形成され、出力端子はゲート電圧出力端子ＯＵＴと接続されている。また、出力端子はノイズ除去部５１５及びプルダウン部５１６と接続され、ノイズ除去部５１５及びプルダウン部５１６を通じて第１電圧入力端子Ｖｉｎ１と接続されている。その結果、ゲートオフ電圧の電圧値は第１低電圧Ｖｓｓ１値を有する。このような出力部５１４は、Ｑ接続点における電圧及び前記第１クロック信号ＣＫＶによってゲート電圧を出力する。Ｑ接続点の電圧によって第１トランジスタＴｒ１の制御端子と出力端子の間に電圧差が発生し、この電圧差が第１キャパシタＣ１に保存された後、クロック信号によってハイ電圧が印加されると、充電された電圧がブーストアップされながら高い電圧がゲートオン電圧に出力される。

ノイズ除去部５１５は、Ｉ接続点の出力によって制御される部分であって、５個のトランジスタ（第３トランジスタＴｒ３、第１０トランジスタＴｒ１０、第１０−１トランジスタＴｒ１０−１、第１１トランジスタＴｒ１１、及び第１１−１トランジスタＴｒ１１−１）を含む。第３トランジスタＴｒ３の制御端子はＩ接続点と接続され、入力端子はゲート電圧出力端子ＯＵＴと接続され、出力端子は第１電圧入力端子Ｖｉｎ１と接続されている。第３トランジスタＴｒ３は、Ｉ接続点の電圧によってゲート電圧出力端子ＯＵＴの電圧を第１低電圧Ｖｓｓ１に変更させる。第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１は、入力端子と出力端子を互いに接続して、制御端子が同一の端子に接続（以下、これを略して追加接続という）された一対のトランジスタであって、制御端子は全てＩ接続点に接続され、一対のトランジスタの入力端子はＱ接続点に接続され、出力端子は第２電圧入力端子Ｖｉｎ２と接続されている。第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１は、Ｉ接続点の電圧によってＱ接続点の電圧を第２低電圧Ｖｓｓ２に変更させる。一対の追加接続されたトランジスタを使用することにより、二つのトランジスタが第２低電圧とＩ接続点の間の電圧差を分けて印加を受けるようにして、Ｑ接続点における漏洩電流の発生を少なくする。第１１トランジスタＴｒ１１は、制御端子がＩ接続点と接続され、入力端子は伝達信号出力端子ＣＲｏｕｔと接続され、出力端子は第２電圧入力端子Ｖｉｎ２と接続されている。つまり、第１１トランジスタＴｒ１１は、Ｉ接続点の電圧によって伝達信号出力端子ＣＲｏｕｔの電圧を第２低電圧Ｖｓｓ２に変更させる。第１１−１トランジスタＴｒ１１−１は、制御端子が第３入力端子ＩＮ３を通じて前段ステージのＩ接続点と接続され、入力端子はゲート電圧出力端子ＯＵＴと接続され、出力端子は第１電圧入力端子Ｖｉｎ１と接続されている。第１１−１トランジスタＴｒ１１−１は、前段ステージのＩ接続点（インバータ出力）の電圧によってゲート電圧出力端子ＯＵＴの電圧を第１低電圧Ｖｓｓ１に変更させる。ここで、第３トランジスタＴｒ３は、本段ステージのインバータ出力でゲート電圧出力端子ＯＵＴを第１低電圧Ｖｓｓ１に変更させ、第１１−１トランジスタＴｒ１１−１は、前段ステージのインバータ出力でゲート電圧出力端子ＯＵＴを第１低電圧Ｖｓｓ１に変更させる。

プルダウン部５１６は、次段の伝達信号ＣＲによって制御される部分であって、５個のトランジスタ（第２トランジスタＴｒ２、第６トランジスタＴｒ６、第９トランジスタＴｒ９、第９−１トランジスタＴｒ９−１、及び第１７トランジスタＴｒ１７）を含む。第２トランジスタＴｒ２は、制御端子は第２入力端子ＩＮ２に接続され、入力端子はゲート電圧出力端子ＯＵＴと接続され、出力端子は第１電圧入力端子Ｖｉｎ１と接続されている。第２トランジスタＴｒ２は、次段の伝達信号ＣＲによってゲート電圧出力端子ＯＵＴの電圧を第１低電圧Ｖｓｓ１に変更させる。第６トランジスタＴｒ６は、図３実施形態と差がある部分であって、制御端子は第４入力端子ＩＮ４と接続され、入力端子はＱ接続点と接続され、出力端子は第２電圧入力端子Ｖｉｎ２と接続されて第２低電圧Ｖｓｓ２に接続されている。その結果、次の次段ステージの伝達信号ＣＲによって、Ｑ接続点の電圧を第２低電圧Ｖｓｓ２に低くする動作を行う。第９トランジスタＴｒ９及び第９−１トランジスタＴｒ９−１は、入力端子と出力端子を互いに接続し、制御端子が同一の端子に接続、即ち、追加接続された一対のトランジスタであって、制御端子は全て第２入力端子ＩＮ２に接続され、一対のトランジスタの入力端子はＱ接続点に接続され、出力端子は第２電圧入力端子Ｖｉｎ２と接続されている。以上のように、一対の追加接続されたトランジスタを使用することにより、二つのトランジスタが第２低電圧と次段のキャリー信号間の電圧（特に、低電圧における電圧）差を分けて印加を受けるようにして、Ｑ接続点における漏洩電流の発生を少なくする。第１７トランジスタＴｒ１７は、制御端子は第２入力端子ＩＮ２に接続され、入力端子は伝達信号出力端子ＣＲｏｕｔと接続され、出力端子は第２電圧入力端子Ｖｉｎ２と接続されている。

まとめると、一つのステージＳＲは、Ｑ接続点における電圧によって伝達信号生成部５１３、出力部５１４が動作して、伝達信号ＣＲのハイ（ｈｉｇｈ）電圧及びゲートオン電圧を出力し、前段及び次段の伝達信号ＣＲによって、伝達信号ＣＲはハイ（ｈｉｇｈ）電圧から第２低電圧Ｖｓｓ２に低くなり、ゲートオン電圧は第１低電圧Ｖｓｓ１に低くなって、ゲートオフ電圧となる。

以上のような構造は、次のような特徴を有する。

先ず、インバータ部５１２の第８トランジスタＴｒ８及び第１３トランジスタＴｒ１３は、出力端子が第２低電圧Ｖｓｓ２と接続されている。その結果、Ｉ接続点の低い電圧値で第２低電圧Ｖｓｓ２値を有するようにする。これは、インバータの出力のＩ接続点の電圧を制御端子に受けるノイズ除去部５１５のトランジスタに影響を与える。例えば、第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１は、制御端子の電圧（Ｉ接続点の電圧）のうちの低い電圧（第２低電圧Ｖｓｓ２）と出力端子の電圧（第２低電圧Ｖｓｓ２）間の電圧レベル差がなくなって、薄膜トランジスタのソースとゲート電極間の電圧差がゼロになり、漏洩電流が発生しない。このような点は、薄膜トランジスタのチャネル層を酸化物半導体で使用した場合にも維持される。一般に、酸化物半導体を使用する薄膜トランジスタは、非晶質シリコンを使用した薄膜トランジスタに比べ、漏洩電流が１０倍以上発生するので、酸化物半導体を使用する場合、漏洩電流を減らす必要がある。酸化物半導体を使用した薄膜トランジスタの特性は、前述の図４のグラフに示している。

図４は、酸化物半導体を含む薄膜トランジスタの電圧による電流グラフであり、横軸はゲート電極とソース電極の間の電圧差であり、縦軸はソース電極とドレイン電極の間の電流（漏洩電流）を示す。

図４に示したように、酸化物半導体を使用する薄膜トランジスタは、電圧の変化に敏感に漏洩電流が急減することを確認でき、ゲート電極とソース電極間の電圧差を減らすのがが、漏洩電流による問題を除去する方法である。

図３（図１４）の第８トランジスタＴｒ８及び第１３トランジスタＴｒ１３とは異なり、Ｔｒ８及びＴｒ１３の出力端子が第１低電圧Ｖｓｓ１に接続された場合には、Ｉ接続点の低電圧が−５Ｖ値を有するようになるが、この場合、第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１は、第２低電圧Ｖｓｓ２である−１０Ｖと、制御端子には−５Ｖの低電圧が印加されるので、５Ｖの電圧差が発生する。これについて図４を参照すれば、約１０の４乗倍の電流が流れることが分かり、漏洩電流が相対的に大きいということが分かる。したがって、図３（図１４）と同様に、第８トランジスタＴｒ８及び第１３トランジスタＴｒ１３の出力端子が第２低電圧Ｖｓｓ２に接続されて、ノイズ除去部５１５に含まれているトランジスタの漏洩電流を減らすことができ、Ｑ接続点の電流漏れによってゲートオン電圧が十分な電圧値を有しないことを防止する。

Ｑ接続点の電流漏れを減らすために、図３（図１４）の実施形態においては、一対の薄膜トランジスタを追加接続（入力端子と出力端子を互いに接続し、制御端子が同一の端子に接続）した構造を有する。第９トランジスタ及び第９−１トランジスタと、第１０トランジスタ及び第１０−１トランジスタである。二対のトランジスタは、全てＱ接続点の電圧を第２低電圧Ｖｓｓ２に低くする動作を行い、第９トランジスタＴｒ９及び第９−１トランジスタＴｒ９−１は次段ステージの伝達信号ＣＲによって動作し、第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１はインバータ出力（Ｉ接続点の電圧）によって動作する。これらトランジスタをこのように追加接続した構造の一対のトランジスタに形成したことは、一つのトランジスタに形成したときに比べ、漏洩電流を減らすことができるためである。つまり、制御端子に印加される電圧と第２低電圧の間の電圧差によって、トランジスタがターンオフの状態でも漏洩電流が発生するが、二つのトランジスタを追加接続すれば、二つのトランジスタがこれら電圧差を分けて有するようになるので、トランジスタを通じて漏洩電流が減少する。特に、酸化物半導体を使用する薄膜トランジスタの場合、図４に示したように、電圧が増加することによって幾何級数的に漏洩電流が高くなるが、電圧が半分に下がると、漏洩電流も半分以上減るので、漏洩電流を減らすことができる。

また、図３（図１４）の実施形態においては、第１１−１トランジスタＴｒ１１−１によって前段ステージのＩ接続点の電圧（インバータ出力）を利用して、本段ステージでフローティングされる区間をフローティングされないようにして、ゲート電圧を安定化させる。これによってクロック信号が反転しながら発生するノイズに対しても、ゲート電圧を低電圧に維持させることができる。

また、図３（図１４）の実施形態においては、第１７トランジスタＴｒ１７を使用して、クロック信号の遅延によって伝達信号ＣＲの出力端で発生するノイズ（Ｇｌｉｔｃｈ ｎｏｉｓｅ）を、次のステージの伝達信号ＣＲに基づいて除去するようにする。

また、図３（図１４）の実施形態においては、次の次段ステージの信号（例えば、伝達信号ＣＲ）を利用して、本段ステージを安定化させるトランジスタ及び配線を削除した。実施形態によっては、このようなトランジスタを使用して本段ステージのＱ接続点またはＩ接続点の電圧を安定化させることができるが、図３（図１４）の実施形態ではこれを削除してステージ間の配線接続を簡略化しており、ステージからもトランジスタを一つ削除して、そのサイズを小さくした。その結果、表示装置で画像を表示する表示領域以外の周辺領域に含まれているゲート駆動部のサイズを小さくして、狭いベゼル（ｂｅｚｅｌ）を有するようにすることができる。

また、図３（図１４）の実施形態においては、第９トランジスタ及び第９−１トランジスタの出力端子が第２低電圧Ｖｓｓ２と接続するように形成している。これは、Ｑ接続点から発生するディレイ現象によって、ゲート電圧が下がる時間が遅れることを改善する。つまり、さらに低い電圧でＱ接続点の電圧を下げて、ゲート電圧も速やかに低電圧に低くなるようにする。その結果、第２トランジスタＴｒ２のようにゲート電圧出力端子ＯＵＴの電圧をプルダウンさせるトランジスタのサイズを小さくすることができる。このように、ステージに含まれているトランジスタのサイズが減少すれと、各ステージのサイズが減少して、狭いベゼルを有する表示装置を実現することができる。

それだけでなく、第６トランジスタＴｒ６により、次の次段の伝達信号ＣＲによってＱ接続点の電圧が第２低電圧Ｖｓｓ２に低くなるので、Ｑ接続点の電圧がさらに安定化される。但し、図２及び図１３を比較してみれば分かるように、次の次段ステージで信号が入力されなければならないので、ゲート駆動部５００が形成される領域が広くなる面がある。

以上のような特徴を有する図１４の実施形態においても、図５乃至図７に示している図３の実施形態の結果値と類似する結果値を有することと類推される。その理由は、差異点が第６トランジスタＴｒ６以外にはなく、第６トランジスタＴｒ６はプルダウン部５１６を補完する役割を果たすためである。

以下、図１４の変形された実施形態について、図１５乃至図１９を参照して説明する。

図１５乃至図１９は、本発明の他の実施形態によるゲート駆動部のうちの一つのステージを拡大して示した回路図である。

図１５の実施形態は、図１４とは異なり、第９−１トランジスタＴｒ９−１の出力端子が第１電圧入力端子Ｖｉｎ１と接続している点で差がある。

その結果、追加接続された一対のトランジスタＴｒ９、Ｔｒ９−１により、次段ステージの伝達信号ＣＲによって本段ステージのＱ接続点の電圧が第１低電圧Ｖｓｓ１に低くなる。

図１５の実施形態により、第９トランジスタＴｒ９及び第９−１トランジスタＴｒ９−１によってＱ接続点の電圧がさらに低い第２低電圧Ｖｓｓ２に下がらないようにして、Ｑ接続点の電圧が低電圧に下がるのに遅延が発生しうるが、プルダウン部５１６の他のトランジスタによって動作には問題がない。また、図５乃至図７から見られるように、比較例もゲートオン電圧の出力には変化がなく、本実施形態を使用するのに問題はない。

一方、図１６の実施形態は、図１４の実施形態と比較するとき、第１７トランジスタＴｒ１７が除去されている。

図１４の実施形態において、第１７トランジスタＴｒ１７は、次段ステージの伝達信号ＣＲによって本段の伝達信号ＣＲを第２低電圧Ｖｓｓ２に低くする役割を果たす。しかし、インバータの出力（Ｉ接続点の電圧）によって伝達信号ＣＲを第２低電圧に下げる第１１トランジスタＴｒ１１が存在するので、第１７トランジスタＴｒ１７がない図１６の実施形態も使用可能である。

図１６の実施形態は、図１５の実施形態と同様に、第９−１トランジスタＴｒ９−１の出力端子が第１電圧入力端子Ｖｉｎ１と接続されている変形も可能である。

一方、図１７の実施形態は、図１４の実施形態と比較するとき、第１１−１薄膜トランジスタＴｒ１１−１が除去されている。

第１１−１トランジスタＴｒ１１−１は、前段ステージのＩ接続点（インバータ出力）の電圧によって、ゲート電圧出力端子ＯＵＴの電圧を第１低電圧Ｖｓｓ１に変更させる動作を行うトランジスタであって、反転クロックによって生成された前段ステージのインバータ出力でゲート電圧を低電圧に下げる。しかし、ゲート電圧出力を第１低電圧に下げるトランジスタは第２トランジスタＴｒ２及び第３トランジスタＴｒ３も存在するので、削除されても動作するのに問題がない。

図１７の実施形態は、図１５の実施形態と同様に、第９−１トランジスタＴｒ９−１の出力端子が第１電圧入力端子Ｖｉｎ１と接続されているか、または図１６の実施形態と同様に、第１７トランジスタＴｒ１７が除去される変形も可能である。

一方、図１８の実施形態は、図１４の実施形態と比較するとき、第９−１トランジスタＴｒ９−１及び第１０−１トランジスタＴｒ１０−１が除去されている。

つまり、図１４の実施形態において追加接続されている一対のトランジスタを一つのトランジスタに変更した構造である。図１４においては、漏洩電流を減らすために一対のトランジスタＴｒ９、Ｔｒ９−１、Ｔｒ１０、Ｔｒ１０−１を使用したが、必ず一対のトランジスタを要することではなく、一つのトランジスタのチャネルの幅及び長さを利用して、薄膜トランジスタを大きく形成することもできる。一方、実施形態によっては第９−１薄膜トランジスタ及び第１０−１薄膜トランジスタのうちの一つだけが除去されてもよい。

図１８の実施形態は、図１５の実施形態と同様に、第９−１トランジスタＴｒ９−１の出力端子が第１電圧入力端子Ｖｉｎ１と接続されているか、または図１６の実施形態と同様に、第１７トランジスタＴｒ１７が除去されているか、または図１７の実施形態と同様に、第９−１トランジスタＴｒ９−１または第１０−１トランジスタＴｒ１０−１が除去されている変形も可能である。

一方、図１９の実施形態は、図１４の実施形態と比較するとき、インバータ部５１２が第２低電圧Ｖｓｓ２と接続されておらず、第１低電圧Ｖｓｓ１と接続されている。つまり、インバータ部５１２の第８トランジスタＴｒ８及び第１３トランジスタＴｒ１３の出力端子が第２電圧入力端子Ｖｉｎ２と接続されている。図１９の実施形態においては、Ｉ接続点の電圧を第１低電圧Ｖｓｓ１に低くするようになるので、Ｉ接続点の電圧を制御端子に印加を受けるトランジスタが影響を受けることがある。つまり、第１０トランジスタＴｒ１０及び第１０−１トランジスタＴｒ１０−１のトランジスタの制御端子及び出力端子間の電圧差が発生し、漏洩電流が発生しうるが、酸化物半導体を使用しない場合には、漏洩電流の問題がなく、酸化物半導体を使用しても薄膜トランジスタの漏洩電流特性を良好に形成することもでき、図１４に示したように、追加接続された一対のトランジスタを通じて漏洩電流を減らすことも可能である。したがって、図１９の実施形態も使用するのに問題はない。

図１９の実施形態は、図１５の実施形態と同様に、第９−１トランジスタＴｒ９−１の出力端子が第１電圧入力端子Ｖｉｎ１と接続しているか、または図１６の実施形態と同様に、第１７トランジスタＴｒ１７が除去されているか、または図１７の実施形態と同様に、第９−１トランジスタＴｒ９−１または第１０−１トランジスタＴｒ１０−１が除去されているか、または図１８の実施形態と同様に、第８トランジスタＴｒ８及び第１３トランジスタＴｒ１３の出力端子が第２電圧入力端子Ｖｉｎ２と接続されている変形も可能である。

以上のトランジスタは、酸化物半導体を含むか、または非晶質シリコンまたは多結晶シリコンを含んでもよい。

一方、以上では２個のクロック信号ＣＫＶ、ＣＫＶＢを使用する表示装置を基準に説明した。

しかし、４個のクロック信号（即ち、二対のクロック信号）を使用してもよく、それ以上の個数のクロック信号を使用する表示装置を形成することも可能である。

以下、図２０及び図２１を参照して、４個のクロック信号（つまり、二対のクロック信号）を使用する表示装置について説明する。

図２０は、本発明の他の実施形態による表示装置の平面図であり、図２１は、図２０の実施形態で使用されたクロック信号の波形図である。

図２０を参照すれば、本発明の実施形態による表示パネル１００は、画像を表示する表示領域３００、及び表示領域３００のゲート線にゲート電圧を印加する一対のゲート駆動部５００−１、５００−２を含む。一方、表示領域３００のデータ線は、表示パネル１００に付着されたフレキシブルプリント回路膜（ＦＰＣ；ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）４５０などのフィルムの上に形成されたデータドライバＩＣ４６０からデータ電圧が印加される。一方、ゲート駆動部５００−１、５００−２及びデータドライバＩＣ４６０は信号制御部６００によって制御される。フレキシブルプリント回路膜４５０などのフィルムの外側には、プリント回路基板（ＰＣＢ；ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）が形成されて、信号制御部６００からの信号をデータドライバＩＣ４６０及びゲート駆動部５００−１、５００−２に伝達する。信号制御部６００から提供される信号として、第１クロック信号ＣＫＶ１、第２クロック信号ＣＫＶＢ１、第３クロック信号ＣＫＶ２、第４クロック信号ＣＫＶＢ２、スキャン開示信号ＳＴＶＰ１、ＳＴＶＰ２などの信号と、特定レベルの低電圧Ｖｓｓ１、Ｖｓｓ２を提供する信号を含む。実施形態によっては低電圧を一種類だけ有してもよい。ここで、第１クロック信号ＣＫＶ１、第２クロック信号ＣＫＶＢ１、第３クロック信号ＣＫＶ２、及び第４クロック信号ＣＫＶＢ２の関係は、図２１に示したような位相差を有してもよい。

表示領域３００は、液晶表示パネルである場合には、薄膜トランジスタＴｒｓｗ、液晶キャパシタＣｌｃ、及び維持キャパシタＣｓｔなどを含み、図２０では液晶表示パネルを例として挙げて示している。一方、有機発光表示パネルでは薄膜トランジスタ、及び有機発光ダイオードを含み、その他の表示パネルでは薄膜トランジスタなどの素子を含んで表示領域３００を形成する。本発明は、液晶表示パネルに限定されないが、明確に説明するために、以下では液晶表示パネルを例として挙げて説明する。

表示領域３００には、多数のゲート線Ｇ１〜Ｇｎ及び多数のデータ線Ｄ１〜Ｄｍを含み、多数のゲート線Ｇ１〜Ｇｎ及び多数のデータ線Ｄ１〜Ｄｍは絶縁して交差している。

各画素ＰＸには、薄膜トランジスタＴｒｓｗ、液晶キャパシタＣｌｃ、及び維持キャパシタＣｓｔを含む。薄膜トランジスタＴｒｓｗの制御端子は一つのゲート線に接続され、薄膜トランジスタＴｒｓｗの入力端子は一つのデータ線に接続され、薄膜トランジスタＴｒｓｗの出力端子は液晶キャパシタＣｌｃの一側端子及び維持キャパシタＣｓｔの一側端子に接続される。液晶キャパシタＣｌｃの他側端子は共通電極に接続され、維持キャパシタＣｓｔの他側端子は信号制御部６００から印加される維持電圧Ｖｃｓｔが印加される。液晶表示パネルの画素ＰＸの構造も多様な実施形態が存在し、図２０に示した画素ＰＸの基本構造から追加構成を有する画素ＰＸも本発明を適用することができる。

多数のデータ線Ｄ１〜Ｄｍは、データドライバＩＣ４６０からデータ電圧が印加され、多数のゲート線Ｇ１〜Ｇｎは、ゲート駆動部５００−１、５００−２からゲート電圧が印加される。つまり、多数のゲート線Ｇ１〜Ｇｎは、奇数行のゲート線と偶数行のゲート線に区分され、奇数行のゲート線は第１ゲート駆動部５００−１に接続され、偶数行のゲート線は第２ゲート駆動部５００−２に接続されている。

データドライバＩＣ４６０は、表示パネル１００の上側または下側に形成されて、縦方向に延長されたデータ線Ｄ１〜Ｄｍと接続しているので、図２０の実施形態においては、データドライバＩＣ４６０が表示パネル１００の上側に位置する実施形態を示している。

第１ゲート駆動部５００−１は、第１クロック信号ＣＫＶ１、第２クロック信号ＣＫＶＢ１、第１スキャン開示信号ＳＴＶＰ１、及びゲートオフ電圧に準ずる第１低電圧Ｖｓｓ１と、ゲートオフ電圧より低い第２低電圧Ｖｓｓ２の印加を受けて、ゲート電圧（ゲートオン電圧及びゲートオフ電圧）を生成し、奇数行のゲート線に順次にゲートオン電圧を印加する。

第２ゲート駆動部５００−２は、第３クロック信号ＣＫＶ２、第４クロック信号ＣＫＶＢ２、第２スキャン開示信号ＳＴＶＰ２、及びゲートオフ電圧に準ずる第１低電圧Ｖｓｓ１と、ゲートオフ電圧より低い第２低電圧Ｖｓｓ２の印加を受けて、ゲート電圧（ゲートオン電圧及びゲートオフ電圧）を生成し、偶数行のゲート線に順次にゲートオン電圧を印加する。

図２１に示したように、本実施形態において、第１クロック信号ＣＫＶ１と第２クロック信号ＣＫＶＢ１は位相差が１８０度であり、第３クロック信号ＣＫＶ２と第４クロック信号ＣＫＶＢ２は位相差が１８０度である。また、第１クロック信号ＣＫＶ１と第３クロック信号ＣＫＶ２との位相差（図２１のＴｄ）は、実施形態によって多様でありうるが、本実施形態では９０度の位相差を有する。

図２１に示しているように、第１ないし第４クロック信号の位相関係においては、奇数行のゲート線と偶数行のゲート線のうち互いに隣接するゲート線間にはゲートオン電圧が印加される区間が一部重なってもよい。このとき、データ電圧が、隣接する二行の画素に全て印加されてもよいが、当該データ電圧は、二行の画素のうち一行の画素（前段行の画素）に印加される電圧であり、それ以外の行の画素（後端行の画素）はプリーチャージ（ｐｒｅ−ｃｈａｒｇｅ）されてもよい。

ゲート駆動部５００−１、５００−２に印加されるクロック信号ＣＫＶ１、ＣＫＶＢ１、ＣＫＶ２、ＣＫＶＢ２、スキャン開示信号ＳＴＶＰ１、ＳＴＶＰ２、第１低電圧Ｖｓｓ１及び第２低電圧Ｖｓｓ２は、図２０に示したように、データドライバＩＣ４６０が位置するフレキシブルプリント回路膜４５０のうち、ゲート駆動部５００−１、５００−２と最も近いフレキシブルプリント回路膜４５０を通じてゲート駆動部５００−１、５００−２にそれぞれ印加される。このような信号は、外部または信号制御部６００からプリント回路基板４００を通じてフレキシブルプリント回路膜４５０などのフイルムに伝達される。

以上、表示装置の全体的な構造について説明した。

図２０で使用されている第１ゲート駆動部５００−１及び第２ゲート駆動部５００−２の構造は、図２または図１３の構造を有してもよいが、各ステージは、図３、図８乃至図１２、及び図１４乃至図１９の構造を有してもよい。また、その他の本発明に対応する構造を有してもよい。

以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されることではなく、請求の範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。

１００ 表示パネル
３００ 表示領域
４００ プリント回路基板
４５０ フレキシブルプリント回路膜
４６０ データドライバＩＣ
５００ ゲート駆動部
５１１ 入力部
５１２ インバータ部
５１３ 伝達信号生成部
５１４ 出力部
５１５ ノイズ除去部
５１６ プルダウン部
６００ 信号制御部

Claims (13)

1. ゲート線及びデータ線を含む表示領域、及び
   ゲート線の一端に接続し、複数のステージを含み、基板上に集積されてゲート電圧を出力し、前記ステージは、インバータ部、出力部を含むゲート駆動部を含み、
   前記出力部は、第１トランジスタ及び第１キャパシタを含み、
   前記第１トランジスタの入力端子は、クロック信号が印加され、制御端子はゲート電圧を出力するゲート電圧出力端子と直接的又は間接的に接続されているＱ接続点と接続されており、出力端子は、ゲート電圧出力端子と接続されてゲート電圧が出力され、
   前記インバータの出力電圧のうちの低電圧は、前記出力部によって出力されるゲート電圧の低電圧より低い第２低電圧を有する表示装置。
2. 前記インバータ部は、少なくとも二つのトランジスタを含み、
   前記少なくとも二つのトランジスタが前記第２低電圧と接続されている、請求項１に記載の表示装置。
3. 前記ステージは、制御端子は前記インバータの前記出力電圧の印加を受け、入力端子は前記Ｑ接続点に接続されており、出力端子は前記第２低電圧と接続されている、少なくとも一対のトランジスタを含むノイズ除去部をさらに含む、請求項２に記載の表示装置。
4. 前記ステージは、制御端子は次段ステージの出力の印加を受け、入力端子は前記Ｑ接続点に接続されており、出力端子は前記第２低電圧と接続されている、少なくとも一対のトランジスタを含むプルダウン部をさらに含む、請求項３に記載の表示装置。
5. 前記ノイズ除去部は、制御端子は前段ステージの前記インバータの前記出力電圧の印加を受け、入力端子は前記ゲート電圧出力端子と接続されており、出力端子は前記ゲート電圧の低電圧と接続されている、少なくとも一つのトランジスタをさらに含む、請求項４に記載の表示装置。
6. 前記ステージは、入力端子は前記クロック信号が印加され、制御端子は前記Ｑ接続点と接続されており、出力端子は伝達信号出力端子と接続されて伝達信号が出力される、少なくとも一つのトランジスタを含む伝達信号生成部をさらに含む、請求項５に記載の表示装置。
7. 前記プルダウン部は、制御端子は前記次段ステージの出力の印加を受け、入力端子は前記伝達信号出力端子と接続されており、前記出力端子は前記第２低電圧と接続されている、少なくとも一つのトランジスタをさらに含む、請求項６に記載の表示装置。
8. 前記プルダウン部は、次の次段前記ステージの出力の印加を受け、入力端子は前記Ｑ接続点と接続されており、出力端子は前記第２低電圧と接続されている、少なくとも一つのトランジスタをさらに含む、請求項７に記載の表示装置。
9. 前記トランジスタは全て酸化物半導体を含む、請求項８に記載の表示装置。
10. 前記ステージは、制御端子は次段ステージの出力の印加を受け、入力端子は前記Ｑ接続点に接続されており、出力端子は前記ゲート電圧の低電圧と接続されている、少なくとも一対のトランジスタを含むプルダウン部をさらに含む、請求項３に記載の表示装置。
11. 前記ステージは、制御端子は次段ステージの出力の印加を受け、入力端子は前記Ｑ接続点に接続されており、出力端子は前記第２低電圧と接続されている、少なくとも一つのトランジスタを含むプルダウン部をさらに含む、請求項３に記載の表示装置。
12. 前記ステージは、制御端子は次段ステージの出力の印加を受け、入力端子は前記Ｑ接続点に接続されており、出力端子は前記ゲート電圧の低電圧と接続されている、少なくとも一つのトランジスタを含むプルダウン部をさらに含む、請求項３に記載の表示装置。
13. 前記ステージは、制御端子は前記インバータの前記出力電圧の印加を受け、入力端子は前記Ｑ接続点に接続されており、出力端子は、前記第２低電圧と接続されている、少なくとも一つのトランジスタを含むノイズ除去部をさらに含む、請求項２に記載の表示装置。

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