KR20070079489A - 구동 장치 및 이를 포함하는 액정 표시 장치 - Google Patents

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KR20070079489A
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강승재
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삼성전자주식회사
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Abstract

고온의 환경에서 발생되는 게이트 신호의 리플을 억제하여 누설 전류에 의한 게이트 구동부의 오동작을 방지할 수 있는 구동 장치 및 이를 포함하는 액정 표시 장치가 제공된다. 구동 장치는, 게이트 온 전압 및 게이트 오프 전압의 조합으로 이루어져, 게이트 라인의 턴온 및 턴 오프를 제어하는 제1 및 제2 게이트 클럭 신호를 생성하는 전압 생성부와, 전압 생성부로부터 제공되는 제1 및 제2 게이트 클럭 신호의 조합으로 형성된 게이트 신호를 표시 패널의 게이트선에 제공하는 게이트 구동부로서, 고온에서 발생하는 게이트 신호의 하측 리플(ripple) 신호를 억제하는 게이트 구동부를 포함한다.
액정 표시 장치, 리플 제어부, NMOS

Description

구동 장치 및 이를 포함하는 액정 표시 장치{Driving apparatus and liquid crystal display including the same}
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다
도 3은 본 발명의 일 실시예에 따른 게이트 구동부의 블록도이다.
도 4는 도 3에 도시한 시프트 레지스터의 회로도이다.
도 5는 도 4의 시프트 레지스터의 타이밍도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 액정 표시 장치 100: 제1 표시판
150: 액정층 191: 화소 전극
200: 제2 표시판 230: 컬러 필터
270: 공통 전극 300: 액정 패널
400: 게이트 구동부 500: 데이터 구동부
600: 타이밍 제어부 700: 전압 생성부
800: 계조 전압 생성부
본 발명은 구동 장치 및 이를 포함하는 액정 표시 장치에 관한 것으로, 보다 상세하게는 게이트 신호의 상/하 리플 신호를 감소시키는 구동 장치 및 이를 포함하는 액정 표시 장치에 관한 것이다.
근래 들어 액정 표시 장치가 디스플레이 수단으로 각광받고 있다.
액정 표시 장치는 두 표시판 사이에 주입되어 있는 이방성 유전율을 가지는 액정 물질에 전계(electric field)를 인가하고, 이 전계의 세기를 조절하여 표시판에 투과되는 빛의 양을 조절함으로써 원하는 화상 신호를 얻는 표시 장치이다.
이러한 액정 표시 장치는 구조 및 공정의 단순화를 위해 액정 패널 상에 게이트 구동부가 회로 형태로 집적되어 형성된다. 이러한 게이트 구동부는 액정 패널의 게이트선에 연결되어 인쇄 회로 기판으로부터 제공된 게이트 온 전압과 오프 전압의 조합으로 형성된 게이트 클럭 신호를 전달한다.
또한 게이트 구동부는 시프트 레지스터가 다수개 연결된 구조로 형성될 수 있으며, 이러한 시프트 레지스터는 다수의 MOS 트랜지스터로 구성된다.
여기서 액정 표시 장치의 고온/고습에 대한 신뢰성 평가 시, 시프트 레지스터의 특정 트랜지스터에서 불량이 발생하게 되며, 이러한 불량으로 인해 출력되는 게이트 신호에 상/하로 리플(ripple) 신호가 발생하게 된다. 또한 이러한 상/하 리플 신호로 인해 출력되는 게이트 신호는 누설 전류를 발생하게 되며, 이로 인해 게이트 구동부가 오동작하여 액정 표시 장치의 불량으로 나타나게 된다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 신호의 상/하 리플 신호를 감소시키는 구동 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 이러한 구동 장치를 포함하는 액정 표시 장치를 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 구동 장치는, 게이트 온 전압 및 게이트 오프 전압의 조합으로 이루어져, 게이트 라인의 턴온 및 턴 오프를 제어하는 제1 및 제2 게이트 클럭 신호를 생성하는 전압 생성부와, 전압 생성부로부터 제공되는 제1 및 제2 게이트 클럭 신호의 조합으로 형성된 게이트 신호를 표시 패널의 게이트선에 제공하는 게이트 구동부로서, 고온에서 발생하는 게이트 신호의 하측 리플(ripple) 신호를 억제하는 게이트 구동부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 이러한 구동 장치를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 일 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 액정 표시 장치는 액정 패널(300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 이들을 제어하는 타이밍 제어부(600) 및 전압 생성부(700)를 포함한다.
액정 패널(300)은 등가 회로로 볼 때 다수의 표시 신호선(G1 - Gn, D1 -Dm)과 이에 연결되어 있으며, 매트릭스(matrix) 형태로 배열된 다수의 단위 화소(pixel)를 포함한다. 또한 액정 패널(300)은 액정 패널(300) 상에 회로 형태로 집적되어 형성된 게이트 구동부(400)를 포함한다.
여기서, 표시 신호선(G1 - Gn, D1 - Dm)은 게이트 신호를 전달하는 다수의 게이트 라인(G1 - Gn)과 데이터 신호를 전달하는 데이터 라인(D1 - Dm)을 포함한 다. 게이트 라인(G1 - Gn)은 행방향으로 뻗어 있으며 서로가 거의 평행하고 데이터 라인(D1 - Dm)은 열방향으로 뻗어 있으며 서로가 거의 평행하다.
각 단위 화소는 표시 신호선(G1 - Gn, D1 - Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 커패시터(liquid crystal capacitor)(Clc) 및 유지 커패시터(storage capacitor)(Cst)를 포함한다. 유지 커패시터(Cst)는 필요에 따라 생략할 수 있다.
스위칭 소자(Q)는 제1 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트 라인(G1 - Gn) 및 데이터 라인(D1 - Dm)에 연결되어 있으며, 출력 단자는 액정 커패시터(Clc) 및 유지 커패시터(Cst)에 연결되어 있다.
액정 커패시터(Clc)는 제1 표시판(100)의 화소 전극(191)과 제2 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(191, 270) 사이의 액정층(150)은 유전체로서 기능한다. 화소 전극(191)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 제2 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 제1 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(191, 270)이 모두 선형 또는 막대형으로 만들어진다.
유지 커패시터(Cst)는 제1 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(191)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 등의 정해진 전압이 인가된다(독립 배선 방식). 그러나, 유지 커패시터(Cst)는 화소 전극(191)이 절연체를 매개로 바로 위의 전단 게이트 라인과 중첩되 어 이루어질 수 있다(전단 게이트 방식).
한편, 색 표시를 구현하기 위해서는 각 단위 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(191)에 대응하는 영역에 적색, 녹색, 또는 청색의 컬러 필터(230)를 구비함으로써 가능하다. 도 2에서 컬러 필터(230)는 제2 표시판(200)의 해당 영역에 형성되어 있지만 이와는 달리 제1 표시판(100)의 화소 전극(191) 위 또는 아래에 형성할 수도 있다.
액정 패널(300)의 제1 표시판 및 제2 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착된다.
계조 전압 생성부(800)는 단위 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성할 수 있다. 즉, 두 벌 중 한 벌은 정극성 전압이고, 다른 한 벌은 부극성 전압이 된다. 정극성 전압과 부극성 전압은 공통 전압(Vcom)에 대해 데이터 전압의 극성이 반대인 전압을 의미하며, 반전 구동시 교대하여 액정 패널에 각각 제공된다.
게이트 구동부(400)는 액정 패널(300) 상에 회로 형태로 집적되어 배치되고, 각각의 게이트 라인(G1 - Gn)과 연결되어 있으며, 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 클럭 신호를 게이트 라인(G1 - Gn)에 인가한다.
데이터 구동부(500)는 액정 패널(300)의 데이터 라인(D1 - Dm)에 연결되어 있으며, 계조 전압 생성부(800)로부터 제공된 전압에 기초하여 다수의 계조 전압을 생성하고, 생성된 계조 전압을 선택하여 데이터 신호로서 단위 화소에 인가하며 통 상 다수의 집적 회로로 이루어진다.
타이밍 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 게이트 구동부(400) 및 데이터 구동부(500)에 제공한다.
전압 생성부(700)는 다수의 구동 전압을 생성한다. 예를 들어, 구동 전압 발생 회로(미도시)는 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 제1 및 제2 게이트 클럭 신호(CKV1, CKV2) 및 공통 전압(Vcom)을 생성한다. 여기에서, 게이트 클럭 신호(CKV1, CKV2)는 스위칭 소자를 구동할 수 있도록 하이 레벨인 경우에는 게이트 온 전압(Von)이고, 로우 레벨인 경우에는 게이트 오프 전압(Voff)을 의미한다.
이하에서 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.
타이밍 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클럭(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 타이밍 제어부(600)는 입력 제어 신호를 기초로 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성하고 영상 신호(R, G, B)를 액정 패널(300)의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 제공하고 데이터 제어 신호(CONT2)와 처리한 영상 신호(R', G', B')는 데이터 구동부(500)로 제공한다.
여기서, 게이트 제어 신호(CONT1)는 게이트 온 전압(Von) 구간의 출력 시작 을 지시하는 수직 동기 시작 신호(STV), 게이트 온 전압(Von)의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.
데이터 제어 신호(CONT2)는 영상 데이터(R', G', B')의 입력 시작을 지시하는 수평 동기 시작 신호(STH)와 데이터 라인(D1 - Dm)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 '공통 전압에 대한 데이터 전압의 극성'을 줄여 '데이터 전압의 극성'이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클럭 신호(HCLK) 등을 포함한다.
데이터 구동부(500)는 타이밍 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 단위 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력받고, 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환한다.
게이트 구동부(400)는 타이밍 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트 라인(G1 - Gn)에 인가하여 이 게이트 라인(G1 - Gn)에 연결된 스위칭 소자(Q)를 턴온시킨다.
하나의 게이트 라인(G1 - Gn)에 게이트 온 전압(Von)이 인가되어 이에 연결된 한 행의 스위칭 소자(Q)가 턴온되어 있는 동안[이 기간을 '1H' 또는 '1 수평 주기(horizontal period)'이라고 함], 데이터 구동부(500)는 각 데이터 전압을 해당 데이터 라인(D1 - Dm)에 공급한다. 데이터 라인(D1 - Dm)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 단위 화소에 인가된다.
액정 분자들은 화소 전극(191)과 공통 전극(270)이 생성하는 전기장의 변화 에 따라 그 배열을 바꾸고 이에 따라 액정층(150)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 제1 표시판 및 제2 표시판(100, 200)에 부착된 편광자(도시하지 않음)에 의하여 빛의 투과율 변화로 나타난다.
이러한 방식으로, 한 프레임(frame) 동안 모든 게이트 라인(G1 - Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 단위 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 단위 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다('프레임 반전'). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터 라인을 통하여 흐르는 데이터 전압의 극성이 바뀌거나('라인 반전'), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다('도트 반전').
그러면 본 발명의 일 실시예에 따른 게이트 구동부의 구조와 동작에 대하여 도 3 내지 도 5를 참조하여 좀더 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동부의 블록도이다.
도 3을 참조하면, 게이트 구동부(400)는 액정 패널의 게이트 라인에 N개의 게이트 신호(G_OUT1 ~ G_OUTN)를 출력하는 N개의 시프트 레지스터(S/R1 ~ S/RN)와 더미 게이트 신호를 출력하는 하나의 더미 시프트 레지스터(미도시)를 구비한다. 이러한 N개의 시프트 레지스터(S/R1 ~ S/RN)와 하나의 더미 시프트 레지스터는 회로 형태로 집적되어 액정 패널 상에 형성된다. 다시 말하면, 별도의 게이트 구동 칩을 구비하여 기판에 탑재하여 사용하는 것이 아니라 액정 패널을 형성하면서 같이 형성할 수 있다.
또한 N개의 시프트 레지스터(S/R1 ~ S/RN)와 하나의 더미 시프트 레지스터는 제1 및 제2 클럭단(CK1, CK2), 제1 및 제2 입력단(IN1, IN2), 출력단(OUT) 및 캐리 출력단(CR)을 포함한다. 여기서 제1 및 제2 클럭단(CK1, CK2)은 외부로부터 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)를 제공받는다. 또한 제1 입력단(IN1)은 전(前)단의 시프트 레지스터에서 캐리 출력을 입력받고, 제2 입력단(IN2)은 후(後)단의 시프트 레지스터에서 게이트 신호 출력을 입력 받는다. 출력단(OUT)은 게이트 신호(G_OUT1 ~ G_OUTN)를 출력한다.
이러한 게이트 구동부(400)의 동작을 살펴보면 다음과 같다.
우선 게이트 구동부(400)의 제1 시프트 레지스터(S/R1)는 제1 클럭단(CK1)에 제1 게이트 클럭 신호(CKV1), 제2 클럭단(CK2)에 제2 게이트 클럭 신호(CKV2)를 제공받는다. 여기서 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)는 스위칭 소자를 구동할 수 있도록 하이 레벨인 경우에는 게이트 온 전압(Von)이고, 로우 레벨인 경우에는 게이트 오프 전압(Voff)을 의미한다.
또한 제1 시프트 레지스터(S/R1)는 제1 입력단(IN1)으로 수직 동기 시작 신호(STV)를 제공받고, 제2 입력단(IN2)으로 제2 시프트 레지스터(S/R2)의 출력을 입력받아 액정 패널의 첫번째 게이트 라인에 제공되는 제1 게이트 신호(G_OUT1)를 출 력한다. 여기서 제1 시프트 레지스터(S/R1)은 제1 게이트 클럭 신호(CKV1)를 입력받아 캐리 출력단(CR)을 통해 캐리 신호를 출력한다.
계속해서 제2 시프트 레지스터(S/R2)는 제1 클럭단(CK1)에 제2 게이트 클럭 신호(CKV2), 제2 클럭단(CK2)에 제1 게이트 출력 신호(CKV1)를 제공받는다. 또한 제1 입력단(IN1)으로 제1 시프트 레지스터(S/R1)의 캐리 신호를 입력받고, 제2 입력단(IN2)으로 제3 시프트 레지스터(S/R3)의 출력을 입력받아 액정 패널의 두번째 게이트 라인에 제공되는 제2 게이트 신호(G_OUT2)를 출력한다. 마찬가지로 제2 시프트 레지스터(S/R2)는 제2 게이트 클럭 신호(CKV2)를 입력받아 캐리 출력단(CR)을 통해 캐리 신호를 출력한다.
상기와 같은 동일 방법으로, 게이트 구동부(400)의 제N 시프트 레지스터(S/RN)는 제1 클럭단(CK1) 또는 제2 클럭단(CK2)을 통해 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)를, 제1 입력단(IN1)을 통해 제(N-1) 시프트 레지스터(S/R(N-1))의 캐리 신호를, 제2 입력단(IN2)을 통해 더미 시프트 레지스터의 출력을 입력받아 액정 패널의 N번째 게이트 라인에 제공되는 제N 게이트 신호(G_OUTN)를 출력한다.
여기서 각각의 시프트 레지스터(S/R1 ~ S/RN)에는 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)가 서로 번갈아 입력된다. 또한 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)는 서로 위상이 반대인 신호이다.
이하 도 4를 참조하여 도 3에 도시한 시프트 레지스터를 상세히 설명한다.
도 4는 도 3에 도시한 시프트 레지스터의 회로도이다. 설명의 편의를 위하여 도 3의 다수의 시프트 레지스터 중 제N 시프트 레지스터를 예로 들어 설명한다.
도 4를 참조하면, 게이트 구동부의 시프트 레지스터(S/RN)는 입력부(410), 출력부(420), 풀-업 구동부(430), 신호 생성부(440), 풀-다운 구동부(450) 및 리플 제어부(460)를 포함한다.
입력부(410)는 드레인과 게이트가 공통으로 연결되어 전(前)단의 시프트 레지스터, 즉 제(N-1) 시프트 레지스터의 제1 캐리 신호(CR[N-1])를 입력받는 MOS 트랜지스터(T4), 예를 들어 NMOS 트랜지스터를 포함하며, 제1 캐리 신호(CR[N-1])에 따라 소스를 통하여 제1 제어 신호(CNTR1)를 출력한다. 여기서 제1 캐리 신호(CR[N-1])는 제(N-1) 시프트 레지스터의 게이트 신호와 동일한 신호인 것이 바람직하며, 제1 제어 신호(CNTR1)는 게이트 신호가 발생될 수 있도록 하는 트리거(Trigger) 신호이다.
풀-업 구동부(430)는 드레인을 통하여 제1 게이트 클럭 신호(CKV1)를 입력 받아 소스를 통하여 출력하는 한쌍의 MOS 트랜지스터(T7, T12)를 포함한다. 여기서 첫번째 MOS 트랜지스터(T7)의 게이트는 소스와 연결되며, 두번째 MOS 트랜지스터(T12)의 게이트는 제1 및 제2 커패시터(C1, C2)를 통하여 각각 드레인 및 소스와 연결되어 있다.
신호 생성부(440)는 드레인에 제1 게이트 클럭 신호(CKV1)가 입력되고, 게이 트가 입력부(410)의 출력에 연결되어 제1 제어 신호(CNTR1)를 제공받는다. 또한 신호 생성부(440)의 게이트와 소스가 제3 커패시터(C3)에 의해 서로 연결되며, 제1 제어 신호(CNTR1) 및 제1 게이트 클럭 신호(CKV1)에 따라 제2 캐리 신호(CR[N])를 출력한다. 이러한 신호 생성부(440)는 예를 들어 NMOS 트랜지스터(T15)로 구성될 수 있다.
출력부(420)는 게이트가 입력부(410)의 출력과 연결되어 제1 제어 신호(CNTR1)를 제공받으며, 드레인에 제1 게이트 클럭 신호(CKV1)가 입력된다. 또한 출력부(420)의 게이트와 소스는 제4 커패시터(C4)에 의해 서로 연결되며, 제1 제어 신호(CNTR1) 및 제1 게이트 클럭 신호(CKV1)에 따라 게이트 신호(OUT[N])를 출력한다. 이러한 출력부(420)은 예를 들어 NMOS 트랜지스터(T1)으로 구성될 수 있다.
풀-다운 구동부(450)는 전(前)단의 시프트 레지스터, 즉 제(N-1) 시프트 레지스터의 제1 캐리 신호(CR[N-1])와 저전위 레벨(Vss) 사이에 직렬로 연결되어 있는 세개의 NMOS 트랜지스터(T5, T10, T11), 입력부(410)의 출력과 저전위 레벨(VSS) 사이에 병렬로 연결되어 있는 한쌍의 NMOS 트랜지스터(T6, T9), 풀-업 구동부(430)의 두 MOS 트랜지스터(T7, T12)의 출력과 저전위 레벨(Vss) 사이에 각각 연결되어 있는 한쌍의 NMOS 트랜지스터(T8, T13) 및 출력부(420)의 출력과 저전위 레벨(Vss) 사이에 병렬로 연결되어 있는 한쌍의 NMOS 트랜지스터(T2, T3)를 포함한다.
여기서 제(N-1) 시프트 레지스터의 제1 캐리 신호(CR[N-1])와 저전위 레벨(Vss) 사이에 직렬로 연결되어 있는 세개의 NMOS 트랜지스터(T5, T10, T11) 중 두 개의 NMOS 트랜지스터(T5, T11)의 게이트에는 제2 게이트 클럭 신호(CKV2)가 입력되며, 나머지 NMOS 트랜지스터(T10)의 게이트에는 제1 게이트 클럭 신호(CKV1)가 입력된다. 또한 두개의 NMOS 트랜지스터(T10, T11) 사이의 노드는 입력부(410)의 출력에 연결되어 있고, 두개의 NMOS 트랜지스터(T5, T10) 사이의 노드는 출력부(420)의 출력에 연결되어 있다. 여기서 제1 캐리 신호(CR[N-1])와 연결되고 게이트로 제2 게이트 클럭 신호(CKV2)가 입력되는 NMOS 트랜지스터(T11)에 의해 제(N-1) 시프트 레지스터의 게이트 신호(OUT[N-1]), 즉 제1 캐리 신호(CR[N-1])와 제N 시프트 레지스터로부터 출력되는 게이트 신호(OUT[N])에서 발생하는 상측 리플(ripple)을 억제하여 감소시키는 역할을 한다.
또한 입력부(410)의 출력과 저전위 레벨(Vss) 사이에 병렬로 연결되어 있는 한쌍의 NMOS 트랜지스터(T6, T9)의 게이트에는 각각 더미 스테이지의 게이트 신호(OUT[DUM]) 및 후(後)단의 시프트 레지스터, 즉 제(N+1) 시프트 레지스터의 게이트 신호(OUT[N+1])가 입력된다.
또한 풀-업 구동부(430)의 두 MOS 트랜지스터(T7, T12)의 출력과 저전위 레벨(Vss) 사이에 각각 연결되어 있는 한쌍의 NMOS 트랜지스터(T8, T13)의 게이트는 출력부(420)의 출력에 공통으로 연결되어 있다.
또한 출력부(420)의 출력과 저전위 레벨(Vss) 사이에 병렬로 연결되어 있는 한쌍의 NMOS 트랜지스터(T2, T3) 중 하나의 NMOS 트랜지스터(T3)의 게이트는 풀-업 구동부(430)의 MOS 트랜지스터(T7)의 출력에 연결되며, 나머지 NMOS 트랜지스터(T2)의 게이트에는 제(N+1) 시프트 레지스터의 게이트 신호(OUT[N+1])가 입력된다.
리플 제어부(460)는 입력부(410)와 풀-다운 구동부(450) 사이에 위치하여 제(N-1) 시프트 레지스터의 게이트 신호(OUT[N-1]), 즉 제1 캐리 신호(CR[N-1])와, 출력부(420)로부터 출력되는 게이트 신호(OUT[N])에서 발생하는 하측 리플(ripple)을 억제하여 감소시키는 역할을 한다. 여기서 리플 제어부(460)의 게이트에는 제1 게이트 클럭 신호(CKV1)가 입력되며, 드레인은 입력부(410)의 게이트와 연결되어 제1 캐리 신호(CR[N-1])를 입력받는다. 또한 리플 제어부(460)의 소스는 입력부(410)의 출력과 연결된다. 이러한 리플 제어부(460)는 예를 들어 NMOS 트랜지스터(T)로 구성할 수 있다.
이하 도 5를 참조하여 이러한 리플 제어부의 동작에 대해 상세히 설명한다.
도 5는 도 4의 시프트 레지스터의 타이밍도이다.
도 5를 참조하면, 제1 게이트 클럭 신호(CKV1)와 제2 게이트 클럭 신호(CKV2)는 시간축(t) 상에서 서로 다른 위상을 가진다. 다시 말하면, 제1 게이트 클럭 신호(CKV1)는 시간 t0~t1, 시간 t2~t3 및 시간 t4~t5의 시간 동안에 하이(high)의 값을 가지며, 제2 게이트 클럭 신호(CKV2)는 시간 t1~t2, 시간 t3~t4 및 시간 t5~t6의 시간 동안에 하이(high)의 값을 갖는다. 이러한 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)는 예를 들어 -12V의 로우(row) 값과 20V의 하이 값을 갖는다.
제1 캐리 신호(CR[N-1]), 즉 전단의 시프트 레지스터에서 생성된 게이트 신호는 제2 게이트 클럭 신호(CKV2)가 하이일 때 입력부로 제공되며, 이때 입력부는 시간 t1~t3의 시간 동안 하이(high)인 제1 제어 신호(CNTR1)를 생성한다.
여기서 제1 캐리 신호(CR[N-1])에서는 소정의 상/하 리플 신호(hr2, rr2)가 생성된다. 이때 고온의 환경에서는 이러한 상/하 리플 신호(hr2, rr2)가 더 크게 발생하며, 이러한 상/하 리플 신호(hr1, rr1)는 출력되는 게이트 신호(OUT[N])에 영향을 주어 게이트 구동부의 오동작을 발생시킨다.
좀 더 상세히 설명하면, 제2 게이트 클럭 신호(CKV2)가 하이인 구간, 예를 들어 시간 t1~t2의 시간 동안 제1 캐리 신호(CR[N-1])는 하이가 된다.
고온의 환경에서 제1 캐리 신호(CR[N-1])는 제1 게이트 클럭 신호(CKV1)가 하이인 구간, 예를 들어 시간 t2~t3 및 시간 t4~t5의 시간 동안 제1 게이트 클럭 신호(CKV1)와 동기되어 제1 캐리 신호(CR[N-1])의 하측으로 하측 리플 신호(rr1)가 발생되고, 제2 게이트 클럭 신호(CKV2)가 하이인 구간, 예를 들어 시간 t3~t4 및 시간 t5~t6의 시간 동안 제2 게이트 클럭 신호(CKV2)와 동기되어 제1 캐리 신호(CR[N-1])의 상측으로 상측 리플 신호(hr1)가 발생된다.
여기서 제1 캐리 신호(CR[N-1])의 상측 리플 신호(hr1)를 감소시키기 위해 제1 캐리 신호(CR[N-1])의 입력단과 연결되며, 제2 게이트 클럭 신호(CKV2)에 의해 동작되는 풀-다운 구동부가 이용되며, 이때 풀-다운 구동부는 제1 캐리 신호(CR[N-1])의 상측 리플 신호(hr1)와 반대의 위상을 가지는 제1 제어 신호(CNTR1)의 리플 신호를 생성한다. 다시 말하면, 제1 제어 신호(CNTR1)는 시간 t3~t4, 시간 t5~t6의 시간 동안 발생되는 하측 리플 신호(rr3)를 포함하며, 이러한 제1 제어 신호 (CNTR1)의 하측 리플 신호(rr3)는 제1 캐리 신호(CR[N-1])의 상측 리플 신호(hr1)와 서로 상쇄되어 결과적으로 제1 캐리 신호(CR[N-1])의 상측 리플 신호(hr1)가 감소되게 된다.
또한 제1 캐리 신호(CR[N-1])의 하측 리플 신호(rr1)를 감소시키기 위해 제1 캐리 신호(CR[N-1])의 입력단과 연결되며, 제1 게이트 클럭 신호(CKV1)에 의해 동작되는 리플 제어부가 이용되며, 이때 리플 제어부는 제1 캐리 신호(CR[N-1])의 하측 리플 신호(rr1)와 반대의 위상을 가지는 제1 제어 신호(CNTR1)의 리플 신호를 생성한다. 다시 말하면, 제1 제어 신호(CNTR1)는 시간 t4~t5의 시간 동안 발생되는 상측 리플 신호(hr3)를 포함하며, 이러한 제1 제어 신호(CNTR1)의 상측 리플 신호(hr3)는 제1 캐리 신호(CR[N-1])의 하측 리플 신호(rr1)와 서로 상쇄되어 결과적으로 제1 캐리 신호(CR[N-1])의 하측 리플 신호(rr1)가 감소되게 된다. 이때 제1 제어 신호(CNTR1)의 상/하측 리플 신호(hr3, rr3)는 제1 캐리 신호(CR[N-1])의 상/하측 리플 신호(hr1, rr1)와 같거나 작은 값을 가지는 것이 바람직하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 구동 장치 및 이를 포함하는 액정 표시 장치에 의하면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 고온의 환경에서 발생되는 게이트 신호의 리플을 억제할 수 있다는 장점이 있다.
둘째, 누설 전류에 의한 게이트 구동부의 오동작을 방지할 수 있다는 장점이 있다.

Claims (11)

  1. 게이트 온 전압 및 게이트 오프 전압의 조합으로 이루어져, 게이트 라인의 턴온 및 턴 오프를 제어하는 제1 및 제2 게이트 클럭 신호를 생성하는 전압 생성부; 및
    상기 전압 생성부로부터 제공되는 상기 제1 및 상기 제2 게이트 클럭 신호의 조합으로 형성된 게이트 신호를 표시 패널의 게이트선에 제공하는 게이트 구동부로서, 고온에서 발생하는 상기 게이트 신호의 하측 리플(ripple) 신호를 억제하는 게이트 구동부를 포함하는 구동 장치.
  2. 제1 항에 있어서, 상기 게이트 구동부는 다수의 시프트 레지스터로 구성되며, 상기 시프트 레지스터는,
    전(前)단의 상기 시프트 레지스터로부터 제공되는 제1 캐리 신호에 따라 제1 제어 신호를 출력하는 입력부;
    상기 입력부에 연결되고, 상기 제1 게이트 클럭 신호 및 상기 제1 제어 신호에 따라 상기 게이트 신호를 출력하는 출력부;
    상기 출력부와 연결되고, 상기 제1 게이트 클럭 신호 및 상기 제1 제어 신호에 따라 제2 캐리 신호를 출력하는 신호 생성부; 및
    상기 입력부에 연결되고, 상기 제1 캐리 신호와 상기 제1 게이트 클럭 신호를 입력받아 상기 제1 제어 신호의 하측 리플 신호 전압을 제어하며, 상기 제1 캐 리 신호 및 상기 게이트 신호의 하측 리플 신호를 억제하는 리플 제어부를 포함하는 구동 장치.
  3. 제2 항에 있어서,
    상기 제1 캐리 신호 및 상기 게이트 신호는 상기 제1 제어 신호에 의해 하측 리플 신호가 감소되는 구동 장치.
  4. 제2 항에 있어서,
    상기 리플 제어부는 상기 제1 게이트 클럭 신호가 하이일 때 동작하는 구동 장치.
  5. 제2 항에 있어서, 상기 시프트 레지스터는,
    상기 입력부 및 상기 출력부에 연결되고, 상기 제1 게이트 클럭 신호, 상기 제2 게이트 클럭 신호 및 제1 캐리 신호에 의해 동작하는 풀-다운 구동부를 더 포함하며,
    상기 풀-다운 구동부는 상기 제1 캐리 신호 및 상기 게이트 신호의 상측 리플 신호를 억제하여 감소시키는 구동 장치.
  6. 제5 항에 있어서,
    상기 풀-다운 구동부는 상기 제2 게이트 클럭 신호가 하이일 때 동작하는 구 동 장치.
  7. 제1 항에 있어서,
    상기 제1 및 상기 제2 게이트 클럭 신호는 서로 위상이 반대인 구동 장치.
  8. 제1 항에 있어서,
    상기 제1 캐리 신호는 전(前)단의 상기 시프트 레지스터에서 출력되는 게이트 신호와 동일한 신호인 구동 장치.
  9. 제1 항에 있어서,
    상기 게이트 구동부는 NMOS 트랜지스터의 조합으로 구성되는 구동 장치.
  10. 제1 항에 있어서,
    상기 게이트 구동부는 회로 형태로 집적되어 액정 패널 상에 형성되는 구동 장치.
  11. 매트릭스 형태로 배열되어 있는 복수의 스위칭 소자를 포함하는 화소, 상기 스위칭 소자에 연결되어 있으며 데이터 및 게이트 신호를 전달하는 다수의 데이터 및 게이트선을 구비하는 액정 패널; 및
    제1 항 내지 제10 항 중 어느 한 항에 의한 상기 구동 장치를 포함하는 액정 표시 장치.
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