KR102430433B1 - 표시장치 - Google Patents

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Abstract

구동 스테이지의 출력 트랜지스터는 제1 노드의 전압에 응답하여 턴-온되고 출력신호를 출력한다. 제1 제어 트랜지스터는 상기 출력 트랜지스터를 턴-온 시킨다. 제2 및 제3 제어 트랜지스터들은 출력신호가 출력된 이후에 상기 제1 노드에 방전전압을 인가한다. 상기 출력신호는 상기 제2 제어 트랜지스터와 상기 제3 제어 트랜지스터의 사이에 정의된 제1 중간 노드에 제공된다. 따라서, 상기 제1 노드는 출력신호가 출력되는 구간 동안에 방전전압에 의해 방전되지 않는다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 좀 더 상세하게는 표시패널에 집적된(integrated) 게이트 구동회로를 포함하는 표시장치에 관한 것이다.
표시장치는 복수 개의 게이트 라인들, 복수 개의 데이터 라인들, 및 복수 개의 게이트 라인들에 각각 연결되고 복수 개의 데이터 라인들에 각각 연결된 복수 개의 화소들을 포함한다. 표시장치는 복수 개의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 복수 개의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
게이트 구동회로는 복수 개의 구동 스테이지 회로들(이하, 구동 스테이지들)을 포함하는 쉬프트 레지스터를 포함한다. 구동 스테이지들은 복수 개의 게이트 라인들에 대응하는 게이트 신호를 각각 출력한다. 복수 개의 구동 스테이지들 각각은 유기적으로 연결된 복수 개의 트랜지스터들을 포함한다.
본 발명은 불량이 감소된 게이트 구동회로를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 복수 개의 게이트 라인들을 포함하는 표시패널 및 상기 게이트 라인들에 게이트 신호들을 출력하는 구동 스테이지들을 포함하는 게이트 구동회로를 포함한다.
상기 게이트 신호들 중 k번째 게이트 신호를 출력하는 k번째(여기서 k는 2 이상의 자연수) 구동 스테이지는 적어도 하나의 출력 트랜지스터, 제1 제어 트랜지스터, 커패시터, 및 제2 및 제3 제어 트랜지스터들을 포함한다. 상기 적어도 하나의 출력 트랜지스터는 제1 노드에 접속된 제어전극, 클럭 신호를 수신하는 입력전극, 출력신호를 출력하는 출력전극을 포함한다. 상기 제1 제어 트랜지스터는 상기 k번째 게이트 신호가 출력되기 이전에, 상기 적어도 하나의 출력 트랜지스터를 턴-온 시키는 활성화 신호를 상기 제1 노드에 출력한다. 상기 커패시터는 상기 제1 노드에 상기 활성화 신호가 제공된 이후에, 상기 제1 노드의 전압을 부스팅시킨다. 제2 및 제3 제어 트랜지스터들은 상기 제1 노드와 방전전압이 인가되는 전압 입력단자 사이에 직렬 연결되고, 상기 출력신호는 상기 제2 제어 트랜지스터와 상기 제3 제어 트랜지스터의 사이에 정의된 제1 중간 노드에 제공된다.
상기 적어도 하나의 출력 트랜지스터는 상기 k번째 게이트 신호를 출력하는 제1 출력 트랜지스터 및 상기 k번째 게이트 신호에 동기된 k번째 캐리 신호에 출력하는 제2 출력 트랜지스터를 포함한다. 상기 제1 중간 노드에는 상기 k번째 캐리 신호가 인가된다.
상기 커패시터는 상기 제1 출력 트랜지스터의 상기 출력전극과 상기 제1 출력 트랜지스터의 상기 제어전극 사이에 접속된다.
상기 제2 및 제3 제어 트랜지스터들은 상기 구동 스테이지들 중 k+1번째 구동 스테이지로부터 출력된 출력신호에 응답하여 턴-온된다.
상기 활성화 신호는 상기 구동 스테이지들 중 k-1번째 구동 스테이지로부터 출력된 출력신호일 수 있다.
본 발명의 일 실시예에 따른 k번째 구동 스테이지는 상기 제1 노드와 상기 전압 입력단자 사이에 직렬 연결되고, 상기 제2 및 제3 제어 트랜지스터들과 다른 구간에 턴-온되는 제4 및 제5 제어 트랜지스터들을 더 포함할 수 있다. 상기 출력신호는 상기 제4 제어 트랜지스터와 상기 제5 트랜지스터의 사이에 정의된 제2 중간 노드에 제공될 수 있다.
본 발명의 일 실시예에 따른 k번째 구동 스테이지는 상기 제4 및 제5 제어 트랜지스터들의 제어전극들이 접속된 제2 노드에 스위칭 신호를 제공하는 인버터 트랜지스터들을 더 포함할 수 있다.
상기 인버터 트랜지스터들은, 상기 제2 노드에 상기 클럭 신호를 출력하는 적어도 하나의 출력 인버터 트랜지스터 및 상기 k번째 게이트 신호가 출력되는 구간 동안에, 상기 제2 노드의 전압을 풀다운시키는 적어도 하나의 풀다운 인버터 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 따른 k번째 구동 스테이지는 상기 k번째 게이트 신호가 출력된 이후에, 상기 적어도 하나의 출력 트랜지스터의 상기 출력전극에 상기 방전전압을 제공하는 풀다운 트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 k번째 구동 스테이지는 출력부, 제1 제어부, 제2 제어부, 풀다운부를 포함할 수 있다. 출력부는 클럭 신호에 근거하여 k번째 출력신호를 생성하고, 제1 노드의 전압에 응답하여 상기 k번째 출력신호를 출력단자에 출력한다. 상기 제1 제어부는 상기 제1 노드의 전압을 제어한다. 상기 제2 제어부는 상기 클럭 신호에 근거하여 생성된 스위칭 신호를 제2 노드에 출력한다. 상기 풀다운부는 상기 k번째 출력신호가 출력된 이후에, 상기 출력단자의 전압을 다운시킨다.
상기 제1 제어부는 상기 k번째 출력신호가 출력되기 이전에, 상기 출력부를 활성화시키는 활성화 신호를 상기 제1 노드에 제공하는 제1 제어 트랜지스터, 상기 제1 노드와 제1 방전전압이 인가되는 제1 전압 입력단자 사이에 직렬 연결된 제2 및 제3 제어 트랜지스터들을 포함할 수 있다. 상기 k번째 출력신호는 상기 제2 제어 트랜지스터와 상기 제3 제어 트랜지스터의 사이에 정의된 제1 중간 노드에 제공된다.
상기 k번째 출력신호는 k번째 게이트 신호 및 k번째 캐리 신호를 포함하고, 상기 출력단자는 제1 출력단자 및 제2 출력단자를 포함한다. 상기 출력부는, 상기 제1 노드에 접속된 제어전극, 상기 클럭 신호를 수신하는 입력전극, 상기 k번째 게이트 신호를 상기 제1 출력단자에 출력하는 출력전극을 포함하는 제1 출력 트랜지스터, 상기 제1 노드에 접속된 제어전극, 상기 클럭 신호를 수신하는 입력전극, 상기 k번째 캐리 신호를 상기 제2 출력단자에 출력하는 출력전극을 포함하는 제2 출력 트랜지스터, 및 상기 제1 출력 트랜지스터의 상기 출력전극과 상기 제1 출력 트랜지스터의 상기 제어전극 사이에 접속된 커패시터를 포함한다.
상기 풀다운부는, 상기 k번째 게이트 신호가 출력된 이후에 상기 제1 출력단자를 풀다운시키는 제1 풀다운부 및 상기 k번째 캐리 신호가 출력된 이후에 상기 제2 출력단자를 풀다운시키는 제2 풀다운부를 포함한다.
상기 제1 풀다운부는, 상기 제1 출력단자와 상기 제1 방전전압과 레벨이 다른 제2 방전전압이 인가되는 제2 전압 입력단자 사이에 직렬 연결되는 제1 및 제2 풀다운 트랜지스터들을 포함할 수 있다. 상기 k번째 출력신호는 상기 제1 풀다운 트랜지스터와 상기 제2 풀다운 트랜지스터의 사이에 정의된 제2 중간 노드에 제공된다.
상기 제1 풀다운부는, 상기 제1 출력단자와 상기 제2 전압 입력단자 사이에 직렬 연결되고, 상기 제1 및 제2 풀다운 트랜지스터들과 다른 구간에 턴-온되는 제3 및 제4 풀다운 트랜지스터들을 더 포함한다. 상기 k번째 출력신호는 상기 제3 풀다운 트랜지스터와 상기 제4 풀다운 트랜지스터의 사이에 정의된 제3 중간 노드에 제공된다.
상기 제2 풀다운부는, 상기 제1 출력단자와 상기 제1 전압 입력단자 사이에 직렬 연결되는 제1 및 제2 풀다운 트랜지스터들을 포함한다. 상기 k번째 출력신호는 상기 제1 풀다운 트랜지스터와 상기 제2 풀다운 트랜지스터의 사이에 정의된 제2 중간 노드에 제공된다.
상기 제2 풀다운부는, 상기 제1 출력단자와 상기 제1 전압 입력단자 사이에 직렬 연결되고, 상기 제1 및 제2 풀다운 트랜지스터들과 다른 구간에 턴-온되는 제3 및 제4 풀다운 트랜지스터들을 더 포함한다. 상기 k번째 출력신호는 상기 제3 풀다운 트랜지스터와 상기 제4 풀다운 트랜지스터의 사이에 정의된 제3 중간 노드에 제공된다.
상기 제2 및 제3 제어 트랜지스터들은 상기 구동 스테이지들 중 k+1번째 구동 스테이지로부터 출력된 출력신호에 응답하여 턴-온된다.
상기 활성화 신호는 k-1번째 구동 스테이지로부터 출력된 k-1번째 출력신호일 수 있다.
상기 제1 제어부는 상기 제1 노드와 상기 제1 전압 입력단자 사이에 직렬 연결되고, 상기 제2 및 제3 제어 트랜지스터들과 다른 구간에 턴-온되는 제4 및 제5 제어 트랜지스터들을 더 포함한다. 상기 k번째 출력신호는 상기 제4 제어 트랜지스터와 상기 제5 트랜지스터의 사이에 정의된 제2 중간 노드에 제공될 수 있다.
상기 제4 및 제5 제어 트랜지스터들은 상기 k번째 출력신호가 출력된 이후에, 상기 스위칭 신호에 의해 턴-온되될 수 있다.
상술한 바에 따르면, 제1 노드와 방전전압 입력단자 사이에 직렬로 연결된 트랜지스터들의 중간 노드에 출력신호가 인가됨으로써 제1 노드의 전압이 기준값 이상 유지될 수 있다. 직렬로 연결된 트랜지스터들에서 발생하는 누설전류가 감소되기 때문이다. 그에 따라 출력신호의 출력은 지연되지 않는다.
기타, 출력단자와 방전전압 입력단자 사이에 직렬로 연결된 트랜지스터들의 중간 노드에 출력신호가 인가됨으로써 출력신호의 출력은 지연되지 않고, 출력신호는 기준값 이상의 하이 레벨을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시패널의 화소의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 6a는 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 6b는 도 6a에 도시된 구동 스테이지의 신호 파형도이다.
도 7a는 트랜지스터의 전압-전류 관계를 도시한 그래프이다.
도 7b는 트랜지스터의 전극들의 전압들을 도시한 도면이다.
도 7c 및 도 7d는 시뮬레이션 결과에 따른 구동 스테이지들의 신호 파형도들이다.
도 8은 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 9는 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 10은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 11은 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 12는 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 일부 구성요소의 스케일을 과장하거나 축소하여 나타내었다. 명세서 전체에 걸쳐 유사한 참조 부호는 유사한 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 신호들의 타이밍도이다.
도 1 및 도 2에 도시된 것과 같이, 본 발명의 실시 예에 따른 표시장치는 표시패널(DP), 게이트 구동회로(GDC), 및 데이터 구동회로(DDC)를 포함한다. 도 1에는 1개의 게이트 구동회로(GDC)와 6개의 데이터 구동회로(DDC)를 예시적으로 도시하였으나, 이에 제한되지 않는다.
표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다. 본 실시예에서 표시패널(DP)은 액정 표시패널로 설명된다. 한편, 액정 표시패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시패널(DP)은 제1 표시기판(DS1), 제1 표시기판(DS1)과 이격된 제2 표시기판(DS2) 및 제1 표시기판(DS1)과 제2 표시기판(DS2) 사이에 배치된 액정층(LCL, 도 4 참조)을 포함한다. 평면 상에서, 표시패널(DP)은 복수 개의 화소들(PX11~PXnm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
제1 표시기판(DS1)은 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(GDC)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(DDC)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다. 또한, 제1 표시기판(DS1)은 비표시영역(NDA)에 배치된 더미 게이트 라인(GL-D)을 포함한다. 본 발명의 일 실시예에서 더미 게이트 라인(GL-D)은 생략될 수 있다.
도 1에는 복수 개의 화소들(PX11~PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11~PXnm)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다. 다만, 더미 게이트 라인(GL-D)은 복수 개의 화소들(PX11~PXnm)에 연결되지 않는다.
복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
도 1 및 도 2에 도시된 것과 같이, 게이트 구동회로(GDC) 및 데이터 구동회로(DDC)는 신호 제1 제어부(SC, 예컨대 타이밍 컨트롤러)로부터 제어 신호를 수신한다. 신호 제1 제어부(SC)는 메인 회로기판(MCB)에 실장될 수 있다. 신호 제1 제어부(SC)는 외부의 그래픽 제1 제어부(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들(Fn-1, Fn, Fn+1)을 구별하는 신호인 수직 동기 신호(Vsync), 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클록 신호들을 포함할 수 있다.
게이트 구동회로(GDC)는 프레임 구간들(Fn-1, Fn, Fn+1) 동안에 신호 제1 제어부(SC)로부터 수신한 제어 신호에 기초하여 게이트 신호들(GS1~GSn)을 생성하고, 게이트 신호들(GS1~GSn)를 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 신호들(GS1~GSn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 구동회로(GDC)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(GDC)는 비표시영역(NDA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태 또는 OSG(Oxide Semiconductor TFT Gate driver circuit) 형태로 실장 될 수 있다.
도 1은 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동회로(GDC)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
도 1 및 도 2에 도시된 것과 같이, 데이터 구동회로(DDC)는 신호 제1 제어부(SC)로부터 수신한 제어 신호에 기초하여 신호 제1 제어부(SC)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(DDC)는 계조 전압들을 데이터 신호들(DDS)로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
데이터 신호들(DDS)은 공통 전압에 대하여 양의 값을 갖는 정극성 전압들 및/또는 음의 값을 갖는 부극성 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 신호들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 신호들(DDS)의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들(Fn-1, Fn, Fn+1)에 따라 반전될 수 있다. 데이터 구동회로(DDC)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 신호들을 생성할 수 있다.
데이터 구동회로(DDC)는 구동칩(DC) 및 구동칩(DC)을 실장하는 연성회로기판(FPC)을 포함할 수 있다. 연성회로기판(FPC)은 메인 회로기판(MCB)과 제1 표시기판(DS1)을 전기적으로 연결한다. 복수 개의 구동칩들(DC)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(DDC)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 데이터 구동회로(DDC)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 표시기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소(PXij)의 등가회로도이다. 도 4는 본 발명의 일 실시예에 따른 표시패널(DP)의 화소(PXij)에 대응하는 단면도이다. 도 1에 도시된 복수 개의 화소들(PX11~PXnm) 각각은 도 3에 도시된 등가회로를 가질 수 있다.
도 3에 도시된 것과 같이, 화소(PXij)는 화소 박막 트랜지스터(TR, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 이하, 본 명세서에서 트랜지스터는 박막 트랜지스터를 의미한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다.
화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
액정 커패시터(Clc)는 화소 트랜지스터(TR)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL, 도 4 참조)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
도 4에 도시된 것과 같이, 화소 트랜지스터(TR)는 제1 베이스 기판(SUB1) 상에 배치된다. 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi, 도 3 참조)에 연결된 제어전극(GE), 제어전극(GE)에 중첩하는 활성화부(AL), j번째 데이터 라인(DLj, 도 3 참조)에 연결된 입력전극(DE), 및 입력전극(DE)와 이격되어 배치된 출력전극(SE)을 포함한다.
액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.
제1 표시기판(DS1)의 일면 상에 i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어전극(GE)은 i번째 게이트 라인(GLi)으로부터 분기된다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.
제1 표시기판(DS1)의 일면 상에 제어전극(GE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 제어전극(GE)과 중첩하는 활성화부(AL)가 배치된다. 활성화부(AL)는 반도체층(미 도시)과 오믹 컨택층(미 도시)을 포함할 수 있다. 반도체층은 실리콘을 포함할 수 있다. 반도체층은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 제1 절연층(10) 상에 반도체층이 배치되고, 반도체층 상에 오믹 컨택층이 배치된다. 오믹 컨택층은 반도체층보다 고밀도로 도핑된 도펀트를 포함할 수 있다.
본 발명의 일 실시예에서 활성화부(AL)는 금속 산화물 반도체층을 포함할 수 있다. 금속 산화물 반도체층은 ITO(Indium Tin Oxide), IGZO(Indium Gallium Zinc Oxide), ZnO(Zinc Oxide) 등을 포함할 수 있다. 상기 물질들은 비정질(Amorphous)일수 있다.
활성화부(AL) 상에 입력전극(DE)과 출력전극(SE)이 배치된다. 입력전극(DE)과 출력전극(SE)은 서로 이격되어 배치된다. 입력전극(DE)과 출력전극(SE) 각각은 제어전극(GE)에 부분적으로 중첩한다.
제1 절연층(10) 상에 활성화부(AL), 출력전극(SE), 및 입력전극(DE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제2 절연층(20)은 유기막이거나, 무기막일 수 있다. 제2 절연층(20)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
도 1에는 스태거 구조를 갖는 화소 트랜지스터(TR)를 예시적으로 도시하였으나, 화소 트랜지스터(TR)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TR)는 플래너 구조를 가질 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공한다. 제3 절연층(30)은 유기물을 포함할 수 있다.
제3 절연층(30) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20) 및 제3 절연층(30)을 관통하는 컨택홀(CH)을 통해 출력전극(SE)에 연결된다. 화소전극(PE)은 투명한 도전성 산화물을 포함할 수 있다. 제3 절연층(30) 상에 화소전극(PE)을 커버하는 배향막(미 도시)이 배치될 수 있다.
제2 표시기판(DS2)은 제2 베이스 기판(SUB2), 제2 베이스 기판(SUB2)의 일면 상에 배치된 컬러필터층(CF)을 포함한다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미 도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.
액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값 또는 다른 값을 가질 수 있다.
한편, 도 3에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 도 3에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 표시기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동회로(GDC)의 블럭도이다. 도 5에 도시된 것과 같이, 게이트 구동회로(GDC)는 복수 개의 구동 스테이지들(SRC1~SRCn)을 포함한다. 복수 개의 구동 스테이지들(SRC1~SRCn)은 서로 종속적으로 연결된다.
본 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 게이트 신호들을 각각 제공한다. 게이트 구동회로(GDC)는 복수 개의 구동 스테이지들(SRC1~SRCn) 중 마지막 구동 스테이지(SRCn)에 연결된 더미 스테이지(SRC-D)를 더 포함할 수 있다. 더미 스테이지(SRC-D)는 더미 게이트 라인(GL-D)에 연결된다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 출력단자(OUT), 캐리단자(CR), 입력단자(IN), 제어단자(CT), 클럭단자(CK), 제1 전압 입력단자(V1), 및 제2 전압 입력단자(V2)를 포함한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 출력단자(OUT)는 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn)로부터 생성된 게이트 신호들은 출력단자(OUT)를 통해 복수 개의 게이트 라인들(GL1~GLn)에 제공한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 캐리단자(CR)는 해당 구동 스테이지 다음의 구동 스테이지의 입력단자(IN)에 전기적으로 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 캐리단자(CR)는 캐리 신호를 출력한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 입력단자(IN)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, 3번째 구동 스테이지들(SRC3)의 입력단자(IN)는 바로 이전 구동 스테이지인 2번째 구동 스테이지(SRC2)의 캐리 신호를 수신할 수 있다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 첫번째 구동 스테이지(SRC1)의 입력단자(IN)는 이전 구동 스테이지의 캐리 신호 대신에 게이트 구동회로(GDC)의 구동을 개시하는 개시신호(STV)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제어단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리단자(CR)에 전기적으로 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제어단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, 2번째 구동 스테이지(SRC2)의 제어단자(CT)는 바로 다음 구동 스테이지인 3번째 구동 스테이지(SRC3)의 캐리단자(CR)로부터 출력된 캐리 신호를 수신할 수 있다. 본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제어단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 출력단자(OUT)에 전기적으로 연결될 수도 있다.
말단에 배치된 구동 스테이지(SRCn)의 제어단자(CT)는 더미 스테이지(SRC-D)의 캐리단자(CR)로부터 출력된 캐리 신호를 수신한다. 더미 스테이지(SRC-D)의 제어단자(CT)는 개시신호(STV)를 수신한다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 클럭단자(CK)는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 중 어느 하나를 각각 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 홀수 번째 구동 스테이지들(SRC1, SRC3)의 클럭단자들(CK)은 제1 클럭 신호(CKV)를 각각 수신할 수 있다. 복수 개의 구동 스테이지들(SRC1~SRCn) 중 짝수 번째 구동 스테이지들(SRC2, SRCn)의 클럭단자들(CK)은 제2 클럭 신호(CKVB)를 각각 수신할 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 다른 신호일 수 있다. 제2 클럭 신호(CKVB)는 제1 클럭 신호(CKV)의 위상이 반전된 신호이거나 위상이 지연된 신호일 수 있다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제1 전압 입력단자(V1)는 제1 방전전압(VSS1)을 수신한다. 예컨대, 제1 방전전압(VSS1)은 -7V 내지 -7.5V일 수 있다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 전압 입력단자(V2)는 제2 방전전압(VSS2)을 수신한다. 제2 방전전압(VSS2)은 제1 방전전압(VSS1)과 다른 레벨을 갖는다. 제2 방전전압(VSS2)은 제1 방전전압(VSS1)보다 낮은 레벨을 가질 수 있다. 예컨대, 제2 방전전압(VSS2)은 -10V 내지 -11.5V일 수 있다.
본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 그 회로구성에 따라 출력단자(OUT), 입력단자(IN), 캐리단자(CR), 제어단자(CT), 클럭단자(CK), 제1 전압 입력단자(V1), 및 제2 전압 입력단자(V2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예컨대, 캐리단자(CR)는 생략될 수 있다. 예컨대, 제1 전압 입력단자(V1), 및 제2 전압 입력단자(V2) 중 어느 하나는 생략될 수 있다. 또한, 복수 개의 구동 스테이지들(SRC1~SRCn)의 연결관계도 변경될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 구동 스테이지(SRCk)의 회로도이다. 도 6b는 도 6a에 도시된 구동 스테이지(SRCk)의 신호 파형도이다. 도 6b에는 설명의 편의를 위해 입출력 신호들을 구형파로 도시하였으나, 입출력 신호들은 RC 딜레이와 같은 외부요인에 의해 변형될 수 있다.
도 6a에는 도 5에 도시된 n개의 구동 스테이지들(SRC1~SRCn) 중 k번째 구동 스테이지(SRCk)를 예시적으로 도시하였다. 도 5에 도시된 복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 k번째 구동 스테이지(SRCk)와 동일한 회로를 가질 수 있다.
도 6a 및 도 6b를 참조하면, k번째 구동 스테이지(SRCk)는 출력부(100), 제1 제어부(200), 제2 제어부(300), 제1 풀다운부(400), 및 제2 풀다운부(500)를 포함한다. k번째 구동 스테이지(SRCk)의 회로는 예시적인 것에 불과하며, 이는 변경될 수 있다.
출력부(100)는 제1 노드(NQ)의 전압에 응답하여 활성화되고, 활성화된 출력부(100)는 출력신호(GSk, CRSk)를 출력한다. 제1 노드(NQ)의 전압 레벨에 따라 출력부(100)가 온-오프된다. 제1 제어부(200)는 제1 노드(NQ)의 전압을 제어한다. 제2 제어부(300)는 클럭 신호(CKV)에 근거하여 생성된 인터버 신호를 제2 노드(NA)에 출력한다. 제1 풀다운부(400)는 출력신호(GSk CRSk)가 출력된 이후에, 출력단자(OUT)의 전압을 다운시킨다. 제2 풀다운부(500)는 출력신호(GSk CRSk)가 출력된 이후에, 캐리단자(CR)의 전압을 다운시킨다. 제1 풀다운부(400)와 제2 풀다운부(500) 중 어느 하나는 생략될 수 있다.
도 6a 및 도 6b을 참조하면, 출력신호(GSk CRSk)는 클럭 신호(CKV)에 근거하여 생성된 k번째 게이트 신호(GSk) 및 k번째 캐리 신호(CRSk)를 포함한다. 출력부(100)는 k번째 게이트 신호(GSk)를 출력하는 제1 출력부(110) 및 k번째 캐리 신호(CRSk)를 출력하는 제2 출력부(120)를 포함한다. k번째 캐리 신호(CRSk)는 k번째 게이트 신호(GSk)에 동기된 신호이다. 본 실시예에서 "신호와 신호가 동기되었다"는 것은 "2개의 신호가 실질적으로 동일한 구간에 하이 전압을 갖는다"는 것을 의미한다. 2개의 신호들의 하이 전압들의 레벨이 동일할 필요는 없다.
제1 출력부(110)는 제1 출력 트랜지스터(TR1-1)를 포함한다. 제1 출력 트랜지스터(TR1-1)는 제1 노드(NQ)에 접속된 제어전극, 제1 클럭 신호(CKV)를 수신하는 입력전극, 및 k번째 게이트 신호(GSk)를 출력하는 출력전극을 포함한다. 제2 출력부(120)는 제2 출력 트랜지스터(TR1-2)를 포함한다. 제2 출력 트랜지스터(TR1-2)는 제1 노드(NQ)에 연결된 제어전극, 제1 클럭 신호(CKV)를 수신하는 입력전극, 및 k번째 캐리 신호(CRSk)를 출력하는 출력전극을 포함한다.
도 6b에 도시된 것과 같이, 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 반전된 신호일 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 180°의 위상차를 가질 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 각각은 레벨이 낮은 로우 구간들(VL-C, 또는 로우 전압)과 레벨이 상대적으로 높은 하이 구간들(VH-C, 또는 하이 전압)을 포함한다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 각각은 교번하는 로우 구간들과 하이 구간들을 포함한다. 하이 전압(VH-C)은 약 14V~15V 일 수 있다. 로우 전압(VL-C)은 제2 방전전압(VSS2)에 대응하는 레벨일 가질 수 있다.
k번째 게이트 신호(GSk)는 레벨이 낮은 로우 구간과 레벨이 상대적으로 높은 하이 구간을 포함한다. k번째 게이트 신호(GSk)는 로우 구간에서 로우 전압(VL-G)을 갖고, 하이 구간에서 하이 전압(VH-G)을 갖는다. k번째 게이트 신호(GSk)의 로우 전압(VL-G)은 제1 방전전압(VSS1)에 대응하는 레벨을 가질 수 있다. 로우 전압(VL-G)은 약 -7.0V 내지 -7.5V 일 수 있다. k번째 게이트 신호(GSk)는 일부의 구간들(도 6b의 HPk-1 구간) 동안에 제1 클럭 신호(CKV)의 로우 전압(VL-C)에 대응하는 레벨을 가질 수 있다. k번째 게이트 신호(GSk)의 하이 전압(VH-G)은 제1 클럭 신호(CKV)의 하이 전압(VH-C)에 대응하는 레벨을 가질 수 있다. 이에 대한 상세한 설명은 후술한다.
k번째 캐리 신호(CRSk)는 레벨이 낮은 로우 구간과 레벨이 상대적으로 높은 하이 구간을 포함한다. k번째 캐리 신호(CRSk)는 제1 클럭 신호(CKV)에 근거하여 생성되었기 때문에 제1 클럭 신호(CKV)와 유사한 전압 레벨을 갖는다.
도 6a 및 도 6b을 참조하면, 제1 제어부(200)는 제1 노드(NQ)의 전압을 제어한다. 제1 제어부(200)는 제1 노드(NQ)에 활성화 신호를 제공하고, 제1 노드(NQ)에 방전전압(VSS2)을 제공한다.
본 실시예에서 활성화 신호는 k-1번째 구동 스테이지(SRCk-1)로부터 출력된 k-1번째 캐리 신호(CRSk-1)일 수 있다. 제1 제어부(200)는 k+1번째 구동 스테이지로부터 출력된 k+1번째 캐리 신호(CRSk+1)에 응답하여 제1 노드(NQ)에 제2 방전전압(VSS2)을 제공하고, 제2 제어부(300)로부터 출력된 스위칭 신호에 따라 제1 노드(NQ)에 제2 방전전압(VSS2)을 제공한다.
제1 제어부(200)는 캐리 신호(CRSk-1)를 제1 노드(NQ)에 출력하는 트랜지스터(TR2-1, 이하 제1 제어 트랜지스터)를 포함한다. 캐리 신호(CRSk-1)는 k번째 게이트 신호(GSk)가 출력되기 이전에 제1 노드(NQ)에 출력된다. 도 6b에는 복수 개의 수평 구간들 중 k번째 게이트 신호(GSk)가 출력되는 수평 구간(HPk, 이하 k번째 수평 구간), 바로 이전 수평 구간(HPk-1, 이하 k-1번째 수평 구간), 및 바로 이후 수평 구간(HPk+1, 이하 K+1번째 수평 구간)을 표시하였다.
제1 제어 트랜지스터(TR2-1)는 k-1번째 캐리 신호(CRSk-1)를 공통으로 수신하는 제어전극과 입력전극을 포함한다. 제1 제어 트랜지스터(TR2-1)는 제1 노드(NQ)에 연결된 출력전극을 포함한다.
제1 제어부(200)는 제1 그룹의 제어 트랜지스터들(TR2-21, TR2-22) 및 제2 그룹의 제어 트랜지스터들(TR2-31, TR2-32)을 더 포함한다. 제1 그룹의 제어 트랜지스터들(TR2-21, TR2-22) 및 제2 그룹의 제어 트랜지스터들(TR2-31, TR2-32)은 출력부(100)를 비활성화시킨다.
제1 그룹의 제어 트랜지스터들(TR2-21, TR-22)은 제2 전압 입력단자(V2)와 제1 노드(NQ) 사이에 직렬로 연결된다. 제2 그룹의 제어 트랜지스터들(TR2-31, TR2-32)은 제2 전압 입력단자(V2)와 제1 노드(NQ) 사이에 직렬로 연결된다. 제1 제어부(200)의 구성은 이에 한정되지 않고, 제1 그룹의 제어 트랜지스터들(TR2-21, TR2-22)과 제2 그룹의 제어 트랜지스터들(TR2-31, TR2-32) 중 어느 하나의 그룹이 생략되거나 변경될 수 있다.
제1 그룹의 제어 트랜지스터들(TR2-21, TR2-22)은 제어단자(CT)에 연결된 제어전극, 제2 방전전압(VSS2)을 수신하는 입력전극, 및 출력전극을 포함하는 제2 제어 트랜지스터(TR2-21) 및 제어단자(CT)에 연결된 제어전극, 제2 제어 트랜지스터(TR2-21)의 출력전극에 연결된 입력전극, 및 제1 노드(NQ)에 연결된 출력전극을 포함하는 제3 제어 트랜지스터(TR2-22)를 포함한다. 제2 제어 트랜지스터(TR2-21)의 출력전극과 제3 제어 트랜지스터(TR2-22)의 입력전극이 연결된 노드는 제1 중간 노드(NM1)로 정의된다.
제2 그룹의 제어 트랜지스터들(TR2-31, TR-32)은 제2 노드(NA)에 연결된 제어전극, 제2 방전전압(VSS2)을 수신하는 입력전극, 및 출력전극을 포함하는 제4 제어 트랜지스터(TR2-31) 및 제2 노드(NA)에 연결된 제어전극, 제4 제어 트랜지스터(TR2-31)의 출력전극에 연결된 입력전극, 및 제1 노드(NQ)에 연결된 출력전극을 포함하는 제5 제어 트랜지스터(TR2-32)을 포함한다. 제4 제어 트랜지스터(TR2-31)의 출력전극과 제5 제어 트랜지스터(TR2-32)의 입력전극이 연결된 노드는 제2 중간 노드(NM2)로 정의된다.
제1 중간 노드(NM1)와 제2 중간 노드(NM2) 각각에는 출력신호(GSk, CRSk)가 인가된다. 본 실시예에서 출력신호는 k번째 캐리 신호(CRSk)일 수 있다. 제1 중간 노드(NM1)와 제2 중간 노드(NM2) 각각에 k번째 캐리 신호(CRSk)가 인가됨으로써 제1 노드(NQ)의 전압레벨이 기준값 이상 유지될 수 있다. 이에 대한 상세한 설명은 후술한다.
제1 제어부(200)는 제1 노드(NQ)의 전압을 부스팅시키는 커패시터(CAP)를 포함한다. 커패시터(CAP)는 제1 출력 트랜지스터(TR1-1)의 출력전극과 제1 출력 트랜지스터(TR1-1)의 제어전극(또는 제1 노드(NQ)) 사이에 접속된다.
도 6b에 도시된 것과 같이, k-1번째 수평 구간(HPk-1) 동안에 제1 노드(NQ)의 전압은 제1 제어 트랜지스터(TR2-1)의 동작에 의해 제1 하이 전압(VQ1)으로 상승한다. k-1번째 캐리 신호(CRSk-1)가 제1 노드(NQ)에 인가되면 커패시터(CAP)는 그에 대응하는 전압을 충전한다. k번째 수평 구간(HPk) 동안에, 제1 하이 전압(VQ1)으로부터 제2 하이 전압(VQ2)으로 부스팅되고, k번째 게이트 신호(GSk)가 출력된다.
k+1번째 수평 구간(HPk+1)과 그 이후의 구간들 동안에 제1 노드(NQ)의 전압은 제1 그룹의 제어 트랜지스터들(TR2-21, TR2-22) 및 제2 그룹의 제어 트랜지스터들(TR2-31, TR2-32)의 동작에 의해 제2 방전전압(VSS2)으로 하락된다. k+1번째 수평 구간(HPk+1) 동안에, k+1번째 캐리 신호(CRSk+1)에 응답하여 턴-온된 제1 그룹의 제어 트랜지스터들(TR2-21, TR2-22)는 제1 노드(NQ)에 제2 방전전압(VSS2)을 제공하고, k+1번째 수평 구간(HPk+1) 이후의 구간들 동안에, 스위칭 신호에 응답하여 턴-온된 제2 그룹의 제어 트랜지스터들(TR2-31, TR2-32)는 제1 노드(NQ)에 제2 방전전압(VSS2)을 제공한다.
k+1번째 수평 구간(HPk+1) 이후 다음 프레임 구간의 k번째 게이트 신호(GSk)가 출력되기 이전까지, 제1 노드(NQ)의 전압은 제2 방전전압(VSS2)으로 유지된다. 그에 따라 k+1번째 수평 구간(HPk+1) 이후 다음 프레임 구간의 k번째 게이트 신호(GSk)가 출력되기 이전까지, 제1 출력 트랜지스터(TR1-1) 및 제2 출력 트랜지스터(TR1-2)는 오프 상태로 유지된다.
도 6a 및 도 6b을 참조하면, 제2 제어부(300)는 제2 노드(NA)에 스위칭 신호를 출력한다. 스위칭 신호는 실질적으로 도 6b에 도시된 제2 노드(NA)의 위상을 갖는 신호이다.
제2 제어부(300)는 제2 노드(NA)에 제1 클럭 신호(CKV)를 출력하는 적어도 하나의 출력 인버터 트랜지스터 및 k번째 게이트 신호(GSk)가 출력되는 구간 동안에, 제2 노드(NA)의 전압을 풀다운시키는 적어도 하나의 풀다운 인버터 트랜지스터를 포함할 수 있다.
본 실시예에서 출력 인버터 트랜지스터는 제1 및 제2 인버터 트랜지스터(TR3-1, TR3-2)를 포함할 수 있다. 제1 인버터 트랜지스터(TR3-1)는 클럭단자(CK)에 공통적으로 연결된 입력전극과 제어전극, 및 제2 인버터 트랜지스터(TR3-2)의 제어전극에 연결된 출력전극을 포함한다. 제2 인버터 트랜지스터(TR3-2)는 제1 인버터 트랜지스터(TR3-1)의 출력전극에 연결된 제어전극, 클럭단자(CK)에 연결된 입력전극, 및 제2 노드(NA)에 연결된 출력전극을 포함한다.
본 실시예에서 풀다운 인버터 트랜지스터는 제3 및 제4 인버터 트랜지스터(TR3-3, TR3-4)를 포함할 수 있다. 제3 인버터 트랜지스터(TR3-3)는 제1 인버터 트랜지스터(TR3-1)의 출력전극에 연결된 출력전극, 캐리단자(CR)에 연결된 제어전극, 및 제2 전압 입력단자(V2)에 연결된 입력전극을 포함한다. 제4 인버터 트랜지스터(TR3-4)는 제2 노드(NA)에 연결된 출력전극, 캐리단자(CR)에 연결된 제어전극, 및 제2 전압 입력단자(V2)에 연결된 입력전극을 포함한다. 본 발명의 일 실시예에서 제3 및 제4 인버터 트랜지스터(TR3-3, TR3-4)의 제어전극은 출력단자(OUT)에 연결될 수 있고, 제3 및 제4 인버터 트랜지스터(TR3-3, TR3-4)의 출력전극은 제1 전압 입력단자(V1)에 연결될 수 있다.
도 6b에 도시된 것과 같이, 제2 노드(NA)는 k번째 수평 구간(HPk)을 제외하고 제1 클럭 신호(CKV)의 하이 구간과 로우 구간에 대응하는 하이 구간과 로우 구간을 갖는다. k번째 수평 구간(HPk) 동안에, 제3 및 제4 인버터 트랜지스터(TR3-3, TR3-4)는 k번째 캐리 신호(CRSk)에 응답하여 턴-온된다. 이때, 제2 인버터 트랜지스터(TR3-2)로부터 출력된 제1 클럭 신호(CKV)의 하이 전압(VH-C)은 제2 방전전압(VSS2)으로 방전된다. k번째 수평 구간(HPk) 이외의 구간들 동안에, 제2 인버터 트랜지스터(TR3-2)로부터 출력된 제1 클럭 신호(CKV)의 하이 전압(VH-C)과 로우 전압(VL-C)은 제2 노드(NA)에 제공된다.
도 6a 및 도 6b을 참조하면, 제1 풀다운부(400)는 제1 풀다운 트랜지스터(TR4-1) 및 제2 풀다운 트랜지스터(TR4-2)를 포함한다. 제1 풀다운 트랜지스터(TR4-1) 및 제2 풀다운 트랜지스터(TR4-2) 중 어느 하나는 생략될 수 있다.
제1 풀다운 트랜지스터(TR4-1)는 제1 전압 입력단자(V1)에 접속된 입력전극, 제어단자(CT)에 접속된 제어전극, 및 출력단자(OUT)에 접속된 출력전극을 포함한다. 제2 풀다운 트랜지스터(TR4-2)는 제1 전압 입력단자(V1)에 접속된 입력전극, 제2 노드(NA)에 접속된 제어전극, 및 출력단자(OUT)에 접속된 출력전극을 포함한다. 본 발명의 일 실시예에서 제1 풀다운 트랜지스터(TR4-1)의 입력전극 및 제2 풀다운 트랜지스터(TR4-2)의 입력전극 중 적어도 어느 하나는 제2 전압 입력단자(V2)에 연결될 수도 있다.
k+1번째 수평 구간(HPk+1) 이후의 k번째 게이트 신호(GSk)의 전압은 출력단자(OUT)의 전압에 대응한다. k+1번째 수평 구간(HPk+1) 동안에 제1 풀다운 트랜지스터(TR4-1)는 k+1번째 캐리 신호(CRSk+1)에 응답하여 출력단자(OUT)에 제1 방전전압(VSS1)을 제공한다. k+1번째 수평 구간(HPk+1) 이후에 제2 풀다운 트랜지스터(TR4-2)는 제2 노드(NA)로부터 출력된 스위칭 신호에 응답하여 출력단자(OUT)에 제1 방전전압(VSS1)을 제공한다.
도 6a 및 도 6b을 참조하면, 제2 풀다운부(400-2)는 제3 풀다운 트랜지스터(TR5-1) 및 제4 풀다운 트랜지스터(TR5-2)를 포함한다. 제3 풀다운 트랜지스터(TR5-1)는 제2 전압 입력단자(V2)에 접속된 입력전극, 제어단자(CT)에 접속된 제어전극, 및 캐리단자(CR)에 접속된 출력전극을 포함한다. 제4 풀다운 트랜지스터(TR5-2)는 제2 전압 입력단자(V2)에 접속된 입력전극, 제2 노드(NA)에 접속된 제어전극, 및 캐리단자(CR)에 접속된 출력전극을 포함한다. 본 발명의 일 실시예에서 제3 풀다운 트랜지스터(TR5-1)의 입력전극 및 제4 풀다운 트랜지스터(TR5-2)의 입력전극 중 적어도 어느 하나는 제1 전압 입력단자(V1)에 연결될 수도 있다.
k+1번째 수평 구간(HPk+1) 이후의 k번째 캐리 신호(CRSk)의 전압은 캐리단자(CR)의 전압에 대응한다. k+1번째 수평 구간(HPk+1) 동안에 제3 풀다운 트랜지스터(TR5-1)는 k+1번째 캐리 신호에 응답하여 캐리단자(CR)에 제2 방전전압(VSS2)을 제공한다. k+1번째 수평 구간(HPk+1) 이후에 제4 풀다운 트랜지스터(TR5-2)는 제2 노드(NA)로부터 출력된 스위칭 신호에 응답하여 캐리단자(CR)에 제2 방전전압(VSS2)을 제공한다.
도 7a는 트랜지스터의 전압-전류 관계를 도시한 그래프이다. 도 7b는 트랜지스터의 전극들의 전압들을 도시한 도면이다. 도 7c 및 도 7d는 시뮬레이션 결과에 따른 구동 스테이지들의 신호 파형도들이다.
도 7a에는 금속 산화물 반도체층을 포함하는 트랜지스터(이하, 금속 산화물 트랜지스터)의 전압-전류 관계를 도시하였다. X축은 트랜지스터의 제어전극과 입력전극 사이의 전압차(이하, 게이트-소스 전압)를 나타내고, Y축은 전류세기를 나타낸다. 도 6a 및 도 6b를 참조하여 설명한 트랜지스터들은 금속 산화물 트랜지스터일 수 있다. 금속 산화물 트랜지스터는 제1 그래프(GP1)와 같은 전압-전류 특성을 갖도록 설계되지만, 표시패널을 제조하는 공정의 영향으로 제2 그래프(GP2)와 같은 전압-전류 특성을 가질 수 있다. 즉, 금속 산화물 트랜지스터는 설계치보다 네거티브 시프트된 전압-전류 특성을 가질 수 있다.
제2 그래프(GP2)와 같은 전압-전류 특성을 갖는 트랜지스터는 제1 그래프(GP1)와 같은 전압-전류 특성을 갖는 트랜지스터에 비해 마이너스 게이트-소스 전압(Vgs)에서 큰 누설전류가 발생한다. 즉, 트랜지스터의 턴-오프된 상태에서 전류패스가 형성되는 오작동이 발생한다.
본 실시예에 따르면, 설계치보다 네거티브 시프트된 전압-전류 특성을 갖더라도 제1 노드(NQ)의 전압을 기준값 이상 유지할 수 있다. 후술하는 것과 같이, 제1 중간 노드(NM1)에 캐리 신호(CRSk)가 인가되어 제3 제어 트랜지스터(TR2-22)의 게이트-소스 전압(Vgs)이 변경되었기 때문이다.
도 7b에는 비교예에 따른 제1 그룹의 제어 트랜지스터들(TR-R1, TR-R2)과 본 실시예에 따른 제1 그룹의 제어 트랜지스터들(TR2-21, TR2-22)을 비교도시하였다. 본 실시예에서 제1 방전전압(VSS1)은 -7V로, 제2 방전전압(VSS2)은 -10V로, 제1 클럭 신호(CKV)의 하이 전압(VH-C, 도 6b 참조)은 약 14V로 설명된다.
도 6a 및 도 6b를 참조하면 k번째 수평 구간(HPk) 동안에 비교예에 따른 제1 그룹의 제어 트랜지스터들(TR-R1, TR-R2) 각각의 게이트-소스 전압(Vgs)은 0V이다. 비교예에 따른 제1 그룹의 제어 트랜지스터들(TR-R1, TR-R2) 각각이 도 7a에 도시된 제2 그래프(GP2)와 같은 전압-전류 특성을 갖는다면, 제1 노드(NQ)와 제1 전압 입력단자(V1) 사이에 누설전류가 발생한다. 그에 따라 k번째 수평 구간(HPk) 동안 제1 노드(NQ)는 기준값 이상의 전압레벨을 유지할 수 없다.
그에 비해, k번째 수평 구간(HPk) 동안에 본 실시예에 따른 제3 제어 트랜지스터(TR2-22)의 게이트-소스 전압(Vgs)는 -24V이다. 본 실시예에 따른 제1 그룹의 제어 트랜지스터들(TR2-21, TR2-22) 각각이 도 7a에 도시된 제2 그래프(GP2)와 같은 전압-전류 특성을 갖는다고 하더라도, 제1 노드(NQ)와 제1 전압 입력단자(V1) 사이에 누설전류는 제3 제어 트랜지스터(TR2-22)에 의해 방지될 수 있다.
도 7c는 비교예에 따른 제1 그룹의 제어 트랜지스터들(TR-R1, TR-R2)을 구비한 k번째 구동 스테이지(SRCk)의 Q노드 전압(G-NQ)과 게이트 신호(G-GS)를 도시하였다. 도 7d는 본 실시예에 따른 제1 그룹의 제어 트랜지스터들(TR2-21, TR2-22)을 구비한 k번째 구동 스테이지(SRCk)의 Q노드 전압(G-NQ)과 게이트 신호(G-GS)를 도시하였다.
도 7c에 따르면, 제1 그룹의 제어 트랜지스터들(TR-R1, TR-R2)의 문턱전압(Vth)을 -3.5V로 설정한 경우 정상 작동하였으나, -3.5V보다 낮게 설정한 경우 비정상 작동하였다. 도 7d에 따르면, 제1 그룹의 제어 트랜지스터들(TR2-21, TR2-22)의 문턱전압(Vth)을 -6.0V으로 설정한 경우까지 정상 작동하였다. 본 실시예에 따른 구동 스테이지는 비교예에 따른 구동 스테이지보다 정상 작동할 수 있는 트랜지스터들의 전압-전류 특성의 시프트 범위가 넓다.
도 8은 본 발명의 일 실시예에 따른 구동 스테이지(SRCk-1)의 회로도이다. 이하, 도 8을 참조하여 구동 스테이지(SRCk-1)에 대해 설명한다. 다만, 도 1 내지 도 7d를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 8에 도시된 구동 스테이지(SRCk-1)와 도 6a에 도시된 구동 스테이지(SRCk)는 제1 풀다운부(400, 400-1)의 구성만 상이할 뿐 다른 구성은 동일할 수 있다. 본 실시예에 따르면, 제1 풀다운부(400-1)는 제1 그룹의 풀다운 트랜지스터들(TR4-11, TR4-12) 및 제2 그룹의 풀다운 트랜지스터들(TR4-21, TR4-22)를 포함한다.
제1 그룹의 풀다운 트랜지스터들(TR4-11, TR4-12)은 제1 트랜지스터(TR4-11) 및 제2 트랜지스터(TR4-12)를 포함한다. 제1 트랜지스터(TR4-11) 및 제2 트랜지스터(TR4-12)는 제1 전압 입력단자(V1)과 출력단자(OUT) 사이에 직렬연결된다.
제1 트랜지스터(TR4-11)는 제1 전압 입력단자(V1)에 접속된 입력전극, 제어단자(CT)에 접속된 제어전극, 및 출력전극을 포함한다. 제2 트랜지스터(TR4-12)는 제1 트랜지스터(TR4-11)의 출력전극에 접속된 입력전극, 제어단자(CT)에 접속된 제어전극, 및 출력단자(OUT)에 접속된 출력전극을 포함한다. 제1 트랜지스터(TR4-11)의 출력전극과 제2 트랜지스터(TR4-12)의 입력전극이 연결된 노드는 제3 중간 노드(NM3)로 정의된다.
제2 그룹의 풀다운 트랜지스터들(TR4-21, TR4-22)은 제3 트랜지스터(TR4-21) 및 제4 트랜지스터(TR4-22)를 포함한다. 제3 트랜지스터(TR4-21) 및 제4 트랜지스터(TR4-22)는 제1 전압 입력단자(V1)과 출력단자(OUT) 사이에 직렬연결된다.
제3 트랜지스터(TR4-21)는 제1 전압 입력단자(V1)에 접속된 입력전극, 제2 노드(NA)에 접속된 제어전극, 및 출력전극을 포함한다. 제4 트랜지스터(TR4-22)는 제3 트랜지스터(TR4-21)의 출력전극에 접속된 입력전극, 제2 노드(NA)에 접속된 제어전극, 및 출력단자(OUT)에 접속된 출력전극을 포함한다. 제3 트랜지스터(TR4-21)의 출력전극과 제4 트랜지스터(TR4-22)의 입력전극이 연결된 노드는 제4 중간 노드(NM4)로 정의된다.
제3 중간 노드(NM3)와 제4 중간 노드(NM4) 각각에는 출력신호(GSk, CRSk)가 인가된다. 본 실시예에서 출력신호는 k번째 캐리 신호(CRSk)일 수 있다. 제3 중간 노드(NM3)와 제4 중간 노드(NM4) 각각에 k번째 캐리 신호(CRSk)가 인가됨으로써 k번째 수평 구간(HPk, 도 6b참조) 동안 제1 풀다운부(400-1)에서 누설전류가 발생하지 않는다. 그에 따라 k번째 게이트 신호(GSk)의 레벨이 기준값 이상 유지될 수 있다.
도 9는 본 발명의 일 실시예에 따른 구동 스테이지(SRCk-2)의 회로도이다. 이하, 도 9를 참조하여 구동 스테이지(SRCk-2)에 대해 설명한다. 다만, 도 1 내지 도 7d를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 9에 도시된 구동 스테이지(SRCk-2)와 도 6a에 도시된 구동 스테이지(SRCk)는 제2 풀다운부(500, 500-1)의 구성만 상이할 뿐 다른 구성은 동일할 수 있다. 본 실시예에 따르면, 제2 풀다운부(500-1)는 제1 그룹의 풀다운 트랜지스터들(TR5-11, TR5-12) 및 제2 그룹의 풀다운 트랜지스터들(TR5-21, TR5-22)를 포함한다.
제1 그룹의 풀다운 트랜지스터들(TR5-11, TR5-12)은 제1 트랜지스터(TR5-11) 및 제2 트랜지스터(TR5-12)를 포함한다. 제1 트랜지스터(TR5-11) 및 제2 트랜지스터(TR5-12)는 제2 전압 입력단자(V2)과 캐리단자(SR) 사이에 직렬연결된다.
제1 트랜지스터(TR5-11)는 제2 전압 입력단자(V2)에 접속된 입력전극, 제어단자(CT)에 접속된 제어전극, 및 출력전극을 포함한다. 제2 트랜지스터(TR5-12)는 제1 트랜지스터(TR5-11)의 출력전극에 접속된 입력전극, 제어단자(CT)에 접속된 제어전극, 및 출력단자(OUT)에 접속된 출력전극을 포함한다. 제1 트랜지스터(TR5-11)의 출력전극과 제2 트랜지스터(TR5-12)의 입력전극이 연결된 노드는 제3 중간 노드(NM30)로 정의된다.
제2 그룹의 풀다운 트랜지스터들(TR5-21, TR5-22)은 제3 트랜지스터(TR5-21) 및 제4 트랜지스터(TR5-22)를 포함한다. 제3 트랜지스터(TR5-21) 및 제4 트랜지스터(TR5-22)는 제2 전압 입력단자(V2)과 캐리단자(CR) 사이에 직렬연결된다.
제3 트랜지스터(TR5-21)는 제2 전압 입력단자(V2)에 접속된 입력전극, 제2 노드(NA)에 접속된 제어전극, 및 출력전극을 포함한다. 제4 트랜지스터(TR5-22)는 제3 트랜지스터(TR5-21)의 출력전극에 접속된 입력전극, 제2 노드(NA)에 접속된 제어전극, 및 출력단자(OUT)에 접속된 출력전극을 포함한다. 제3 트랜지스터(TR4-21)의 출력전극과 제4 트랜지스터(TR4-22)의 입력전극이 연결된 노드는 제4 중간 노드(NM40)로 정의된다.
제3 중간 노드(NM30)와 제4 중간 노드(NM40) 각각에는 출력신호(GSk, CRSk)가 인가된다. 본 실시예에서 출력신호는 k번째 캐리 신호(CRSk)일 수 있다. 제3 중간 노드(NM30)와 제4 중간 노드(NM40) 각각에 k번째 캐리 신호(CRSk)가 인가됨으로써 k번째 수평 구간(HPk, 도 6b 참조) 동안 제2 풀다운부(500-1)에서 누설전류가 발생하지 않는다. 그에 따라 k번째 캐리 신호(CRSk)의 레벨이 기준값 이상 유지될 수 있다.
별도로 도시하지 않았으나, 제1 풀다운부(400)는 도 8에 도시된 제1 풀다운부(400-1)로 대체될 수 있다.
도 10은 본 발명의 일 실시예에 따른 게이트 구동회로(GDC-1)의 블럭도이다. 도 11은 본 발명의 일 실시예에 따른 구동 스테이지(SRCk-3)의 회로도이다. 이하, 도 10 및 도 11을 참조하여 본 실시예에 따른 게이트 구동회로(GDC-1)에 대해 설명한다. 다만, 도 1 내지 도 7d를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
본 실시예에 따른 게이트 구동회로(GDC-1)는 서로 종속적으로 연결된 복수 개의 구동 스테이지들(SRC1~SRCn)을 포함한다. 복수 개의 구동 스테이지들(SRC1~SRCn)은 복수 개의 게이트 라인들(GL1~GLn)에 각각 연결된다. 게이트 구동회로(GDC)는 복수 개의 구동 스테이지들(SRC1~SRCn) 중 마지막 구동 스테이지(SRCn)에 연결된 더미 스테이지(SRC-D)를 더 포함할 수 있다. 더미 스테이지(SRC-D)는 더미 게이트 라인(GL-D)에 연결된다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각은 출력단자(OUT), 입력단자(IN), 제어단자(CT), 클럭단자(CK), 제1 전압 입력단자(V1), 및 제2 전압 입력단자(V2)를 포함한다. 본 실시예에 따른 구동 스테이지들(SRC1~SRCn)은 도 5에 도시된 구동 스테이지들(SRC1~SRCn) 대비 캐리단자(CR)가 생략된다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 출력단자(OUT)는 해당 구동 스테이지 다음의 구동 스테이지의 입력단자(IN)에 전기적으로 연결된다. 예컨대, 3번째 구동 스테이지들(SRC3)의 입력단자(IN)는 바로 이전 구동 스테이지인 2번째 구동 스테이지(SRC2)의 게이트 신호를 수신할 수 있다.
복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제어단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 출력단자(OUT)에 전기적으로 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제어단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 게이트 신호를 수신한다. 예컨대, 2번째 구동 스테이지(SRC2)의 제어단자(CT)는 바로 다음 구동 스테이지인 3번째 구동 스테이지(SRC3)의 출력단자(OUT)로부터 출력된 게이트 신호를 수신할 수 있다.
도 11에는 도 10에 도시된 n개의 구동 스테이지들(SRC1~SRCn) 중 k번째 구동 스테이지(SRCk-3)를 예시적으로 도시하였다. k번째 구동 스테이지(SRCk-3)는 출력부(100), 제1 제어부(200), 제2 제어부(300), 및 풀다운부(400)를 포함한다. k번째 구동 스테이지(SRCk-3)는 도 6a에 도시된 구동 스테이지(SRCk-3) 대비 제2 풀다운부(500)가 생략된다.
또한, 제2 출력부(120)는 k번째 캐리 신호(CRSk. 도 6a 참조)를 출력하지 않는다. 제2 출력부(120)는 제어신호를 출력한다. 제2 출력부(120)는 k번째 수평 구간(HPk) 동안에 제1 중간 노드(NM1)와 제2 중간 노드(NM2) 각각에 버퍼 신호를 제공하고, 제3 및 제4 인버터 트랜지스터(TR3-3, TR3-4) 각각에 스위칭 신호를 제공한다.
도 12는 본 발명의 일 실시예에 따른 구동 스테이지(SRCk-4)의 회로도이다. 본 실시예에 따른 구동 스테이지(SRCk-4)는 도 11에 도시된 구동 스테이지(SRCk-3)와 풀다운부(400-1)는 도 8을 참조하여 설명한 풀다운부(400-1)와 같이, 제1 그룹의 풀다운 트랜지스터들(TR4-11, TR4-12) 및 제2 그룹의 풀다운 트랜지스터들(TR4-21, TR4-22)을 포함할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DP: 표시패널 DS1: 제1 표시기판
DS2: 제2 표시기판 GDC: 게이트 구동회로
DDC: 데이터 구동회로 SRC1~SRCn: 구동 스테이지

Claims (19)

  1. 복수 개의 게이트 라인들을 포함하는 표시패널; 및
    상기 게이트 라인들에 게이트 신호들을 출력하는 구동 스테이지들을 포함하는 게이트 구동회로를 포함하고,
    상기 게이트 신호들 중 k번째 게이트 신호를 출력하는 k번째(여기서 k는 2 이상의 자연수) 구동 스테이지는,
    제1 노드에 접속된 제어전극, 클럭 신호를 수신하는 입력전극, 출력신호를 출력하는 출력전극을 포함하는 적어도 하나의 출력 트랜지스터;
    상기 k번째 게이트 신호가 출력되기 이전에, 상기 적어도 하나의 출력 트랜지스터를 턴-온 시키는 활성화 신호를 상기 제1 노드에 출력하는 제1 제어 트랜지스터;
    상기 제1 노드에 상기 활성화 신호가 제공된 이후에, 상기 제1 노드의 전압을 부스팅시키는 커패시터; 및
    상기 제1 노드(NQ)와 방전전압(VSS2)이 인가되는 전압 입력단자(V2) 사이에 직렬 연결된 제2 및 제3 제어 트랜지스터들을 포함하고,
    상기 출력신호는 상기 제2 제어 트랜지스터와 상기 제3 제어 트랜지스터의 사이에 정의된 제1 중간 노드에 제공되고,
    상기 출력신호는 상기 k번째 게이트 신호 및 k번째 캐리 신호를 포함하고, 상기 k번째 캐리 신호는 상기 제1 중간 노드에 제공되며,
    상기 제2 및 제3 제어 트랜지스터들은 상기 구동 스테이지들 중 k+1번째 구동 스테이지로부터 출력된 출력신호에 응답하여 턴-온되는 것을 특징으로 하는 표시장치.
  2. 제1 항에 있어서,
    상기 적어도 하나의 출력 트랜지스터는 상기 k번째 게이트 신호를 출력하는 제1 출력 트랜지스터 및 상기 k번째 게이트 신호에 동기된 k번째 캐리 신호에 출력하는 제2 출력 트랜지스터를 포함하고,
    상기 k번째 캐리 신호는 상기 제2 출력 트랜지스터로부터 상기 제1 중간 노드에 인가되는 것을 특징으로 하는 표시장치.
  3. 제2 항에 있어서,
    상기 커패시터는 상기 제1 출력 트랜지스터의 상기 출력전극과 상기 제1 출력 트랜지스터의 상기 제어전극 사이에 접속된 것을 특징으로 하는 표시장치.
  4. 삭제
  5. 제1 항에 있어서,
    상기 활성화 신호는 상기 구동 스테이지들 중 k-1번째 구동 스테이지로부터 출력된 출력신호인 것을 특징으로 하는 표시장치.
  6. 제5 항에 있어서,
    상기 제1 노드와 상기 전압 입력단자 사이에 직렬 연결되고, 상기 제2 및 제3 제어 트랜지스터들과 다른 구간에 턴-온되는 제4 및 제5 제어 트랜지스터들을 더 포함하고,
    상기 출력신호는 상기 제4 제어 트랜지스터와 상기 제5 제어 트랜지스터의 사이에 정의된 제2 중간 노드에 제공되는 것을 특징으로 하는 표시장치.
  7. 제6 항에 있어서,
    상기 제4 및 제5 제어 트랜지스터들의 제어전극들이 접속된 제2 노드에 스위칭 신호를 제공하는 인버터 트랜지스터들을 더 포함하고,
    상기 인버터 트랜지스터들은,
    상기 제2 노드에 상기 클럭 신호를 출력하는 적어도 하나의 출력 인버터 트랜지스터; 및
    상기 k번째 게이트 신호가 출력되는 구간 동안에, 상기 제2 노드의 전압을 풀다운시키는 적어도 하나의 풀다운 인버터 트랜지스터를 포함하는 표시장치.
  8. 제1 항에 있어서,
    상기 k번째 게이트 신호가 출력된 이후에, 상기 적어도 하나의 출력 트랜지스터의 상기 출력전극에 상기 방전전압을 제공하는 풀다운 트랜지스터를 더 포함하는 표시장치.
  9. 복수 개의 게이트 라인들을 포함하는 표시패널; 및
    상기 게이트 라인들에 각각 전기적으로 접속된 구동 스테이지들을 포함하는 게이트 구동회로를 포함하고,
    상기 구동 스테이지들 중 k번째(여기서 k는 2 이상의 자연수) 구동 스테이지는,
    클럭 신호에 근거하여 k번째 출력신호를 생성하고, 제1 노드의 전압에 응답하여 상기 k번째 출력신호를 출력단자에 출력하는 출력부;
    상기 제1 노드의 전압을 제어하는 제1 제어부;
    상기 클럭 신호에 근거하여 생성된 스위칭 신호를 제2 노드에 출력하는 제2 제어부; 및
    상기 k번째 출력신호가 출력된 이후에, 상기 출력단자의 전압을 다운시키는 풀다운부를 포함하고,
    상기 제1 제어부는,
    상기 k번째 출력신호가 출력되기 이전에, 상기 출력부를 활성화시키는 활성화 신호를 상기 제1 노드에 제공하는 제1 제어 트랜지스터;
    상기 제1 노드와 제1 방전전압(VSS2)이 인가되는 제1 전압 입력단자(V2) 사이에 직렬 연결된 제2 및 제3 제어 트랜지스터들을 포함하고,
    상기 k번째 출력신호는 k번째 게이트 신호 및 k번째 캐리 신호를 포함하고,
    상기 k번째 캐리 신호는 상기 제2 제어 트랜지스터와 상기 제3 제어 트랜지스터의 사이에 정의된 제1 중간 노드에 제공되고,
    상기 제2 및 제3 제어 트랜지스터들은 상기 구동 스테이지들 중 k+1번째 구동 스테이지로부터 출력된 출력신호에 응답하여 턴-온되는 것을 특징으로 하는 표시장치.
  10. 제9 항에 있어서,
    상기 k번째 출력신호는 k번째 게이트 신호 및 k번째 캐리 신호를 포함하고, 상기 출력단자는 제1 출력단자 및 제2 출력단자를 포함하고,
    상기 출력부는,
    상기 제1 노드에 접속된 제어전극, 상기 클럭 신호를 수신하는 입력전극, 상기 k번째 게이트 신호를 상기 제1 출력단자에 출력하는 출력전극을 포함하는 제1 출력 트랜지스터;
    상기 제1 노드에 접속된 제어전극, 상기 클럭 신호를 수신하는 입력전극, 상기 k번째 캐리 신호를 상기 제2 출력단자에 출력하는 출력전극을 포함하는 제2 출력 트랜지스터; 및
    상기 제1 출력 트랜지스터의 상기 출력전극과 상기 제1 출력 트랜지스터의 상기 제어전극 사이에 접속된 커패시터를 포함하는 표시장치.
  11. 제10 항에 있어서,
    상기 풀다운부는,
    상기 k번째 게이트 신호가 출력된 이후에 상기 제1 출력단자를 풀다운시키는 제1 풀다운부; 및
    상기 k번째 캐리 신호가 출력된 이후에 상기 제2 출력단자를 풀다운시키는 제2 풀다운부를 포함하는 표시장치.
  12. 제11 항에 있어서,
    상기 제1 풀다운부는, 상기 제1 출력단자와 상기 제1 방전전압과 레벨이 다른 제2 방전전압이 인가되는 제2 전압 입력단자 사이에 직렬 연결되는 제1 및 제2 풀다운 트랜지스터들을 포함하고,
    상기 k번째 출력신호는 상기 제1 풀다운 트랜지스터와 상기 제2 풀다운 트랜지스터의 사이에 정의된 제2 중간 노드에 제공되는 표시장치.
  13. 제12 항에 있어서,
    상기 제1 풀다운부는, 상기 제1 출력단자와 상기 제2 전압 입력단자 사이에 직렬 연결되고, 상기 제1 및 제2 풀다운 트랜지스터들과 다른 구간에 턴-온되는 제3 및 제4 풀다운 트랜지스터들을 더 포함하고,
    상기 k번째 출력신호는 상기 제3 풀다운 트랜지스터와 상기 제4 풀다운 트랜지스터의 사이에 정의된 제3 중간 노드에 제공되는 표시장치.
  14. 제11 항에 있어서,
    상기 제2 풀다운부는, 상기 제1 출력단자와 상기 제1 전압 입력단자 사이에 직렬 연결되는 제1 및 제2 풀다운 트랜지스터들을 포함하고,
    상기 k번째 출력신호는 상기 제1 풀다운 트랜지스터와 상기 제2 풀다운 트랜지스터의 사이에 정의된 제2 중간 노드에 제공되는 표시장치.
  15. 제14 항에 있어서,
    상기 제2 풀다운부는, 상기 제1 출력단자와 상기 제1 전압 입력단자 사이에 직렬 연결되고, 상기 제1 및 제2 풀다운 트랜지스터들과 다른 구간에 턴-온되는 제3 및 제4 풀다운 트랜지스터들을 더 포함하고,
    상기 k번째 출력신호는 상기 제3 풀다운 트랜지스터와 상기 제4 풀다운 트랜지스터의 사이에 정의된 제3 중간 노드에 제공되는 표시장치.
  16. 삭제
  17. 제9 항에 있어서,
    상기 활성화 신호는 k-1번째 구동 스테이지로부터 출력된 k-1번째 출력신호인 것을 특징으로 하는 표시장치.
  18. 제17 항에 있어서,
    상기 제1 제어부는 상기 제1 노드와 상기 제1 전압 입력단자 사이에 직렬 연결되고, 상기 제2 및 제3 제어 트랜지스터들과 다른 구간에 턴-온되는 제4 및 제5 제어 트랜지스터들을 더 포함하고,
    상기 k번째 출력신호는 상기 제4 제어 트랜지스터와 상기 제5 제어 트랜지스터의 사이에 정의된 제2 중간 노드에 제공되는 것을 특징으로 하는 표시장치.
  19. 제18 항에 있어서,
    상기 제4 및 제5 제어 트랜지스터들은 상기 k번째 출력신호가 출력된 이후에, 상기 스위칭 신호에 의해 턴-온되는 것을 특징으로 하는 표시장치.
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