JPH0974204A

JPH0974204A - 表示駆動装置

Info

Publication number: JPH0974204A
Application number: JP25180595A
Authority: JP
Inventors: Katsuhiko Morosawa; 克彦両澤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1995-09-04
Filing date: 1995-09-04
Publication date: 1997-03-18
Anticipated expiration: 2015-09-04
Also published as: JP3514002B2

Abstract

(57)【要約】【課題】回路面積の増加を最小限に抑えつつ、トラン
ジスタのリーク電流を小さくして、消費電力を低減する
ことができる表示駆動装置を提供する。【解決手段】ｐＭＯＳトランジスタ２２、２３とｎＭ
ＯＳトランジスタ２４、２５とで構成されたＣＭＯＳイ
ンバータ回路２１は、電源（Ｖdd）とグラウンド（ＧＮ
Ｄ）との間にｐＭＯＳトランジスタ２２、２３とｎＭＯ
Ｓトランジスタ２４、２５のソースもしくはドレインを
直列に接続し、トランジスタ２２〜２５までのゲート電
極３１、３２同士を接続して共通化している。このよう
なデュアルゲート構造のＣＭＯＳインバータ回路２１
を、例えば、液晶駆動回路の最終段のトランジスタに採
用することにより、トランジスタのチャネル長が短く分
割され、個々のトランジスタのＰＮ接合部分の電界強度
が分散された結果、トランジスタのリーク電流が減少す
るとともに、回路面積の増大を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示駆動装置に関
し、詳細には、複数のトランジスタを直列に接続して共
通のゲート電極で駆動するマルチゲート構造のトランジ
スタを用いた表示駆動装置に関する。

【０００２】

【従来の技術】表示駆動装置には、例えば、液晶を駆動
して表示制御を行う液晶駆動装置などがある。この液晶
駆動装置の場合は、表示形態によってセグメント方式と
マトリクス方式とに分けることができる。マトリクス方
式のものは、画像を表示する用途として液晶テレビ、パ
ソコン、ワープロ等の表示装置に用いられている。そし
て、マトリクス方式には、単純マトリクス方式とアクテ
ィブマトリクス方式とがあるが、高画質である上、クロ
ストーク現象のないアクティブマトリクス方式が注目さ
れている。

【０００３】アクティブマトリクス方式の液晶駆動装置
は、１画素毎に設けた液晶駆動素子により、その画素の
液晶部分に電圧を印加して画像を表示するものである。
この液晶駆動素子としては、薄膜トランジスタ（ＴＦ
Ｔ：Thin Film Transistor）が近年急速に普及しつつあ
る。この薄膜トランジスタは、以前のシリコン単結晶基
板上に作られたＭＯＳトランジスタのもつ欠点、すなわ
ち、表示画面の寸法に制限があること、透過型にできな
いこと等を克服する液晶駆動素子として開発されたもの
である。この薄膜トランジスタは、ガラス等の基板上に
形成された半導体薄膜の所定領域に不純物を注入してト
ランジスタを形成するものである。特に、液晶表示装置
用の半導体薄膜の素材としては、セレン化カドミウム、
多結晶シリコン、アモルファスシリコン等が用いられ
る。

【０００４】そして、従来、液晶表示装置などのドライ
バ回路をガラス基板上に薄膜トランジスタ（ＴＦＴ）を
使って一体構成する場合は、通常はＣＭＯＳ（Compleme
nta-ry Metal Oxide Semiconductor）回路が用いられ
ている。このＣＭＯＳ回路は、電子によって電流を運ぶ
ｎＭＯＳトランジスタと、正孔によって電流を運ぶｐＭ
ＯＳトランジスタとを対にした相補型のトランジスタ回
路である。

【０００５】例えば、図７は、従来のＣＭＯＳインバー
タ回路１の構成を示す図である。図７に示すように、Ｃ
ＭＯＳインバータ回路１は、電源（Ｖdd）とグラウンド
（ＧＮＤ）との間にｐＭＯＳ２とｎＭＯＳ３の二種類の
トランジスタのソースもしくはドレインが直列に接続さ
れて構成されている。

【０００６】そして、図８は、図７のＣＭＯＳインバー
タ回路１の断面構成図である。図８に示すように、ガラ
ス基板４上に所定膜厚の下地絶縁膜５が形成され、その
上のｎＭＯＳトランジスタ形成領域とｐＭＯＳトランジ
スタ形成領域とにそれぞれ選択的に半導体層６、７が形
成されている。

【０００７】この半導体層６、７上には、順次イオン注
入用マスクを形成して、不純物や不純物濃度の異なる領
域が形成されるようにｎ型、あるいは、ｐ型の不純物イ
オンをドーピングする。具体的には、６１、６５がｎ型
高濃度不純物注入領域、６２、６４がｎ型低濃度不純物
注入領域、６３が真性半導体領域であってチャネル領域
となる。また、７１、７５は、ｐ型高濃度不純物注入領
域、７２、７４は、ｐ型低濃度不純物注入領域、７３
は、真性半導体領域であってチャネル領域となる。この
ように、図８では、半導体層６、７内に段階的に濃度の
異なる不純物領域を形成する、いわゆる、低濃度イオン
注入ドレイン（ＬＤＤ）構造が採用されている。もっと
も、図８の構造では、レジストパターンの形成が容易で
あることから、ソース領域もＬＤＤ構造を採っている。
このＬＤＤ構造の採用は、薄膜トランジスタのＰＮ接合
部分、すなわち、電極が接続された高濃度不純物領域と
チャネル領域との間に低濃度不純物領域が形成されてい
るため、ＰＮ接合部分の電界強度が小さくなって、オフ
電流（リーク電流）を減少させることが可能となる。

【０００８】さらに、上記した下地絶縁膜５と半導体層
６、７の表面は、それらを覆うようにゲート絶縁膜８が
全面に形成され、そのゲート絶縁膜８上の所定位置にゲ
ート電極９がそれぞれ選択的に形成され、そのゲート電
極９上には、ゲート電極９を覆って表面を平坦化するよ
うに層間絶縁膜１０が形成されている。

【０００９】次いで、ソース・ドレイン電極を形成する
ため、前記層間絶縁膜１０と前記ゲート絶縁膜８とを貫
いて半導体層６、７の所定位置に到達するコンタクトホ
ールが異方性エッチングによって形成される。そして、
各コンタクトホール内には、それぞれアルミニウム（Ａ
ｌ）等からなるソース・ドレイン電極１１が埋め込まれ
て配線されることにより、図７に示すＣＭＯＳインバー
タ回路１が形成される。

【００１０】上記図７及び図８に示すＣＭＯＳインバー
タ回路１は、ＩＮ（入力）が「０」のときに、ｎＭＯＳ
トランジスタ３がオフし、ｐＭＯＳトランジスタ２がオ
ンして電源Ｖddから「１」がＯＵＴ（出力）される。ま
た、入力が「１」のときは、ｐＭＯＳトランジスタ２が
オフし、ｎＭＯＳトランジスタ３がオンすることでグラ
ウンドから「０」が出力される。このように、ＣＭＯＳ
インバータ回路は、入力される論理とは反対の論理を出
力することができる。

【００１１】また、従来のＣＭＯＳトランジスタは、上
記したインバータ回路以外にも、ＣＭＯＳトランジスタ
を組み合わせて用いることにより、表示駆動装置を構成
するのに必要なラッチ回路、アンド回路、ナンド回路、
あるいは、トライステート回路等を構成することができ
る。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の表示駆動装置にあっては、ＴＦＴで構成され
たＣＭＯＳトランジスタの動作周波数を「ｆ」とし、負
荷容量を「Ｃ」とし、電源電圧を「Ｖdd」とし、リーク
電流を「ＩＬ」とした場合、次式によってＣＭＯＳトラ
ンジスタの消費電力を表わすことができる。

【００１３】Ｗ（消費電力）＝ｆ・Ｃ・Ｖdd（動的な消
費電力）＋ＩＬ・Ｖdd（静的な消費電力）従来のＴＦＴで構成されたＣＭＯＳトランジスタは、図
８に示すように、半導体層６、７にＬＤＤ構造を採用す
ることによって、リーク電流の減少を図っているが、依
然としてリーク電流「ＩＬ」の値が小さくならず、多数
のＣＭＯＳトランジスタで構成された表示駆動装置全体
の消費電力のうち、リーク電流（静的な消費電力）の占
める割合が大きくならざるを得ないという問題があっ
た。

【００１４】また、液晶表示装置等に使用される薄膜ト
ランジスタに要求される性能は、液晶を駆動するに十分
なオン電流が得られること、および、オフ状態における
保持特性を良くするためにオフ電流（リーク電流）が極
力少ないことである。ところが、十分なオン電流を得る
ために、チャネル長を短くして、チャネル幅を大きくす
ると、ＰＮ接合部分の電界強度が大きくなるため、オフ
電流が増加するという二律背反の現象が生じる。

【００１５】そこで、従来より、半導体薄膜に直列接続
した複数の薄膜トランジスタを形成してチャネル長を分
割し、各チャネル毎にゲート電極を設けたマルチゲート
構造の薄膜トランジスタが用いられている。

【００１６】しかしながら、このマルチゲート構造の薄
膜トランジスタは、オフ電流を少なくしようとすればそ
れだけゲート数を増加させねばならず、ゲート数の増加
にともなってトランジスタの実装面積も増加するという
問題がある。

【００１７】特に、液晶駆動回路を構成する多数の薄膜
トランジスタからなるＣＭＯＳ全てをマルチゲート構造
とすると、回路面積の増加が一層大きくなるという問題
がある。

【００１８】そこで、本発明は、上記課題に鑑みてなさ
れたものであって、回路面積の増加を最小限に抑えつ
つ、トランジスタの静的な消費電力であるリーク電流を
小さくして全体の消費電力を低減することが可能な表示
駆動装置を提供することを目的としている。

【００１９】

【課題を解決するための手段】請求項１記載の表示駆動
装置は、表示部に所定の駆動電圧を印加して表示制御を
行う表示駆動回路を備えた表示駆動装置であって、前記
表示駆動回路の少なくとも最終段に使用される各トラン
ジスタをそれぞれ複数個のトランジスタに分割し、該複
数個のトランジスタのソースもしくはドレインを直列に
接続するとともに、複数個に分割したトランジスタ同士
のゲート電極を共通化して同時駆動することを特徴とす
る。

【００２０】ここで、上記したように、複数個のトラン
ジスタのソースもしくはドレインを直列に接続し、その
複数個のトランジスタのゲート電極を共通化して同時駆
動する構造をマルチゲート構造という。本発明では、こ
のマルチゲート構造のトランジスタを表示駆動回路の少
なくとも最終段に用いたものである。

【００２１】従って、マルチゲート構造のトランジスタ
を採用した場合は、チャネル長を短く分割することによ
り、個々のトランジスタにおけるＰＮ接合部分の電界強
度が分散されることとなり、その結果オフ電流を減少さ
せることができる。特に、表示駆動回路の最終段では、
駆動能力を高くして十分なオン電流を得るために大電流
となることから、少なくともこの部分のトランジスタを
マルチゲート構造とすることにより、効果的にオフ電流
を減少させることができる。

【００２２】また、請求項１記載の表示駆動装置は、例
えば、請求項２に記載されているように、前記表示部は
液晶セル内にマトリクス状に画素が形成された液晶表示
パネルであって、前記表示駆動回路は前記各画素に表示
信号を供給する信号側駆動回路を有し、該信号側駆動回
路に含まれたトライステート回路を構成する各トランジ
スタを複数個のトランジスタに分割し、該複数個のトラ
ンジスタのソースもしくはドレインを直列に接続すると
ともに、複数個に分割したトランジスタ同士のゲート電
極を共通化して同時駆動するようにしてもよい。

【００２３】従って、表示駆動回路である信号側駆動回
路の最終段に位置するトライステート回路のトランジス
タのみをマルチゲート構造としたため、効果的にオフ電
流を減少させることができるとともに、マルチゲート構
造をトライステート回路に限定して用いているため、回
路面積の増加を最小限に抑えることができる。

【００２４】また、請求項１記載の表示駆動装置は、例
えば、請求項３に記載されるように、前記表示部は液晶
セル内にマトリクス状に画素が形成された液晶表示パネ
ルであって、前記表示駆動回路は前記各画素に走査信号
を供給する走査側駆動回路を有し、該走査側駆動回路に
含まれたバッファ回路を構成する各トランジスタを複数
個のトランジスタに分割し、該複数個のトランジスタの
ソースもしくはドレインを直列に接続するとともに、複
数個に分割したトランジスタ同士のゲート電極を共通化
して同時駆動するようにしてもよい。

【００２５】従って、表示駆動回路である走査側駆動回
路の最終段に位置するバッファ回路のトランジスタのみ
をマルチゲート構造としたため、効果的にオフ電流を減
少させることができるとともに、マルチゲート構造をバ
ッファ回路に限定して用いているため、回路面積の増加
を最小限に抑えることができる。

【００２６】また、請求項１から請求項３までの何れか
の表示駆動装置のトランジスタは、例えば、請求項４に
記載されるように、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタとを対にして構成した相補型のＣＭＯＳトラ
ンジスタであってもよい。

【００２７】従って、ＣＭＯＳトランジスタは、ｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタとを対にして構
成されているため、入力されるゲート電圧に対してｎＭ
ＯＳトランジスタかｐＭＯＳトランジスタの一方がオン
すると、他方が必ずオフする構造であるため、消費電流
が少ない上、適正な出力レベルが得られる。

【００２８】また、請求項１から請求項４までの何れか
の表示駆動装置のトランジスタの半導体領域は、例え
ば、請求項５に記載されるように、少なくとも２つの高
濃度不純物領域と、この高濃度不純物領域の間に存在す
る複数のチャネル領域と、前記高濃度不純物領域と前記
チャネル領域との間に低濃度不純物領域とを有し、前記
各チャネル領域に対応する位置に絶縁層を介してそれぞ
れ共通化されたゲート電極が形成されるようにしてもよ
い。

【００２９】従って、上記表示駆動装置のトランジスタ
は、マルチゲート構造の採用に加えて、低濃度イオン注
入ドレイン（ＬＤＤ）構造を採用しているため、トラン
ジスタのＰＮ接合部分、すなわち、ソース・ドレイン電
極が接続された高濃度不純物領域と複数のチャネル領域
との間に低濃度不純物領域を有し、ＰＮ接合部分の電界
強度を小さくすることにより、トランジスタの面積増大
を伴うことなく、オフ電流を一層減少させることが可能
であり、消費電力を低減することができる。なお、トラ
ンジスタのマルチゲート構造は、ゲート電極が２個の場
合をデュアルゲート、３個の場合をトリプルゲート、４
個の場合をクワッドゲートといい、ゲート電極数は５個
以上であってもよい。そして、オフ電流の減少効果は、
上記したデュアルゲートよりもゲート数の多いトリプル
ゲートの方が顕著に減少している。しかし、ゲート数を
増加させると回路面積の増大を招くことになるが、ＬＤ
Ｄ構造と組み合わせることによって、トランジスタの面
積増大を伴うことなくオフ電流を減少させることができ
る。

【００３０】また、請求項５記載の表示駆動装置の各チ
ャネル領域間は、例えば、請求項６に記載されているよ
うに、低濃度不純物領域で形成するようにしてもよい。

【００３１】従って、マルチゲート構造のトランジスタ
の各チャネル領域間を低濃度不純物領域のみで形成して
も、ＬＤＤ構造によるオフ電流の減少効果が得られ、消
費電力が低減できる。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００３３】図１〜図６は、本発明の表示駆動装置に係
る実施の形態例を示す図であり、ここでは、ガラス基板
上に液晶駆動回路と画素部の各画素毎に薄膜トランジス
タ（ＴＦＴ）からなるスイッチング素子を一体形成し
て、駆動回路一体型液晶表示装置として実施したもので
ある。そして、本実施の形態では、上記した液晶駆動回
路の最終段のトランジスタをデュアルゲート構造からな
るＣＭＯＳトランジスタで構成したものである。

【００３４】まず、構成を説明する。

【００３５】図１は、液晶駆動回路の最終段を構成する
デュアルゲート構造のＣＭＯＳトランジスタからなるイ
ンバータ回路２１を示す図である。図１のインバータ回
路２１は、図７に示す従来のＣＭＯＳトランジスタから
なるインバータ回路１のｎＭＯＳトランジスタ２とｐＭ
ＯＳトランジスタ３をそれぞれ２個に分割し、ゲート電
極を共通化したものである。すなわち、図１のインバー
タ回路２１は、ｐＭＯＳトランジスタ２２、２３とｎＭ
ＯＳトランジスタ２４、２５とで構成されており、電源
（Ｖdd）とグラウンド（ＧＮＤ）との間にｐＭＯＳトラ
ンジスタ２２、２３とｎＭＯＳトランジスタ２４、２５
のソースもしくはドレインを直列に接続して構成し、こ
れらのトランジスタ２２〜２５までのゲート電極３１、
３２同士を接続して共通化している。そして、上記した
共通のゲート電極をインバータ回路２１の入力端子（Ｉ
Ｎ）とし、上記したｐＭＯＳトランジスタ２３とｎＭＯ
Ｓトランジスタ２４との接続部を出力端子（ＯＵＴ）と
している。

【００３６】本実施の形態のように、デュアルゲート構
造のトランジスタを採用した場合は、トランジスタのチ
ャネル長が短く分割されたことによって、個々のトラン
ジスタにおけるＰＮ接合部分の電界強度が分散された結
果、トランジスタのオフ電流を減少させることができ
る。

【００３７】次に、図２は、図１のＣＭＯＳインバータ
回路２１の断面構成図である。図２に示すように、ガラ
ス基板２６の表面の全面にわたって所定膜厚の下地絶縁
膜２７が形成されている。この下地絶縁膜２７の表面に
は、異なる複数の領域で構成されたｎＭＯＳトランジス
タ形成領域とｐＭＯＳトランジスタ形成領域からなる薄
膜半導体層２８、２９が選択的に形成されている。

【００３８】この薄膜半導体層２８、２９は、図示しな
い複数のイオン注入用のマスクが形成されて、部分的に
不純物、およびその不純物濃度の異なる複数の領域を形
成するべくｎ型、あるいは、ｐ型の半導体を構成する不
純物イオンがドーピングされる。

【００３９】具体的には、２８１、２８７がｎ型高濃度
不純物注入領域であって、２８２、２８４、２８６は、
ｎ型低濃度不純物注入領域、２８３、２８５は、不純物
が注入されない真性半導体領域であってチャネル領域と
なる。

【００４０】また、２９１、２９７は、ｐ型高濃度不純
物注入領域、２９２、２９４、２９６は、ｐ型低濃度不
純物注入領域、２９３、２９５は、不純物が注入されな
い真性半導体領域であってチャネル領域となる。

【００４１】このように、図２に示すＣＭＯＳインバー
タ回路２１では、上記したデュアルゲート構造に加え
て、薄膜半導体層２８、２９内に段階的に濃度の異なる
不純物領域を形成した、いわゆる、低濃度イオン注入ド
レイン（ＬＤＤ）構造を採用している。もっとも、図２
に示すＬＤＤ構造は、ドレイン領域だけでなく、ソース
領域もＬＤＤ構造を採っている。このＬＤＤ構造の採用
は、薄膜トランジスタのＰＮ接合部分、すなわち、電極
が接続された高濃度不純物領域とチャネル領域との間に
低濃度不純物領域が形成されているため、ＰＮ接合部分
の電界強度が小さくなって、オフ電流（リーク電流）を
減少させることが可能となる。

【００４２】このように、本実施の形態では、デュアル
ゲート構造とＬＤＤ構造とを組み合わせることにより、
回路面積の増加を最小限に抑えつつ、液晶駆動回路を構
成する薄膜トランジスタの静的な消費電力（オフ電流）
を減少させて、液晶駆動回路全体の消費電力を低減でき
るようにしたものである。

【００４３】再び、図２に戻って、薄膜半導体層２８、
２９の表面は、さらにゲート絶縁膜３０で全面が覆わ
れ、このゲート絶縁膜３０の表面の各チャネル領域２８
３、２８５、２９３、２９５に相当する位置にゲート電
極３１、３２が形成されている。そして、ゲート絶縁膜
３０およびゲート電極３１、３２は、層間絶縁膜３３で
覆われている。

【００４４】次いで、上記した薄膜半導体領域２８、２
９の両端の高濃度不純物領域２８１、２８７、２９１、
２９７の上部のゲート絶縁膜３０および層間絶縁膜３３
には、ソース・ドレイン電極を形成するため、コンタク
トホールが異方性エッチングによって形成され、そのコ
ンタクトホール内には、それぞれアルミニウム（Ａｌ）
等からなるソース・ドレイン電極３４が埋め込まれて、
図１に示すように配線されることにより、ＣＭＯＳイン
バータ回路２１が形成される。

【００４５】上記した図１及び図２のＣＭＯＳインバー
タ回路２１は、ＩＮ（入力）が「０」のときに、ｎＭＯ
Ｓ２４、２５がオフし、ｐＭＯＳ２２、２３がオンして
電源Ｖddから「１」がＯＵＴ（出力）される。また、入
力が「１」のときは、ｐＭＯＳ２２、２３がオフし、ｎ
ＭＯＳ２４、２５がオンすることでグラウンドから
「０」が出力される。このように、ＣＭＯＳインバータ
回路２１は、入力される論理とは反対の論理が出力され
る。

【００４６】上記したように、本実施の形態では、マル
チゲート構造にＬＤＤ構造を加えたＣＭＯＳインバータ
回路２１を使って、液晶駆動回路の最終段の薄膜トラン
ジスタを構成するようにしている。これは、液晶駆動回
路の最終段では、駆動能力を高くして十分なオン電流を
得るために大電流となることから、少なくともこの部分
のトランジスタをマルチゲート構造とすることによっ
て、効果的にオフ電流を減少させることができるためで
ある。

【００４７】本実施の形態では、液晶駆動回路の最終段
の薄膜トランジスタを図１および図２に示すように、デ
ュアルゲート構造としたが、これに限定されず、複数の
ゲート電極を持つマルチゲート構造であればよい。例え
ば、ゲート電極が３個の場合は、トリプルゲート構造、
４個の場合は、クワッドゲート構造と称される。このゲ
ート電極数と薄膜トランジスタのオフ電流の減少効果
は、ゲート電極数が増えるにしたがって顕著に減少する
が、やみくもにゲート数を増加させるだけでは、回路面
積の増大を招くことになる。

【００４８】このため、本実施の形態では、上記したマ
ルチゲート構造を液晶駆動回路の最終段の薄膜トランジ
スタに限定するとともに、後述するＬＤＤ構造を組み合
わせることによって、トランジスタの面積増大を最小限
に抑えつつ、オフ電流の減少効果を得るようにしてい
る。

【００４９】次に、図３は、本実施の形態に係る駆動回
路一体型ＴＦＴ−ＬＣＤ４１の概略構成図である。この
駆動回路一体型ＴＦＴ−ＬＣＤ４１は、ガラス基板４５
上に液晶表示パネル（ＴＦＴ−ＬＣＤ：Thin Film Tran
sistor−Liquid Crystal Display）４２と、液晶表示パ
ネル４２にマトリクス状に配置された各画素のスイッチ
ング素子を駆動するゲートドライバ４３と、ドレインド
ライバ４４とをＣＯＧ（Chip On Glass）技術により一
体形成している。

【００５０】そして、図４は、図３の液晶駆動回路と液
晶表示パネルの具体例の一部を示す図である。

【００５１】図４に示す液晶表示パネル４２では、各画
素毎に接続されたＴＦＴと、そのＴＦＴが画素電極を介
してコモン電極との間で液晶容量ＬＣを形成している。
そして、ゲートドライバ４３からは、各ゲートラインＧ
１、Ｇ２、Ｇ３、……に走査信号を順次印加して各走査
ラインに接続されたＴＦＴのゲートを駆動して、選択状
態と非選択状態とを作り出す。ここで、ゲートドライバ
４３によって選択状態とした走査ライン上のＴＦＴは、
ドレインドライバ４４から各ドレインラインＤ１、Ｄ
２、……に対して表示信号が印加されると、選択状態に
ある画素電極に駆動電圧が印加されて、コモン電極との
間の電位差によって液晶が駆動され、表示制御が行われ
る。

【００５２】本実施の形態では、液晶駆動回路であるド
レインドライバ４４とゲートドライバ４３の構成に特徴
があるため、ドレインドライバとゲートドライバに分け
てそれぞれの構成と動作を説明する。

【００５３】（ドレインドライバ）図４に示すように、
ドレインドライバ４４は、データ用シフトレジスタ５２
と、ラッチ回路ＬＡ１０１、ＬＡ１０２と、トライステ
ート回路ＴＳ１０１、ＴＳ１０２とで構成されている。

【００５４】データ用シフトレジスタ５２は、外部回路
５１から水平同期信号φＨおよび水平用クロック信号Ｃ
ＰＨが入力され、水平同期信号φＨを水平用クロック信
号ＣＰＨによって順次シフトしながら、各出力端子ＤＳ
Ｒ１、ＤＳＲ２からそれぞれラッチ回路ＬＡ１０１、Ｌ
Ａ１０２の制御端子Ｌに対して、映像信号をラッチする
ためのラッチ信号を出力する。

【００５５】ラッチ回路ＬＡ１０１、ＬＡ１０２は、各
ドレインラインＤ１、Ｄ２、…に対応した数だけ設けら
れ、その入力端子Ｉは映像信号ラインＬ１００に接続さ
れていて、この映像信号ラインＬ１００には外部回路５
１から２値映像信号ＤＡＴＡが印加されるとともに、上
記したデータ用シフトレジスタ５２から制御端子Ｌにラ
ッチ信号が入力される。映像信号ラインＬ１００から入
力されるシリアルの２値映像信号ＤＡＴＡは、各ラッチ
回路ＬＡ１０１、ＬＡ１０２に入力されるラッチ信号の
タイミングでデータをラッチして、そのラッチデータが
出力端子Ｏから次段のトライステート回路に出力され
る。

【００５６】トライステート回路ＴＳ１０１、ＴＳ１０
２は、ドレインドライバ４４の最終段に各ドレインライ
ンＤ１、Ｄ２、……に対応した数だけ配置され、上記し
たラッチ回路のラッチデータに基づいて、液晶を交流駆
動するための液晶駆動電圧を生成する回路である。トラ
イステート回路ＴＳ１０１、ＴＳ１０２の制御端子は、
それぞれラッチ回路ＬＡ１０１、ＬＡ１０２の出力端子
Ｏに接続されるとともに、各トライステート回路の正電
源端子および負電源端子には、出力用正電源ＶOHおよび
出力用負電源ＶOLが接続されている。そして、各トライ
ステート回路ＴＳ１０１、ＴＳ１０２、……の出力端子
には、それぞれドレインラインＤ１、Ｄ２、……が接続
され、各ＴＦＴを介して画素電極に液晶駆動電圧が供給
される。

【００５７】図５は、図４のラッチ回路ＬＡ１０１とト
ライステート回路ＴＳ１０１の具体的構成例を示す図で
ある。図５に示すラッチ回路ＬＡ１０１は、トランスフ
ァーゲートＴＧ１、ＴＧ２と、インバータＩＮ１、ＩＮ
２、ＩＮ３とを備えている。

【００５８】そして、上記したデータ用シフトレジスタ
５２の出力端ＤＳＲ１は、トランスファーゲートＴＧ１
のＰ側制御端子およびトランスファーゲートＴＧ２のＮ
側制御端子に接続されるとともに、インバータＩＮ１を
介してトランスファーゲートＴＧ１のＮ側制御端子およ
びトランスファーゲートＴＧ２のＰ側制御端子に接続さ
れている。そして、トランスファーゲートＴＧ１の第１
の非制御端子は映像信号ラインＬ１００に接続され、こ
のトランスファーゲートＴＧ１の第２の非制御端子はイ
ンバータＩＮ２、ＩＮ３を直列に介してトランスファー
ゲートＴＧ２の第１の非制御端子に接続され、このトラ
ンスファーゲートＴＧ２の第２の非制御端子はトランス
ファーゲートＴＧ１の第２の非制御端子に接続されてい
る。

【００５９】次に、図５に示すトライステート回路ＴＳ
１０１は、インバータＩＮ４、ＩＮ５、ＩＮ６と、トラ
ンジスタＴＲ１〜ＴＲ１０とを備えている。ここでは、
上記トランジスタは、ＴＲ１、ＴＲ２、ＴＲ４、ＴＲ
７、ＴＲ８がｐＭＯＳトランジスタであって、ＴＲ３、
ＴＲ５、ＴＲ６、ＴＲ９、ＴＲ１０がｎＭＯＳトランジ
スタで構成されている。

【００６０】そこで、上記したラッチ回路ＬＡ１０１の
インバータＩＮ２とＩＮ３の接続部からは、トライステ
ート回路ＴＳ１０１のインバータＩＮ４、ＩＮ５、ＩＮ
６を直列に介してｐＭＯＳトランジスタＴＲ１およびｎ
ＭＯＳトランジスタＴＲ５のそれぞれのゲートに接続さ
れる。

【００６１】また、前記インバータＩＮ５とＩＮ６の接
続部は、ｐＭＯＳトランジスタＴＲ２およびｎＭＯＳト
ランジスタＴＲ３のそれぞれのゲートに接続される。

【００６２】さらに、ｐＭＯＳトランジスタＴＲ４およ
びｎＭＯＳトランジスタＴＲ６のそれぞれのゲートは、
フレーム信号φｆが入力されるフレーム信号ライン５５
に接続される。

【００６３】そして、前記ｐＭＯＳトランジスタＴＲ１
のソースは、正電源ＶCCに接続され、ドレインがｐＭＯ
ＳトランジスタＴＲ２のソースに接続される。さらに、
このｐＭＯＳトランジスタＴＲ２のドレインは、ｎＭＯ
ＳトランジスタＴＲ３のドレインに接続され、このｎＭ
ＯＳトランジスタＴＲ３のソースは、グラウンドに接地
される。

【００６４】また、前記ｐＭＯＳトランジスタＴＲ４
は、ソースが正電源ＶCCに接続され、ドレインがｎＭＯ
ＳトランジスタＴＲ５のドレインに接続される。このｎ
ＭＯＳトランジスタＴＲ５のソースは、さらに、ｎＭＯ
ＳトランジスタＴＲ６のドレインに接続され、このｎＭ
ＯＳトランジスタＴＲ６のソースは、グラウンドに接地
される。

【００６５】そして、前記ｐＭＯＳトランジスタＴＲ１
とＴＲ４のドレイン同士が接続されるとともに、デュア
ルゲート構造のＣＭＯＳインバータ回路５６のｐＭＯＳ
トランジスタＴＲ７およびＴＲ８の共通化されたゲート
電極に接続される。

【００６６】また、前記ｐＭＯＳトランジスタＴＲ２の
ドレインは、ｎＭＯＳトランジスタＴＲ５のソースが接
続されるとともに、デュアルゲート構造のＣＭＯＳイン
バータ回路５６のｎＭＯＳトランジスタＴＲ９およびＴ
Ｒ１０の共通化されたゲート電極に接続される。

【００６７】そして、前記ＣＭＯＳインバータ回路５６
のｐＭＯＳトランジスタＴＲ７のソースは、出力用正電
源ＶOHに接続され、ｐＭＯＳトランジスタＴＲ８のドレ
インがデータラインＤ１に接続されるとともに、ｎＭＯ
ＳトランジスタＴＲ９のドレインに接続され、ｎＭＯＳ
トランジスタＴＲ１０のソースは、出力用負電源ＶOLに
接続される。

【００６８】本実施の形態に係るドレインドライバ４４
の特徴的な構成は、液晶駆動回路であるドレインドライ
バ４４の最終段に配置されたトライステート回路ＴＳ１
０１に、トランジスタＴＲ７〜ＴＲ１０を使って、デュ
アルゲート構造（いわゆる、マルチゲート構造）からな
るＣＭＯＳインバータ回路５６を形成したことにある。
これにより、通常のＣＭＯＳインバータ回路を使ったば
場合よりもチャネル長が短く分割され、個々のトランジ
スタにおけるＰＮ接合部分の電界強度が分散されて、ト
ランジスタのオフ電流を減少させることができる。特
に、本実施の形態では、駆動能力を十分高めて、十分な
オン電流を得るために大電流を流すドレインドライバ４
４の最終段にのみデュアルゲート構造を採用したため、
回路面積の増大を最小限に止めつつ、効果的にオフ電流
を減少させるようにしたものである。

【００６９】次に、動作を説明する。

【００７０】図４に示すデータ用シフトレジスタ５２
は、外部回路５１から水平同期信号φＨおよび水平用ク
ロック信号ＣＰＨが入力されて信号ＤＳＲ１を出力し、
ラッチ回路ＬＡ１０１の制御端子Ｌに供給する。また、
ラッチ回路ＬＡ１０１の入力端子Ｉには、映像信号ＤＡ
ＴＡが供給される。

【００７１】図５では、データ用シフトレジスタ５２か
らの出力信号ＤＳＲ１がロー（Ｌｏｗ）レベルになった
時、インバータＩＮ１の出力はハイ（Ｈｉｇｈ）レベル
になるため、トランスファーゲートＴＧ１はオンにな
り、映像信号ＤＡＴＡが取り込まれ、データ用シフトレ
ジスタ５２の出力信号ＤＳＲ１がハイレベルになった
時、インバータＩＮ１の出力はローレベルになるため、
トランスファーゲートＴＧ１はオフになるとともに、ト
ランスファーゲートＴＧ２オンとなり、映像信号ＤＡＴ
Ａが記憶される。

【００７２】そこで、前記映像信号ＤＡＴＡがローレベ
ルの場合について説明する。

【００７３】ローレベルの映像信号ＤＡＴＡは、インバ
ータＩＮ２、ＩＮ４、ＩＮ５を介してハイレベルとな
り、ｐＭＯＳトランジスタＴＲ２およびｎＭＯＳトラン
ジスタＴＲ３のそれぞれのゲートに供給されるため、ｐ
ＭＯＳトランジスタＴＲ２がオフ、ｎＭＯＳトランジス
タＴＲ３がオンとなる。また、ローレベルの映像信号Ｄ
ＡＴＡは、インバータＩＮ２、ＩＮ４、ＩＮ５、ＩＮ６
を介してローレベルとなり、ｐＭＯＳトランジスタＴＲ
１およびｎＭＯＳトランジスタＴＲ５のそれぞれのゲー
トに供給されるため、ｐＭＯＳトランジスタＴＲ１がオ
ン、ｎＭＯＳトランジスタＴＲ５がオフとなる。ｎＭＯ
ＳトランジスタＴＲ３がオンすることにより、ｎＭＯＳ
トランジスタＴＲ９およびＴＲ１０のゲートが接地され
てオフとなる。また、ｐＭＯＳトランジスタＴＲ１がオ
ンすることにより、ｐＭＯＳトランジスタＴＲ７および
ＴＲ８は、ゲートに正電源ＶCCが供給されてオフとな
る。したがって、データラインＤ１には、出力用正電源
ＶOHおよび出力用負電源ＶOLは供給されない。

【００７４】次に、前記映像信号ＤＡＴＡがハイレベル
で、フレーム信号φｆがハイレベルの場合について説明
する。

【００７５】ハイレベルの映像信号ＤＡＴＡは、インバ
ータＩＮ２、ＩＮ４、ＩＮ５を介してローレベルとな
り、ｐＭＯＳトランジスタＴＲ２およびｎＭＯＳトラン
ジスタＴＲ３のそれぞれのゲートに供給されるため、ｐ
ＭＯＳトランジスタＴＲ２がオン、ｎＭＯＳトランジス
タＴＲ３がオフとなる。また、ハイレベルの映像信号Ｄ
ＡＴＡは、インバータＩＮ２、ＩＮ４、ＩＮ５、ＩＮ６
を介してハイレベルとなり、ｐＭＯＳトランジスタＴＲ
１およびｎＭＯＳトランジスタＴＲ５のそれぞれのゲー
トに供給されるため、ｐＭＯＳトランジスタＴＲ１がオ
フ、ｎＭＯＳトランジスタＴＲ５がオンとなる。また、
ハイレベルのフレーム信号φｆがｐＭＯＳトランジスタ
ＴＲ４およびｎＭＯＳトランジスタＴＲ６のそれぞれの
ゲートに供給されるため、ｐＭＯＳトランジスタＴＲ４
がオフ、ｎＭＯＳトランジスタＴＲ６がオンとなる。ｎ
ＭＯＳトランジスタＴＲ５およびｎＭＯＳトランジスタ
ＴＲ６がオンすることにより、ｐＭＯＳトランジスタＴ
Ｒ７およびＴＲ８はゲートが接地されてオンになるとと
もに、ｎＭＯＳトランジスタＴＲ９およびＴＲ１０はゲ
ートが接地されてオフとなる。したがって、ｐＭＯＳト
ランジスタＴＲ７およびＴＲ８がオンすることにより、
データラインＤ１には、出力用正電源ＶOHが供給され
る。

【００７６】次に、前記映像信号ＤＡＴＡがハイレベル
でフレーム信号φｆがローレベルの場合について説明す
る。

【００７７】ハイレベルの映像信号ＤＡＴＡは、インバ
ータＩＮ２、ＩＮ４、ＩＮ５を介してローレベルとな
り、ｐＭＯＳトランジスタＴＲ２およびｎＭＯＳトラン
ジスタＴＲ３のそれぞれのゲートに供給されるため、ｐ
ＭＯＳトランジスタＴＲ２がオン、ｎＭＯＳトランジス
タＴＲ３がオフとなる。また、ハイレベルの映像信号Ｄ
ＡＴＡは、インバータＩＮ２、ＩＮ４、ＩＮ５、ＩＮ６
を介してハイレベルとなり、ｐＭＯＳトランジスタＴＲ
１およびｎＭＯＳトランジスタＴＲ５のそれぞれのゲー
トに供給されるため、ｐＭＯＳトランジスタＴＲ１がオ
フ、ｎＭＯＳトランジスタＴＲ５がオンとなる。また、
ローレベルのフレーム信号φｆがｐＭＯＳトランジスタ
ＴＲ４およびｎＭＯＳトランジスタＴＲ６のそれぞれの
ゲートに供給されるため、ｐＭＯＳトランジスタＴＲ４
がオン、ｎＭＯＳトランジスタＴＲ６がオフとなる。ｐ
ＭＯＳトランジスタＴＲ４およびｎＭＯＳトランジスタ
ＴＲ５がオンすることにより、ｐＭＯＳトランジスタＴ
Ｒ７およびＴＲ８は、ゲートに正電源ＶCCが供給されて
オフとなるとともに、ｎＭＯＳトランジスタＴＲ９およ
びＴＲ１０はゲートに正電源ＶCCが供給されてオンとな
る。したがって、ｎＭＯＳトランジスタＴＲ９およびＴ
Ｒ１０がオンすることにより、データラインＤ１には出
力用負電源ＶOLが供給される。

【００７８】このように、上記した実施の形態では、ド
レインドライバ４４の最終段に配置されたトライステー
ト回路ＴＳ１０１に、トランジスタＴＲ７〜ＴＲ１０を
使ったデュアルゲート構造からなるＣＭＯＳインバータ
回路５６を設けたため、回路面積の増大を最小限に止め
つつ、個々のトランジスタにおけるＰＮ接合部分の電界
強度が分散するので、効果的にオフ電流を減少させるこ
とができ、ドレインドライバ４４の消費電力を低減する
ことができる。

【００７９】（ゲートドライバ）図４に示すように、ゲ
ートドライバ４３は、走査用シフトレジスタ５３と、バ
ッファ回路５４とで構成されている。

【００８０】走査用シフトレジスタ５３は、外部回路５
１から垂直同期信号φＶおよび垂直用クロック信号ＣＰ
Ｖが入力される。この垂直同期信号φＶおよび垂直用ク
ロック信号ＣＰＶにより、走査用シフトレジスタ５３
は、複数のゲートラインに加える水平走査信号を生成
し、各バッファ回路５４で信号を増幅しながらゲートラ
インＧ１、Ｇ２、Ｇ３、……に順次印加して、液晶表示
パネル４２の各画素の薄膜トランジスタ（ＴＦＴ）をオ
ン／オフ駆動して水平走査を行っている。

【００８１】図６は、図４の走査用シフトレジスタ５３
とバッファ回路５４の具体的構成例を示す図である。

【００８２】図６に示すように、走査用シフトレジスタ
５３は、ラッチ回路６１、６２、６３、６４、……と、
ナンド回路７１、７２、７３、７４、……とで構成され
ている。

【００８３】ラッチ回路６１、６２、６３、６４は、外
部回路５１から入力される垂直同期信号φＶと反転垂直
同期信号￣φＶとが制御信号入力端部Ｌと反転制御信号
入力端部￣Ｌとに１つ置きに逆の位相で入力され、制御
信号入力端部Ｌに「１」が入ると入力信号をスルーで出
力し、「０」が入ると従前の入力信号をラッチする。

【００８４】ラッチ回路６１への入力信号は、入力端部
Ｉに外部回路５１から垂直用クロック信号ＣＰＶが入力
されると、スルー状態とラッチ状態に応じた出力信号が
出力端部Ｏと反転出力端部￣Ｏから出力され、ナンド回
路７１と次段のラッチ回路６２の入力端部Ｉに入力され
る。

【００８５】同様に、ラッチ回路６２の出力信号は、ナ
ンド回路７１と７２および次段のラッチ回路６３の入力
端部Ｉに入力される。

【００８６】そして、ナンド回路７１は、ラッチ回路６
１とラッチ回路６２のそれぞれの反転出力端部￣Ｏから
の反転出力が入力されて、その否定的論理積を出力す
る。

【００８７】上記と同様に、ラッチ回路６３、６４、…
…と、ナンド回路７３、７４、……とが連続して接続さ
れてシフトレジスタが構成され、各ナンド回路７１〜７
４、……からそれぞれ所定のタイミングで出力される否
定的論理積が次段のバッファ回路５４に順次出力され
る。

【００８８】バッファ回路５４は、ここでは、３個のイ
ンバータ回路（例えば、８１、９１、１０１）がそれぞ
れ従列接続されて構成されたもので、各ナンド回路から
入力される否定的論理積を各インバータ回路を介して順
次論理を反転しながら増幅され、各ゲートラインＧ１、
Ｇ２、Ｇ３、Ｇ４、……にそれぞれ出力される。

【００８９】図６は、４ライン分のゲートラインに供給
するゲートドライバ４３の一部の構成を説明したにすぎ
ず、上記した各回路が垂直方向に配列されたライン数に
応じて配列されている。これにより、各ゲートラインを
所定の走査方式によってライン走査することにより、そ
れぞれのゲートラインを選択状態、あるいは非選択状態
とするものである。

【００９０】このように、本実施の形態に係るゲートド
ライバ４３の特徴的な構成は、液晶駆動回路であるゲー
トドライバ４３の最終段に配置されたバッファ回路５４
の、一部のインバータ回路１０１〜１０４を、図１およ
び図２に示したデュアルゲート構造からなるＣＭＯＳイ
ンバータ回路としたことにある。これにより、通常のＣ
ＭＯＳインバータ回路よりもチャネル長が短く分割さ
れ、個々のトランジスタにおけるＰＮ接合部分の電界強
度が分散されて、トランジスタのオフ電流を減少させる
ことができる。特に、本実施の形態では、駆動能力を十
分高めて、十分なオン電流を得るために大電流を流すゲ
ートドライバ４３の最終段にデュアルゲート構造を採用
したため、回路面積の増大を最小限に止めつつ、効果的
にオフ電流を減少させることができ、ゲートドライバ４
３の消費電力を低減することができる。

【００９１】そして、上記したドレインドライバ４４と
ゲートドライバ４３とは、ゲートドライバ４３によって
液晶表示パネル４２のゲートラインＧ１、Ｇ２、Ｇ３、
……に順次水平走査信号を印加して選択状態とし、その
選択状態にある水平走査ライン上の各画素に対応した映
像信号をドレインドライバ４４から各データラインＤ
１、Ｄ２、……を介して供給し、所定画素の薄膜トラン
ジスタに信号電荷を伝送して液晶を駆動することによ
り、表示が行われる。

【００９２】以上、本発明者らによってなされた発明を
好適な実施の形態に基づいて具体的に説明したが、本発
明は上記実施の形態例に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。

【００９３】例えば、上記実施の形態例では、デュアル
ゲート構造のトランジスタで説明したが、トリプルゲー
トやクワッドゲートのようにもっとゲート数が多くなれ
ばオフ電流の低減効果を増大させることができる。この
ため、トランジスタは、複数に分割して複数のゲート電
極を共通化した、いわゆる、マルチゲート構造であれば
良い。

【００９４】また、上記実施の形態例では、ドレインド
ライバ４４の最終段に設けられた各トライステート回路
ＴＳ１０１、ＴＳ１０２、……の出力段部分にマルチゲ
ート構造のＣＭＯＳインバータ回路５６を配置したが、
これ以外の各トライステート回路内のトランジスタをマ
ルチゲート構造としてもよい。

【００９５】また、上記実施の形態例では、ゲートドラ
イバ４３の最終段に設けられたバッファ回路５４の出力
段部分のインバータ回路１０１、１０２、１０３、１０
４、……をマルチゲート構造のＣＭＯＳトランジスタで
構成したが、バッファ回路５４内のインバータ回路全て
をマルチゲート構造としてもよい。

【００９６】また、上記実施の形態例では、マルチゲー
ト構造にＬＤＤ構造を付加したトランジスタで説明した
が、マルチゲート構造ではあるがＬＤＤ構造で無いトラ
ンジスタで構成しても良い。

【００９７】なお、上記実施の形態において、マルチゲ
ート構造やＬＤＤ構造を採用したＴＦＴは、液晶駆動回
路のＴＦＴとしたが、もちろんこれに限定されるもので
はなく、画素部を構成するＴＦＴにも上記したマルチゲ
ート構造やＬＤＤ構造を採用しても良い。

【００９８】

【発明の効果】請求項１記載の表示駆動装置によれば、
マルチゲート構造のトランジスタを表示駆動回路の少な
くとも最終段に用いている。この表示駆動回路の最終段
では、駆動能力を高くして十分なオン電流を得るために
大電流となることから、少なくともこの部分のトランジ
スタをマルチゲート構造とすることにより、トランジス
タのＰＮ接合部分の電界強度が分散され、その結果、オ
フ電流を減少させることができるので、表示駆動装置の
消費電力を低減することができる。

【００９９】請求項２記載の表示駆動装置によれば、表
示駆動回路である信号側駆動回路の最終段に位置するト
ライステート回路のトランジスタのみをマルチゲート構
造としたので、効果的にオフ電流を減少させることがで
きるとともに、マルチゲート構造をトライステート回路
に限定したため、回路面積の増加を最小限に抑えること
ができる。

【０１００】請求項３記載の表示駆動装置によれば、表
示駆動回路である走査側駆動回路の最終段に位置するバ
ッファ回路のトランジスタのみをマルチゲート構造とし
たので、効果的にオフ電流を減少させることができると
ともに、マルチゲート構造をバッファ回路に限定したた
め、回路面積の増加を最小限に抑えることができる。

【０１０１】請求項４記載の表示駆動装置によれば、前
記トランジスタをｎＭＯＳトランジスタとｐＭＯＳトラ
ンジスタとを対にした相補型のＣＭＯＳトランジスタと
したので、低消費電力化できるとともに、適正な出力レ
ベルを得ることができる。

【０１０２】請求項５記載の表示駆動装置によれば、前
記トランジスタの半導体領域に、上記マルチゲート構造
に加えて、低濃度イオン注入ドレイン（ＬＤＤ）構造を
採用し、ソース・ドレイン電極が接続された高濃度不純
物領域と複数のチャネル領域との間に低濃度不純物領域
を有しているので、ＰＮ接合部分の電界強度が小さくな
って、オフ電流をさらに減少させることができる。この
ため、マルチゲート構造のゲート数を増やすと回路面積
が増大するが、ＬＤＤ構造と組み合わせることによっ
て、トランジスタの面積増大を最小限に抑えつつ、オフ
電流を減少させることができる。

【０１０３】請求項６記載の表示駆動装置によれば、分
割したトランジスタの各チャネル領域間は、低濃度不純
物領域を形成するようにしたので、ＬＤＤ構造によるオ
フ電流の減少効果が得られ、消費電力を低減化すること
ができる。

【図面の簡単な説明】

【図１】液晶駆動回路の最終段を構成するデュアルゲー
ト構造のＣＭＯＳトランジスタからなるインバータ回路
を示す図。

【図２】図１のＣＭＯＳインバータ回路の断面構成図。

【図３】本実施の形態に係る駆動回路一体型ＴＦＴ−Ｌ
ＣＤの概略構成図。

【図４】図３の液晶駆動回路と液晶表示パネルの具体例
の一部を示す図。

【図５】図４のラッチ回路とトライステート回路の具体
的構成例を示す図。

【図６】図４の走査用シフトレジスタとバッファ回路の
具体的構成例を示す図。

【図７】従来のＣＭＯＳインバータ回路の構成を示す
図。

【図８】図７のＣＭＯＳインバータ回路の断面構成図。

【符号の説明】

２１インバータ回路２２、２３ｐＭＯＳトランジスタ２４、２５ｎＭＯＳトランジスタ２６ガラス基板２７下地絶縁膜２８、２９薄膜半導体層２８１、２８７ｎ型高濃度不純物注入領域２８２、２８４、２８６ｎ型低濃度不純物注入領域２８３、２８５チャネル領域２９１、２９７ｐ型高濃度不純物注入領域２９２、２９４、２９６ｐ型低濃度不純物注入領域２９３、２９５チャネル領域となる。３０ゲート絶縁膜３１、３２ゲート電極３３層間絶縁膜３４ソース・ドレイン電極４２液晶表示パネル４３ゲートドライバ４４ドレインドライバ５１外部回路５２データ用シフトレジスタ５３走査用シフトレジスタ５４バッファ回路ＬＡ１０１、ＬＡ１０２ラッチ回路ＴＳ１０１、ＴＳ１０２トライステート回路ＴＲ７、ＴＲ８ｐＭＯＳトランジスタＴＲ９、ＴＲ１０ｎＭＯＳトランジスタ８１〜１０４インバータ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 ６１４６１６Ａ

Claims

【特許請求の範囲】

【請求項１】表示部に所定の駆動電圧を印加して表示制
御を行う表示駆動回路を備えた表示駆動装置であって、前記表示駆動回路の少なくとも最終段に使用される各ト
ランジスタをそれぞれ複数個のトランジスタに分割し、該複数個のトランジスタのソースもしくはドレインを直
列に接続するとともに、複数個に分割したトランジスタ同士のゲート電極を共通
化して同時駆動することを特徴とする表示駆動装置。
【請求項２】前記表示部は液晶セル内にマトリクス状に
画素が形成された液晶表示パネルであって、前記表示駆動回路は前記各画素に表示信号を供給する信
号側駆動回路を有し、該信号側駆動回路に含まれたトラ
イステート回路を構成する各トランジスタを複数個のト
ランジスタに分割し、該複数個のトランジスタのソースもしくはドレインを直
列に接続するとともに、複数個に分割したトランジスタ同士のゲート電極を共通
化して同時駆動することを特徴とする請求項１記載の表
示駆動装置。
【請求項３】前記表示部は液晶セル内にマトリクス状に
画素が形成された液晶表示パネルであって、前記表示駆動回路は前記各画素に走査信号を供給する走
査側駆動回路を有し、該走査側駆動回路に含まれたバッ
ファ回路を構成する各トランジスタを複数個のトランジ
スタに分割し、該複数個のトランジスタのソースもしくはドレインを直
列に接続するとともに、複数個に分割したトランジスタ同士のゲート電極を共通
化して同時駆動することを特徴とする請求項１記載の表
示駆動装置。
【請求項４】前記トランジスタは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを対に
して構成した相補型のＣＭＯＳトランジスタであること
を特徴とする請求項１から請求項３までの何れかに記載
の表示駆動装置。
【請求項５】前記トランジスタの半導体領域は、少なくとも２つの高濃度不純物領域と、この高濃度不純
物領域の間に存在する複数のチャネル領域と、前記高濃
度不純物領域と前記チャネル領域との間に低濃度不純物
領域とを有し、前記各チャネル領域に対応する位置に絶縁層を介してそ
れぞれ共通化されたゲート電極が形成されていることを
特徴とする請求項１から請求項４までの何れかに記載の
表示駆動装置。
【請求項６】前記各チャネル領域間は、低濃度不純物領域で形成されていることを特徴とする請
求項５記載の表示駆動装置。