JP2003050570A - 平面表示装置 - Google Patents
平面表示装置Info
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- JP2003050570A JP2003050570A JP2001365597A JP2001365597A JP2003050570A JP 2003050570 A JP2003050570 A JP 2003050570A JP 2001365597 A JP2001365597 A JP 2001365597A JP 2001365597 A JP2001365597 A JP 2001365597A JP 2003050570 A JP2003050570 A JP 2003050570A
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- signal
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】周辺駆動回路の特性劣化を抑制し、高信頼性を
有する平面表示装置を実現する。 【解決手段】周辺駆動回路を構成するバッファは、複数
段のＣＭＯＳ型インバータを含み、奇数番目のインバー
タのｎ型ＴＦＴはダブルゲート構造、偶数段目のインバ
ータのｎ型ＴＦＴはシングルゲート構造とする。また
は、奇数段目のインバータのｎ型ＴＦＴのゲート幅ある
いはゲート長を、偶数段目のインバータのｎ型ＴＦＴの
それより大きくする。
有する平面表示装置を実現する。 【解決手段】周辺駆動回路を構成するバッファは、複数
段のＣＭＯＳ型インバータを含み、奇数番目のインバー
タのｎ型ＴＦＴはダブルゲート構造、偶数段目のインバ
ータのｎ型ＴＦＴはシングルゲート構造とする。また
は、奇数段目のインバータのｎ型ＴＦＴのゲート幅ある
いはゲート長を、偶数段目のインバータのｎ型ＴＦＴの
それより大きくする。
Description
【０００１】
【発明の属する技術分野】本発明は、平面表示装置に関
し、特に、駆動回路が画素ＴＦＴの形成される基板と同
一基板上に一体的に形成される駆動回路一体型平面表示
装置に関する。
し、特に、駆動回路が画素ＴＦＴの形成される基板と同
一基板上に一体的に形成される駆動回路一体型平面表示
装置に関する。
【０００２】
【従来の技術】プラズマ、発光ダイオード、液晶等を用
いた平面表示装置は、表示部の薄型化が可能であり、事
務機器やコンピュータ等の表示装置あるいは特殊な表示
装置への用途として要求が高まっている。
いた平面表示装置は、表示部の薄型化が可能であり、事
務機器やコンピュータ等の表示装置あるいは特殊な表示
装置への用途として要求が高まっている。
【０００３】特に、非晶質であるアモルファスシリコン
（ａ−Ｓｉ）または多結晶であるポリシリコン（ｐ−Ｓ
ｉ）を用いた薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を画素スイッチング素
子としてマトリクス状に配置し、表示素子と接続して表
示を行う平面表示装置は、表示品位が高く、低消費電力
であるため、その開発が盛んに行われている。
（ａ−Ｓｉ）または多結晶であるポリシリコン（ｐ−Ｓ
ｉ）を用いた薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を画素スイッチング素
子としてマトリクス状に配置し、表示素子と接続して表
示を行う平面表示装置は、表示品位が高く、低消費電力
であるため、その開発が盛んに行われている。
【０００４】特に、ｐ−Ｓｉを用いたＴＦＴは、ａ−Ｓ
ｉを用いたＴＦＴに比べ移動度が１０〜１００倍程度高
く、その利点を活かして画素スイッチング素子として用
いるだけでなく、周辺駆動回路を画素スイッチング素子
と同一基板上に一体的に形成することを可能とし、これ
により低コストで高性能な平面表示装置を実現できる。
ｉを用いたＴＦＴに比べ移動度が１０〜１００倍程度高
く、その利点を活かして画素スイッチング素子として用
いるだけでなく、周辺駆動回路を画素スイッチング素子
と同一基板上に一体的に形成することを可能とし、これ
により低コストで高性能な平面表示装置を実現できる。
【０００５】この周辺駆動回路のうち、一部のＴＦＴに
は電圧源から１０Ｖ以上の高い電圧がドレイン部に印加
されるものがある。周辺駆動回路に配置されるバッファ
を例にとると、図９に示すような導電型の異なる一対の
ＴＦＴで構成されたＣＭＯＳ型インバータが複数段接続
されて形成されている。このＴＦＴに比較的大きなドレ
イン電圧を印加した場合、チャネル領域とドレイン領域
の接合部分に電界が集中し、この電界によりキャリア
（電子又はホール）が加速され、ホット・キャリアが発
生しやすくなる。特に、poly-Siでは、ホールより電子
の方が移動度が大きい。そのため、通常のLCD動作をさ
せる電圧範囲では、ホット・ホールはほとんど発生せ
ず、それよりはホット・エレクトロンの方がより発生し
やすい。
は電圧源から１０Ｖ以上の高い電圧がドレイン部に印加
されるものがある。周辺駆動回路に配置されるバッファ
を例にとると、図９に示すような導電型の異なる一対の
ＴＦＴで構成されたＣＭＯＳ型インバータが複数段接続
されて形成されている。このＴＦＴに比較的大きなドレ
イン電圧を印加した場合、チャネル領域とドレイン領域
の接合部分に電界が集中し、この電界によりキャリア
（電子又はホール）が加速され、ホット・キャリアが発
生しやすくなる。特に、poly-Siでは、ホールより電子
の方が移動度が大きい。そのため、通常のLCD動作をさ
せる電圧範囲では、ホット・ホールはほとんど発生せ
ず、それよりはホット・エレクトロンの方がより発生し
やすい。
【０００６】このホット・キャリアは非常に高いエネル
ギーをもつため、ゲート絶縁膜とチャネル領域、チャネ
ル領域とドレイン領域の界面付近のpoly-Si結晶の質を
劣化させ、ＴＦＴのしきい値電圧を変動させたり、移動
度を低下させる等、ＴＦＴの安定的な動作を妨げる原因
となり、ＴＦＴの信頼性、耐久性を低下させる不具合を
生じさせる。このような現象は、当然のことながら、nc
h-TFTではホット・エレクトロンに起因し、pch-TFTでは
ホット・ホールに起因している。しかしながら、上述の
ようにpoｌy-Si中ではホールの移動度は電子より小さい
ため、pch-TFTではホット・ホールの発生は実際的には
少なく、従ってその信頼性、耐久性の低下はほとんど問
題ならない。実際、問題になるのはホット・エレクトロ
ンが発生するnch-TFTのみである。
ギーをもつため、ゲート絶縁膜とチャネル領域、チャネ
ル領域とドレイン領域の界面付近のpoly-Si結晶の質を
劣化させ、ＴＦＴのしきい値電圧を変動させたり、移動
度を低下させる等、ＴＦＴの安定的な動作を妨げる原因
となり、ＴＦＴの信頼性、耐久性を低下させる不具合を
生じさせる。このような現象は、当然のことながら、nc
h-TFTではホット・エレクトロンに起因し、pch-TFTでは
ホット・ホールに起因している。しかしながら、上述の
ようにpoｌy-Si中ではホールの移動度は電子より小さい
ため、pch-TFTではホット・ホールの発生は実際的には
少なく、従ってその信頼性、耐久性の低下はほとんど問
題ならない。実際、問題になるのはホット・エレクトロ
ンが発生するnch-TFTのみである。
【０００７】この信頼性の低下は、周辺駆動回路を構成
するＴＦＴのうち、ｎ型ＴＦＴがＯＦＦ状態でソース・
ドレイン間に大きな電圧が加えられたときに顕著に現わ
れる。特に、線形領域（３極管領域）の移動度への影響
が大きく、図１０に示すように、動作時間が長くなるに
つれて、電流値、移動度共に大きく低下する。
するＴＦＴのうち、ｎ型ＴＦＴがＯＦＦ状態でソース・
ドレイン間に大きな電圧が加えられたときに顕著に現わ
れる。特に、線形領域（３極管領域）の移動度への影響
が大きく、図１０に示すように、動作時間が長くなるに
つれて、電流値、移動度共に大きく低下する。
【０００８】
【発明が解決しようとする課題】このようなＴＦＴを用
いてインバータでバッファを構成した場合、ｎ型ＴＦＴ
の特性劣化が著しいと次段のインバータへの出力信号に
なまりを生じる。なまりの生じた信号を次から次へと伝
播していくと、最終段のインバータでは所望の出力信号
を得られなくなる恐れがある。結果として、表示画面上
にゴーストやクロストークが発生するなどして良好な表
示動作を得られない。
いてインバータでバッファを構成した場合、ｎ型ＴＦＴ
の特性劣化が著しいと次段のインバータへの出力信号に
なまりを生じる。なまりの生じた信号を次から次へと伝
播していくと、最終段のインバータでは所望の出力信号
を得られなくなる恐れがある。結果として、表示画面上
にゴーストやクロストークが発生するなどして良好な表
示動作を得られない。
【０００９】そこで、本発明では上記技術問題に鑑み、
インバータの特性劣化を抑制し、動作の信頼性が確保さ
れた表示装置を提供することを目的としている。また、
本発明は特性劣化した後も所望の動作が長時間保たれる
表示装置を提供することを目的としている。
インバータの特性劣化を抑制し、動作の信頼性が確保さ
れた表示装置を提供することを目的としている。また、
本発明は特性劣化した後も所望の動作が長時間保たれる
表示装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】この発明は、絶縁基板上
に配置される複数の信号線と、前記信号線に略直交して
配置される複数の走査線と、前記信号線および前記走査
線の各交点付近に配置されるスイッチング素子と、前記
スイッチング素子を介して接続される画素電極と、前記
画素電極に対向配置される対向電極と、これら電極間に
保持される光変調層と、前記信号線および前記走査線を
駆動する駆動回路と、を備えた平面表示装置であって、
前記駆動回路は、一対のｎ型ＴＦＴおよびｐ型ＴＦＴで
構成されるＣＭＯＳ型インバータを複数段備えたバッフ
ァを備え、前記バッファは、ソース電極とドレイン電極
間に複数のゲート電極が直列に配置された構造のｎ型Ｔ
ＦＴとソース電極とドレイン電極間に１のゲート電極が
配置された構造のｎ型ＴＦＴとを交互に配置して構成さ
れることを特徴とする。
に配置される複数の信号線と、前記信号線に略直交して
配置される複数の走査線と、前記信号線および前記走査
線の各交点付近に配置されるスイッチング素子と、前記
スイッチング素子を介して接続される画素電極と、前記
画素電極に対向配置される対向電極と、これら電極間に
保持される光変調層と、前記信号線および前記走査線を
駆動する駆動回路と、を備えた平面表示装置であって、
前記駆動回路は、一対のｎ型ＴＦＴおよびｐ型ＴＦＴで
構成されるＣＭＯＳ型インバータを複数段備えたバッフ
ァを備え、前記バッファは、ソース電極とドレイン電極
間に複数のゲート電極が直列に配置された構造のｎ型Ｔ
ＦＴとソース電極とドレイン電極間に１のゲート電極が
配置された構造のｎ型ＴＦＴとを交互に配置して構成さ
れることを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明について液晶表示装
置を例にとり、図面を参照して詳細に説明する。図１
（ａ）は、液晶表示装置の概略平面図、同図（ｂ）は同
図（ａ）のアレイ基板の一部概略拡大図を示し、図２
は、この液晶表示装置の駆動回路の一部拡大図を示す。
置を例にとり、図面を参照して詳細に説明する。図１
（ａ）は、液晶表示装置の概略平面図、同図（ｂ）は同
図（ａ）のアレイ基板の一部概略拡大図を示し、図２
は、この液晶表示装置の駆動回路の一部拡大図を示す。
【００１２】図１に示すように、透明絶縁基板１００上
配置される複数の信号線１０１と、信号線１０１とは電
気的に絶縁され、信号線１０１と略直交して配置される
複数の走査線１０２と、これら交点付近に配置されるス
イッチング素子としての画素ＴＦＴと、この画素ＴＦＴ
に接続される表示画素Ｐとを備えて構成される。表示画
素Ｐは、画素ＴＦＴに電気的に接続される画素電極１０
３と、画素電極に対向配置される対向電極１０４と、こ
れら電極間に光変調層１０５として液晶材料を保持して
なる。
配置される複数の信号線１０１と、信号線１０１とは電
気的に絶縁され、信号線１０１と略直交して配置される
複数の走査線１０２と、これら交点付近に配置されるス
イッチング素子としての画素ＴＦＴと、この画素ＴＦＴ
に接続される表示画素Ｐとを備えて構成される。表示画
素Ｐは、画素ＴＦＴに電気的に接続される画素電極１０
３と、画素電極に対向配置される対向電極１０４と、こ
れら電極間に光変調層１０５として液晶材料を保持して
なる。
【００１３】画素ＴＦＴはｐ−Ｓｉを用いて形成され、
また、信号線１０１を駆動する信号線駆動回路１１０、
および走査線１０２を駆動する走査線駆動回路１２０も
半導体層にｐ−Ｓｉを用いた薄膜トランジスタを用いて
構成され、画素ＴＦＴが形成される基板と同一基板上に
同時形成される。
また、信号線１０１を駆動する信号線駆動回路１１０、
および走査線１０２を駆動する走査線駆動回路１２０も
半導体層にｐ−Ｓｉを用いた薄膜トランジスタを用いて
構成され、画素ＴＦＴが形成される基板と同一基板上に
同時形成される。
【００１４】この実施例の液晶表示装置１は、例えばＶ
ライン反転駆動する１０．４型ＸＧＡの液晶表示装置で
あって、画面を４分割した領域がそれぞれ同時に駆動さ
れる。そして各領域は、信号線２４本を１ブロックとし
て、３２ブロックの信号線に区分され、ブロック単位で
順次駆動される。
ライン反転駆動する１０．４型ＸＧＡの液晶表示装置で
あって、画面を４分割した領域がそれぞれ同時に駆動さ
れる。そして各領域は、信号線２４本を１ブロックとし
て、３２ブロックの信号線に区分され、ブロック単位で
順次駆動される。
【００１５】上記の画面を４分割した領域は同じように
動作するので、このうち一領域について以下に詳細に説
明する。
動作するので、このうち一領域について以下に詳細に説
明する。
【００１６】信号線駆動回路１１０は、図１（ｂ）に示
すように、外部駆動回路から供給されるアナログ映像信
号を伝送するビデオバス１１５と、複数段のフリップフ
ロップ回路ＦＦｎ（ｎ＝０〜３２）からなるシフトレジ
スタ回路１１１と、フリップフロップ回路ＦＦｎの各段
に対応して配置され、１信号線に対して後述する極性の
異なる２ビデオバスラインを選択するよう制御する極性
選択回路１１２と、隣接するフリップフロップ回路ＦＦ
ｎの出力の重なり部分を除去した信号を出力回路に出力
するパルスカット回路１１３と、パルスカット回路１１
３から入力された信号に基づきアナログ映像信号のサン
プリングのタイミングを制御する信号を出力する出力回
路１１４と、ビデオバス１１５と信号線とを出力回路１
１４の出力に基づいて電気的に接続する信号線選択回路
１１６とから構成される。
すように、外部駆動回路から供給されるアナログ映像信
号を伝送するビデオバス１１５と、複数段のフリップフ
ロップ回路ＦＦｎ（ｎ＝０〜３２）からなるシフトレジ
スタ回路１１１と、フリップフロップ回路ＦＦｎの各段
に対応して配置され、１信号線に対して後述する極性の
異なる２ビデオバスラインを選択するよう制御する極性
選択回路１１２と、隣接するフリップフロップ回路ＦＦ
ｎの出力の重なり部分を除去した信号を出力回路に出力
するパルスカット回路１１３と、パルスカット回路１１
３から入力された信号に基づきアナログ映像信号のサン
プリングのタイミングを制御する信号を出力する出力回
路１１４と、ビデオバス１１５と信号線とを出力回路１
１４の出力に基づいて電気的に接続する信号線選択回路
１１６とから構成される。
【００１７】ビデオバス１１５は、図２に示すように基
準電圧に対して正極性のアナログ映像信号を伝送する正
極性用ビデオバスラインと、負極性のアナログ映像信号
を伝送する負極性用ビデオバスラインと、を備える。ビ
デオバス１１５は、一ブロックに対応する本数のビデオ
バスラインを備え、ここでは、正極性、負極性ビデオバ
スラインをそれぞれ１２本ずつ備え、計２４本のビデオ
バスラインが１領域に配置される。
準電圧に対して正極性のアナログ映像信号を伝送する正
極性用ビデオバスラインと、負極性のアナログ映像信号
を伝送する負極性用ビデオバスラインと、を備える。ビ
デオバス１１５は、一ブロックに対応する本数のビデオ
バスラインを備え、ここでは、正極性、負極性ビデオバ
スラインをそれぞれ１２本ずつ備え、計２４本のビデオ
バスラインが１領域に配置される。
【００１８】信号線選択回路１１６は、各ブロックの信
号線に対応して３２段のアナログスイッチ回路ＡＳＷｎ
（ｎ＝１〜３２）を備え、ブロック毎に順次信号線を選
択するよう構成される。つまり、一信号線に導電型の異
なる一対のＴＦＴ、ｐ型ＴＦＴ ＰＳＷｍ（ｍ＝１，
２）およびｎ型ＴＦＴ ＮＳＷｍが配置され、隣接する
２信号線を一組として１２組のアナログスイッチがアナ
ログスイッチ回路ＡＳＷｎ１段を構成する。そして、こ
の１２組のアナログスイッチは、それぞれ対応する正極
性と負極性のビデオバスラインに接続される。つまり、
１組の正極性、負極性用ビデオバスラインに対して、各
ブロックの１組のアナログスイッチが接続される。ま
た、各アナログスイッチの各々のＴＦＴは導電型毎に同
一のビデオバスラインに接続され、ここではｐ型ＴＦＴ
ＰＳＷ１，ＰＳＷ２は同一の正極性用ビデオバスライ
ンに接続し、ｎ型ＴＦＴ ＮＳＷ１，ＮＳＷ２は同一の
負極性用ビデオバスラインに接続される。さらに、各ア
ナログスイッチを構成するＴＦＴの制御端子（ゲート）
は、ある１／３２水平表示期間において、一方の信号線
に接続されるｐ型ＴＦＴ ＰＳＷ１と他方の信号線に接
続されるｎ型ＴＦＴ ＮＳＷ２が同時にＯＮ状態、一方
の信号線に接続されるｎ型ＴＦＴ ＮＳＷ１と他方の信
号線に接続されるｐ型ＴＦＴ ＰＳＷ２がＯＦＦ状態と
なるよう制御され、フレーム毎に各信号線印加電圧の極
性反転を実現することができる。
号線に対応して３２段のアナログスイッチ回路ＡＳＷｎ
（ｎ＝１〜３２）を備え、ブロック毎に順次信号線を選
択するよう構成される。つまり、一信号線に導電型の異
なる一対のＴＦＴ、ｐ型ＴＦＴ ＰＳＷｍ（ｍ＝１，
２）およびｎ型ＴＦＴ ＮＳＷｍが配置され、隣接する
２信号線を一組として１２組のアナログスイッチがアナ
ログスイッチ回路ＡＳＷｎ１段を構成する。そして、こ
の１２組のアナログスイッチは、それぞれ対応する正極
性と負極性のビデオバスラインに接続される。つまり、
１組の正極性、負極性用ビデオバスラインに対して、各
ブロックの１組のアナログスイッチが接続される。ま
た、各アナログスイッチの各々のＴＦＴは導電型毎に同
一のビデオバスラインに接続され、ここではｐ型ＴＦＴ
ＰＳＷ１，ＰＳＷ２は同一の正極性用ビデオバスライ
ンに接続し、ｎ型ＴＦＴ ＮＳＷ１，ＮＳＷ２は同一の
負極性用ビデオバスラインに接続される。さらに、各ア
ナログスイッチを構成するＴＦＴの制御端子（ゲート）
は、ある１／３２水平表示期間において、一方の信号線
に接続されるｐ型ＴＦＴ ＰＳＷ１と他方の信号線に接
続されるｎ型ＴＦＴ ＮＳＷ２が同時にＯＮ状態、一方
の信号線に接続されるｎ型ＴＦＴ ＮＳＷ１と他方の信
号線に接続されるｐ型ＴＦＴ ＰＳＷ２がＯＦＦ状態と
なるよう制御され、フレーム毎に各信号線印加電圧の極
性反転を実現することができる。
【００１９】このようなアナログスイッチを用いること
で、ビデオバスラインの本数を半減させることができ
る。
で、ビデオバスラインの本数を半減させることができ
る。
【００２０】ところで、これら駆動回路１１０、１２０
には、インバータが多数形成されており、複数段のイン
バータで構成されるバッファを備える。例えば、出力回
路１１４を構成する３２ブロックの各バッファ回路ＢＵ
Ｆｎには偶数段のインバータでなるバッファおよび奇数
段のインバータでなるバッファを複数個備えている。
には、インバータが多数形成されており、複数段のイン
バータで構成されるバッファを備える。例えば、出力回
路１１４を構成する３２ブロックの各バッファ回路ＢＵ
Ｆｎには偶数段のインバータでなるバッファおよび奇数
段のインバータでなるバッファを複数個備えている。
【００２１】詳しく説明すると、アナログスイッチのｐ
型ＴＦＴ ＰＳＷｍのゲートと接続するバッファは偶数
段、ｎ型ＴＦＴ ＮＳＷｍのゲートと接続するバッファ
は奇数段のインバータで構成される。一例として図２に
は３段のインバータでなるバッファ、４段のインバータ
でなるバッファとを備えたバッファ回路ＢＵＦｎが記載
される。
型ＴＦＴ ＰＳＷｍのゲートと接続するバッファは偶数
段、ｎ型ＴＦＴ ＮＳＷｍのゲートと接続するバッファ
は奇数段のインバータで構成される。一例として図２に
は３段のインバータでなるバッファ、４段のインバータ
でなるバッファとを備えたバッファ回路ＢＵＦｎが記載
される。
【００２２】［実施例１］図３はインバータを偶数段、
ここでは４段接続してなるバッファを示す。このバッフ
ァは、図３（ａ）に示すように、画素ＴＦＴが形成され
る基板と同一基板上に、ｐ型ＴＦＴおよびｎ型ＴＦＴか
らなるＣＭＯＳ型インバータで構成され、奇数段目のｎ
型ＴＦＴはソース電極およびドレイン電極間に２つのゲ
ート電極を直列に備えた構造（以下、ダブルゲート構造
とする）、偶数段目はソース電極およびドレイン電極間
に１のゲート電極を備えた構造（以下、シングルゲート
構造とする）となるよう、ダブルゲート構造とシングル
ゲート構造のｎ型ＴＦＴが交互に接続される。また、ｐ
型ＴＦＴは各段ともシングルゲート構造で構成される。
ここでは４段接続してなるバッファを示す。このバッフ
ァは、図３（ａ）に示すように、画素ＴＦＴが形成され
る基板と同一基板上に、ｐ型ＴＦＴおよびｎ型ＴＦＴか
らなるＣＭＯＳ型インバータで構成され、奇数段目のｎ
型ＴＦＴはソース電極およびドレイン電極間に２つのゲ
ート電極を直列に備えた構造（以下、ダブルゲート構造
とする）、偶数段目はソース電極およびドレイン電極間
に１のゲート電極を備えた構造（以下、シングルゲート
構造とする）となるよう、ダブルゲート構造とシングル
ゲート構造のｎ型ＴＦＴが交互に接続される。また、ｐ
型ＴＦＴは各段ともシングルゲート構造で構成される。
【００２３】また、ここでは初段のインバータへ入力さ
れる信号は、１水平走査期間のうち１ブロック分の信号
線を選択する期間にＨｉｇｈレベル、１水平走査期間の
うち他のブロックの信号線を選択する期間にＬｏｗレベ
ルを出力する信号である。したがって、初段のインバー
タへは図３（ｂ）に図示するように、Ｌｏｗレベルを
出力する期間がＨｉｇｈレベルを出力する期間よりも長
い信号であって、本実施例においては、デューティ比が
１：３１となるような信号が入力される。
れる信号は、１水平走査期間のうち１ブロック分の信号
線を選択する期間にＨｉｇｈレベル、１水平走査期間の
うち他のブロックの信号線を選択する期間にＬｏｗレベ
ルを出力する信号である。したがって、初段のインバー
タへは図３（ｂ）に図示するように、Ｌｏｗレベルを
出力する期間がＨｉｇｈレベルを出力する期間よりも長
い信号であって、本実施例においては、デューティ比が
１：３１となるような信号が入力される。
【００２４】本実施例においては、複数本の信号線毎
（ブロック毎）に駆動する表示装置について説明した
が、１信号線毎に順次駆動する表示装置においては、例
えば、本実施例の画面全体を４分割した各領域の信号線
に対応して順次駆動する場合には、デューティ比が１：
７６７となるような信号が入力される。
（ブロック毎）に駆動する表示装置について説明した
が、１信号線毎に順次駆動する表示装置においては、例
えば、本実施例の画面全体を４分割した各領域の信号線
に対応して順次駆動する場合には、デューティ比が１：
７６７となるような信号が入力される。
【００２５】１水平走査期間のうちデータ転送期間につ
いてのデューティ比について説明したが、ブランキング
期間についてもＨｉｇｈレベル期間よりもＬｏｗレベル
期間が長い信号が出力される。
いてのデューティ比について説明したが、ブランキング
期間についてもＨｉｇｈレベル期間よりもＬｏｗレベル
期間が長い信号が出力される。
【００２６】このように、各水平走査期間において、初
段のインバータへＬｏｗレベル期間がＨｉｇｈレベル期
間に比べて長い信号が入力されるデバイスにおいて、少
なくとも奇数段目のＣＭＯＳ型インバータのｎ型ＴＦＴ
をダブルゲート構造により構成する。また、このｎ型Ｔ
ＦＴのゲート電極のうち、ドレイン電極側のゲート電極
を、ソース電極側のゲート電極よりもＬ長を長く構成す
る。図４は、奇数段目と偶数段目のインバータの略平面
図である。奇数段目のインバータのうち、ｎ型ＴＦＴの
みダブルゲート構造で構成され、偶数段目のｎ型ＴＦ
Ｔ、各段のｐ型ＴＦＴはシングルゲート構造で構成され
る。
段のインバータへＬｏｗレベル期間がＨｉｇｈレベル期
間に比べて長い信号が入力されるデバイスにおいて、少
なくとも奇数段目のＣＭＯＳ型インバータのｎ型ＴＦＴ
をダブルゲート構造により構成する。また、このｎ型Ｔ
ＦＴのゲート電極のうち、ドレイン電極側のゲート電極
を、ソース電極側のゲート電極よりもＬ長を長く構成す
る。図４は、奇数段目と偶数段目のインバータの略平面
図である。奇数段目のインバータのうち、ｎ型ＴＦＴの
みダブルゲート構造で構成され、偶数段目のｎ型ＴＦ
Ｔ、各段のｐ型ＴＦＴはシングルゲート構造で構成され
る。
【００２７】図５に、このバッファの奇数段目のインバ
ータの概略断面図を示す。このインバータはｎ型ＴＦＴ
とｐ型ＴＦＴとから構成されるＣＭＯＳ型インバータで
ある。そして、例えば、ガラス等の絶縁基板１００上に
ポリシリコン半導体膜からなる半導体層１０６と、ゲー
ト絶縁膜１０７を介して配置されるゲート電極１０８と
を備えたトップゲート構造のＴＦＴである。また、ｐ型
ＴＦＴ，ｎ型ＴＦＴ共にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）領域を有していない。
ータの概略断面図を示す。このインバータはｎ型ＴＦＴ
とｐ型ＴＦＴとから構成されるＣＭＯＳ型インバータで
ある。そして、例えば、ガラス等の絶縁基板１００上に
ポリシリコン半導体膜からなる半導体層１０６と、ゲー
ト絶縁膜１０７を介して配置されるゲート電極１０８と
を備えたトップゲート構造のＴＦＴである。また、ｐ型
ＴＦＴ，ｎ型ＴＦＴ共にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）領域を有していない。
【００２８】図３（ｂ）は、動作開始後２０万秒後の
初段のインバータの出力を示す図である。このように、
長時間の駆動後でも出力波形が一定しており、長時間使
用に対して十分な信頼性が得られる。
初段のインバータの出力を示す図である。このように、
長時間の駆動後でも出力波形が一定しており、長時間使
用に対して十分な信頼性が得られる。
【００２９】これに対して、図３（ｂ）´はバッファ
のｎ型ＴＦＴをシングルゲート構造で形成した場合の動
作開始後５万秒後の初段のインバータの出力を示す図で
ある。初段のインバータへの入力波形（同図）に対し
て、出力波形の一部になまりを生じている。
のｎ型ＴＦＴをシングルゲート構造で形成した場合の動
作開始後５万秒後の初段のインバータの出力を示す図で
ある。初段のインバータへの入力波形（同図）に対し
て、出力波形の一部になまりを生じている。
【００３０】このように、奇数段目のＣＭＯＳ型インバ
ータのｎ型ＴＦＴをダブルゲート構造により構成するこ
とで、経時変化によるインバータの特性劣化を抑えるこ
とができる。
ータのｎ型ＴＦＴをダブルゲート構造により構成するこ
とで、経時変化によるインバータの特性劣化を抑えるこ
とができる。
【００３１】また、このダブルゲート構造のゲート電極
のゲート長を異ならせる、特にドレイン電極側のゲート
電極をソース電極側のゲート電極よりも長く構成するこ
とにより、ｎ型ＴＦＴの特性劣化をより抑えることが可
能となる。
のゲート長を異ならせる、特にドレイン電極側のゲート
電極をソース電極側のゲート電極よりも長く構成するこ
とにより、ｎ型ＴＦＴの特性劣化をより抑えることが可
能となる。
【００３２】また、上述の実施例においては、出力特性
劣化の著しいｎ型ＴＦＴをダブルゲート構造とするもの
について説明したが、これに限定されずソース電極およ
びドレイン電極間に２以上のゲート電極を備えた構造で
あってもよい。そして、特性劣化の起こりやすいｎ型Ｔ
ＦＴのゲート電極のうち最もドレイン電極側のゲート電
極のゲート長を他のゲート電極のゲート長よりも大きく
設定することが望ましい。また、特性劣化の起こりやす
いｎ型ＴＦＴのゲート電極のうち最もドレイン電極側の
ゲート電極のゲート長を、他のｎ型ＴＦＴのゲート電極
のゲート長よりも長く構成することにより、上述と同様
の効果を得ることができる。
劣化の著しいｎ型ＴＦＴをダブルゲート構造とするもの
について説明したが、これに限定されずソース電極およ
びドレイン電極間に２以上のゲート電極を備えた構造で
あってもよい。そして、特性劣化の起こりやすいｎ型Ｔ
ＦＴのゲート電極のうち最もドレイン電極側のゲート電
極のゲート長を他のゲート電極のゲート長よりも大きく
設定することが望ましい。また、特性劣化の起こりやす
いｎ型ＴＦＴのゲート電極のうち最もドレイン電極側の
ゲート電極のゲート長を、他のｎ型ＴＦＴのゲート電極
のゲート長よりも長く構成することにより、上述と同様
の効果を得ることができる。
【００３３】また、奇数段目のＣＭＯＳ型インバータの
ｎ型ＴＦＴのゲート長の合計値は、偶数段目のＣＭＯＳ
型インバータのｎ型ＴＦＴのゲート長と比し、同等かそ
れ以上となるよう設定することが望ましい。
ｎ型ＴＦＴのゲート長の合計値は、偶数段目のＣＭＯＳ
型インバータのｎ型ＴＦＴのゲート長と比し、同等かそ
れ以上となるよう設定することが望ましい。
【００３４】また、上述の実施例においては、ＬＤＤ領
域のない構造のＴＦＴを用いて説明したが、ＬＤＤ領域
を有するものであってもよい。
域のない構造のＴＦＴを用いて説明したが、ＬＤＤ領域
を有するものであってもよい。
【００３５】［実施例２］次に、第２の実施形態に係る
バッファについて図６を用いて説明する。図６は、バッ
ファのうち奇数段目のインバータと偶数段目のインバー
タの略平面図である。
バッファについて図６を用いて説明する。図６は、バッ
ファのうち奇数段目のインバータと偶数段目のインバー
タの略平面図である。
【００３６】この実施例のバッファは、奇数段目のイン
バータのｎ型ＴＦＴのゲート長ＧＬ１が、偶数段目のイ
ンバータのｎ型ＴＦＴのゲート長ＧＬ２よりも幅広とな
るよう構成する。ここでは、例えば、奇数段目のインバ
ータのｎ型ＴＦＴのゲート長ＧＬ１が１５μｍであるの
に対し、偶数段目のインバータのｎ型ＴＦＴのゲート長
ＧＬ２が４．５μｍとなるよう形成されている。
バータのｎ型ＴＦＴのゲート長ＧＬ１が、偶数段目のイ
ンバータのｎ型ＴＦＴのゲート長ＧＬ２よりも幅広とな
るよう構成する。ここでは、例えば、奇数段目のインバ
ータのｎ型ＴＦＴのゲート長ＧＬ１が１５μｍであるの
に対し、偶数段目のインバータのｎ型ＴＦＴのゲート長
ＧＬ２が４．５μｍとなるよう形成されている。
【００３７】図７に、偶数段目のインバータのｎ型ＴＦ
Ｔのゲート長ＧＬ２を４．５μｍ、各段のｐ型ＴＦＴの
ゲート長を４．５μｍとし、奇数段目のインバータのｎ
型ＴＦＴのゲート長ＧＬ１を変化させた時の駆動時間と
コントラストとの関係を図示する。このバッファのイン
バータは、ＬＤＤ領域の形成されないＴＦＴにより構成
されている。
Ｔのゲート長ＧＬ２を４．５μｍ、各段のｐ型ＴＦＴの
ゲート長を４．５μｍとし、奇数段目のインバータのｎ
型ＴＦＴのゲート長ＧＬ１を変化させた時の駆動時間と
コントラストとの関係を図示する。このバッファのイン
バータは、ＬＤＤ領域の形成されないＴＦＴにより構成
されている。
【００３８】図７により、奇数段目のゲート長ＧＬ１が
９μｍ以上の場合には、駆動時間１万秒後においても十
分なコントラスト比を保つことが可能である。
９μｍ以上の場合には、駆動時間１万秒後においても十
分なコントラスト比を保つことが可能である。
【００３９】このように特性劣化の起こり易い奇数段目
のｎ型ＴＦＴのゲート長ＧＬ１を大きくすることで、バ
ッファの出力特性劣化を遅らせることが可能となる。
のｎ型ＴＦＴのゲート長ＧＬ１を大きくすることで、バ
ッファの出力特性劣化を遅らせることが可能となる。
【００４０】この実施例においては、奇数段目のインバ
ータのｎ型ＴＦＴのゲート長ＧＬ１を９μｍ以上、偶数
段目のｎ型ＴＦＴのゲート長ＧＬ２に対して２倍以上と
することで、奇数段目のインバータの特性劣化を抑える
ことができ、さらにこれを用いたバッファの経時変化に
対する出力特性劣化を遅らせることが可能となる。
ータのｎ型ＴＦＴのゲート長ＧＬ１を９μｍ以上、偶数
段目のｎ型ＴＦＴのゲート長ＧＬ２に対して２倍以上と
することで、奇数段目のインバータの特性劣化を抑える
ことができ、さらにこれを用いたバッファの経時変化に
対する出力特性劣化を遅らせることが可能となる。
【００４１】また、望ましくは、奇数段目のインバータ
のｎ型ＴＦＴのゲート長ＧＬ１は、偶数段目のｎ型ＴＦ
Ｔのゲート長ＧＬ２の１０倍以下であり、さらに望まし
くは４倍以下とすることが望ましい。
のｎ型ＴＦＴのゲート長ＧＬ１は、偶数段目のｎ型ＴＦ
Ｔのゲート長ＧＬ２の１０倍以下であり、さらに望まし
くは４倍以下とすることが望ましい。
【００４２】［実施例３］次に、各インバータを構成す
るｎ型ＴＦＴにＬＤＤ領域を設けた場合について説明す
る。図８は、このバッファを用いて駆動した場合の表示
装置の駆動時間とコントラストを示す図である。図８に
おいて、バッファの奇数段目のインバータのｎ型ＴＦＴ
のゲート長ＧＬ１を４．５、６、９、１１．５μｍと変
化させている。
るｎ型ＴＦＴにＬＤＤ領域を設けた場合について説明す
る。図８は、このバッファを用いて駆動した場合の表示
装置の駆動時間とコントラストを示す図である。図８に
おいて、バッファの奇数段目のインバータのｎ型ＴＦＴ
のゲート長ＧＬ１を４．５、６、９、１１．５μｍと変
化させている。
【００４３】このように、経時変化に対して特性劣化の
現われるｎ型ＴＦＴのゲート長ＧＬ１を６μｍ以上とす
ることで、ｎ型ＴＦＴの特性劣化を遅らせることが可能
となる。
現われるｎ型ＴＦＴのゲート長ＧＬ１を６μｍ以上とす
ることで、ｎ型ＴＦＴの特性劣化を遅らせることが可能
となる。
【００４４】また、偶数段目のインバータに対して奇数
段目のインバータのｎ型ＴＦＴのゲート長ＧＬ１を４／
３倍以上とすることで、奇数段目のインバータの特性劣
化を遅らせることができ、さらにこれを用いたバッファ
の経時変化に対する特性劣化を遅らせることが可能とな
る。
段目のインバータのｎ型ＴＦＴのゲート長ＧＬ１を４／
３倍以上とすることで、奇数段目のインバータの特性劣
化を遅らせることができ、さらにこれを用いたバッファ
の経時変化に対する特性劣化を遅らせることが可能とな
る。
【００４５】［実施例４］次に、第４の実施形態に係る
バッファについて図１１を用いて説明する。図１１は、
バッファのうち奇数段目のインバータと偶数段目のイン
バータの略平面図である。
バッファについて図１１を用いて説明する。図１１は、
バッファのうち奇数段目のインバータと偶数段目のイン
バータの略平面図である。
【００４６】この実施例のバッファは、奇数段目のイン
バータのｎ型ＴＦＴのゲート幅ＧＷｎ１が、偶数段目の
インバータのｎ型ＴＦＴのゲート幅ＧＷｎ２よりも幅広
となるよう構成する。ここでは、偶数段目のインバータ
のｎ型ＴＦＴのゲート幅ＧＷｎ２は、各段のインバータ
のｐ型ＴＦＴのゲート幅ＧＷｐ１，２と同じ幅で形成さ
れ、例えば、奇数段目のインバータのｎ型ＴＦＴのゲー
ト幅ＧＷｎ１が１０μｍであるのに対し、偶数段目のイ
ンバータのｎ型ＴＦＴのゲート幅ＧＷｎ２が１２．５μ
ｍとなるよう形成されている。
バータのｎ型ＴＦＴのゲート幅ＧＷｎ１が、偶数段目の
インバータのｎ型ＴＦＴのゲート幅ＧＷｎ２よりも幅広
となるよう構成する。ここでは、偶数段目のインバータ
のｎ型ＴＦＴのゲート幅ＧＷｎ２は、各段のインバータ
のｐ型ＴＦＴのゲート幅ＧＷｐ１，２と同じ幅で形成さ
れ、例えば、奇数段目のインバータのｎ型ＴＦＴのゲー
ト幅ＧＷｎ１が１０μｍであるのに対し、偶数段目のイ
ンバータのｎ型ＴＦＴのゲート幅ＧＷｎ２が１２．５μ
ｍとなるよう形成されている。
【００４７】図１２（ａ）は、初段のインバータへ入力
される信号波形を示す図で、上述の実施例と同様にＬｏ
ｗレベルを出力する期間がＨｉｇｈレベルを出力する期
間よりも長い信号である。図１２（ｂ）は、本実施例の
インバータの動作開始後１００００時間後の初段のイン
バータの出力波形を示す図である。このように、長時間
使用後でもｎ型ＴＦＴの特性劣化が進行しても、次段の
インバータへＬｏｗレベルまたはＨｉｇｈレベルかの判
定ができる程度の信号が出力されるため、正しい信号出
力を行うことができる。したがって、画像表示に不良を
生じることなく表示動作を行うことが可能となる。
される信号波形を示す図で、上述の実施例と同様にＬｏ
ｗレベルを出力する期間がＨｉｇｈレベルを出力する期
間よりも長い信号である。図１２（ｂ）は、本実施例の
インバータの動作開始後１００００時間後の初段のイン
バータの出力波形を示す図である。このように、長時間
使用後でもｎ型ＴＦＴの特性劣化が進行しても、次段の
インバータへＬｏｗレベルまたはＨｉｇｈレベルかの判
定ができる程度の信号が出力されるため、正しい信号出
力を行うことができる。したがって、画像表示に不良を
生じることなく表示動作を行うことが可能となる。
【００４８】比較例として、図１２（ｃ）は各段のイン
バータを構成するＴＦＴのゲート幅ＧＷｎ，ＧＷｐを例
えば１０μｍと同じ大きさにした場合の初段のインバー
タの１００００時間後の出力波形を示す。図１２（ｃ）
に示すように電圧が十分下がりきらず、信号を正しく次
段に転送することができない。
バータを構成するＴＦＴのゲート幅ＧＷｎ，ＧＷｐを例
えば１０μｍと同じ大きさにした場合の初段のインバー
タの１００００時間後の出力波形を示す。図１２（ｃ）
に示すように電圧が十分下がりきらず、信号を正しく次
段に転送することができない。
【００４９】このように特性劣化の起こり易い奇数段目
のｎ型ＴＦＴのゲート幅ＧＬｎ１を大きくすることで、
次段のインバータに正しく信号を供給することが可能と
なる。つまり初期状態において奇数段目のｎ型ＴＦＴの
ゲート幅ＧＷｎを対応するｐ型ＴＦＴのゲート幅ＧＷｐ
よりも大きくすることで、ｎ型ＴＦＴのオン電流値を大
きくすることが可能となり、ｐ型ＴＦＴのリーク電流値
レベルまでオン電流値が減少するまでの時間を従来構造
の場合と比べて長くすることができる。
のｎ型ＴＦＴのゲート幅ＧＬｎ１を大きくすることで、
次段のインバータに正しく信号を供給することが可能と
なる。つまり初期状態において奇数段目のｎ型ＴＦＴの
ゲート幅ＧＷｎを対応するｐ型ＴＦＴのゲート幅ＧＷｐ
よりも大きくすることで、ｎ型ＴＦＴのオン電流値を大
きくすることが可能となり、ｐ型ＴＦＴのリーク電流値
レベルまでオン電流値が減少するまでの時間を従来構造
の場合と比べて長くすることができる。
【００５０】このように製品保証期間内において対して
常にｐ型ＴＦＴのリーク電流値よりもｎ型ＴＦＴのオン
電流値を大きくなるようあらかじめ設定することで、ｎ
型ＴＦＴの特性劣化が進行しても次段に正常に信号を伝
播することが可能となり、表示不良の発生を抑制された
平面表示装置を実現することができる。
常にｐ型ＴＦＴのリーク電流値よりもｎ型ＴＦＴのオン
電流値を大きくなるようあらかじめ設定することで、ｎ
型ＴＦＴの特性劣化が進行しても次段に正常に信号を伝
播することが可能となり、表示不良の発生を抑制された
平面表示装置を実現することができる。
【００５１】また、上述の実施例においては、ＬＤＤ領
域のない構造のＴＦＴを用いて説明したが、ＬＤＤ領域
を有するものであってもよい。
域のない構造のＴＦＴを用いて説明したが、ＬＤＤ領域
を有するものであってもよい。
【００５２】上述の実施例においては、光変調層として
液晶材料を用いた液晶表示装置を例にとり説明したが、
これに限定されず、光変調層に有機発光体を備えた有機
ＥＬ表示装置等の平面表示装置全般に適用することがで
きる。
液晶材料を用いた液晶表示装置を例にとり説明したが、
これに限定されず、光変調層に有機発光体を備えた有機
ＥＬ表示装置等の平面表示装置全般に適用することがで
きる。
【００５３】以上説明したように、特性劣化の進行が著
しいＴＦＴのチャネル領域の幅を他のＴＦＴよりも大き
くすることで、長時間の使用後もゴーストやクロストー
ク、線欠陥の発生が抑制され、高信頼性を有する表示装
置を実現することができる。尚、上述の実施形態中ゲー
ト電極とは走査線のうち半導体層上に形成される部分を
さし、またチャネル領域とは、半導体層のうち不純物を
低濃度含むか実質的に真性な状態の領域で、ゲート電極
と対向する部分をさす。
しいＴＦＴのチャネル領域の幅を他のＴＦＴよりも大き
くすることで、長時間の使用後もゴーストやクロストー
ク、線欠陥の発生が抑制され、高信頼性を有する表示装
置を実現することができる。尚、上述の実施形態中ゲー
ト電極とは走査線のうち半導体層上に形成される部分を
さし、またチャネル領域とは、半導体層のうち不純物を
低濃度含むか実質的に真性な状態の領域で、ゲート電極
と対向する部分をさす。
【００５４】
【発明の効果】この発明によれば、経時変化に対し動作
の信頼性の確保された表示装置が実現される。
の信頼性の確保された表示装置が実現される。
【図１】図１（ａ）は、本発明の一実施例の液晶表示装
置の概略平面図、同図（ｂ）は、一部拡大概略図であ
る。
置の概略平面図、同図（ｂ）は、一部拡大概略図であ
る。
【図２】図２は、本発明の一実施例の液晶表示装置の一
部拡大平面図である。
部拡大平面図である。
【図３】図３（ａ）は、本発明の実施例１のバッファを
示す図で、同図（ｂ）はその信号波形を示す図である。
示す図で、同図（ｂ）はその信号波形を示す図である。
【図４】図４は、本発明の実施例１の駆動回路の一部を
示す図で、図３（ａ）のバッファの偶数段目のインバー
タと奇数段目のインバータの略平面図である。
示す図で、図３（ａ）のバッファの偶数段目のインバー
タと奇数段目のインバータの略平面図である。
【図５】図５は、本発明の実施例１の奇数段目のインバ
ータの概略断面図である。
ータの概略断面図である。
【図６】図６は、本発明の実施例２のバッファの一部を
示す略平面図である。
示す略平面図である。
【図７】図７は、本発明の実施例２の表示装置の駆動時
間とコントラストとの関係を示す図である。
間とコントラストとの関係を示す図である。
【図８】図８は、本発明の実施例３の表示装置の駆動時
間とコントラストとの関係を示す図である。
間とコントラストとの関係を示す図である。
【図９】図９は、従来の駆動回路を示す一部回路図であ
る。
る。
【図１０】図１０は、従来のｎ型ＴＦＴの特性劣化示す
図である。
図である。
【図１１】図１１は、本発明の実施例４のバッファの一
部を示す略平面図である。
部を示す略平面図である。
【図１２】図１２（ａ）（ｂ）は、本発明の実施例４の
信号波形を示す図で、また同図（ｃ）は従来構造の場合
の信号波形を示す図である。
信号波形を示す図で、また同図（ｃ）は従来構造の場合
の信号波形を示す図である。
１・・・平面表示装置
１００・・・絶縁基板
１０１・・・信号線
１０２・・・走査線
１０３・・・画素電極
１０４・・・対向電極
１０５・・・光変調層
１０８・・・ゲート電極
１１４・・・バッファ回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２１Ｍ ５Ｆ１１０
６２３ ６２３Ｂ
Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/08 ３３１Ｅ
29/786 29/78 ６１４
６１２Ｂ
６１３Ａ
６１７Ｎ
(72)発明者 石田 知
埼玉県深谷市幡羅町一丁目９番地２ 株式
会社東芝深谷工場内
Ｆターム(参考） 2H092 GA12 GA59 JA25 JA38 KA04
NA11 PA06
2H093 NA16 NC10 NC12 NC13 NC34
ND48 NE03 NE07
5C006 AC21 AF50 BB16 BC11 BC20
BF27 BF32 BF34 EB05 FA21
5C080 AA05 AA06 AA10 BB05 DD05
DD10 DD28 FF11 JJ03 JJ04
JJ05 JJ06
5F048 AB05 AC04 BA16 BB02 BB03
BB05 BC06 BC16 BG05
5F110 AA30 BB02 BB04 CC02 DD02
EE28 GG02 GG13 GG28 HM15
NN78
Claims (8)
- 【請求項１】絶縁基板上に配置される複数の信号線と、
前記信号線に略直交して配置される複数の走査線と、前
記信号線および前記走査線の各交点付近に配置されるス
イッチング素子と、前記スイッチング素子を介して接続
される画素電極と、前記画素電極に対向配置される対向
電極と、これら電極間に保持される光変調層と、前記信
号線および前記走査線を駆動する駆動回路と、を備えた
平面表示装置であって、前記駆動回路は、一対のｎ型Ｔ
ＦＴおよびｐ型ＴＦＴで構成されるＣＭＯＳ型インバー
タを複数段備えたバッファを備え、前記バッファは、ソ
ース電極とドレイン電極間に複数のゲート電極が直列に
配置された構造のｎ型ＴＦＴとソース電極とドレイン電
極間に１のゲート電極が配置された構造のｎ型ＴＦＴと
を交互に配置して構成されることを特徴とする平面表示
装置。 - 【請求項２】絶縁基板上に配置される複数の信号線と、
前記信号線に略直交して配置される複数の走査線と、前
記信号線および前記走査線の各交点付近に配置されるス
イッチング素子と、前記スイッチング素子を介して接続
される画素電極と、前記画素電極に対向配置される対向
電極と、これら電極間に保持される光変調層と、前記信
号線および前記走査線を駆動する駆動回路と、を備えた
平面表示装置であって、前記駆動回路は、ＣＭＯＳ型イ
ンバータを複数段備えたバッファを備え、各水平走査期
間において、初段のインバータへ入力される信号は、Ｌ
ｏｗ信号が入力される期間がＨｉｇｈ信号が入力される
期間よりも長く、奇数段目の前記ＣＭＯＳ型インバータ
は、ソース電極とドレイン電極間に複数のゲート電極が
直列に配置された構造のｎ型ＴＦＴを有し、偶数段目の
前記ＣＭＯＳ型インバータはソース電極とドレイン電極
間に１のゲート電極を備えた構造のｎ型ＴＦＴを有する
ことを特徴とする平面表示装置。 - 【請求項３】各前記奇数段目の前記ｎ型ＴＦＴの複数の
ゲート電極は、それぞれゲート長が異なることを特徴と
する請求項２記載の平面表示装置。 - 【請求項４】前記奇数段目の前記ｎ型ＴＦＴの複数の前
記ゲート電極のうち、最も前記ドレイン電極側のゲート
長が他のゲート電極のゲート長よりも長くなるよう形成
されていることを特徴とする請求項３記載の平面表示装
置。 - 【請求項５】前記奇数段目の前記ｎ型ＴＦＴの複数の前
記ゲート電極のゲート長の合計値は偶数段目の前記ｎ型
ＴＦＴのゲート長より大きく設定されることを特徴とす
る請求項２記載の平面表示装置。 - 【請求項６】絶縁基板上に配置される複数の信号線と、
前記信号線に略直交して配置される複数の走査線と、前
記信号線および前記走査線の各交点付近に配置されるス
イッチング素子と、前記スイッチング素子を介して接続
される画素電極と、前記画素電極に対向配置される対向
電極と、これら電極間に保持される光変調層と、前記信
号線および前記走査線を駆動する駆動回路と、を備えた
平面表示装置であって、前記駆動回路は、ＣＭＯＳ型イ
ンバータを複数段備えたバッファを備え、各水平走査期
間において、初段のＣＭＯＳ型インバータへ入力される
信号は、Ｌｏｗ信号が入力される期間がＨｉｇｈ信号が
入力される期間よりも長く、前記バッファの奇数段目の
ＣＭＯＳ型インバータのｎ型ＴＦＴのゲート長は、偶数
段目のＣＭＯＳ型インバータのｎ型ＴＦＴのゲート長よ
りも長いことを特徴とする平面表示装置。 - 【請求項７】前記バッファのＣＭＯＳ型インバータは複
数のゲート電極を備えたＴＦＴから構成されることを特
徴とする請求項６記載の平面表示装置。 - 【請求項８】絶縁基板上に配置される複数の信号線と、
前記信号線に略直交して配置される複数の走査線と、前
記信号線および前記走査線の各交点付近に配置されるス
イッチング素子と、前記スイッチング素子を介して接続
される画素電極と、前記画素電極に対向配置される対向
電極と、これら電極間に保持される光変調層と、前記信
号線および前記走査線を駆動する駆動回路と、を備えた
平面表示装置であって、前記駆動回路は、ＣＭＯＳ型イ
ンバータを複数段備えたバッファを備え、各水平走査期
間において、初段のＣＭＯＳ型インバータへ入力される
信号は、Ｌｏｗ信号が入力される期間がＨｉｇｈ信号が
入力される期間よりも長く、前記バッファの奇数段目の
ＣＭＯＳ型インバータのｎ型ＴＦＴのゲート幅は、偶数
段目のＣＭＯＳ型インバータのｎ型ＴＦＴのゲート幅よ
りも大きいことを特徴とする平面表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365597A JP2003050570A (ja) | 2001-06-01 | 2001-11-30 | 平面表示装置 |
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|---|---|---|---|
| JP2001-166043 | 2001-06-01 | ||
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Publications (1)
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|---|---|
| JP2003050570A true JP2003050570A (ja) | 2003-02-21 |
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ID=26616176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001365597A Pending JP2003050570A (ja) | 2001-06-01 | 2001-11-30 | 平面表示装置 |
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|---|---|
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101264A (ja) * | 2003-09-25 | 2005-04-14 | Casio Comput Co Ltd | Ｃｍｏｓトランジスタ及びｃｍｏｓトランジスタの製造方法 |
| KR100623725B1 (ko) | 2005-02-22 | 2006-09-14 | 삼성에스디아이 주식회사 | 출력 버퍼 회로가 구비되는 유기전계 발광장치의 주사 구동장치 |
| JP2008083579A (ja) * | 2006-09-28 | 2008-04-10 | Fuji Xerox Co Ltd | 画像表示媒体 |
| US7940085B2 (en) | 2008-10-01 | 2011-05-10 | Samsung Electronics Co., Ltd. | Inverter, method of operating the same and logic circuit comprising inverter |
| JP2011164196A (ja) * | 2010-02-05 | 2011-08-25 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置及び電子機器 |
| JP2011164139A (ja) * | 2010-02-04 | 2011-08-25 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置及び電子機器 |
-
2001
- 2001-11-30 JP JP2001365597A patent/JP2003050570A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101264A (ja) * | 2003-09-25 | 2005-04-14 | Casio Comput Co Ltd | Ｃｍｏｓトランジスタ及びｃｍｏｓトランジスタの製造方法 |
| KR100623725B1 (ko) | 2005-02-22 | 2006-09-14 | 삼성에스디아이 주식회사 | 출력 버퍼 회로가 구비되는 유기전계 발광장치의 주사 구동장치 |
| JP2008083579A (ja) * | 2006-09-28 | 2008-04-10 | Fuji Xerox Co Ltd | 画像表示媒体 |
| US7940085B2 (en) | 2008-10-01 | 2011-05-10 | Samsung Electronics Co., Ltd. | Inverter, method of operating the same and logic circuit comprising inverter |
| US8217680B2 (en) | 2008-10-01 | 2012-07-10 | Samsung Electronics Co., Ltd. | Method of operating inverter |
| JP2011164139A (ja) * | 2010-02-04 | 2011-08-25 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置及び電子機器 |
| JP2011164196A (ja) * | 2010-02-05 | 2011-08-25 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置及び電子機器 |
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