KR100623725B1 - 출력 버퍼 회로가 구비되는 유기전계 발광장치의 주사 구동장치 - Google Patents

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Abstract

출력 버퍼 회로의 구동불량을 개선하기 위한 유기전계 발광장치의 주사 구동장치가 개시된다. 상기 주사 구동장치는 출력 버퍼 회로에 다이오드 연결된 트랜지스터를 포함하여 누설 전류 및 회로의 동작의 안정성을 유지 및 개선한다.

Description

출력 버퍼 회로가 구비되는 유기전계 발광장치의 주사 구동장치{Scan driver of Organic Electro-Luminescent Device for having a output buffer circuit}
도 1a은 종래의 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로를 도시한 회로도이다.
도 1b은 종래의 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로 특성을 나타낸 그래프이다.
도 2은 본 발명의 실시예에 따른 유기전계 발광장치의 패널부를 개략적으로 도시한 블록도이다.
도 3a은 본 발명의 실시예에 따른 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로를 도시한 회로도이다.
도 3b은 본 발명의 실시예에 따른 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로를 도시한 다른 회로도이다.
도 4은 본 발명의 실시예에 따른 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로의 전압전달 특성을 보여주는 그래프이다.
도 5은 본 발명의 실시예에 따른 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로 특성을 나타낸 그래프이다.
본 발명은 유기전계 발광장치에 관한 것으로, 더욱 상세하게는 출력 버퍼 회로의 구동 불량을 제거하기 위한 유기전계 발광장치의 주사 구동장치에 관한 것이다.
일반적으로, 유기전계 발광장치의 패널부는 픽셀부, 주사 구동장치 및 데이터 구동장치를 구비한다.
상기 픽셀부는 자발광 소자인 유기전계 발광소자를 포함한 다수의 픽셀회로를 구비하고 있다.
상기 데이터 구동장치는 소정의 데이터 신호를 상기 픽셀부에 구비되는 유기전계 발광소자가 원활히 디스플레이되도록 상기 픽셀부에 전달한다.
상기 주사 구동장치는 소정의 주사 신호를 생성하고, 특정 픽셀을 선택한 후, 선택된 픽셀에 데이터 신호가 인가될 수 있도록 한다. 즉, 주사 구동장치의 주사 신호는 픽셀을 구성하는 박막 트랜지스터의 온/오프 동작을 제어하여 데이터 신호가 픽셀의 유기전계 발광소자에 인가되도록 한다.
또한, 상기 주사 구동장치에 구비되는 출력 버퍼 회로는 상기 주사 신호의 처리 속도를 조율하여 상기 주사 신호의 손실을 막고, 상기 유기전계 발광소자의 동작 안정성을 향상시킨다.
이에 따라, 상기 픽셀부의 유기전계 발광소자는 당업자가 원하는 영상을 디스플레이한다.
도 1a은 종래의 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로를 도시한 회로도이다.
도 1a를 참조하면, 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로는 제1 트랜지스터 M1, 제2 트랜지스터 M2, 공급 전원 VDD 및 기준 전원 VSS를 포함한다.
또한, 상기 출력 버퍼 회로는 큰 크기의 W/L(Width/Length)인 P형 박막트랜지스터와 N형 박막트랜지스터로 구성되며, 상기 P형 박막트랜지스터와 N형 박막트랜지스터는 서로 연결되어 인버터 형태를 갖는다.
우선, 상기 제1 트랜지스터 M1는 P형 박막트랜지스터이고 제 2트랜지스터 M2는 N형 박막트랜지스터로서 상기 제1 트랜지스터 M1 및 제2 트랜지스터 M2는 서로 상보 대칭적으로 구성되어 CMOS(Complementary Metal-Oxide Semicondu ctor)의 형태를 갖는다.
일반적으로, 상기 CMOS는 현재 가장 많이 사용되는 디지털 회로 기술이다. CMOS 논리 회로는 통상적인 디지털 시스템 설계용의 표준 SSI와 MSI 패키지로서 사용된다. 또한, CMOS는 메모리와 마이크로 프로세서와 같은 범용 VLSI 회로 설계에 사용된다. 커스텀 또는 세미커스텀 VLSI에 있어서 CMOS는 가장 선호되는 기술이다. 더구나 CMOS는 현재 아날로그 회로용으로도 널리 쓰이고 있다. CMOS 기술은 n-채널과 p-채널 증가형 MOSFET 둘 다 사용되기 때문에 회로 설계자에게 꽤 많은 융통성 이 부여된다. 따라서, CMOS 논리 회로는 아주 다양하게 구성될 수 있으며, 그 응용 분야는 시계 및 탁상 계산기에 쓰이는 소전력 회로에서부터 자동차와 가정용 기기에 쓰이는 높은 내잡음도(noise immunity)가 요구되는 회로에까지 이른다.
세부적으로, 상기 출력 버퍼 회로의 입력 단자는 상기 제1 트랜지스터 M1의 게이트 전극 및 제2 트랜지스터 M2의 게이트 전극과 연결되는 라인과 이어져 유기전계 발광소자를 제어하는 신호인 주사 신호를 상기 제1 트랜지스터 M1의 게이트 전극 및 제2 트랜지스터 M2의 게이트 전극으로 전달한다.
상기 출력 버퍼 회로의 출력 단자는 상기 제1 트랜지스터 M1의 드레인 전극 및 제2 트랜지스터 M2의 드레인 전극에 공통 연결되고, 상기 주사 신호를 픽셀에 전달한다.
도 1b은 종래의 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로 특성을 나타낸 그래프이다.
도 1b를 참조하면, P형 박막트랜지스터 또는 N형 박막트랜지스터의 소스와 게이트 전극 간에 걸리는 전압(VGS)은 가로축이며, 상기 P형 박막트랜지스터 또는 N형 박막트랜지스터의 드레인 전극으로부터 소스 전극으로 흐르는 전류(IDS)는 세로축이다.
즉, 상기 도1b의 그래프를 보면 곡선이 제로 바이어스인 0V를 기준으로 마이너스 방향으로 벗어남을 알 수 있는데, 이러한 상태는 상기 N형 박막트랜지스터가 위치된 방향으로 누설 전류가 많이 흐르고 있음을 보여준다.
또한, 제로 바이어스인 0V가 기준선이 되어 왼쪽 상단에서 오른쪽 아래 방향으로 내려오면서 일정한 값을 갖는 곡선은 상기 P형 박막트랜지스터에서 나오는 곡선으로 상기 P형 박막트랜지스터에 소정의 전압을 인가하여 상기 P형 박막트랜지스터의 드레인 전극으로부터 소스 전극으로 흐르는 전류(IDS) 값을 도시한 상태 곡선을 보여준다.
또한, 제로 바이어스인 0V가 기준선이 되어 오른쪽 상단에서 왼쪽 아래 방향으로 내려오면서 일정한 값을 갖는 곡선은 상기 N형 박막트랜지스터에서 나오는 곡선으로 상기 N형 박막트랜지스터에 소정의 전압을 인가하여 상기 N형 박막트랜지스터의 드레인 전극으로부터 소스 전극으로 흐르는 전류(IDS) 값을 도시한 상태 곡선을 보여준다.
따라서, 상기 도1b의 그래프를 통해 주사 구동장치는 상기 N형 박막트랜지스터로 흐르는 누설 전류로 인해 VGS 전압이 (-)방향으로 시프트되어, 정상 동작이 되지 않음을 나타낸다.
본 발명과 관련되며 본 발명에 의해 해결되는 종래의 유기전계 발광장치에 따른 문제점은 다음과 같다.
상기 유기전계 발광장치의 주사 구동장치는 과도한 누설 전류 또는 고온 전류가 흐름에 따라 상기 주사 구동장치가 원활하게 동작하지 못하고 시프트 레지스터 오동작에 의한 동작 정지 에러가 발생되는 문제점이 있다.
본 발명의 목적은 유기전계 발광장치에 주사 구동장치의 출력 버퍼 회로는 다이오드 연결된 트랜지스터를 포함하여 누설 전류 및 회로 동작의 안정성을 개선하는 유기전계 발광장치를 제공한다.
상기 목적을 달성하기 위한 본 발명은, 입력 신호를 반전하기 위한 제1 인버터; 상기 제1 인버터의 출력을 반전하여 주사 신호를 발생하기 위한 제2 인버터; 상기 제1 인버터와 제1 전원 전압 사이에 연결되고, 상기 제1 인버터의 제1 레벨 전압을 하강시키기 위한 다이오드 연결된 제1 트랜지스터; 상기 제1 인버터와 제2 전원 전압 사이에 연결되고, 상기 제1 인버터의 제2 레벨 전압을 상승시키기 위한 다이오드 연결된 제2 트랜지스터; 상기 제2 인버터와 제1 전원 전압 사이에 연결되고, 상기 제2 인버터의 제1 레벨 전압을 하강시키기 위한 다이오드 연결된 제3 트랜지스터; 및 상기 제2 인버터와 제2 전원 전압 사이에 연결되고, 상기 제2 인버터의 제2 레벨 전압을 상승시키기 위한 다이오드 연결된 제4 트랜지스터를 포함하는 주사 구동장치의 출력 버퍼 회로를 제공한다.
상기 목적을 달성하기 위한 다른 본 발명은, 입력 신호를 반전하기 위한 제1 인버터; 상기 제1 인버터의 출력을 반전하여 주사 신호를 발생하기 위한 제2 인버터; 상기 제1 인버터와 제1 전원 전압 사이에 순방향으로 연결되고, 상기 제1 인버터의 제1 레벨 전압을 하강시키기 위한 제1 다이오드; 상기 제1 인버터와 제2 전원 전압 사이에 순방향으로 연결되고, 상기 제1 인버터의 제2 레벨 전압을 상승시키기 위한 제2 다이오드; 상기 제2 인버터와 제1 전원 전압 사이에 순방향으로 연결되고, 상기 제2 인버터의 제1 레벨 전압을 하강시키기 위한 제3 다이오드; 및 상기 제2 인버터와 제2 전원 전압 사이에 순방향으로 연결되고, 상기 제2 인버터의 제2 레벨 전압을 상승시키기 위한 제4 다이오드를 포함하는 주사 구동장치의 출력 버퍼 회로를 제공한다.
이하, 본 발명의 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2은 본 발명의 실시예에 따른 유기전계 발광장치의 패널부를 개략적으로 도시한 블록도이다.
도 2를 참조하면, 유기전계 발광장치는 데이터 구동장치(210), 주사 구동장치(220) 및 픽셀부(230)를 구비하며 상기 픽셀부(230)는 다수의 픽셀들을 구비한다.
상기 데이터 구동장치(210)는 소정의 데이터 신호를 상기 픽셀부에 구비되는 유기전계 발광소자가 원활히 디스플레이되도록 상기 픽셀부에 전달한다.
상기 주사 구동장치(220)는 소정의 주사 신호를 생성하고, 특정 픽셀을 선택하고, 선택된 픽셀에 데이터 신호가 인가될 수 있도록 한다. 즉, 주사 구동장치(220)의 주사 신호는 픽셀부(230)를 구성하는 박막트랜지스터의 온/오프 동작을 제어하여 상기 데이터 신호가 픽셀부(230)의 유기전계 발광소자로 인가되게 한다.
이에 따라, 상기 픽셀부(230)의 유기전계 발광소자는 당업자가 원하는 영상 을 디스플레이한다.
도 3a은 본 발명의 실시예에 따른 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로를 도시한 회로도이다.
도 3a를 참조하면, 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로는 제1 트랜지스터 M1, 제2 트랜지스터 M2, 제3 트랜지스터 M3, 제4 트랜지스터 M4, 제1 다이오드 D1, 제2 다이오드 D2, 제3 다이오드 D3 및 제4 다이오드 D4를 포함한다.
우선, 상기 출력 버퍼 회로는 큰 크기의 W/L(width/length)를 갖는 상기 제1 트랜지스터 M1, 제2 트랜지스터 M2, 제3 트랜지스터 M3 및 제4 트랜지스터 M4를 구비한다.
즉, 상기 제1 및 제2 트랜지스터 M1, M2는 서로 연결되어 제1 인버터(inverter)를 형성하고, 상기 제3 및 제4 트랜지스터 M3, M4가 서로 연결되어 제2 인버터(inverter)를 형성한다.
상기 제1 및 제2 트랜지스터 M1, M2는 서로 상보적으로 구성되어 제1 CMOS(Complementary Metal-Oxide Semiconductor, 이하 'CMOS'라 한다.)의 형태를 갖으며, 상기 제3 및 제4 트랜지스터 M3, M4는 서로 상보적으로 구성되어 제2 CMOS의 형태를 갖는다. 즉, 상기 제1 인버터는 제1 CMOS이며, 상기 제2 인버터는 제2 CMOS이다.
본 발명의 실시예에 따른 도 3a를 자세히 설명하면 다음과 같다.
상기 제1 인버터는 P형 트랜지스터인 상기 제1 트랜지스터 M1와 N형 트랜지 스터인 상기 제2 트랜지스터 M2가 서로 연결되어 형성된다.
상기 제1 트랜지스터 M1의 게이트 전극은 제2 트랜지스터 M2의 게이트 전극과 연결되며, 상기 제1 트랜지스터 M1의 드레인 전극은 제2 트랜지스터 M2의 드레인 전극과 연결된다.
또한, 상기 VDD 전원과 상기 제1 트랜지스터 M1의 소스 전극 사이에 제1 다이오드 D1가 순방향으로 연결되어 상기 제1 인버터가 입력 신호를 로우 레벨로 인식하는 입력 로우 전압(Input Low Voltage:VIL)을 하강시키고, 상기 VSS 전원과 상기 제2 트랜지스터 M2의 소스 전극 사이에 제2 다이오드 D2가 순방향으로 연결되어 상기 제1 인버터가 입력 신호를 하이 레벨로 인식하는 입력 하이 전압(Input High Voltage:VIH)를 상승시킨다.
소정의 입력 신호는 상기 제1 트랜지스터 M1의 게이트 전극과 제2 트랜지스터 M2의 게이트 전극이 연결된 제1 입력 단자를 통해 선택적으로 입력된다.
또한, 상기 소정의 입력 신호는 상기 제1 인버터에 구비되는 상기 제1 다이오드 및 제2 다이오드에 의해 소정의 문턱 전압을 보상하여 제1 주사 신호를 생성한다.
이에 따라, 상기 제1 주사 신호는 각각의 제1 및 제2 트랜지스터 M1, M2의 드레인 전극과 연결된 제1 출력 단자를 거쳐 상기 제2 인버터로 전달된다.
여기서, 상기 제1 주사 신호는 소정의 문턱 전압을 보상하는 신호이며, 상기 제1 인버터를 통해 반전된 신호이다.
다음, 상기 제2 인버터는 P형 트랜지스터인 상기 제3 트랜지스터 M3와 N형 트랜지스터인 상기 제4 트랜지스터 M4가 서로 연결되어 형성된다.
상기 제3 트랜지스터 M3의 게이트 전극은 제4 트랜지스터 M4의 게이트 전극과 연결되며, 상기 제3 트랜지스터 M3의 드레인 전극은 제4 트랜지스터 M4의 드레인 전극과 연결된다.
또한, 상기 VDD 전원과 상기 제3 트랜지스터 M3의 소스 전극 사이에 제3 다이오드 D3가 순방향으로 연결되어 상기 제2 인버터가 입력 신호를 로우 레벨로 인식하는 입력 로우 전압 VIL을 하강시키고, 상기 VSS 전원과 상기 제4 트랜지스터 M4의 소스 전극 사이에 제4 다이오드 D4가 순방향으로 연결되어 상기 제2 인버터가 입력 신호를 하이 레벨로 인식하는 입력 하이 전압 VIH을 상승시킨다.
상기 제1 주사 신호는 상기 제1 인버터의 제1 출력 단자와 연결된 제2 인버터의 제2 입력 단자를 통해 전달되고 상기 제3 트랜지스터 M3의 게이트 전극과 상기 제4 트랜지스터 M4의 게이트 전극으로 선택되어 입력된다.
또한, 상기 제1 주사 신호는 상기 제2 인버터에 구비되는 상기 제3 다이오드 및 제4 다이오드에 의해 소정의 문턱 전압을 한번 더 보상하여 제2 주사 신호를 생성한다.
이에 따라, 상기 제2 주사 신호는 각각의 제3 및 제4 트랜지스터 M3, M4의 드레인 전극과 연결된 제2 출력 단자를 거쳐 상기 픽셀부로 전달된다.
여기서, 상기 제2 주사 신호는 소정의 문턱 전압을 보상하는 신호이며, 상기 제2 인버터를 통해 반전된 신호이다.
위에서 살펴본 바와 같이, 본 발명의 실시예에 따른 출력 버퍼 회로는 상기 제1 인버터의 양단에 제1 및 제2 다이오드를 연결하고, 제2 인버터의 양단에 제3 및 제4 다이오드를 연결함으로써, 천이 영역(혹은 불확정 영역)의 폭을 확장시킨다.
또한, 상기 출력 버퍼 회로에 구비되는 제1 및 제2 인버터는 적어도 한번 이상 문턱 전압을 보상하여 누설 전류 및 구동 불량을 개선하고, 회로 동작의 안정성을 높인다.
본 발명의 실시예에 따른 출력 버퍼 회로는 상기 제1, 제2, 제3 및 제4 다이오드를 구비하는 것에 한정하지 않고, 적어도 하나 이상의 다이오드를 더 포함할 수 있다.
도 3b은 본 발명의 실시예에 따른 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로를 도시한 다른 회로도이다.
도 3b를 참조하면, 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로는 제1 트랜지스터 M1, 제2 트랜지스터 M2, 제3 트랜지스터 M3, 제4 트랜지스터 M4, 제5 트랜지스터 M5, 제6 트랜지스터 M6, 제7 트랜지스터 M7 및 제8 트랜지스터 M8을 포함한다.
우선, 상기 출력 버퍼 회로는 큰 크기의 W/L(Width/Length)를 갖는 상기 제1 트랜지스터 M1, 제2 트랜지스터 M2, 제3 트랜지스터 M3 및 제4 트랜지스터 M4로 구비한다.
즉, 상기 제1 및 제2 트랜지스터 M1, M2는 서로 연결되어 제1 인버터(inverter)를 형성하고, 상기 제3 및 제4 트랜지스터가 서로 연결되어 제2 인버터(inverter)를 형성한다.
상기 제1 및 제2 트랜지스터 M1, M2는 서로 상보적으로 구성되어 제1 CMOS의 형태를 갖으며, 상기 제3 및 제4 트랜지스터 M3, M4는 서로 상보적으로 구성되어 제2 CMOS의 형태를 갖는다. 즉, 상기 제1 인버터는 제1 CMOS이며, 상기 제2 인버터는 제2 CMOS이다.
본 발명의 실시예에 따른 도3b를 자세히 설명하면 다음과 같다.
상기 제1 인버터는 P형 트랜지스터인 상기 제1 트랜지스터 M1와 N형 트랜지스터인 상기 제2 트랜지스터 M2가 서로 연결되어 형성된다.
상기 제1 트랜지스터 M1의 게이트 전극은 제2 트랜지스터 M2의 게이트 전극과 연결되며, 상기 제1 트랜지스터 M1의 드레인 전극은 제2 트랜지스터 M2의 드레인 전극과 연결된다.
또한, 상기 VDD 전원과 상기 제1 트랜지스터 M1의 소스 전극 사이에 다이오드 연결된 제5 트랜지스터 M5가 연결되어 상기 제1 인버터가 입력 신호를 로우 레벨로 인식하는 입력 로우 전압 VIL을 하강시키고, 상기 VSS 전원과 상기 제2 트랜지스터 M2의 소스 전극 사이에 다이오드 연결된 제6 트랜지스터 M6가 연결되어 상기 제1 인버터가 입력 신호를 하이 레벨로 인식하는 입력 하이 전압(Input High Voltage:VIH)을 상승시킨다.
소정의 입력 신호는 상기 제1 트랜지스터 M1의 게이트 전극과 제2 트랜지스터 M2의 게이트 전극이 연결된 제1 입력 단자를 통해 선택적으로 입력된다.
이에 따라, 상기 제1 주사 신호는 각각의 제1 및 제2 트랜지스터 M1, M2의 드레인 전극과 연결된 제1 출력 단자를 거쳐 상기 제2 인버터로 전달된다.
여기서, 상기 제1 주사 신호는 소정의 문턱 전압을 보상하는 신호이며, 상기 제1 인버터를 통해 반전된 신호이다.
다음, 상기 제2 인버터는 P형 트랜지스터인 상기 제3 트랜지스터 M3와 N형 트랜지스터인 상기 제4 트랜지스터 M4가 서로 연결되어 형성된다.
상기 제3 트랜지스터 M3의 게이트 전극은 제4 트랜지스터 M4의 게이트 전극과 연결되며, 상기 제3 트랜지스터 M3의 드레인 전극은 제4 트랜지스터 M4의 드레인 전극과 연결된다.
또한, 상기 VDD 전원과 상기 제3 트랜지스터 M3의 소스 전극 사이에 다이오드 연결된 제7 트랜지스터가 연결되어 상기 제2 인버터가 입력 신호를 로우 레벨로 인식하는 입력 로우 전압 VIL을 하강시키고, 상기 VSS 전원과 상기 제4 트랜지스터 M4의 소스 전극 사이에 다이오드 연결된 제8 트랜지스터가 연결되어 상기 제2 인버터가 입력 신호를 하이 레벨로 인식하는 입력 하이 전압 VIH을 상승시킨다.
상기 제1 주사 신호는 상기 제1 인버터의 제1 출력 단자와 연결된 제2 인버터의 제2 입력 단자를 통해 전달되고 상기 제3 트랜지스터 M3의 게이트 전극과 상기 제4 트랜지스터 M4의 게이트 전극으로 선택되어 입력된다.
또한, 상기 제1 주사 신호는 상기 제2 인버터에 구비되는 상기 다이오드 연결된 제7 트랜지스터 및 다이오드 연결된 제8 트랜지스터에 의해 소정의 문턱 전압을 한번 더 보상하여 제2 주사 신호를 생성한다.
이에 따라, 상기 제2 주사 신호는 각각의 제3 및 제4 트랜지스터 M3, M4의 드레인 전극과 연결된 제2 출력 단자를 거쳐 상기 픽셀부로 전달된다.
여기서, 상기 제2 주사 신호는 소정의 문턱 전압을 보상하는 신호이며, 상기 제2 인버터를 통해 반전된 신호이다.
위에서 살펴본 바와 같이, 본 발명의 실시예에 따른 출력 버퍼 회로는 상기 제1 인버터 양단에 다이오드 연결된 제5 및 제6 트랜지스터를 연결하고 제2 인버터에 양단에 다이오드 연결된 제7 및 제8 트랜지스터를 연결하여 천이 영역(혹은 불확정 영역)의 폭을 확장시킨다.
또한, 상기 출력 버퍼 회로에 구비되는 제1 및 제2 인버터는 적어도 한번 이상 문턱 전압을 보상하여 누설 전류 및 구동 불량을 개선하고, 회로 동작의 안정성을 높인다.
본 발명의 실시예에 따른 상기 출력 버퍼 회로는 상기 다이오드 연결된 제5, 제6, 제7 및 제8 트랜지스터를 구비하는 것에 한정하지 않고, 적어도 하나 이상의 다이오드 연결된 트랜지스터를 더 포함할 수 있다.
도 4은 본 발명의 실시예에 따른 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로의 전압전달 특성을 보여주는 그래프이다.
도 4를 참조하면, 소정의 입력 신호가 전압의 형태로 출력 버퍼 회로에 걸리 는 입력 전압 VI은 가로축이며, 전압의 형태를 갖는 소정의 주사 신호가 상기 출력 버퍼 회로를 거쳐 출력되는 주사 전압 VO은 세로축이다.
즉, 상기 도 4의 그래프를 보면 좌측 상단에서부터 우측 상단으로 선형성을 띄며 내려온다. 상기 입력 전압값 VI에 따라 A지점에서 C지점으로 이어지는 라인은 상기 주사 전압값 VO를 하이 상태를 갖으며, B지점에서 D지점으로 이어지는 라인은 상기 주사 전압값 VO를 로우 상태를 갖는다.
또한, 상기 C지점에서 D지점으로 이어지는 라인은 천이 영역(혹은 불확정 영역)으로서, 상기 주사 전압값 VO이 상기 입력 전압값 VI보다 매우 큰 값을 가지므로 오동작이 발생될 확률이 높고, 누설 전류가 많이 발생된다.
상기 C지점 및 D지점은 상기 주사 전압값 VO가 포화상태 또는 선형 상태로 변화되기 전에 잡음 여유를 결정하는 지점으로서, 상기 잡음 여유는 A지점에서 C지점으로 이어지는 라인과 B지점에서 D지점으로 이어지는 라인에서 가장 크다.
따라서, 상기 도 4의 그래프를 통해 알 수 있듯이, C지점 및 D지점은 상기 출력 버퍼 회로에 다이오드 연결된 트랜지스터를 연결하여 잡음 여유를 확대한다. 즉, 상기 C지점 및 D지점은 C'지점 및 D'지점으로 위치가 변동되어 상기 천이 영역을 늘려 잡음 여유를 확대시킨다.
도 5은 본 발명의 실시예에 따른 유기전계 발광장치의 주사 구동장치에 구비되는 출력 버퍼 회로 특성을 나타낸 그래프이다.
도 5를 참조하면, P형 박막트랜지스터 또는 N형 박막트랜지스터의 소스와 게이트 전극 간에 걸리는 전압(VGS)은 가로축이고, 상기 P형 박막트랜지스터 또는 N형 박막트랜지스터의 소스 전극으로부터 드레인 전극으로 흐르는 전류(IDS)은 세로축이다.
즉, 상기 도 5의 그래프를 보면 곡선이 제로 바이어스인 0V를 기준으로 일정하게 나눠져 분포되어 있음을 알 수 있는데, 이러한 상태는 누설 전류가 발생되지 않음을 보여준다.
또한, 제로 바이어스인 0V가 기준선이 되어 왼쪽 상단에서 오른쪽 아래 방향으로 내려오면서 일정한 값을 갖는 곡선은 상기 P형 박막트랜지스터에서 나오는 곡선으로 상기 P형 박막트랜지스터에 소정의 전압을 인가하여 상기 P형 박막트랜지스터의 소스 전극으로부터 드레인 전극으로 흐르는 전류(IDS) 값을 도시한 상태 곡선을 보여준다.
또한, 제로 바이어스인 0V가 기준선이 되어 오른쪽 상단에서 왼쪽 아래 방향으로 내려오면서 일정한 값을 갖는 곡선은 상기 N형 박막트랜지스터에서 나오는 곡선으로 상기 N형 박막트랜지스터에 각각 소정의 전압를 인가하여 상기 N형 박막트랜지스터의 드레인 전극으로부터 소스 전극으로 흐르는 전류(IDS) 값을 도시한 상태 곡선을 보여준다.
따라서, 상기 도 5의 그래프를 통해 알 수 있듯이, 상기 P형 박막트랜지스터 또는 N형 박막트랜지스터의 곡선 형태는 제로 바이어스인 0V를 기준으로 일정하게 분포되고 있어 상기 주사 구동장치는 전압 VGS가 0인 상태를 갖으며 누설 전류가 발생되지 않아 정상 동작임을 보여 준다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 본 발명에 따르면, 유기전계 발광장치의 주사 구동장치에 포함된 출력 버퍼 회로는 제1 및 제2 인버터 양단에 다이오드 또는 다이오드 연결된 트랜지스터를 연결함으로써 누설 전류 및 회로 동작의 안정성이 개선되는 효과를 준다.

Claims (14)

  1. 입력 신호를 반전하기 위한 제1 인버터;
    상기 제1 인버터의 출력을 반전하여 주사 신호를 발생하기 위한 제2 인버터;
    상기 제1 인버터와 제1 전원 전압 사이에 연결되고, 상기 제1 인버터의 제1 레벨 전압을 하강시키기 위한 다이오드 연결된 제1 트랜지스터;
    상기 제1 인버터와 제2 전원 전압 사이에 연결되고, 상기 제1 인버터의 제2 레벨 전압을 상승시키기 위한 다이오드 연결된 제2 트랜지스터;
    상기 제2 인버터와 제1 전원 전압 사이에 연결되고, 상기 제2 인버터의 제1 레벨 전압을 하강시키기 위한 다이오드 연결된 제3 트랜지스터; 및
    상기 제2 인버터와 제2 전원 전압 사이에 연결되고, 상기 제2 인버터의 제2 레벨 전압을 상승시키기 위한 다이오드 연결된 제4 트랜지스터를 포함하는 주사 구동장치의 출력 버퍼 회로.
  2. 제1항에 있어서, 상기 제1 레벨 전압은 입력 로우 전압이며, 상기 제2 레벨 전압은 입력 하이 전압인 것을 특징으로 하는 주사 구동장치의 출력 버퍼 회로.
  3. 제1항에 있어서, 상기 제1 인버터 및 제2 인버터는 각각 P형 트랜지스터와 N 형 트랜지스터가 연결된 것을 특징으로 하는 주사 구동장치의 출력 버퍼 회로.
  4. 제3항에 있어서, 상기 다이오드 연결된 제1 트랜지스터 및 상기 다이오드 연결된 제3 트랜지스터는 N형 트랜지스터이고,
    상기 다이오드 연결된 제2 트랜지스터 및 상기 다이오드 연결된 제4 트랜지스터는 P형 트랜지스터인 것을 특징으로 하는 주사 구동장치의 출력 버퍼 회로.
  5. 제4항에 있어서, 상기 다이오드 연결된 제1 트랜지스터 및 상기 다이오드 연결된 제2 트랜지스터는 상기 제1 인버터의 천이 영역의 폭을 확장시키는 것을 특징으로 하는 주사 구동장치의 출력 버퍼 회로.
  6. 제4항에 있어서, 상기 다이오드 연결된 제3 트랜지스터 및 상기 다이오드 연결된 제4 트랜지스터는 상기 제2 인버터의 천이 영역의 폭을 확장시키는 것을 특징으로 하는 주사 구동장치의 출력 버퍼 회로.
  7. 제1항에 있어서, 상기 출력 버퍼 회로의 제1 인버터는,
    상기 제1 전원 전압과 제1 인버터 사이에 적어도 하나의 다이오드 연결된 트랜지스터; 및
    상기 제1 인버터와 제2 전원 전압 사이에 적어도 하나의 다이오드 연결된 트랜지스터를 더 포함하는 것을 특징으로 하는 주사 구동장치의 출력 버퍼 회로.
  8. 제1항에 있어서, 상기 출력 버퍼 회로의 제2 인버터는,
    상기 제1 전원 전압과 제2 인버터 사이에 적어도 하나의 다이오드 연결된 트랜지스터; 및
    상기 제2 인버터와 제2 전원 전압 사이에 적어도 하나의 다이오드 연결된 트랜지스터를 더 포함하는 것을 특징으로 하는 주사 구동장치의 출력 버퍼 회로.
  9. 입력 신호를 반전하기 위한 제1 인버터;
    상기 제1 인버터의 출력을 반전하여 주사 신호를 발생하기 위한 제2 인버터;
    상기 제1 인버터와 제1 전원 전압 사이에 순방향으로 연결되고, 상기 제1 인버터의 제1 레벨 전압을 하강시키기 위한 제1 다이오드;
    상기 제1 인버터와 제2 전원 전압 사이에 순방향으로 연결되고, 상기 제1 인버터의 제2 레벨 전압을 상승시키기 위한 제2 다이오드;
    상기 제2 인버터와 제1 전원 전압 사이에 순방향으로 연결되고, 상기 제2 인 버터의 제1 레벨 전압을 하강시키기 위한 제3 다이오드; 및
    상기 제2 인버터와 제2 전원 전압 사이에 순방향으로 연결되고, 상기 제2 인버터의 제2 레벨 전압을 상승시키기 위한 제4 다이오드를 포함하는 주사 구동장치의 출력 버퍼 회로.
  10. 제9항에 있어서, 상기 제1 레벨 전압은 입력 로우 전압이며, 상기 제2 레벨 전압은 입력 하이 전압인 것을 특징으로 하는 주사 구동장치의 출력 버퍼 회로.
  11. 제9항에 있어서, 상기 제1 및 제2 다이오드는 상기 제1 인버터의 천이 영역의 폭을 확장시키는 것을 특징으로 하는 주사 구동장치의 출력 버퍼 회로.
  12. 제11항에 있어서, 상기 출력 버퍼 회로의 제1 인버터는,
    제1 전원 전압과 제1 인버터 사이에 적어도 하나의 다이오드; 및
    상기 제1 인버터와 제2 전원 전압 사이에 적어도 하나의 다이오드가 더 포함되는 것을 특징으로 하는 주사 구동장치의 출력 버퍼 회로.
  13. 제9항에 있어서, 상기 제3 및 제4 다이오드는 상기 제2 인버터의 천이 영역의 폭을 확장시키는 것을 특징으로 하는 주사 구동장치의 출력 버퍼 회로.
  14. 제13항에 있어서, 상기 출력 버퍼 회로의 제2 인버터는,
    제1 전원 전압과 제2 인버터 사이에 적어도 하나의 다이오드; 및
    상기 제2 인버터와 제2 전원 전압 사이에 적어도 하나의 다이오드가 더 포함되는 것을 특징으로 하는 주사 구동장치의 출력 버퍼 회로.
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