TWI717996B - 畫素驅動電路 - Google Patents

Abstract

一種畫素驅動電路，包含：一發光單元、一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體、一第五電晶體、第一電容以及一第二電容。第二電晶體與第一電晶體及發光單元串聯且電性連接於一第一操作電壓源和一第二操作電壓源之間。第四電晶體與第三電晶體串聯且電性連接於第一電晶體與第二電晶體之間和第一操作電壓源之間。第二電容與第五電晶體及第一電容串聯且電性連接於一資料輸入端和第二操作電壓源之間。第二電晶體具有一控制端電性連接於第三電晶體和第四電晶體之間以及第一電容和第五電晶體之間。

Description

畫素驅動電路

本案係關於一種畫素驅動電路，特別係關於一種發光二極體的的畫素驅動電路。

現今的顯示器中已廣泛地使用了發光二極體，又因發光二極體的亮度與其驅動電流大小有關，當輸出高亮度時需藉由增加電壓差以控制電晶體的運作區域以有效控制電流，卻因此產生較大功率消耗的問題。此外，因為每個電晶體於製程以及使用過程中的變異，可能造成臨界電壓的不同，又因電路傳遞過程中的電阻產生，使得每個電晶體所接收到操作電壓源有所差異，若不針對臨界電壓和操作電壓源進行補償，將可能產生顯示器中發光二極體亮度不均勻的問題。

為了解決上述問題，本揭露提供一種畫素驅動電路，其包含發光單元、第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第一電容和第二電容。第二電晶體與第一電晶體及發光單元串聯且電性連接於第一操作電壓源和第二操作電壓源之間。第四電晶體與第三電晶體串聯，且電性連接於第一電晶體與第二電晶體之間和第一操作電壓源之間。第二電容與第五電晶體及第一電容串聯，且電性連接於資料輸入端和第二操作電壓源之間。第二電晶體的控制端電性連接於第三電晶體和第四電晶體之間以及第一電容和第五電晶體之間。

本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本說明書的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本揭示內容之範圍與意涵。同樣地，本揭露亦不僅以於此說明書所示出的各種實施例為限。

在本文中，使用第一、第二與第三等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本案的本意。本文中所使用之『與/或』包含一或多個相關聯的項目中的任一者以及所有組合。

關於本文中所使用之「耦接」或「連接」，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

請參照第1圖。第1圖為本揭露一實施例之畫素驅動電路100的電路架構圖。如第1圖所示，畫素驅動電路100包含電晶體T1~T5、電容C1~C2以及發光單元L1。

在一實施例中，電晶體T1、電晶體T2及發光單元L1串聯且電性連接於第一操作電壓源VDD和第二操作電壓源VSS之間。電晶體T3和電晶體T4串聯且電性連接於節點C和第一操作電壓源VDD之間，其中節點C為電晶體T1與電晶體T2之間的連接處。電晶體T5、電容C1及電容C2三者串聯且電性連接於資料輸入端DataIn和第二操作電壓源VSS之間。其中，電晶體T2的控制端電性連接於節點A，節點A為電晶體T3和電晶體T4之間的連接處，亦為電晶體T5和電容C1之間的連接處。

在一實施例中，電晶體T1~T5中的每一者皆具有控制端、第一端及第二端，發光單元L1、電容C1及電容C2則分別具有第一端及第二端。

如第1圖所示，發光單元L1的第一端電性連接第一操作電壓源VDD，發光單元L1的第二端電性連接電晶體T1的第一端，電晶體T1的控制端電性連接於發光訊號EM，電晶體T1的第二端連接到節點C。

電晶體T2的第一端電性連接於電晶體T1的第二端(如第1圖中的節點C)，電晶體T2的第二端電性連接於第二操作電壓源VSS。電晶體T3的第二端電性連接於電晶體T2的第一端(如第1圖中的節點C)，電晶體T3的控制端電性連接於第二控制訊號S2。電晶體T4的第一端電性連接於第一操作電壓源VDD，電晶體T4的控制端電性連接於第一控制訊號S1，電晶體T4的第二端電性連接於電晶體T3的第一端(如第1圖中的節點A)。電容C1的第一端電性連接於電晶體T2的控制端(如第1圖中的節點A)，電容C1的第二端電性連接於第二操作電壓源VSS及電晶體T2的第二端。電晶體T5的控制端電性連接於第三控制訊號S3，電晶體T5的第二端電性連接於電容C1的第一端(如第1圖中的節點A)。電容C2的第一端電性連接於資料輸入端DataIn，電容C2的第二端電性連接於電晶體T5的第一端。

於第1圖所示之實施例中，電晶體T1~T5是以N型金屬氧化物半導體場效電晶體(N-type MOSFET, NMOS)開關作為舉例說明，但本揭示文件並不以此為限。於另一實施例中，本領域習知技藝人士可將電晶體T1~T5替換為P型金屬氧化物半導體場效電晶體(P-type MOSFET, PMOS)開關、C型金屬氧化物半導體場效電晶體(C-type MOSFET, CMOS)開關或其他相似的開關元件，並對系統電壓(例如第一操作電壓源VDD及第二操作電壓源VSS)以及控制訊號(例如控制訊號S1~S3)的邏輯準位相對應地調整，也可以達到與本實施例相同的功能。

第2圖為第1圖中的畫素驅動電路的控制訊號時序圖。在第2圖中，畫素驅動電路係依序操作於第一期間P1、第二期間P2、第三期間P3及第四期間P4。

第3A圖為第1圖中畫素驅動電路在第2圖所示的第一期間中的電路狀態圖，且第一期間P1屬於重置階段。如第2圖所示，在第一期間P1內，第一控制訊號S1及第三控制訊號S3為高準位訊號，第二控制訊號S2及發光訊號EM為低準位訊號，此時資料輸入端DataIn為參考電壓Vref。對應地，如第3A圖所示，電晶體T1及電晶體T3處於截止狀態，電晶體T2、電晶體T4及電晶體T5處於導通狀態。於此情形，畫素驅動電路100中具有兩條電流路徑，其中一條路徑由第一操作電壓源VDD依序經由電晶體T4、節點A及電晶體T5流向電容C2，另外一條路徑則由節點C經由電晶體T2流向第二操作電壓源VSS。因此，節點A和節點B的電位被拉至與第一操作電壓源VDD相等，節點C的電位則拉至與第二操作電壓源VSS相等。

第3B圖為第1圖中畫素驅動電路在第2圖所示的第二期間P2中的電路狀態圖，且第二期間P2屬於補償階段。如第2圖所示，在第二期間P2內，第二控制訊號S2及第三控制訊號S3為高準位訊號，第一控制訊號S1及發光訊號EM為低準位訊號，此時資料輸入端DataIn為參考電壓Vref。對應地，如第3B圖所示，電晶體T1及電晶體T4處於截止狀態，電晶體T2、電晶體T3及電晶體T5處於導通狀態。於此情形，畫素驅動電路100中的電流路徑由電容C2依序經由電晶體T5、節點A、電晶體T3、節點C、電晶體T2流向第二操作電壓源VSS。上述電流將持續至節點A電位下降至僅較第二操作電壓源VSS高一個臨界電壓Vth時停止。於此實施例中，上述臨界電壓Vth為電晶體T2的臨界電壓(threshold voltage, Vth)。此時，節點A、節點B和節點C的電位皆等於第二操作電壓源VSS加上一個臨界電壓Vth，且電晶體T3將會關閉(進入截止狀態)並進入第三期間P3。

第3C圖為第1圖中畫素驅動電路在第2圖所示的第三期間P3中的電路狀態圖，且第三期間P3屬於資料輸入階段。如第2圖所示，在第三期間P3內，此時資料輸入端DataIn由參考電壓Vref變化至資料電壓Vdata，且第三控制訊號S3為高準位訊號，第一控制訊號S1、第二控制訊號S2及發光訊號EM為低準位訊號。對應地，如第3C圖所示，電晶體T1、電晶體T3及電晶體T4處於截止狀態，電晶體T2及電晶體T5處於導通狀態。此時，電晶體T5為導通，節點A為浮接，並且耦接在兩個電容C1和電容C2之間，此時若電容C2的第二端有準位變化時，準位的變化量將耦合至節點A，節點A的變化程度為電容C1和電容C2的分壓結果。於此實施例中，資料輸入端DataIn由參考電壓Vref變化至資料電壓，經過電容C2耦合至節點B，又因電晶體T5處於導通狀態，使得節點A的電位和節點B相等，故可得出節點A的電位由VSS+Vth變化至VSS+Vth+[C2/(C1+C2)]*(Vdata-Vref)。

第3D圖為第1圖中畫素驅動電路在第2圖所示的第四期間P4中的電路狀態圖，且第四期間P4屬於發光階段。如第2圖所示，在第四期間P4內，發光訊號EM為高準位訊號，第一控制訊號S1、第二控制訊號S2及第三控制訊號S3為低準位訊號。對應地，如第3D圖所示，電晶體T3、電晶體T4及電晶體T5處於截止狀態，電晶體T1及電晶體T2處於導通狀態。於此情形，因流經發光單元L1的電流與流經電晶體T2的電流相等，若將流經電晶體T2的電流以I表示，則根據流經電晶體T2的電流公式可以計算出：

由於電晶體T2本身不穩定的臨界電壓Vth，以及整條電流路徑上的阻抗使得面板上不同畫素所接收到第二操作電壓源VSS的電壓值有所差異，在發光二極體的電流控制上將受到影響。基於上述實施例，補償了第二操作電壓源VSS和臨界電壓Vth，使得發光單元L1的電流計算與第二操作電壓源VSS和臨界電壓Vth無關，即不受第二操作電壓源VSS和臨界電壓Vth變化影響。

第4圖為本揭露另一實施例之畫素驅動電路200的電路架構圖。第4圖和第1圖中相同的標號即代表相同的元件或訊號。如第4圖所示，畫素驅動電路200包含電晶體T1~T7、電容C1~C3以及發光單元L1。其中，電晶體T1~T5、電容C1~C2以及發光單元L1的連接方式與第1圖相同，在此不再贅述。第4圖和第1圖的差別在於，在第4圖中，電晶體T1的控制端與發光訊號EM之間更包含電晶體T6、電晶體T7以及電容C3。在一實施例中，電晶體T6和電晶體T7串聯且電性連接於第一操作電壓源VDD和第二操作電壓源VSS之間。電容C3電性連接於電晶體T6與該電晶體T7之間、電晶體T1的控制端以及發光訊號EM之間，其中電晶體T6與該電晶體T7之間的連接處為節點D。

在一實施例中，電晶體T6和電晶體T7皆分別具有控制端、第一端及第二端，電容C3則分別具有第一端及第二端。

如第4圖所示，電晶體T1的控制端電性連接於電晶體T6的第一端、電晶體T7的第二端以及電容C3的第一端，且上述連接處為節點D。電晶體T6的控制端電性連接於第一控制訊號S1，電晶體T6的第二端電性連接於第二操作電壓源VSS。電晶體T7的控制端電性連接於第四控制訊號S4，電晶體T7的第一端電性連接於第一操作電壓源VDD。電容C3的第二端電性連接於發光訊號EM。

於第4圖所示之實施例中，電晶體T1~T7是以N型金屬氧化物半導體場效電晶體(N-type MOSFET, NMOS)開關作為舉例說明，但本揭示文件並不以此為限。於另一實施例中，本領域習知技藝人士可將電晶體T1~T5替換為P型金屬氧化物半導體場效電晶體(P-type MOSFET, PMOS)開關、C型金屬氧化物半導體場效電晶體(C-type MOSFET, CMOS)開關或其他相似的開關元件，並對系統電壓(例如第一操作電壓源VDD及第二操作電壓源VSS)以及控制訊號(例如控制訊號S1~S3)的邏輯準位相對應地調整，也可以達到與本實施例相同的功能。

第5圖為第4圖中的畫素驅動電路200的控制訊號時序圖。在第5圖中，畫素驅動電路200係依序操作於第一期間P1、第二期間P2、第三期間P3、第四期間P4及第五期間P5。

第6A圖為第4圖中畫素驅動電路在第5圖所示的第一期間P1中的電路狀態圖，且第一期間P1屬於重置階段。如第5圖所示，在第一期間P1內，第一控制訊號S1及第三控制訊號S3為高準位訊號，第二控制訊號S2、第四控制訊號S4及發光訊號EM為低準位訊號，此時資料輸入端DataIn為參考電壓Vref。對應地，如第6A圖所示，電晶體T1、電晶體T3及電晶體T7處於截止狀態，電晶體T2、電晶體T4、電晶體T5及電晶體T6處於導通狀態。於此情形，畫素驅動電路200中具有三條電流路徑，其中一條路徑由第一操作電壓源VDD經由電晶體T4流向節點A，另一條路徑由節點C經由電晶體T2流向第二操作電壓源VSS，再另一條路徑則由節點D經由電晶體T6流向第二操作電壓源VSS。因此，節點A的電位於此階段被拉至與第一操作電壓源VDD相等，節點C和節點D的電位則拉至與第二操作電壓源VSS相等，其中，將節點D電位設置與第二操作電壓源VSS相等可防止電晶體T2開啟導致發光單元L1閃爍。

第6B圖為第4圖中畫素驅動電路在第5圖所示的第二期間P2中的電路狀態圖，且第一期間P2屬於補償階段。如第5圖所示，在第二期間P2內，第一控制訊號S1及第二控制訊號S2為高準位訊號，第三控制訊號S3、第四控制訊號S4及發光訊號EM為低準位訊號，此時資料輸入端DataIn為參考電壓Vref。對應地，如第6B圖所示，電晶體T1、電晶體T4及電晶體T7處於截止狀態，電晶體T2、電晶體T3、電晶體T5及電晶體T6處於導通狀態。於此情形，畫素驅動電路200中具有兩條電流路徑，其中一條路徑維持第二期間T2之狀態，由節點D經由電晶體T6流向第二操作電壓源VSS，以防止電晶體T2開啟導致發光單元L1閃爍；另外一條路徑則由節點A依序經由電晶體T3、節點C及電晶體T2流向第二操作電壓源VSS，此電流將持續至節點A的電位下降至僅較第二操作電壓源VSS高一個臨界電壓Vth時停止，此時，節點A和節點C的電位皆等於第二操作電壓源VSS加上一個臨界電壓Vth，且電晶體T3將會關閉(進入截止狀態)並進入第三期間P3。

第6C圖為第4圖中畫素驅動電路在第5圖所示的第三期間P3中的電路狀態圖，且第三期間P3屬於資料輸入階段。如第5圖所示，在第三期間P3內，資料輸入端DataIn由參考電壓Vref變化至資料電壓Vdata，且第一控制訊號S1為高準位訊號，第二控制訊號S2、第三控制訊號S3、第四控制訊號S4及發光訊號EM為低準位訊號。對應地，如第6C圖所示，電晶體T1、電晶體T3、電晶體T4及電晶體T7處於截止狀態，電晶體T2、電晶體T5及電晶體T6處於導通狀態。此時，電晶體T5為導通，節點A為浮接，並且耦接在兩個電容C1和電容C2之間，此時若電容C2的第二端有準位變化時，準位的變化量將耦合至節點A，節點A的變化程度為電容C1和電容C2的分壓結果。於此實施例中，資料輸入端DataIn由參考電壓Vref變化至資料電壓Vdata，經過電容C2耦合至節點B，又因電晶體T5處於導通狀態，使得節點A的電位和節點B相等，故可得出節點A的電位由VSS+Vth變化至VSS+Vth+[C2/(C1+C2)]*(Vdata-Vref)。另外，節點C和節點D的電位則維持和第二期間時相同。

第6D圖為第4圖中畫素驅動電路在第5圖所示的第四期間P4中的電路狀態圖，且第四期間P4屬於發光階段。如第5圖所示，在第四期間P4內，第四控制訊號S4為高準位訊號，第一控制訊號S1、第二控制訊號S2、第三控制訊號S3及發光訊號EM為低準位訊號。對應地，如第6D圖所示，電晶體T3、電晶體T4、電晶體T5及電晶體T6處於截止狀態，電晶體T1、電晶體T2及電晶體T7處於導通狀態。於此情形，節點D的電位被拉至與第一操作電壓源VDD相同，且因流經發光單元L1的電流與流經電晶體T2的電流相等，若將流經電晶體T2的電流以I表示，則根據流經電晶體T2的電流公式可以計算出：

基於上述實施例，第二操作電壓源VSS和臨界電壓Vth可獲得補償，使得發光單元L1的電流計算與第二操作電壓源VSS和臨界電壓Vth無關，即不因第二操作電壓源VSS和臨界電壓Vth改變而受影響。

第6E圖為第4圖中畫素驅動電路在第5圖所示的第五期間P5中的電路狀態圖，且第五期間P5亦屬於發光階段。如第5圖所示，在第五期間P5內，發光訊號EM為高準位訊號，第一控制訊號S1、第二控制訊號S2、第三控制訊號S3及第四控制訊號S4為低準位訊號。對應地，如第6E圖所示，電晶體T3、電晶體T4、電晶體T5、電晶體T6及電晶體T7處於截止狀態，電晶體T1及電晶體T2處於導通狀態。於此情形，因發光訊號EM的訊號由第四期間T4時的低準位訊號(VL，圖中未示)提升第五期間T5時的高準位訊號(VH，圖中未示)，節點D的電位隨之被拉至第一操作電壓源VDD加上高準位訊號和低準位訊號的差值，可將其表示為VDD+ VH-VL。藉此，可使得電晶體T1之控制端和第二端的跨壓升高，減少電晶體T1之第一端和第二端的跨壓，進而減少功率消耗。

綜合上述可知，藉由畫素驅動電路100或畫素驅動電路200的電路架構設計，可利用電壓補償方式，使發光單元L1的電流不受第二操作電壓源VSS和臨界電壓Vth變異產生的影響，同時提高第二操作電壓源VSS的電位，使得第一操作電壓源VDD和第二操作電壓源VSS的電位差縮小，藉此降低功率消耗。

請參照第7圖。第7圖為第1圖中節點A在配合第2圖中的期間P1~P4的電壓模擬圖。如第7圖所示，節點A電壓VA1在第二期間結束前的臨界電壓變化ΔVth為+0.3伏特(V)，此時電壓VA1為-2.05伏特(V)；在第五期間T5的臨界電壓變化ΔVth為+0.3伏特(V)且第二操作電壓源變化ΔVSS為+0.5伏特(V) ，此時電壓VA1為2.55伏特(V)。節點A的電壓VA2在第二期間結束前的臨界電壓變化ΔVth為-0.3伏特(V)，此時電壓VA2為-2.64伏特(V)；在第五期間T5的臨界電壓變化ΔVth為-0.3伏特(V)且第二操作電壓源變化ΔVSS為+0.5伏特(V) ，此時電壓VA2為1.96伏特(V)。節點A的電壓VA3在第二期間結束前的臨界電壓變化ΔVth為0伏特(V)，此時電壓VA3為-2.85伏特(V)；在第五期間T5的臨界電壓變化ΔVth為0伏特(V)且第二操作電壓源變化ΔVSS為0伏特(V)，此時電壓VA2為1.77伏特(V)。

第8A圖為第1圖中電流誤差率模擬圖。如第8A圖所示，當第二操作電壓源變化ΔVSS固定為+0.5伏特(V)時，輸入不同的資料電壓Vdata對於電流影響的誤差率皆在百分之十以內。

第8B圖為第1圖中另一電流誤差率模擬圖。如第8B圖所示，當臨界電壓變化ΔVth固定為+0.3伏特(V)或-0.3伏特(V)時，輸入不同的資料電壓Vdata對於電流影響的誤差率皆在百分之五以內。

第8C圖為第1圖中另一電流誤差率模擬圖。如第8C圖所示，當第二操作電壓源變化ΔVSS固定為+0.5伏特(V)且臨界電壓變化ΔVth固定為+0.3伏特(V)，或當第二操作電壓源變化ΔVSS固定為+0.5伏特(V)且臨界電壓變化ΔVth固定為-0.3伏特(V)時，輸入不同的資料電壓Vdata對於電流影響的誤差率皆在百分之十以內。

藉由上述第7圖所示之電壓模擬以及第8A圖至第8C圖所示之電流誤差率模擬，可證明藉由畫素驅動電路100設計而得之成功補償及其效果。

請參照第9圖。第9圖為第4圖中節點A在配合第5圖中的期間P1~P5的電壓模擬圖。如第9圖所示，節點A電壓VA1在第二期間結束前的臨界電壓變化ΔVth為+0.3伏特(V)，此時電壓VA1為-0.25伏特(V)；在第五期間T5的臨界電壓變化ΔVth為+0.3伏特(V)且第二操作電壓源變化ΔVSS為+0.5伏特(V)，此時電壓VA1為4.85伏特(V)。節點A的電壓VA2在第二期間結束前的臨界電壓變化ΔVth為0伏特(V)，此時電壓VA2為-0.54伏特(V)；在第五期間T5的臨界電壓變化ΔVth為0伏特(V)且第二操作電壓源變化ΔVSS為0伏特(V)，此時電壓VA2為4.09伏特(V)。節點A的電壓VA3在第二期間結束前的臨界電壓變化ΔVth為-0.3伏特(V)，此時電壓VA3為-0.84伏特(V)；在第五期間T5的臨界電壓變化ΔVth為-0.3伏特(V)且第二操作電壓源變化ΔVSS為+0.5伏特(V)，此時電壓VA2為4.25伏特(V)。

第10A圖為第4圖中電流誤差率模擬圖。如第10A圖所示，當第二操作電壓源變化ΔVSS固定為+0.5伏特(V)時，設定不同的資料電壓Vdata對於電流影響的誤差率皆在百分之十以內。

第10B圖為第4圖中另一電流誤差率模擬圖。如第8B圖所示，當臨界電壓變化ΔVth固定為+0.3伏特(V)或-0.3伏特(V)時，設定不同的資料電壓Vdata對於電流影響的誤差率皆在百分之五以內。

第10C圖為第4圖中另一電流誤差率模擬圖。如第10C圖所示，當第二操作電壓源變化ΔVSS固定為+0.5伏特(V)且臨界電壓變化ΔVth固定為+0.3伏特(V)，或當第二操作電壓源變化ΔVSS固定為+0.5伏特(V)且臨界電壓變化ΔVth固定為-0.3伏特(V)時，設定不同的資料電壓Vdata對於電流影響的誤差率皆在百分之十以內。

藉由上述第9圖所示之電壓模擬以及第10A圖至第10C圖所示之電流誤差率模擬，可證明藉由畫素驅動電路200設計而得之成功補償及其效果。

綜上所述，本揭露提供的畫素驅動電路能夠針對臨界電壓和操作電壓進行補償，使發光二極體之電流與臨界電壓和操作電壓的相關性降至最低。此外，本揭露降低了畫素電路所需的驅動電壓差，藉此降低功率消耗。

雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。

為使本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下： 100,200:畫素驅動電路 A~D:節點 T1~T7:電晶體 S1:第一控制訊號 S2:第二控制訊號 S3:第三控制訊號 S4:第四控制訊號 EM:發光訊號 VDD:第一操作電壓源 VSS:第二操作電壓源 DataIn:資料輸入端 Vdata:資料電壓 Vref:參考電壓 L1:發光單元 C1~C3:電容 ΔVth:臨界電壓變化 ΔVSS:第二操作電壓源變化 VA1~VA3:電壓

為使本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1圖為本揭露一實施例之畫素驅動電路的電路架構圖。 第2圖為第1圖中的畫素驅動電路的控制訊號時序圖。 第3A圖為第1圖中畫素驅動電路在第2圖所示的第一期間中的電路狀態圖。 第3B圖為第1圖中畫素驅動電路在第2圖所示的第二期間中的電路狀態圖。 第3C圖為第1圖中畫素驅動電路在第2圖所示的第三期間中的電路狀態圖。 第3D圖為第1圖中畫素驅動電路在第2圖所示的第四期間中的電路狀態圖。 第4圖為本揭露另一實施例之畫素驅動電路的電路架構圖。 第5圖為第4圖中的畫素驅動電路的控制訊號時序圖。 第6A圖為第4圖中畫素驅動電路在第5圖所示的第一期間中的電路狀態圖。 第6B圖為第4圖中畫素驅動電路在第5圖所示的第二期間中的電路狀態圖。 第6C圖為本揭露另一實施例中根據第4圖中畫素驅動電路在第5圖所示的第三期間中的電路狀態圖。 第6D圖為本揭露另一實施例中根據第4圖中畫素驅動電路在第5圖所示的第四期間中的電路狀態圖。 第6E圖為本揭露另一實施例中根據第4圖中畫素驅動電路在第5圖所示的第五期間中的電路狀態圖。 第7圖為第1圖中節點A的電壓模擬圖。 第8A圖為第1圖中電流誤差率模擬圖。 第8B圖為第1圖中另一電流誤差率模擬圖。 第8C圖為第1圖中另一電流誤差率模擬圖。 第9圖為第4圖中節點A的電壓模擬圖。 第10A圖為第4圖中電流誤差率模擬圖。 第10B圖為第4圖中另一電流誤差率模擬圖。 第10C圖為第4圖中另一電流誤差率模擬圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:畫素驅動電路

A~C:節點

T1~T5:電晶體

S1~S3:控制訊號

EM:發光訊號

VDD:第一操作電壓源

VSS:第二操作電壓源

DataIn:資料輸入端

L1:發光單元

C1~C2:電容

Claims (10)

1. 一種畫素驅動電路，包含： 一發光單元； 一第一電晶體； 一第二電晶體，該第二電晶體與該第一電晶體及該發光單元串聯且電性連接於一第一操作電壓源和一第二操作電壓源之間； 一第三電晶體； 一第四電晶體，該第四電晶體與該第三電晶體串聯，且電性連接於該第一電晶體與該第二電晶體之間和該第一操作電壓源之間； 一第五電晶體； 一第一電容；以及 一第二電容，該第二電容與該第五電晶體及該第一電容串聯，且電性連接於一資料輸入端和該第二操作電壓源之間； 其中，該第二電晶體具有一控制端，該控制端電性連接於該第三電晶體和該第四電晶體之間以及該第一電容和該第五電晶體之間。
2. 如請求項1所述的畫素驅動電路，其中 該發光單元更具有一第一端及一第二端，該發光單元的該第一端電性連接於該第一操作電壓源； 該第一電晶體更具有一控制端、一第一端及一第二端，該第一電晶體的該第一端電性連接於該發光單元的該第二端，該第一電晶體的該控制端電性連接於一發光訊號； 該第二電晶體更具有一第一端及一第二端，該第二電晶體的該第一端電性連接於該第一電晶體的該第二端，該第二電晶體的該第二端電性連接於該第二操作電壓源； 該第三電晶體更具有一控制端、一第一端及一第二端，該第三電晶體的該第二端電性連接於該第二電晶體的第一端，該第三電晶體的該控制端電性連接於一第二控制訊號； 該第四電晶體更具有一控制端、一第一端及一第二端，該第四電晶體的該第一端電性連接於該第一操作電壓源，該第四電晶體的該控制端電性連接於一第一控制訊號，該第四電晶體的該第二端電性連接於該第三電晶體的該第一端； 該第一電容更具有一第一端及一第二端，該第一電容的該第一端電性連接於該第二電晶體的該控制端，該第一電容的該第二端電性連接於該第二操作電壓源； 該第五電晶體更具有一控制端、一第一端及一第二端，該第五電晶體的該控制端電性連接於一第三控制訊號，該第五電晶體的該第二端電性連接於該第一電容的該第一端；以及 該第二電容更具有一第一端及一第二端，該第二電容的該第一端電性連接於該資料輸入端，該第二電容的該第二端電性連接於該第五電晶體的該第一端。
3. 如請求項1所述的畫素驅動電路，其中該畫素驅動電路係依序操作於一第一期間、一第二期間、一第三期間及一第四期間，其中： 於該第一期間內，該第一控制訊號及該第三控制訊號為高準位訊號，該第二控制訊號及該發光訊號為低準位訊號； 於該第二期間內，該第二控制訊號及該第三控制訊號為高準位訊號，該第一控制訊號及該發光訊號為低準位訊號； 於該第三期間內，該第三控制訊號為高準位訊號，該第一控制訊號、該第二控制訊號及該發光訊號為低準位訊號；以及 於該第四期間內，該發光訊號為高準位訊號，該第一控制訊號、該第二控制訊號及該第三控制訊號為低準位訊號。
4. 如請求項1所述的畫素驅動電路，其中該畫素驅動電路係依序操作於一第一期間、一第二期間、一第三期間及一第四期間，其中： 於該第一期間內，該第一電晶體及該第三電晶體處於截止狀態，該第二電晶體、該第四電晶體及該第五電晶體處於導通狀態； 於該第二期間內，該第一電晶體及該第四電晶體處於截止狀態，該第二電晶體、該第三電晶體及該第五電晶體處於導通狀態； 於該第三期間內，該第一電晶體、該第三電晶體及該第四電晶體處於截止狀態，該第二電晶體及該第五電晶體處於導通狀態；以及 於該第四期間內，該第三電晶體、該第四電晶體及該第五電晶體處於截止狀態，該第一電晶體及該第二電晶體處於導通狀態。
5. 如請求項1所述的畫素驅動電路，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體及該第五電晶體為N型電晶體。
6. 如請求項1所述的畫素驅動電路，其中該第一電晶體的一控制端與該發光訊號之間更包含： 一第六電晶體； 一第七電晶體，與該第六電晶體串聯且電性連接於該第一操作電壓源和該第二操作電壓源之間；以及 一第三電容，電性連接於該第六電晶體與該第七電晶體之間。
7. 如請求項6所述的畫素驅動電路，其中， 該第六電晶體具有一控制端、一第一端及一第二端，該第六電晶體的該控制端電性連接於該第一控制訊號，該第六電晶體的該第二端電性連接於該第二操作電壓源； 該第七電晶體具有一控制端、一第一端及一第二端，該第七電晶體的該控制端電性連接於一第四控制訊號，該第七電晶體的該第一端電性連接於該第一操作電壓源；以及 該第三電容具有一第一端及一第二端，該第三電容的該第二端電性連接於該發光訊號； 其中，該第六電晶體的該第一端、該第七電晶體的該第二端以及該第三電容的該第一端皆電性連接於該第一電晶體的控制端。
8. 如請求項6所述的畫素驅動電路，其中該畫素驅動電路係依序操作於一第一期間、一第二期間、一第三期間、一第四期間及一第五期間，其中： 於該第一期間內，該第一控制訊號及該第三控制訊號為高準位訊號，該第二控制訊號、該第四控制訊號及該發光訊號為低準位訊號； 於該第二期間內，該第一控制訊號及該第二控制訊號為高準位訊號，該第三控制訊號、該第四控制訊號及該發光訊號為低準位訊號； 於該第三期間內，該第一控制訊號為高準位訊號，該第二控制訊號、該第三控制訊號、該第四控制訊號及該發光訊號為低準位訊號； 於該第四期間內，該第四控制訊號為高準位訊號，該第一控制訊號、該第二控制訊號、該第三控制訊號及該發光訊號為低準位訊號；以及 於該第五期間內，該發光訊號為高準位訊號，該第一控制訊號、該第二控制訊號、該第三控制訊號及該第四控制訊號為低準位訊號。
9. 如請求項6所述的畫素驅動電路，其中該畫素驅動電路係依序操作於一第一期間、一第二期間、一第三期間、一第四期間及一第五期間，其中： 於該第一期間內，該第一電晶體、該第三電晶體及該第七電晶體處於截止狀態，該第二電晶體、該第四電晶體、該第五電晶體及該第六電晶體處於導通狀態； 於該第二期間內，該第一電晶體、該第四電晶體及該第七電晶體處於截止狀態，該第二電晶體、該第三電晶體、該第五電晶體及該第六電晶體處於導通狀態； 於該第三期間內，該第一電晶體、該第三電晶體、該第四電晶體及該第七電晶體處於截止狀態，該第二電晶體、該第五電晶體及該第六電晶體處於導通狀態；以及 於該第四期間內，該第三電晶體、該第四電晶體、該第五電晶體及該第六電晶體處於截止狀態，該第一電晶體、該第二電晶體及該第七電晶體處於導通狀態；以及 於該第五期間內，該第三電晶體、該第四電晶體、該第五電晶體、該第六電晶體及該第七電晶體處於截止狀態，該第一電晶體及該第二電晶體處於導通狀態。
10. 如請求項6所述的畫素驅動電路，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體、該第六電晶體及該第七電晶體為N型電晶體。

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