TWI517125B - 畫素驅動電路 - Google Patents

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Description

畫素驅動電路
本發明是有關於一種畫素驅動電路，尤其是有關於有機發光二極體的畫素驅動電路。
目前有機發光二極體已逐漸成為主流的顯示器，應用層面日益廣泛。一般有機發光二極體的畫素驅動電路係以二個電晶體搭配一個電容的電路設計來控制有機發光二極體的亮度表現。
然而，這種畫素驅動電路的設計往往會因為製程上的變異或是因為使用一段時間後有機發光二極體老化而發生發光效率衰退的問題，這些問題會造成驅動有機發光二極體的電流量不穩定而使面板發生亮度不均勻的問題，進而造成面板顯示不均勻的問題。由於這種畫素驅動電路所接收的電源電壓係透過金屬線將每一個畫素驅動電路互相電性耦接一起，當驅動有機發光二極體發亮時，因金屬線上本身具有阻抗，所以會有電源電壓降(IR-drop)的存在，使得每一個畫素驅動電路所接收的電源電壓產生差異而造成每一個畫素驅動電路之畫素電流會有差異，使得流過每一個畫素驅動電路中之有機發光二極體的電流不同而其所發出的亮度就會不同，進而造成面板顯示不均勻的問題。
本發明提供一種畫素驅動電路，其包括有發光二極體、資料寫入單元、第一電晶體、第二電晶體、第一補償單元以及第二補償單元。上述發光二極體具有第一端及第二端。資料寫入單元被配置來用以接收資料訊號。上述第一電晶體具有閘極、第一端及第二端，其閘極電性耦接於資料寫入單元。上述第一電晶體用以根據其閘極及其第一端的電壓差決定流過上述發光二極體的第一端及第二端的電流。上述第一補償單元電性耦接於上述第一電晶體，用以搭配第一電晶體提供第一電晶體的閘極到一個第一電壓源的電流路徑以及第一電晶體的閘極到第二電壓源的電流路徑。上述第二補償單元具有一個第一電容電性耦接於上述第一電晶體的閘極，用以透過第一電容的電壓耦合，提供第一電晶體的閘極一個電壓變動，且此電壓變動的大小等於上述發光二極體的第一端及第二端之間的電壓差。上述第二電晶體電性耦接上述第一電壓源與一個第二電壓源之間，用以導通或截止第一電壓源與第二電壓源之間的電流路徑。
本發明解決前述問題的方式，乃是以六個電晶體、二個電容及一個發光二極體來進行畫素驅動電路的設計。藉由本發明之畫素驅動電路的設計，可有效改善面板顯示不均勻及有機發光二極體老化而發生發光效率衰退的問題，進而提升高質量的顯示畫面。
OVDD‧‧‧第一電壓源
OVSS‧‧‧第二電壓源
C1‧‧‧第一電容
C2‧‧‧第二電容
10‧‧‧發光二極體
30‧‧‧資料寫入單元
40‧‧‧第一補償單元
50‧‧‧第二補償單元
21‧‧‧第一電晶體
22‧‧‧第二電晶體
23‧‧‧第三電晶體
24‧‧‧第四電晶體
25‧‧‧第五電晶體
26‧‧‧第六電晶體
211‧‧‧閘極
221、231、241、251、261‧‧‧第一控制端
1、3、101、212、222、232、242、252、262‧‧‧第一端
2、4、102、213、223、233、243、253、263‧‧‧第二端
Scan‧‧‧第一控制訊號
DIS‧‧‧第二控制訊號
EM‧‧‧第三控 制訊號
Data‧‧‧資料訊號
A、G、S‧‧‧節點
Initial‧‧‧初始期間
Comp.‧‧‧補償期間
Data in‧‧‧寫入期間
Emission‧‧‧發光期間
Vref‧‧‧參考電位
Vdata‧‧‧資料電位
Voled‧‧‧發光二極體的跨壓
Vth‧‧‧電晶體臨界電壓
Ioled‧‧‧發光電流
k‧‧‧常數
圖1係依照本發明一實施例之畫素驅動電路的示意圖；圖2係繪示本發明第一實施例的畫素驅動電路的詳細電路結構示意圖；圖3係繪示本發明第一實施例的畫素驅動電路之各個訊號的時序圖；圖4係繪示本發明第二實施例的畫素驅動電路的詳細電路結構示意圖；圖5係繪示本發明第三實施例的畫素驅動電路的詳細電路結構示意圖；圖6係繪示本發明第三實施例的畫素驅動電路的時序圖；圖7係繪示本發明第四實施例的畫素驅動電路400的詳細電路結構示意圖。
圖1係依照本發明一實施例之畫素驅動電路的示意圖。請參照圖1，此畫素驅動電路100包括發光二極體10、第一電晶體21、第二電晶體22、資料寫入單元30、第一補償單元40以及第二補償單元50。發光二極體10具有第一端101及第二端102，其中第一端101係為發光二極體10的正極，而第二端102係為發光二極體10的負極。第一電晶體21具有閘極211、第一端212以及第二端213，閘極211電性耦接於資料寫入單元30，第一電晶體21用以根據其閘極211及其第一端212的電壓差決定流過發光二極體10的第一端101及第二端102的電流。第一補償單元40電性耦接於第一電晶體21，用以搭配第一電晶體21提供其閘極211到第一電壓源OVDD的電流路徑。第二補償單元50具有第一電容C1電性耦接於第一電晶體 21的閘極211，用以透過第一電容C1的電壓耦合，提供第一電晶體21的閘極211一個電壓變動，且此種電壓變動的大小等於發光二極體10的第一端101及第二端102之間的電壓差。第二電晶體22電性耦接於上述第一電壓源OVDD與第二電壓源OVSS之間，用以導通或截止第一電壓源OVDD與第二電壓源OVSS之間的電流路徑。
圖2係繪示本發明第一實施例的畫素驅動電路的詳細電路結構示意圖。請參照圖2，發光二極體10的第一端101電性耦接於第一電晶體21的第一端212，而發光二極體10的第二端102則電性耦接於第二電壓源OVSS。第一電晶體21的第一端212透過發光二極體10電性耦接於第二電壓源OVSS。資料寫入單元30包括第三電晶體23與第二電容C2。第三電晶體23具有控制端231、第一端232與第二端233，第三電晶體23的控制端231用於接收第一控制訊號Scan，而第一端232則用於接收資料訊號Data，第二電容C2的第一端3電性耦接於第三電晶體23的第二端233，而第二電容C2的第二端4則電性耦接於第一電容C1的第一端1與第一電晶體21的閘極211。
第一補償單元40包括第四電晶體24。第四電晶體24具有控制端241、第一端242與第二端243。第四電晶體24的控制端241用於接收第二控制訊號DIS，第四電晶體24的第一端242電性耦接於第一電晶體21的閘極211，而第四電晶體24的第二端243則電性耦接於第一電晶體21的第二端213。
此外，第二補償單元50包括第五電晶體25與第六電晶體26。第五電晶體25具有控制端251、第一端252與 第二端253。第五電晶體25的控制端251用於接收第三控制訊號EM，第五電晶體25的第一端電性252電性耦接於第一電容C1的第二端2，而第五電晶體25的第二端253則電性耦接於第一電晶體21的第一端212。第六電晶體26具有控制端261、第一端262與第二端263。第六電晶體26的控制端261用於接收第一控制訊號Scan，第六電晶體26的第一端262電性耦接於第五電晶體25的第一端252，而第六電晶體26的第二端263則電性耦接於第二電壓源OVSS。
除此之外，第六電晶體26的第二端263可與發光二極體10的第二端102接於一個相同的電位(本實施例中為第二電壓源OVSS)，以避免發光二極體10的發光電流受到IR drop的影響(理由後述)。第二電晶體22具有控制端221、第一端222與第二端223。第二電晶體22的控制端221用於接收第三控制訊號EM，第二電晶體22的第一端222電性耦接第一電晶體21的第二端213，而第二電晶體22的第二端223則電性耦接第一電壓源OVDD。
圖3係繪示本發明第一實施例的畫素驅動電路之各個訊號的時序圖。請參照圖3，本發明的畫素驅動電路的訊號時序中，一個週期主要包括於四個期間，分別為初始期間Initial、補償期間Comp、寫入期間Data in以及發光期間Emission。第一控制訊號Scan在初始期間Initial、補償期間Comp.以及寫入期間Data in提供控制訊號以導通相對應的電晶體。第二控制訊號DIS在初始期間Initial以及補償期間Comp.提供控制訊號以導通相對應的電晶體。第三控制訊號EM在初始期間Initial以及發光期間Emission提供控制訊號以導通相對應的電晶體。而資料訊號Data則在寫入期間Data in提供資料電位Vdata至資料寫入單元30，在非寫入期間Data in時則維持在參考電位Vref。請配合參照圖2以及圖3，第一補償單元40與第一電晶體21電性耦接以提供初始期間Initial時，第一電晶體21的閘極211到第一電壓源OVDD的電流路徑，以及提供補償期間Comp.時，第一電晶體21的閘極211到第二電壓源OVSS的電流路徑。
請配合參照圖2以及圖3，畫素驅動電路100當中的第二電晶體22、第三電晶體23、第四電晶體24、第五電晶體25與第六電晶體26用於在初始期間Initial中處於導通，因此在初始期間Initial當中，節點G的電位會實質等於OVDD，節點S的電位會實質等於Voled+OVSS，而節點A的電位會小於Voled+OVSS。
第三電晶體23、第四電晶體24與第六電晶體26用於在補償期間Comp.中處於導通，且此補償期間Comp.位於上述初始期間Initial之後，而第二電晶體22與第五電晶體25用於在補償期間Comp.中處於截止。由於第二電晶體22在補償期間Comp.處於截止狀態，因此圖2中的G點電位會透過第四電晶體24及第一電晶體21朝第二電壓源OVSS放電而下降，此時節點G與節點S之間的電位差大約為第一電晶體21的臨界電壓Vth(圖未示)，以藉此達成電晶體臨界電壓Vth(圖未示)補償的效果。在補償期間Comp.當中，節點G的電位會實質等於Vth+Voled+OVSS，節點S的電壓會實質等於Voled+OVSS，而節點A的電壓會實質等於OVSS。
第三電晶體23與第六電晶體26用於在寫入期間Data in中處於導通，而第二電晶體22、第四電晶體24及第五電晶體25，且此寫入期間Data in位於上述補償期間Comp. 之後。由於第三電晶體23在寫入期間Data in處於導通狀態，因此資料訊號Data提供給第二電容C2的第一端3，進而藉由第二電容C2的耦合作用而寫入至節點G，且由於第六電晶體26在寫入期間Data in也處於導通狀態，所以在寫入期間Data in當中，節點A的電位會維持在OVSS，節點S的電位會等於Voled+OVSS，而節點G的電位會等於Vth+Voled+OVSS+a(Vdata-Vref)，這裡的a等於C2/(C1+C2)。此時第二電晶體22、第四電晶體24與第五電晶體25用於在寫入期間Data in中處於截止。
第二電晶體22與第五電晶體25用於在發光期間Emission中處於導通，且此發光期間Emission位於上述寫入期間Data in之後，而第三電晶體23、第四電晶體24與第六電晶體26用於在發光期間Data in中處於截止。由於第五電晶體25在發光期間Emission處於導通狀態，此時節點A的電位變化量為Voled，也就是說，此時節點A的電位會再加上發光二極體10的跨壓Voled而變成Voled+OVSS，而節點A的電位變化量Voled會經由第二電容C2的耦合作用而耦合至節點G，此時節點G的電位會等於Vth+Voled+OVSS+a(Vdata-Vref)+Voled，而節點S的電位仍然保持在Voled+OVSS。一般而言，發光二極體10的發光電流Ioled會遵守公式：Ioled=k/2(VGS-Vth)2，這裡的k為與第一電晶體21有關的常數，VGS為節點G、S之間的壓差；而透過本發明電路的補償，發光電流Ioled會等效於k/2[a(Vdata-Vref)+Voled]2，也就是說發光電流Ioled不再受電晶體臨界電壓Vth的影響，且可以藉由發光二極體10因老化而上升的跨壓Voled得到補償的效果。承上述，透過本發明的畫 素驅動電路，可以使發光二極體10的發光電流Ioled將會受到發光二極體10本身的跨壓Voled變化而自動進行調整，因此當發光二極體10的跨壓Voled因為老化問題而上升時，其發光電流Ioled也會隨著增加，藉此補償發光二極體10的發光效率衰退的問題。此外，第六電晶體26的第二端263如果與發光二極體10接於相同的電位OVSS，更可以避免第二電壓源OVSS於整塊發光二極體面板不均勻而造成的發光亮度不均的缺點。假設而言，若第六電晶體26的第二端263接於一個與第二電壓源OVSS不同電位的第三電壓源VSUS，則在發光期間時節點G的電位會變成Vth+Voled+OVSS+a(Vdata-Vref)+VOLED+OVSS-VSUS，此時項式中的OVSS-VSUS項次相減後並不等於零，因此會影響發光電流Ioled，因此將第六電晶體26的第二端263與發光二極體10接於相同的電位，可以避免在IR drop情況嚴重時影響發光電流Ioled。
圖4係繪示本發明第二實施例的畫素驅動電路的詳細電路結構示意圖。如圖4所示，在第二實施例中，畫素驅動電路200僅電路結構上與第一實施例有所差異，但是在於電路操作原理以及功效上均與第一實施例相同，因此不再贅述。請參照圖4，發光二極體10的第一端101電性耦接於第一電壓源OVDD，而發光二極體10的第二端102則透過第二電晶體22電性耦接第一電晶體21的第二端213。第一電晶體21的第一端212電性耦接於第二電源電壓OVSS。資料寫入單元30包括第三電晶體23與第二電容C2。第三電晶體23具有控制端231、第一端232與第二端233，控制端231用於接收第一控制訊號Scan，而第一端232則用於接收資料訊號 Data。第二電容C2的第一端3電性耦接第三電晶體23的第二端233，而第二電容的第二端4則電性耦接第一電容C1的第一端1與第一電晶體21的閘極211。第一補償單元40包括第四電晶體24。第四電晶體24具有控制端241、第一端242與第二端243。第四電晶體24的控制端241用於接收第二控制訊號DIS，第四電晶體24的第一端242電性耦接於第一電晶體21的閘極211，而第四電晶體24的第二端243則電性耦接於第一電晶體21的第二端213。第二補償單元50包括第五電晶體25與第六電晶體26。第五電晶體25具有控制端251、第一端252與第二端253。第五電晶體25的控制端251用於接收第一控制訊號Scan，第五電晶體25的第一端252電性耦接於第一電容C1的第二端2，而第五電晶體25的第二端253則電性耦接於發光二極體10的第二端102。第六電晶體26具有控制端261、第一端262與第二端263。第六電晶體26的控制端261用於接收第三控制訊號EM，第六電晶體的第一端262電性耦接於第五電晶體25的第一端252，而第六電晶體26的第二端263則電性耦接於第一電壓源OVDD。第二電晶體22具有控制端221、第一端222與第二端2213。第二電晶體22的控制端221用於接收第三控制訊號EM，第二電晶體22的第一端222電性耦接發光二極體10的第二端102，而第二電晶體22的第二端223則電性耦接第一電晶體21的第二端213。
本發明第二實施例的畫素驅動電路的時序圖與第一實施例相同，也就是如圖3所示，本段落將不再於時序與訊號關係之間做贅述。請配合參照圖3以及圖4，畫素驅動電路200當中第二電晶體22、第三電晶體23、第四電晶體24、 第五電晶體25與第六電晶體26用於在初始期間Initial中處於導通。第三電晶體23、第四電晶體24與第五電晶體25用於在補償期間Comp.中處於導通，且補償期間Comp.位於初始期間Initial之後。而第二電晶體22與第六電晶體26用於在補償期間Comp.中處於截止。第三電晶體23與第五電晶體25用於在寫入期間Data in中處於導通，且寫入期間Data in位於補償期間Comp.之後。而第二電晶體22、第四電晶體24與第六電晶體26用於在寫入期間Data in中處於截止。第二電晶體22與第六電晶體26用於在發光期間Emission中處於導通，且發光期間Emission位於寫入期間Data in之後。而第三電晶體23、第四電晶體24與第五電晶體25用於在發光期間Emission中處於截止。本發明第二實施例的時序圖與第一實施例相同，但由於電路結構上的差異，因此在電晶體的導通順序上與第一實施例有所差異，但並不影響其功效。以下將說明節點G、S、A於初始期間Initial、補償期間Comp.、寫入期間Data in以及發光期間Emission當中的電位。在初始期間Initial當中，節點G的電位會等於OVDD-Voled，節點S的電位會等於OVSS，節點A的電位會大於OVDD-Voled。在補償期間Comp.當中，節點G的電位會等於Vth+OVSS，節點S的電位會等於OVSS，節點A的電位會等於OVDD-Voled。在寫入期間Data in當中，節點G的電位會等於Vth+OVSS+Vdata-Vref，節點S的電位會等於OVSS，節點A的電位會等於OVDD-Voled。在發光期間Emission當中，節點G的電位會等於Vth+OVSS+Vdata-Vref+Voled，節點S的電位會等於OVSS，節點A的電位會等於OVDD。除此之外，上述兩種畫素驅動電路100、200當中，其中第一電壓源OVDD的電壓 大小係大於第二電壓源OVSS的電壓大小，且所應用的電晶體皆為N型電晶體。
圖5係繪示本發明第三實施例的畫素驅動電路的詳細電路結構示意圖。如圖5所示，在第三實施例中，畫素驅動電路300僅電路結構上與第一實施例有所差異，但是在於電路操作原理以及功效上均與第一實施例相同，因此不再贅述。請參照圖5，發光二極體10的第一端101透過第二電晶體22電性耦接於第一電晶體21的第二端213，而發光二極體10的第二端102則電性耦接於第二電壓源OVSS。第一電晶體21的第一端212電性耦接於第一電壓源OVDD。資料寫入單元30包括第三電晶體23與第二電容C2。第三電晶體23具有控制端231、第一端232與第二端233。第三電晶體23的控制端231用於接收第一控制訊號Scan，而第三電晶體23的第一端232則用於接收資料訊號Data。第二電容C2的第一端3電性耦接第三電晶體23的第二端233，而第二電容C2的第二端4則電性耦接於第一電容C1的第一端1與第一電晶體21的閘極211。第一補償單元40包括第四電晶體24。第四電晶體24具有控制端241、第一端242與第二端243。第四電晶體24的控制端241用於接收第二控制訊號DIS，第四電晶體24的第一端242電性耦接於第一電晶體21的閘極211，而第四電晶體24的第二端243則電性耦接於第一電晶體21的第二端213。第二補償單元50包括第五電晶體25與第六電晶體26。第五電晶體25具有控制端251、第一端252與第二端253。第五電晶體25的控制端251用於接收第一控制訊號Scan，第五電晶體25的第一端252電性耦接於第一電容C1的第二端2，而第五電晶體25的第二端253則電性耦 接於發光二極體10的第一端101。第六電晶體26具有控制端261、第一端262與第二端263。第六電晶體26的控制端261用於接收第三控制訊號EM，第六電晶體26的第一端262電性耦接於第五電晶體25的第一端252，而第六電晶體26的第二端263則電性耦接於第二電壓源OVSS。第二電晶體22具有控制端221、第一端222與第二端223。第二電晶體22的控制端221用於接收第三控制訊號EM，第二電晶體22的第一端222電性耦接於第一電晶體21的第二端213，而第二電晶體22的第二端223則電性耦接於發光二極體10的第一端101。值得一提的是，在第三實施例中的第一電壓源OVDD的電壓大小係大於第二電壓源OVSS的電壓大小，且應用於第三實施例中的電晶體皆為P型電晶體。
圖6係繪示本發明第三實施例的畫素驅動電路的時序圖。由於第三實施例中所使用的電晶體皆為P型，因此僅在各閘極訊號的極性與第一實施例不同，其餘關於時序與訊號關係之間皆與第一實施例相同，因此本段落將不再贅述。
請參照圖5以及圖6，畫素驅動電路300當中的第二電晶體22、第三電晶體23、第四電晶體24、第五電晶體25與第六電晶體26用於在初始期間Initial中處於導通。第三電晶體23、第四電晶體24與第五電晶體25用於在補償期間Comp.中處於導通，且補償期間Comp.位於初始期間Initial之後，而第二電晶體22與第六電晶體26用於在補償期間Comp.中處於截止。該第三電晶體23與該第五電晶體25用於在寫入期間Data in中處於導通，且寫入期間Data in位於補償期間Comp.之後，而第二電晶體22、第四電晶體24與第六電晶體26用於在寫入期間Data in中處於截止。第二電晶體 22與第六電晶體26用於在發光期間Emission中處於導通，且發光期間Emission位於寫入期間Data in之後，而第三電晶體23、第四電晶體24與第五電晶體25用於在發光期間Emission中處於截止。本發明第三實施例在時序以及訊號關係上與第一實施例相同，僅訊號的極性相反，但由於電路結構上的差異，因此在電晶體的導通順序上與第一實施例有所差異，但並不影響其功效。以下將說明節點G、S、A於初始期間Initial、補償期間Comp.、寫入期間Data in以及發光期間Emission當中的電位。在初始期間Initial當中，節點G的電位會等於OVSS+Voled，節點S的電位會等於OVDD，節點A的電位會小於OVSS+Voled。在補償期間Comp.當中，節點G的電位會等於OVDD-Vth，節點S的電位會等於OVDD，節點A的電位會等於Voled+OVSS。在寫入期間Data in當中，節點G的電位會等於OVDD-Vth+Vdata-Vref，節點S的電位會等於OVDD，節點A的電位會等於Voled+OVSS。在發光期間Emission當中，節點G的電位會等於OVDD-Vth+Vdata-Vref-Voled，節點S的電位會等於OVDD，節點A的電位會等於OVSS。
圖7係繪示本發明第四實施例的畫素驅動電路400的詳細電路結構示意圖。如圖7所示，在第四實施例中，畫素驅動電路400僅電路結構上與第一實施例有所差異，但是在於電路操作原理以及功效上均與第一實施例相同，因此不再贅述。請參照圖7，發光二極體10的第一端101電性耦接第一電壓源OVDD，而發光二極體10的第二端102則電性耦接第一電晶體21的第一端212。第一電晶體21的第二端213透過第二電晶體22電性耦接第二電壓源OVSS。資料寫 入單元30包括第三電晶體23與第二電容C2。第三電晶體23具有控制端231、第一端232與第二端233。第三電晶體23的控制端231用於接收第一控制訊號Scan，而第三電晶體23的第一端232則用於接收資料訊號Data。第二電容C2的第一端3電性耦接第三電晶體23的第二端233，而第二電容C2的第二端4則電性耦接第一電容C1的第一端1與第一電晶體21的閘極211。第一補償單元40包括第四電晶體24。第四電晶體24具有控制端241、第一端242與第二端243。第四電晶體24的控制端241用於接收第二控制訊號DIS，第四電晶體24的第一端242電性耦接於第一電晶體21的閘極211，而第四電晶體24的第二端243則電性耦接於第一電晶體21的第二端213。第二補償單元50包括第五電晶體25與第六電晶體26。第五電晶體25具有控制端251、第一端252與第二端253。第五電晶體25的控制端251用於接收第三控制訊號EM，第五電晶體25的第一端252電性耦接第一電容C1的第二端2，而第五電晶體25的第二端253則電性耦接於發光二極體10的第二端102。第六電晶體26具有控制端261、第一端262與第二端263。第六電晶體26的控制端261用於接收第一控制訊號Scan，第六電晶體26的第一端262電性耦接於第五電晶體25的第一端252，而第六電晶體26的第二端263則電性耦接於第一電壓源OVDD。第二電晶體22具有控制端221、第一端222與第二端223。第二電晶體22的控制端221用於接收第三控制訊號EM，第二電晶體22的第一端222電性耦接於第一電晶體21的第二端213，而第二電晶體22的第二端223則電性耦接於第二電壓源OVSS。值得一提的是，在第四實施例中的第一電壓源OVDD的電壓大小係大於第二電 壓源OVSS的電壓大小，且應用於第四實施例中的電晶體皆為P型電晶體。
本發明第四實施例的畫素驅動電路的時序圖與第三實施例相同，也就是如圖6所示，本段落將不再於時序與訊號關係之間做贅述。請配合參照圖6以及圖7，畫素驅動電路400當中，第二電晶體22、第三電晶體23、第四電晶體24、第五電晶體25與第六電晶體26用於在初始期間Initial中處於導通。第三電晶體23、第四電晶體24與第六電晶體26用於在補償期間Comp.中處於導通，且補償期間Comp.位於初始期間Initial之後，而第二電晶體22與第五電晶體25用於在補償期間Comp.中處於截止。第三電晶體23與第六電晶體26用於在寫入期間Data in中處於導通，且寫入期間Data in位於補償期間Comp.之後，而第二電晶體22、第四電晶體24與第五電晶體25用於在寫入期間Data in中處於截止。第二電晶體22與第五電晶體25用於在發光期間Emission中處於導通，且發光期間Emission位於寫入期間Data in之後，而第三電晶體23、第四電晶體24與第六電晶體26用於在發光期間Emission中處於截止。本發明第四實施例的時序圖與第三實施例相同，但由於電路結構上的差異，因此在電晶體的導通順序上與第一實施例有所差異，但並不影響其功效。以下將說明節點G、S、A於初始期間Initial、補償期間Comp.、寫入期間Data in以及發光期間Emission當中的電位。在初始期間Initial當中，節點G的電位會等於OVSS，節點S的電位會等於OVDD-Voled，節點A的電位會大於OVDD-Voled。在補償期間Comp.當中，節點G的電位會等於OVDD-Voled-Vth，節點S的電位會等於OVDD-Voled，節點A的電位會等於 OVDD。在寫入期間Data in當中，節點G的電位會等於OVDD-Voled-Vth+a(Vdata-Vref)，節點S的電位會等於OVDD-Voled，節點A的電位會等於OVDD。在發光期間Emission當中，節點G的電位會等於OVDD-Voled-Vth+a(Vdata-Vref)-Voled，節點S的電位會等於OVDD-Voled，節點A的電位會等於OVDD-Voled。
綜上所述，本發明解決前述問題的方式，乃是以六個電晶體、二個電容及一個發光二極體來進行畫素驅動電路的設計。藉由本發明之畫素驅動電路的設計，可有效改善面板顯示不均勻及有機發光二極體老化而發生發光效率衰退的問題，進而提升高質量的顯示畫面。此外，本發明當中所提及的發光二極體亦可以是有機發光二極體。
雖然本發明已以較佳的數個實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧畫素驅動電路
10‧‧‧發光二極體
101‧‧‧第一端
102‧‧‧第二端
21、22‧‧‧電晶體
211‧‧‧閘極
212‧‧‧第一端
213‧‧‧第二端
30‧‧‧資料寫入單元
40‧‧‧第一補償單元
50‧‧‧第二補償單元
C1‧‧‧第一電容
OVDD‧‧‧第一電壓源
OVSS‧‧‧第二電壓源

Claims (11)

  1. 一種畫素驅動電路，包括：一發光二極體，具有一第一端及一第二端；一資料寫入單元，用以接收一資料訊號；一第一電晶體，具有一閘極、一第一端及一第二端，該閘極電性耦接該資料寫入單元，該第一電晶體用以根據其閘極及其第一端的電壓差決定流過該發光二極體的該第一端及該第二端的電流；一第一補償單元，電性耦接該第一電晶體，用以搭配該第一電晶體提供該第一電晶體的該閘極到一第一電壓源的電流路徑以及該第一電晶體的閘極到一第二電壓源的電流路徑；一第二補償單元，該第二補償單元具有一第一電容電性耦接該第一電晶體的該閘極，用以透過該第一電容的電壓耦合，提供該第一電晶體的該閘極一電壓變動，且該電壓變動的大小等於該發光二極體的該第一端及該第二端的電壓差；以及一第二電晶體，電性耦接該第一電壓源與該第二電壓源之間，用以導通或截止該第一電壓源與該第二電壓源之間的電流路徑。
  2. 如申請專利範圍第1項所述之畫素驅動電路，其中該發光二極體的該第一端電性耦接該第一電晶體的該第一端，而該發光二極體的該第二端則電性耦接該第二電壓源；該第一電晶體之該第一端透過該發光二極體電性耦接該 第二電壓源；該資料寫入單元包括一第三電晶體與一第二電容，該第三電晶體具有一控制端、一第一端與一第二端，該第三電晶體的該控制端用於接收一第一控制訊號，而該第一端則用於接收該資料訊號，該第二電容之一第一端電性耦接該第三電晶體之該第二端，而該第二電容之一第二端則電性耦接該第一電容之一第一端與該第一電晶體的該閘極；該第一補償單元包括一第四電晶體，該第四電晶體具有一控制端、一第一端與一第二端，該第四電晶體的該控制端用於接收一第二控制訊號，該第四電晶體的該第一端電性耦接該第一電晶體的該閘極，而該第四電晶體的該第二端則電性耦接該第一電晶體的該第二端；以及該第二補償單元包括一第五電晶體與一第六電晶體，該第五電晶體具有一控制端、一第一端與一第二端，該第五電晶體的該控制端用於接收一第三控制訊號，該第五電晶體的該第一端電性耦接該第一電容之一第二端，而該第五電晶體的該第二端則電性耦接該第一電晶體的該第一端，該第六電晶體具有一控制端、一第一端與一第二端，該第六電晶體的該控制端用於接收該第一控制訊號，該第六電晶體的該第一端電性耦接該第五電晶體的該第一端，而該第六電晶體的第二端則電性耦接該第二電壓源；該第二電晶體具有一控制端、一第一端與一第二端，該第二電晶體的該控制端用於接收該第三控制訊號，該第二電晶體的該第一端電性耦接該第一電晶體的該第二端，而該第二電晶體的第二端則電性耦接該第一電壓源。
  3. 如申請專利範圍第2項所述之畫素驅動電路，其中該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體與該第六電晶體用於在一初始期間中處於導通；該第三電晶體、該第四電晶體與該第六電晶體用於在一補償期間中處於導通，且該補償期間位於該初始期間之後，而該第二電晶體與該第五電晶體用於在該補償期間中處於截止；該第三電晶體與該第六電晶體用於在一寫入期間中處於導通，且該寫入期間位於該補償期間之後，而該第二電晶體、該第四電晶體與該第五電晶體用於在該寫入期間中處於截止；該第二電晶體與該第五電晶體用於在一發光期間中處於導通，且該發光期間位於該寫入期間之後，而該第三電晶體、該第四電晶體與該第六電晶體用於在該發光期間中處於截止。
  4. 如申請專利範圍第1項所述之畫素驅動電路，其中該發光二極體的該第一端電性耦接該第一電壓源，而該發光二極體的該第二端則透過該第二電晶體電性耦接該第一電晶體的該第二端；該第一電晶體的該第一端電性耦接該第二電壓源；該資料寫入單元包括一第三電晶體與一第二電容，該第三電晶體具有一控制端、一第一端與一第二端，該控制端用於接收一第一控制訊號，而該第一端則用於接收該資料訊號，該第二電容之一第一端電性耦接該第三電晶體之該第二端，而該第二電容之一第二端則電性耦接該第一電容之一第一端與該第一電晶體的該閘極；該第一補償單元包括一第四電晶體，該第四電晶體具有一控制端、一第一端與一第二端，該第四電晶體的該控制端 用於接收一第二控制訊號，該第四電晶體的該第一端電性耦接該第一電晶體的該閘極，而該第四電晶體的該第二端則電性耦接該第一電晶體的該第二端；以及該第二補償單元包括一第五電晶體與一第六電晶體，該第五電晶體具有一控制端、一第一端與一第二端，該第五電晶體的該控制端用於接收該第一控制訊號，該第五電晶體的該第一端電性耦接該第一電容之一第二端，而該第五電晶體的該第二端則電性耦接該發光二極體的該第二端，該第六電晶體具有一控制端、一第一端與一第二端，該第六電晶體的該控制端用於接收一第三控制訊號，該第六電晶體的該第一端電性耦接該第五電晶體的該第一端，而該第六電晶體的該第二端則電性耦接該第一電壓源；以及該第二電晶體具有一控制端、一第一端與一第二端，該第二電晶體的該控制端用於接收該第三控制訊號，該第二電晶體的該第一端電性耦接該發光二極體的該第二端，而該第二電晶體的該第二端則電性耦接該第一電晶體的該第二端。
  5. 如申請專利範圍第4項所述之畫素驅動電路，其中該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體與該第六電晶體用於在一初始期間中處於導通；該第三電晶體、該第四電晶體與該第五電晶體用於在一補償期間中處於導通，且該補償期間位於該初始期間之後，而該第二電晶體與該第六電晶體用於在該補償期間中處於截止；該第三電晶體與該第五電晶體用於在一寫入期間中處於導通，且該寫入期間位於該補償期間之後，而該第二電晶體、該第四電晶體與該第六電晶體用於在該寫入期間中處於截止；該第二電晶 體與該第六電晶體用於在一發光期間中處於導通，且該發光期間位於該寫入期間之後，而該第三電晶體、該第四電晶體與該第五電晶體用於在該發光期間中處於截止。
  6. 如申請專利範圍第2至5項任一項所述之畫素驅動電路，其中該第一電壓源的電壓大小係大於該第二電壓源的電壓大小，且該些電晶體皆為N型電晶體。
  7. 如申請專利範圍第1項所述之畫素驅動電路，其中該發光二極體的該第一端透過該第二電晶體電性耦接該第一電晶體的該第二端，而該發光二極體的該第二端則電性耦接該第二電壓源；該第一電晶體之該第一端電性耦接該第一電壓源；該資料寫入單元包括一第三電晶體與一第二電容，該第三電晶體具有一控制端、一第一端與一第二端，該第三電晶體的該控制端用於接收一第一控制訊號，而該第三電晶體的該第一端則用於接收該資料訊號，該第二電容之一第一端電性耦接該第三電晶體之該第二端，而該第二電容之一第二端則電性耦接該第一電容之一第一端與該第一電晶體的該閘極；該第一補償單元包括一第四電晶體，該第四電晶體具有一控制端、一第一端與一第二端，該第四電晶體的該控制端用於接收一第二控制訊號，該第四電晶體的該第一端電性耦接該第一電晶體的該閘極，而該第四電晶體的該第二端則電性耦接該第一電晶體的該第二端；以及該第二補償單元包括一第五電晶體與一第六電晶體，該 第五電晶體具有一控制端、一第一端與一第二端，該第五電晶體的該控制端用於接收該第一控制訊號，該第五電晶體的該第一端電性耦接該第一電容之一第二端，而該第五電晶體的該第二端則電性耦接該發光二極體的該第一端，該第六電晶體具有一控制端、一第一端與一第二端，該第六電晶體的該控制端用於接收一第三控制訊號，該第六電晶體的該第一端電性耦接該第五電晶體的該第一端，而該第六電晶體的該第二端則電性耦接該第二電壓源；該第二電晶體具有一控制端、一第一端與一第二端，該第二電晶體的該控制端用於接收該第三控制訊號，該第二電晶體的該第一端電性耦接該第一電晶體的該第二端，而該第二電晶體的該第二端則電性耦接該發光二極體的該第一端。
  8. 如申請專利範圍第7項所述之畫素驅動電路，其中該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體與該第六電晶體用於在一初始期間中處於導通；該第三電晶體、該第四電晶體與該第五電晶體用於在一補償期間中處於導通，且該補償期間位於該初始期間之後，而該第二電晶體與該第六電晶體用於在該補償期間中處於截止；該第三電晶體與該第五電晶體用於在一寫入期間中處於導通，且該寫入期間位於該補償期間之後，而該第二電晶體、該第四電晶體與該第六電晶體用於在該寫入期間中處於截止；該第二電晶體與該第六電晶體用於在一發光期間中處於導通，且該發光期間位於該寫入期間之後，而該第三電晶體、該第四電晶體與該第五電晶體用於在該發光期間中處於截止。
  9. 如申請專利範圍第1項所述之畫素驅動電路，其中該發光二極體的該第一端電性耦接該第一電壓源，而該發光二極體的該第二端則電性耦接該第一電晶體的該第一端；該第一電晶體之該第二端透過該第二電晶體電性耦接該第二電壓源；該資料寫入單元包括一第三電晶體與一第二電容，該第三電晶體具有一控制端、一第一端與一第二端，該第三電晶體的該控制端用於接收一第一控制訊號，而該第三電晶體的該第一端則用於接收該資料訊號，該第二電容之一第一端電性耦接該第三電晶體之該第二端，而該第二電容之一第二端則電性耦接該第一電容之一第一端與該第一電晶體的該閘極；該第一補償單元包括一第四電晶體，該第四電晶體具有一控制端、一第一端與一第二端，該第四電晶體的該控制端用於接收一第二控制訊號，該第四電晶體的該第一端電性耦接該第一電晶體的該閘極，而該第四電晶體的該第二端則電性耦接該第一電晶體的該第二端；以及該第二補償單元包括一第五電晶體與一第六電晶體，該第五電晶體具有一控制端、一第一端與一第二端，該第五電晶體的該控制端用於接收一第三控制訊號，該第五電晶體的該第一端電性耦接該第一電容之一第二端，而該第五電晶體的該第二端則電性耦接該發光二極體的該第二端，該第六電晶體具有一控制端、一第一端與一第二端，該第六電晶體的該控制端用於接收該第一控制訊號，該第六電晶體的該第一端電性耦接該第五電晶體的該第一端，而該第六電晶體的該 第二端則電性耦接該第一電壓源；該第二電晶體具有一控制端、一第一端與一第二端，該第二電晶體的該控制端用於接收該第三控制訊號，該第二電晶體的該第一端電性耦接該第一電晶體的該第二端，而該第二電晶體的該第二端則電性耦接該第二電壓源。
  10. 如申請專利範圍第9項所述之畫素驅動電路，其中該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體與該第六電晶體用於在一初始期間中處於導通；該第三電晶體、該第四電晶體與該第六電晶體用於在一補償期間中處於導通，且該補償期間位於該初始期間之後，而該第二電晶體與該第五電晶體用於在該補償期間中處於截止；該第三電晶體與該第六電晶體用於在一寫入期間中處於導通，且該寫入期間位於該補償期間之後，而該第二電晶體、該第四電晶體與該第五電晶體用於在該寫入期間中處於截止；該第二電晶體與該第五電晶體用於在一發光期間中處於導通，且該發光期間位於該寫入期間之後，而該第三電晶體、該第四電晶體與該第六電晶體用於在該發光期間中處於截止。
  11. 如申請專利範圍第7至10項任一項所述之畫素驅動電路，其中該第一電壓源的電壓大小係大於該第二電壓源的電壓大小，且該些電晶體皆為P型電晶體。
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