CN114648939A - 像素电路及背光模组、显示面板 - Google Patents

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Abstract

本申请公开了一种像素电路及背光模组、显示面板，该像素电路包括驱动单元、稳压单元、耦合单元、写入单元以及插黑单元，通过连接插黑单元的一端与驱动单元的控制端、插黑单元的另一端与第一电源线、插黑单元的控制端与第二控制线，可以在多个不同时长中关闭驱动单元，以此构造出多个非等分子场，能够提高灰阶数量。

Description

像素电路及背光模组、显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种像素电路及背光模组、显示面板。
背景技术
随着显示行业的蓬勃发展，人们对显示媒介的要求越来越高，高对比度、高色饱和度、快响应速度等促使自发光型显示成为行业的主要发展方向之一。
自发光型显示通常以对应的像素电路实现，而像素电路又分为内部补偿型像素电路和外部补偿型像素电路，但是该内部补偿型像素电路若以脉冲宽度调制的方式进行驱动的话，其所能够实现的灰阶数量仍然较少，难以满足高品质显示的需求。
发明内容
本申请提供一种像素电路及背光模组、显示面板，以缓解可实现的灰阶数量较少的技术问题。
第一方面，本申请提供一种像素电路，其包括驱动单元、稳压单元、耦合单元、写入单元以及插黑单元，稳压单元的一端与驱动单元的控制端连接，稳压单元的另一端与驱动单元的一端、第一电源线连接；耦合单元的一端与驱动单元的控制端连接；写入单元的一端与耦合单元的另一端连接，写入单元的另一端与数据线连接，写入单元的控制端与第一控制线连接；插黑单元的一端与驱动单元的控制端连接，插黑单元的另一端与第一电源线连接，插黑单元的控制端与第二控制线连接，插黑单元用于在像素电路的发光阶段的多个不同时长中关闭驱动单元。
在其中一些实施方式中，像素电路还包括复位单元，复位单元的一端与驱动单元的控制端连接，复位单元的另一端与第二电源线连接，复位单元的控制端与第三控制线连接。
在其中一些实施方式中，复位单元包括复位晶体管，复位晶体管的源极/漏极中的一个与驱动单元的控制端连接，复位晶体管的源极/漏极中的另一个与第二电源线连接，复位晶体管的栅极与第三控制线连接。
在其中一些实施方式中，第一电源线用于传输第一电源信号，第二电源线用于传输第二电源信号，第一电源信号的电位低于第二电源信号的电位。
在其中一些实施方式中，像素电路还包括发光单元、发光控制单元以及补偿单元，发光单元的一端与第二电源线连接；发光控制单元的一端与发光单元的另一端连接，发光控制单元的另一端与驱动单元的另一端连接，发光控制单元的控制端与发光控制线连接；补偿单元的一端与驱动单元的另一端连接，补偿单元的另一端与驱动单元的控制端连接，补偿单元的控制端与第四控制线连接。
在其中一些实施方式中，发光单元包括至少一个发光器件，至少一个发光器件的阳极与第二电源线连接；发光控制单元包括发光控制晶体管，发光控制晶体管的源极/漏极中的一个与至少一个发光器件的阴极连接，发光控制晶体管的源极/漏极中的另一个与驱动单元的另一端连接；补偿单元包括补偿晶体管，补偿晶体管的源极/漏极中的一个与复位单元的一端连接，补偿晶体管的源极/漏极中的另一个与发光控制晶体管的源极/漏极中的另一个连接，补偿晶体管的栅极与第四控制线连接。
在其中一些实施方式中，插黑单元包括插黑晶体管，插黑晶体管的源极/漏极中的一个与驱动单元的控制端连接，插黑晶体管的源极/漏极中的另一个与第一电源线连接，插黑晶体管的栅极与第二控制线连接。
在其中一些实施方式中，驱动单元包括驱动晶体管，驱动晶体管的栅极与插黑晶体管的源极/漏极中的一个、稳压单元的一端以及耦合单元的一端连接，驱动晶体管的源极/漏极中的一个与第一电源线连接；其中，第一电源线用于传输第一电源信号；驱动晶体管为N沟道型薄膜晶体管时，第一电源信号的电位为恒压低电位；或者，驱动晶体管为P沟道型薄膜晶体管时，第一电源信号的电位为恒压高电位。
在其中一些实施方式中，稳压单元包括稳压电容，稳压电容的一端与驱动晶体管的源极/漏极中的一个连接，稳压电容的另一端与驱动晶体管的栅极连接；耦合单元包括耦合电容，耦合电容的一端与驱动晶体管的栅极连接；写入单元包括写入晶体管，写入晶体管的源极/漏极中的一个与耦合电容的另一端连接，写入晶体管的源极/漏极中的另一个与数据线连接，写入晶体管的栅极与第一控制线连接。
在其中一些实施方式中，第一电源线用于传输零电位信号。
第二方面，本申请提供一种显示面板，其包括多个上述至少一实施方式中的像素电路，多个像素电路阵列分布于显示面板中。
第三方面，本申请提供一种背光模组，其包括上述至少一实施方式中的像素电路。
本申请提供的像素电路及背光模组、显示面板，通过连接插黑单元的一端与驱动单元的控制端、插黑单元的另一端与第一电源线、插黑单元的控制端与第二控制线，可以在像素电路的发光阶段的多个不同时长中关闭驱动单元，以此构造出了多个非等分子场，能够指数级地提高可显示的灰阶数量。
又，驱动单元、插黑单元可以共用同一第一电源线，减少了像素电路所需的信号线，进而降低了显示区的占用空间，有利于提高开口率。
又，由于驱动单元的控制端连接了复位单元的一端、耦合单元以及稳压单元，而耦合单元、稳压单元并不容易形成漏电通道；且该复位单元的另一端维持于恒压高电位，也更易于保持驱动单元的控制端电位，进而有利于提高可显示的灰阶精度。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为相关技术中像素电路的结构示意图。
图2为本申请实施例提供的像素电路的结构示意图。
图3为图1或者图2所示像素电路的时序示意图。
图4为图1与图2所示像素电路的子场分布对比示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
如图1所示，相关技术中提供了一种内部补偿型像素电路，该像素电路包括驱动晶体管T1、稳压电容C1、耦合电容C2、写入晶体管T2、复位晶体管T4、补偿晶体管T3、发光控制晶体管T5以及发光器件D1。
驱动晶体管T1的栅极与稳压电容C1的一端、耦合电容C2的一端、复位晶体管T4的源极/漏极中的一个以及补偿晶体管T3的源极/漏极中的一个连接，驱动晶体管T1的源极/漏极中的一个与稳压电容C1的另一端、第一电源线连接，驱动晶体管T1的源极/漏极中的另一个与补偿晶体管T3的源极/漏极中的另一个、发光控制晶体管T5的源极/漏极中的一个连接，发光控制晶体管T5的源极/漏极中的另一个与发光器件D1的阴极连接，发光器件D1的阳极与复位晶体管T4的源极/漏极中的另一个、第二电源线连接，耦合电容C2的另一端与写入晶体管T2的源极/漏极中的一个连接，写入晶体管T2的源极/漏极中的另一个与数据线连接，写入晶体管T2的栅极与第一控制线连接，复位晶体管T4的栅极与第三控制线连接，补偿晶体管T3的栅极与第四控制线连接，发光控制晶体管T5的栅极与发光控制线连接。
基于图1所示像素电路的显示面板，该显示面板以刷新频率240Hz、10行为例，假定驱动晶体管T1的阈值电压(Vth)探测及补偿需占用50us的时间，图1所示像素电路仅能够实现基于脉冲宽度调制(PWM，Pulse Width Modulation)的等分子场驱动方式，此种情况下，可以实现8个灰阶(3bit)。
然而，随着显示需求的不断提高，图1所示像素电路所能够提供的灰阶数量过少，有鉴于此，本实施例提供一种像素电路，如图2所示，该像素电路包括驱动单元10、稳压单元20、耦合单元30、写入单元40以及插黑单元50，稳压单元20的一端与驱动单元10的控制端连接，稳压单元20的另一端与驱动单元10的一端、第一电源线连接；耦合单元30的一端与驱动单元10的控制端连接；写入单元40的一端与耦合单元30的另一端连接，写入单元40的另一端与数据线连接，写入单元40的控制端与第一控制线连接；插黑单元50的一端与驱动单元10的控制端连接，插黑单元50的另一端与第一电源线连接，插黑单元50的控制端与第二控制线连接，插黑单元50用于在像素电路的发光阶段的多个不同时长中关闭驱动单元10。
可以理解的是，本实施例提供的像素电路，通过连接插黑单元50的一端与驱动单元10的控制端、插黑单元50的另一端与第一电源线、插黑单元50的控制端与第二控制线，可以在像素电路的发光阶段的多个不同时长中关闭驱动单元10，以此构造出了多个非等分子场，能够指数级地提高可显示的灰阶数量。
又，驱动单元10、插黑单元50可以共用同一第一电源线，减少了像素电路所需的信号线，进而降低了显示区的占用空间，有利于提高开口率。
在其中一个实施例中，像素电路还包括复位单元60，复位单元60的一端与驱动单元10的控制端连接，复位单元60的另一端与第二电源线连接，复位单元60的控制端与第三控制线连接。
可以理解的是，由于驱动单元10的控制端连接了复位单元60的一端、耦合单元30以及稳压单元20，而耦合单元30、稳压单元20并不容易形成漏电通道；且该复位单元60的另一端维持于恒压高电位，也更易于保持驱动单元10的控制端电位，进而有利于提高可显示的灰阶精度。
在其中一个实施例中，复位单元60包括复位晶体管T4，复位晶体管T4的源极/漏极中的一个与驱动单元10的控制端连接，复位晶体管T4的源极/漏极中的另一个与第二电源线连接，复位晶体管T4的栅极与第三控制线连接。
需要进行说明的是，在第三控制线的控制下，复位晶体管T4可以对驱动单元10的控制端电位进行复位。
在其中一个实施例中，第一电源线用于传输第一电源信号VSS，第二电源线用于传输第二电源信号VDD，第一电源信号VSS的电位低于第二电源信号VDD的电位。
可以理解的是，第一电源信号VSS的电位可以关闭驱动单元10，以防止发光电流流经后述的发光单元90，能够实现在显示过程中的插黑。
在其中一个实施例中，像素电路还包括发光单元90、发光控制单元80以及补偿单元70，发光单元90的一端与第二电源线连接；发光控制单元80的一端与发光单元90的另一端连接，发光控制单元80的另一端与驱动单元10的另一端连接，发光控制单元80的控制端与发光控制线连接；补偿单元70的一端与驱动单元10的另一端连接，补偿单元70的另一端与驱动单元10的控制端连接，补偿单元70的控制端与第四控制线连接。
在其中一个实施例中，发光单元90包括至少一个发光器件D1，至少一个发光器件D1的阳极与第二电源线连接。
需要进行说明的是，至少一个发光器件D1相互之间可以进行串联和/或并联，每个发光器件D1可以为Mini-LED、Micro-LED、OLED以及QLED中的一种。
在其中一个实施例中，发光控制单元80包括发光控制晶体管T5，发光控制晶体管T5的源极/漏极中的一个与至少一个发光器件D1的阴极连接，发光控制晶体管T5的源极/漏极中的另一个与驱动单元10的另一端连接。
在其中一个实施例中，补偿单元70包括补偿晶体管T3，补偿晶体管T3的源极/漏极中的一个与复位单元60的一端连接，补偿晶体管T3的源极/漏极中的另一个与发光控制晶体管T5的源极/漏极中的另一个连接，补偿晶体管T3的栅极与第四控制线连接。
在其中一个实施例中，插黑单元50包括插黑晶体管T6，插黑晶体管T6的源极/漏极中的一个与驱动单元10的控制端连接，插黑晶体管T6的源极/漏极中的另一个与第一电源线连接，插黑晶体管T6的栅极与第二控制线连接。
在其中一个实施例中，驱动单元10包括驱动晶体管T1，驱动晶体管T1的栅极与插黑晶体管T6的源极/漏极中的一个、稳压单元20的一端以及耦合单元30的一端连接，驱动晶体管T1的源极/漏极中的一个与第一电源线连接；其中，第一电源线用于传输第一电源信号VSS；驱动晶体管T1为N沟道型薄膜晶体管时，第一电源信号VSS的电位为恒压低电位；或者，驱动晶体管T1为P沟道型薄膜晶体管时，第一电源信号VSS的电位为恒压高电位。
在其中一个实施例中，稳压单元20包括稳压电容C1，稳压电容C1的一端与驱动晶体管T1的源极/漏极中的一个连接，稳压电容C1的另一端与驱动晶体管T1的栅极连接。
在其中一个实施例中，耦合单元30包括耦合电容C2，耦合电容C2的一端与驱动晶体管T1的栅极连接。
在其中一个实施例中，写入单元40包括写入晶体管T2，写入晶体管T2的源极/漏极中的一个与耦合电容C2的另一端连接，写入晶体管T2的源极/漏极中的另一个与数据线连接，写入晶体管T2的栅极与第一控制线连接。
在其中一个实施例中，第一电源线用于传输零电位信号。
需要进行说明的是，驱动晶体管T1、写入晶体管T2、复位晶体管T4、补偿晶体管T3以及发光控制晶体管T5中的至少一个可以但不限于为N沟道型薄膜晶体管，也可以为P沟道型薄膜晶体管。
稳压电容C1、耦合电容C2中的至少一个在上述像素电路还可以起到电荷存储的作用。
其中，对于Mini-LED、Micro-LED这样的发光器件来讲，采用电压灰阶切分方式存在电压较低时，难以精确控制发光电流，导致低灰阶显示亮度不均的问题。为了避免低电流引起的亮度显示不均及应力(Stress)引起的阈值电压偏移问题，图2所示的内部补偿型像素电路结合时间切分灰阶PWM的驱动方式，让发光器件D1始终工作在大电流稳定发光阶段，能够改善或者避免显示不均的问题，同时又实现了驱动晶体管T1的阈值电压补偿。
需要进行说明的是，第一控制线用于传输第一扫描信号SCAN1，第二控制线用于传输第二扫描信号SCAN4，第三控制线用于传输第三扫描信号SCAN2，第四控制线用于传输第四扫描信号SCAN3，发光控制线用于传输发光控制信号EM，数据线用于传输数据信号DATA。
上述像素电路的工作过程如图3所示，具体可以包括：
初始化阶段S1：第三扫描信号SCAN2处于高电平，打开复位晶体管T4，第二电源信号VDD充电驱动晶体管T1的栅极即G点，驱动晶体管T1的源极即S点连接第一电源信号VSS。
阈值电压探测阶段S2：第三扫描信号SCAN2处于低电平，关闭复位晶体管T4，仅第一扫描信号SCAN1、第四扫描信号SCAN3处于高电平，打开写入晶体管T2、补偿晶体管T3，此时，数据信号DATA的电压处于低电位即DATA_L，由于二极管(Diode)结构的形成，且S点电位为第一电源信号VSS的电位，驱动晶体管T1的G点电位由第二电源信号VDD的电位下降至VSS+Vth，驱动晶体管T1截止，此时S点电位仍然保持第一电源信号VSS的电位不变。
写入阶段S3：此时第四扫描信号SCAN3、第三扫描信号SCAN2处于低电平，关断补偿晶体管T3、复位晶体管T4，第一扫描信号SCAN1处于高电平，仍然打开写入晶体管T2，数据信号DATA的电压由DATA_L变为高电位即DATA_H，耦合电容C2能够耦合G点电位至(DATA_H-DATA_L)*C2/(C1+C2)+VSS+Vth，此时S点电位仍为第一电源信号VSS的电位。
发光阶段S4：仅发光控制信号EM处于高电平，打开发光控制晶体管T5，发光器件D1发光，由于Vgs-Vth＝(DATA_H-DATA_L)*C2/(C1+C2)，与第一电源信号VSS和阈值电压无关，能够实现第一电源线的压降(IR-drop)和驱动晶体管T1的阈值电压补偿。其中，Vgs为驱动晶体管T1的栅极与源极之间的电位差。
插黑阶段S5：第二扫描信号SCAN4处于高电平，打开插黑晶体管T6，G点电位瞬间被拉低并关断驱动晶体管T1，发光器件D1熄灭。其中，控制插黑晶体管T6开启的时间点，能够将等分的显示子灰阶切分为非等分子灰阶，实现灰阶数提升。
需要进行说明的是，由于图1、图2所示像素电路的阈值电压探测阶段S2、写入阶段S3完全一致，所以，图2所示像素电路能够在不损失补偿范围的情况下大幅提升灰阶数量或者比特数(Bits)。
请参阅图4，图4为图1与图2所示像素电路的子场分布对比示意图，其中，纵坐标表示流经发光器件D1的电流ID1，横坐标表示时间Time。图4中的上半部分P1用于表示图1所示像素电路的等分子场分布，图4中的下半部分P2用于表示图2所示像素电路的非等分子场分布。
需要进行说明的是，图2所示像素电路通过控制插黑单元50，即通过控制插黑晶体管T6的打开时间节点，使得发光器件D1熄灭，相较于上半部分P1所示的8个等分子场，下半部分P2能够实现8个非等分子场，也就是说，该8个非等分子场可实现256种灰阶变化，指数级地提高了灰阶数量。
在其中一个实施例中，本实施例提供一种显示面板，其包括多个上述至少一实施例中的像素电路，多个像素电路阵列分布于显示面板中。
可以理解的是，本实施例提供的显示面板，通过连接插黑单元50的一端与驱动单元10的控制端、插黑单元50的另一端与第一电源线、插黑单元50的控制端与第二控制线，可以在像素电路的发光阶段的多个不同时长中关闭驱动单元10，以此构造出了多个非等分子场，能够指数级地提高可显示的灰阶数量。
在其中一个实施例中，本实施例提供一种背光模组，其包括上述至少一实施例中的像素电路。
可以理解的是，本实施例提供的背光模组，通过连接插黑单元50的一端与驱动单元10的控制端、插黑单元50的另一端与第一电源线、插黑单元50的控制端与第二控制线，可以在像素电路的发光阶段的多个不同时长中关闭驱动单元10，以此构造出了多个非等分子场，能够指数级地提高可显示的灰阶数量。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的像素电路及背光模组、显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (12)

1.一种像素电路，其特征在于，包括：
驱动单元；
稳压单元，所述稳压单元的一端与所述驱动单元的控制端连接，所述稳压单元的另一端与所述驱动单元的一端、第一电源线连接；
耦合单元，所述耦合单元的一端与所述驱动单元的控制端连接；
写入单元，所述写入单元的一端与所述耦合单元的另一端连接，所述写入单元的另一端与数据线连接，所述写入单元的控制端与第一控制线连接；以及
插黑单元，所述插黑单元的一端与所述驱动单元的控制端连接，所述插黑单元的另一端与所述第一电源线连接，所述插黑单元的控制端与第二控制线连接，所述插黑单元用于在所述像素电路的发光阶段的多个不同时长中关闭所述驱动单元。
2.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括复位单元，所述复位单元的一端与所述驱动单元的控制端连接，所述复位单元的另一端与第二电源线连接，所述复位单元的控制端与第三控制线连接。
3.根据权利要求2所述的像素电路，其特征在于，所述复位单元包括复位晶体管，所述复位晶体管的源极/漏极中的一个与所述驱动单元的控制端连接，所述复位晶体管的源极/漏极中的另一个与所述第二电源线连接，所述复位晶体管的栅极与所述第三控制线连接。
4.根据权利要求2所述的像素电路，其特征在于，所述第一电源线用于传输第一电源信号，所述第二电源线用于传输第二电源信号，所述第一电源信号的电位低于所述第二电源信号的电位。
5.根据权利要求2所述的像素电路，其特征在于，所述像素电路还包括：
发光单元，所述发光单元的一端与所述第二电源线连接；
发光控制单元，所述发光控制单元的一端与所述发光单元的另一端连接，所述发光控制单元的另一端与所述驱动单元的另一端连接，所述发光控制单元的控制端与发光控制线连接；以及
补偿单元，所述补偿单元的一端与所述驱动单元的另一端连接，所述补偿单元的另一端与所述驱动单元的控制端连接，所述补偿单元的控制端与第四控制线连接。
6.根据权利要求5所述的像素电路，其特征在于，所述发光单元包括至少一个发光器件，所述至少一个发光器件的阳极与所述第二电源线连接；
所述发光控制单元包括发光控制晶体管，所述发光控制晶体管的源极/漏极中的一个与所述至少一个发光器件的阴极连接，所述发光控制晶体管的源极/漏极中的另一个与所述驱动单元的另一端连接；
所述补偿单元包括补偿晶体管，所述补偿晶体管的源极/漏极中的一个与所述复位单元的一端连接，所述补偿晶体管的源极/漏极中的另一个与所述发光控制晶体管的源极/漏极中的另一个连接，所述补偿晶体管的栅极与所述第四控制线连接。
7.根据权利要求1所述的像素电路，其特征在于，所述插黑单元包括插黑晶体管，所述插黑晶体管的源极/漏极中的一个与所述驱动单元的控制端连接，所述插黑晶体管的源极/漏极中的另一个与所述第一电源线连接，所述插黑晶体管的栅极与所述第二控制线连接。
8.根据权利要求7所述的像素电路，其特征在于，所述驱动单元包括驱动晶体管，所述驱动晶体管的栅极与所述插黑晶体管的源极/漏极中的一个、所述稳压单元的一端以及所述耦合单元的一端连接，所述驱动晶体管的源极/漏极中的一个与所述第一电源线连接；
其中，所述第一电源线用于传输第一电源信号；所述驱动晶体管为N沟道型薄膜晶体管时，所述第一电源信号的电位为恒压低电位；或者，所述驱动晶体管为P沟道型薄膜晶体管时，所述第一电源信号的电位为恒压高电位。
9.根据权利要求8所述的像素电路，其特征在于，所述稳压单元包括稳压电容，所述稳压电容的一端与所述驱动晶体管的源极/漏极中的一个连接，所述稳压电容的另一端与所述驱动晶体管的栅极连接；
所述耦合单元包括耦合电容，所述耦合电容的一端与所述驱动晶体管的栅极连接；
所述写入单元包括写入晶体管，所述写入晶体管的源极/漏极中的一个与所述耦合电容的另一端连接，所述写入晶体管的源极/漏极中的另一个与所述数据线连接，所述写入晶体管的栅极与所述第一控制线连接。
10.根据权利要求1所述的像素电路，其特征在于，所述第一电源线用于传输零电位信号。
11.一种显示面板，其特征在于，包括多个如权利要求1至10任一项所述的像素电路，多个像素电路阵列分布于所述显示面板中。
12.一种背光模组，其特征在于，包括如权利要求1至10任一项所述的像素电路。
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